KR101563136B1 - 레이저 처리 장치 및 반도체 기판의 제작 방법 - Google Patents

레이저 처리 장치 및 반도체 기판의 제작 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 표면의 평탄성이 높은 단결정 반도체 층을 가지는 SOI 기판을 제작한다.
반도체 기판에 수소를 도핑함으로써 수소를 다량으로 포함한 손상 영역을 형성한다. 단결정 반도체 기판과 지지 기판을 접합시킨 후, 반도체 기판을 가열하고 손상 영역에서 단결정 반도체 기판을 분리한다. 단결정 반도체 기판으로부터 분리된 단결정 반도체 층의 박리면에 가열한 고순도(高純度)의 질소 가스를 분사하고, 마이크로파를 조사하면서 레이저 빔을 조사한다. 레이저 빔의 조사에 의하여 단결정 반도체 층을 용융시킴으로써, 단결정 반도체 층의 표면의 평탄성을 향상시키고, 또 재단결정화시킨다. 또한 질소 가스와 마이크로파를 조사에 의하여 용융시간을 길게 하고, 재단결정화를 보다 효과적으로 행한다.
LTSS, 레이저, 마이크로파, 질소, 단결정

Description

레이저 처리 장치 및 반도체 기판의 제작 방법{LASER PROCESSING APPARATUS AND METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE}
본 발명은 레이저 처리 장치에 관하며, 자세하게는 반도체 시료(試料)를 개질(改質)하는 레이저 처리 장치에 관한 것이다. 또한, 레이저 광의 조사에 의해서 반도체 시료의 개질을 도모하는 반도체 기판의 제작 방법에 관한 것이다.
근년, 벌크(bulk) 상태의 실리콘 웨이퍼 대신에 SOI(Silicon On Insulator) 기판을 사용한 집적 회로가 개발되고 있다. 절연층 위에 형성된 얇은 단결정 실리콘 층의 특색을 살림으로써, 집적 회로 중의 트랜지스터의 반도체 층을 완전히 분리하여 형성할 수 있고, 또한 트랜지스터를 완전 공핍형(完全空乏型)으로 할 수 있기 때문에, 고집적, 고속 구동, 저소비 전력 등 부가 가치가 높은 반도체 집적 회로를 실현할 수 있다.
SOI 기판으로서, SIMOX 기판, 접합 기판이 알려져 있다. 예를 들어, SIMOX 기판은, 단결정 실리콘 기판에 산소 이온을 주입하여, 1300℃ 이상에서 열 처리하여 매립 산화막(BOX: Buried Oxide)층을 형성함으로써, 표면에 단결정 실리콘 박막을 형성하여 SOI 구조를 얻는다.
접합 기판은, 산화막을 통하여 2장의 단결정 실리콘 기판(베이스 기판 및 본드 기판)을 접합하여, 한쪽의 단결정 실리콘 기판(본드 기판)을 이면(접합하지 않는 면)으로부터 박막화함으로써, 단결정 실리콘 박막을 형성하여 SOI 구조를 얻는다. 연삭(硏削)이나 연마(硏磨)로는 균일하고 얇은 단결정 실리콘 박막을 형성하기 어렵기 때문에, 스마트 컷(등록 상표)이라고 불리는 수소 이온 주입을 이용하는 기술이 제안되고 있다(예를 들어, 특허 문헌 1 참조).
이 SOI 기판의 제작 방법의 개요를 설명하면, 실리콘 웨이퍼에 수소 이온을 주입함으로써, 표면으로부터의 소정의 깊이에 이온 주입층을 형성한다. 다음, 베이스 기판이 되는 다른 실리콘 웨이퍼를 산화하여 산화실리콘막을 형성한다. 그 후, 수소 이온을 주입한 실리콘 웨이퍼와 다른 실리콘 웨이퍼의 산화실리콘막을 접합시키고, 2장의 실리콘 웨이퍼를 접합시킨다. 그리고, 가열 처리에 의하여 이온 주입층을 벽개면으로서 실리콘 웨이퍼를 벽개시킴으로써, 베이스 기판에 얇은 단결정 실리콘 층이 접합된 기판이 형성된다.
또한, 유리 기판에 단결정 실리콘 층이 접합된 SOI 기판을 형성하는 방법이 알려져 있다(예를 들어, 특허 문헌 2 참조). 특허 문헌 2에서는, 수소 이온 주입에 의하여 형성된 결함층이나 박리면의 수nm 내지 수십nm의 단차(段差)를 제거하기 위해서, 박리면을 기계 연마한다.
또한, 특허 문헌 3 및 특허 문헌 4에는 스마트 컷(등록 상표)을 이용하여 내열성이 높은 기판을 지지 기판으로서 사용하는 반도체 장치의 제작 방법이 개시되고, 특허 문헌 5에는 스마트 컷(등록 상표)을 이용하여 지지 기판으로서 투광성 기 판을 사용한 반도체 장치의 제작 방법이 개시된다.
한편, 기판 위의 실리콘 박막을 열 처리하는 방법으로서, 레이저 광과 마이크로파를 조합하여 처리하는 레이저 어닐링 장치가 알려져 있다(예를 들어, 특허 문헌 6 참조). 특허 문헌 6에서는, 레이저 광으로 용융한 실리콘에 마이크로파를 조사함으로써, 레이저 광만으로 용융한 경우보다 냉각 시간을 길게 하고, 실리콘의 결정화 심도(深度)의 확대를 도모하는 방법을 개시한다.
또한, 다른 기판 위의 실리콘 박막을 열 처리하는 방법으로서, 레이저 광과 마이크로파와 가열 질소를 조합하여 처리하는 레이저 어닐링 장치가 알려져 있다(예를 들어, 특허 문헌 7 참조). 특허 문헌 7에서는, 기판의 이면으로부터 가열 질소와 마이크로파를 조사하여 기판을 가열한 상태로 레이저 광을 조사한다.
[특허 문헌 1] 특개평5-211128호 공보
[특허 문헌 2] 특개평11-097379호 공보
[특허 문헌 3] 특개평11-163363호 공보
[특허 문헌 4] 특개2000-012864호 공보
[특허 문헌 5] 특개2000-150905호 공보
[특허 문헌 6] 특개2001-223175호 공보
[특허 문헌 7] 특개소(昭)58-70536호 공보
유리 기판은 실리콘 웨이퍼보다 대면적이며, 싼값이기 때문에, 유리 기판을 지지 기판으로서 사용함으로써, 대면적으로 싼값의 SOI 기판을 제작할 수 있다. 그렇지만, 유리 기판은 변형점이 700℃ 이하이며, 내열성이 낮다. 따라서, 유리 기판의 내열 온도를 넘은 온도로 가열할 수 없고, 프로세스 온도는 700℃ 이하로 제한(制限)된다. 즉, 박리면에 있어서의 결정 결함의 제거, 표면의 평탄화의 공정에도 프로세스 온도의 제약(制約)이 있다.
종래, 실리콘 웨이퍼에 접합된 반도체 층의 결정 결함의 제거는, 1000℃ 이상의 온도에서 가열함으로써 행해진다. 그렇지만, 변형점이 700℃ 이하의 유리 기판에 접합된 반도체 층의 결정 결함의 제거에 이러한 고온 프로세스를 사용할 수 없다. 즉, 종래는 변형점이 700℃ 이하의 유리 기판에 접합된 단결정 반도체 층을 가공하기 전의 단결정 반도체 기판과 같은 정도의 결정성을 가지는 단결정 반도체 층으로 회복시키는 재단결정화 방법은 확립(確立)되지 않는다.
또한, 유리 기판은 실리콘 웨이퍼보다 휘기 쉽고, 표면에 굴곡이 있다. 특히, 일변이 30cm를 넘는 대면적의 유리 기판에 대해서 기계 연마에 의한 처리를 행하는 것은 어렵다. 따라서, 가공 정밀도나 수율 등의 관점에서, 박리면의 기계 연마에 의한 처리는 지지 기판에 접합된 반도체 층의 평탄화 처리에 사용하는 것은 추장(推奬)되지 않는다. 한편, 고성능의 반도체 소자를 제작하기 위해서는, 박리면에 있어서의 표면의 요철(凹凸)을 억제하는 것이 요구된다. 그것은, SOI 기판으 로 트랜지스터를 제작하는 경우, 반도체 층 위에 게이트 절연층을 통하여 게이트 전극이 형성되기 때문에, 반도체 층의 요철이 크면, 절연 내압성이 높은 게이트 절연층을 제작하는 것이 어렵기 때문이다. 따라서, 절연 내압성을 높이기 위해서 두꺼운 게이트 절연층이 필요하다. 따라서, 반도체 층의 표면의 요철이 크면, 게이트 절연층과의 계면 준위 밀도가 높게 되는 것 등의 원인에 의하여 전계 효과 이동도가 저하된다. 또는 임계값 전압값의 크기가 증가하는 것 등, 반도체 소자의 성능이 저하된다.
이와 같이, 내열성이 높고, 휘기 쉬운 유리 기판과 같은 기판이 지지 기판으로서 사용되면, 실리콘 웨이퍼로부터 박리되고 지지 기판 위에 고정된 반도체 층의 표면의 요철을 개선하는 것이 어렵다는 문제가 표면화된다.
특허 문헌 6의 처리 장치는 결정화나 재결정화 처리에 대해서는 호적하게 사용할 수 있지만, SOI 기판의 단결정 반도체 층과 같이, 결정성이나 표면의 평탄성이 중요시(重要視)되는 반도체 시료에 있어서, 레이저 처리에 의한 개질 효과를 충분히 얻기 위해서는, 레이저 조사 직후의 실리콘이 용융하는 시간을 더 길게 할 필요가 있다. 특허 문헌 6의 처리 장치에 있어서, 레이저 조사 영역에 마이크로파에 가하여 부가적인 가열 수단을 설치하고자 해도, 장치 구성에 있어서 마이크로파 안테나와 시료의 사이는 2mm 정도로 좁기 때문에, 가열 수단을 이 사이에 설치하는 것은 어렵다.
또한, 특허 문헌 7의 가열 방법을 사용한 경우도 마찬가지로, 마이크로파에 가하여 아래 측으로부터 가열질소를 분사해도 지지 기판의 표면으로부터 열이 달아 나기 때문에, 충분한 실리콘의 용융 시간의 확보가 어렵다.
그래서, 본 발명은 레이저 처리에 의하여 단결정 반도체 층의 결정성 또는 표면의 평탄성, 또는 결정성 및 표면의 평탄성을 높일 수 있는 기술적 수단을 제공하는 것을 목적의 하나로 한다. 또한, 내열성이 낮은 기판이 단결정 반도체 층의 지지 기판에 사용되어도, 상기 단결정 반도체 층의 결정성 또는 표면의 평탄성, 또는 결정성 및 표면의 평탄성을 높일 수 있는 기술적 수단을 제공하는 것을 목적의 하나로 한다.
본 발명의 일례는 지지 기판의 제 1 면에 버퍼층을 통하여 고정된 단결정 반도체 층에 레이저 광을 조사하는 레이저 광 조사 수단과, 상기 레이저 광이 조사되는 영역의 단결정 반도체 층에 가열된 가스를 분사하는 가열 가스 분사 수단과, 지지 기판의 제 1 면과 반대 측의 제 2 면으로부터 상기 레이저 광이 조사되는 영역의 단결정 반도체 층에 마이크로파를 조사하는 마이크로파 조사 수단을 가지는 레이저 처리 장치다. 이 레이저 처리 장치의 구성에 있어서, 더 지지 기판 부상(浮上)용 질소 가스를 지지 기판의 제 2 면으로부터 분사하고, 지지 기판을 부상시키는 수단을 부가(附加)할 수 있다. 이 경우에 있어서, 지지 기판 부상용 질소 가스는 가열되는 것이 바람직하다.
본 발명의 일례에 따른 레이저 처리 장치는 레이저 광 조사 수단에 가열가스 분사 수단과 마이크로파 조사 수단을 조합함으로써, 단결정 반도체 층에 있어서 레이저 광이 조사되는 부분의 온도를 정밀하게 제어할 수 있다. 가열된 질소 가스의 분사 수단과 마이크로파 조사 수단은, 단결정 반도체 층의 레이저 조사부가 급랭(急冷)되지 않도록 작용한다.
본 발명의 일례는 제 1 면에 버퍼층을 통하여 고정된 단결정 반도체 층을 가지는 지지 기판의 상기 단결정 반도체 층이 형성된 측으로부터 가열된 가스를 분사하는 것과 함께 레이저 광을 단결정 반도체 층에 조사하고, 동시에 제 1 면과 반대 측의 제 2 면으로부터 단결정 반도체 층에 마이크로파를 조사하는 반도체 기판의 제작 방법이다. 이 경우에 있어서, 레이저 광의 조사, 가열된 질소 가스의 조사, 및 마이크로파의 조사에 의하여 단결정 반도체 층이 용융하고, 재단결정화할 때까지의 시간을 200나노초 이상 1000나노초 이하로 제어하는 것이 바람직하다.
본 발명의 일례에 따른 반도체 기판의 제작 방법은, 레이저 광이 조사되는 부분에 가열된 가스와 마이크로파를 조사함으로써, 단결정 반도체 층에 있어서 레이저 광이 조사된 후의 냉각 과정에 있어서, 단결정 반도체 층이 급랭되지 않도록 작용한다.
용융하는 시간을 연장함으로써, 단결정 반도체 층이 레이저 빔의 조사에 의하여 용융하고나서 고화(固化)할 때까지 다음 레이저 빔을 조사할 수 있기 때문에, 숏(shot)수를 저감할 수 있다. 바꿔 말하면, 숏 수를 저감시켜도 충분한 표면의 평탄성을 얻을 수 있다. 또한, 숏 수를 저감하는 것은 생산성의 향상에 기여(寄與)한다. 레이저 빔의 주사에 있어서, 1번의 숏과 다음 숏을 일부 오버랩(overlap)시키고, 오버랩시키는 비율을 오버랩율이라고 부르지만, 용융하는 시간 을 연장함으로써, 오버랩율도 1/10 정도까지 저감할 수 있고, 또한, 0%로 할 수도 있다.
가열된 질소 가스를 분사함으로써, 분사된 영역의 단결정 반도체 층을 400℃ 이상 지지 기판의 변형점 이하, 바람직하게는 450℃ 이상 650℃ 이하의 온도까지 가열한다.
질소 가스가 분출(噴出)하는 개구, 예를 들어, 노즐(nozzle) 개구의 방향에 따르지만, 가열된 질소 가스를 분사하면, 레이저 빔의 조사 영역에 가하여 그 주변의 단결정 반도체 층도 가열할 수 있다. 블로우(blow) 수단의 하나인 노즐은 노즐 선단의 슬릿으로부터 기판으로 향하여 질소 가스를 분사하는 에어 나이프라고 불리는 노즐을 사용할 수 있다.
레이저 빔의 주사를 행하기 전에 조사하고자 하는 영역에 대해서 가열된 질소 가스를 분사함으로써, 레이저 빔의 조사 영역을 미리 가열할 수 있기 때문에, 단결정 반도체 층의 용융에 필요한 레이저 빔의 에너지를 저감할 수 있다.
필요한 레이저 빔의 에너지를 저감할 수 있다면, 소비 전력의 삭감에 가하여 레이저 발진기의 수명(壽命)을 연장시킬 수 있다. 레이저 발진기의 수명을 연장시킴으로써, 부품의 교환시기의 간격을 길게 할 수 있기 때문에, 생산성이 향상된다.
또한, 레이저 빔의 주사를 행한 후, 조사한 영역에 대해서 가열된 질소 가스를 분사하고, 또한 마이크로파를 조사함으로써, 용융하는 시간을 연장하는 것에 가하여, 용융한 단결정 반도체 층의 냉각 속도를 자연 냉각과 비교하여 저감시킬 수 있다.
용융한 단결정 반도체 층의 냉각 속도를 자연 냉각과 비교하여 저하시킬 수 있다면, 용융하는 시간의 연장에 의하여 재단결정화가 스무드하게 행해지고, 입계(粒界)가 없는 단결정 반도체 층을 얻을 수 있다.
또한, 본 발명의 일례를 이용한 반도체 기판의 제작 방법에 있어서, 단결정 반도체 층에 조사하는 레이저 빔의 단면 형상을 선형, 정사각형, 또는 장방형(長方形)으로 할 수 있다. 선형의 조사 영역을 가지는 레이저 빔을 주사함으로써 용융시키고 재단결정화가 생기는 장소를 이동시킬 수 있고, 부분적으로 단결정의 정제(精製)가 행하여지고, 포함되는 불순물이 저감된 단결정 반도체 층을 얻을 수 있다.
또한, 선형의 조사 영역을 가지는 레이저 빔의 조사 면적은 광학계에 의하여 적절히 조절이 가능하고, 예를 들어 장방형 형상의 일변을 길게 하면, 복수의 반도체 기판을 사용하여 대면적을 가지는 유리 기판 위에 복수의 단결정 반도체 층 각각이 이웃하도록 고정되고, 그 복수의 단결정 반도체 층에 걸쳐 레이저 빔을 조사할 수 있다. 또한, 가열된 질소 가스를 분사함으로써, 단결정 반도체 층의 용융에 필요한 레이저 빔의 에너지를 저감할 수 있기 때문에, 광학계 등을 조절함으로써, 한번의 숏의 조사 면적을 확대할 수 있다. 한번의 숏의 조사 면적도 확대할 수 있다면, 1장당의 레이저 처리에 걸리는 시간을 단축할 수도 있다.
또한, 단결정 반도체 층에 접하는 절연막에 할로겐을 포함시킴으로써, 레이저 빔을 조사할 때에 그 절연막도 가열되기 때문에, 절연막으로부터 할로겐이 확산되고, 단결정 반도체 층과 절연막 계면에 할로겐을 편석(偏析)시킬 수 있다. 할로 겐을 단결정과 절연막의 계면에 편석시킴으로써, 할로겐에 의하여 이 계면에 존재하는 나트륨 등의 이온을 포획(捕獲)할 수 있다. 따라서, 지지 기판에 유리 기판을 사용하는 경우는, 할로겐을 포함한 절연막을 형성하고, 단결정 반도체 층을 가열하면서 행하는 레이저 빔의 조사 처리는, 나트륨 등의 불순물 오염을 방지하기 위해서 매우 효과적이다.
또한, 대면적 기판을 사용하는 경우, 기판의 하방에 설치된 질소 가스를 분사하는 수단에 의하여 기판을 부상시키고 기판의 반송을 행하는 경우가 있다. 레이저 빔 조사 영역에 분사하는 가열된 질소 가스에 의한 기류(氣流)를 이용하여 기판의 반송을 보조할 수 있다. 또한, 반송하기 위한 기류에 의하여 냉각될 우려가 있기 때문에, 레이저 빔 조사를 할 때는 하방으로부터 분사하는 질소 가스도 가열시키고 행하는 것이 바람직하다.
레이저 빔을 조사함으로써 용융되고, 재단결정화된 단결정 실리콘 층의 표면은 평탄화된다. 평탄화 처리로서는, 화학 기계 연마(Chemical Mechanical Polishing, 약칭:CMP)가 알려져 있지만, 유리 기판은 휘기 쉽고, 굴곡이 있기 때문에, 지지 기판에 유리 기판을 사용하는 경우, CMP로 단결정 반도체 층의 평탄화 처리를 행하는 것이 어렵다. 이 평탄화 처리를 레이저 빔의 조사 처리로 행하면, 지지 기판이 파손되는 힘을 가하지 않고, 또한 변형점을 넘은 온도로 지지 기판을 가열하지 않고, 단결정 반도체 층을 평탄화할 수 있다. 따라서, 지지 기판에 유리 기판을 사용할 수 있다.
본 발명의 일례에 관한 레이저 처리 장치는 단결정 실리콘 층이 형성된 기판 에 질소 가스를 분사하고, 마이크로파를 조사하고, 레이저 광을 조사함으로써, 레이저 조사 시의 단결정 실리콘 층의 용융 시간에 작용하고 양호한 단결정 실리콘 층의 재단결정화를 행할 수 있다. 또한, 같은 작용에 의하여 단결정 반도체 층을 양호하게 평탄화할 수 있다. 또한, 같은 작용에 의하여 얻어진 반도체 소자를 사용하여 고성능의 반도체 소자를 형성할 수 있다.
이하에, 본 발명의 구체적인 예를 설명한다. 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 다른 도면간에서 동일 참조 부호가 붙여진 요소는 같은 요소를 나타내고, 재료, 형상, 제작 방법 등에 대하여 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 기판의 표면 측 및 이면 측의 양쪽 모두에 가열한 질소 가스를 분사하여 레이저 조사를 할 수 있고, 또한 대면적 기판을 처리할 수 있는 제작 장치의 일례를 나타낸다. 또한, 여기서는 대면적 기판 위에 복수 영역으로 구분된 단결정 실리콘 층이 형성되고, 레이저 조사함으로써 실리콘을 용융, 재단결정화하고, 단결정 실리콘 층의 표면을 평탄화할 수 있는 처리를 예시한다. 또한, 레이저 광 조사의 처리 시간을 단축하기 위해서, 한번으로 조사할 수 있는 레이저 광의 조사 영역의 길이 L을 길게 하고, 대면적 기판을 일방향으로 이동시킴으로써 레이저 광의 조사를 완료시키는 제작 장치로 한다.
본 발명의 레이저 처리 장치의 하나는, 지지 기판의 제 1 면에 버퍼층을 통하여 고정된 단결정 반도체 층에 레이저 광을 조사하는 수단과, 단결정 반도체 층의 레이저 광이 조사되는 영역에 가열된 질소 가스를 분사하는 수단과, 지지 기판의 제 1 면과 반대 측의 제 2 면으로부터 단결정 반도체 층에 마이크로파를 조사하는 수단을 가지는 것을 특징으로 한다. 또한, 본 발명의 반도체 기판의 제작 방법의 하나는, 지지 기판의 제 1 면에 버퍼층을 통하여 고정된 단결정 반도체 층으로의 레이저 광의 조사, 단결정 반도체 층의 레이저 광이 조사되는 영역에 가열된 질소 가스의 분사, 및 지지 기판의 제 1 면과 반대 측의 제 2 면으로부터 단결정 반도체 층으로의 마이크로파의 조사를 동시에 행하는 것을 특징으로 한다.
또한, 본 발명의 레이저 처리 장치의 하나는, 지지 기판의 제 1 면을 위쪽으로 하고, 지지 기판의 제 2 면에 지지 기판 부상용으로서 질소 가스를 분사하고, 지지 기판을 띄운 상태에서 반송한다.
본 발명의 레이저 처리 장치의 하나는, SOI 기판의 단결정 부분의 결함을 수복(修復)할 수 있다. 즉, 본 발명의 레이저 처리 장치의 하나에서, 지지 기판에 버퍼층을 통하여 형성된 단결정 반도체 층을 용융하고, 재단결정화시킬 수 있다. 재단결정화와 함께, 용융된 단결정 부분의 결함은 수복된다. 반도체 층으로의 레이저 빔 조사는 단결정 반도체 층의 상면에 있어서의 레이저 빔의 조사 영역에 가열된 질소 가스를 분사하면서 행해진다. 단결정 반도체 층의 일부에 마이크로파를 조사하는 방법은, 지지 기판에 있어서 단결정 반도체 층이 형성된 면의 이면 쪽에 배치된 도파관(導波管) 및 안테나로부터 마이크로파를 지지 기판에 조사함으로써 행해진다.
레이저 빔의 조사에 의하여 단결정 반도체 층의 레이저 빔이 조사되는 영역의 표면으로부터 임의의 깊이까지를 용융한다. 또는 단결정 반도체 층의 레이저 빔이 조사되는 영역의 모든 영역을 용융한다.
여기서는, 단결정이란, 어느 결정축에 주목한 경우, 그 결정축의 방향이 시료의 어느 부분에 있어서도 같은 방향을 향하는 결정을 가리키고, 또 결정과 결정의 사이에 결정립계가 존재하지 않는 결정이다. 또한, 본 명세서에서는, 결정 결함이나 댕글링 본드를 포함해도, 상기와 같이 결정축의 방향이 일치하고, 입계가 존재하지 않는 결정인 것은 단결정으로 한다. 또한, 단결정 반도체 층의 재단결정화란, 단결정 구조의 반도체 층이 그 단결정 구조와 다른 상태(예를 들어, 액상 상태)를 거쳐, 다시 단결정 구조가 되는 것을 가리킨다. 또는, 단결정 반도체 층의 재단결정화란, 단결정 반도체 층을 재결정화하고, 단결정 반도체 층을 형성할 수도 있다.
지지 기판에는 변형점이 650℃ 이상 690℃ 이하의 기판을 사용하는 것이 바람직하다. 지지 기판에는 유리 기판을 사용할 수 있다. 예를 들어, 무알칼리 유리 기판을 사용할 수 있다.
또한, 단결정 반도체 기판으로부터 분리되는 단결정 반도체 층의 두께는 20nm 이상 200nm 이하가 바람직하다.
버퍼층은 1층 또는 2층 이상의 막으로 형성할 수 있다. 버퍼층에는 지지 기 판 측으로부터 나트륨이 확산하는 것을 방지할 수 있는 배리어 층을 포함하는 것이 바람직하다. 레이저 빔을 조사할 때, 단결정 반도체 층과 함께 지지 기판은 가열되고, 또 용융한 단결정 반도체 층으로부터의 열이 전도됨으로써도 지지 기판이 가열된다. 지지 기판에 알칼리 금속 또는 알칼리 토류 금속 등의 불순물(대표적으로는, 나트륨)이 포함되는 경우, 지지 기판의 온도 상승에 의하여 이러한 불순물이 지지 기판으로부터 단결정 반도체 층으로 확산할 우려가 있다. 배리어 층을 형성함으로써, 단결정 반도체 층으로 불순물이 확산되는 것을 방지할 수 있다.
또한, 버퍼층은 단결정 반도체 층에 밀착하고, 또 염소 또는 불소 등의 할로겐을 포함하는 절연막을 가지는 것이 바람직하다.
본 발명의 반도체 장치의 제작 방법의 하나는, 질소 가스 분위기 중에서 레이저 빔의 조사 영역에 질소 가스를 분사하면서 반도체 층에 레이저 빔을 조사한다. 이 때, 질소 가스 분위기에 포함되는 산소 농도는 30ppm 이하, 바람직하게는, 30ppb 이하인 것이 바람직하다. 더 바람직하게는, 상기 산소 농도에 더하여 질소 가스 분위기에 포함되는 수분(H2O) 농도도 30ppm 이하인 것이다. 가장 바람직하게는, 질소 가스 분위기에 포함되는 산소 농도는 30ppb 이하, 또 수분 농도는 30ppb 이하이다.
또한, 분사하는 질소 가스도 고순도(高純度)의 질소 가스를 사용하는 것이 바람직하고, 질소 가스에 포함되는 산소 농도는 30ppm 이하, 바람직하게는 30ppb 이하인 것이 바람직하다. 또한, 질소 가스의 수분(H2O) 농도도 30ppm 이하인 것이 바람직하다. 바람직하게는, 질소 가스에 포함되는 산소 농도 30ppb 이하, 또 수분 농도 30ppb 이하로 하는 초고순도 가스를 사용한다. 레이저 조사할 때에, 질소 분위기 및 분사하는 질소 가스에 포함되는 산소 원소를 가능한 한 저감함으로써, 단결정 반도체 층 표면에 레이저 조사에 의한 산화막이 형성되는 것을 방지한다.
또한, 단결정 반도체 층의 온도를 단시간으로 승온(昇溫)시키기 위해서는, 스테이지에 가열 수단을 형성하여 스테이지 가열과 동시에 가열한 질소 가스를 분사하는 것이 바람직하다. 또한, 단결정 반도체 층의 온도를 단시간으로 승온시키기 위해서, 기판의 표면 측 및 이면 측의 양쪽 모두로부터 가열된 질소 가스를 분사하면서 반도체 층에 레이저 빔을 조사하는 것이 바람직하다.
또한, 본 발명의 레이저 처리 장치의 하나는, 지지 기판에 주파수가 300MHz 이상 300GHz 이하의 마이크로파를 조사하는 수단을 가진다. 마이크로파는 이동할 수 있는 캐리어에 대해서 진동을 주고, 캐리어 분포가 확장된다. 실리콘 중의 캐리어로서는, 불순물 첨가에 의한 주입 전자나 언패어드(unpaired) 전자 등을 들 수 있다. 마이크로파는 1㎛ 이하의 막 두께의 고체의 실리콘 층에 대해서는 언패어드 전자가 적기 때문에, 상기 층에 흡수되기 어렵다. 한편, 레이저 등으로 실리콘을 용융한 경우, 캐리어가 발생하고, 또한 이 영역에 마이크로파를 조사한 경우, 용융 실리콘의 하방에 존재하는 용융되지 않는 실리콘 원자의 언패어드 전자에 대해서 전자 분포가 확장된다. 즉, 실리콘 박막에 레이저를 조사한 경우, 용융하는 영역의 근방(近傍)에서만 마이크로파가 흡수된다. 따라서, 기판의 넓은 영역을 가열하는 것이 없기 때문에, 기판의 휨이 생기기 어렵다.
본 발명의 반도체 기판의 제작 장치의 하나는, 지지 기판의 제 2 면으로부터 단결정 반도체 층에, 마이크로파를 조사하는 수단을 가진다. 왜냐하면, 지지 기판의 제 1 면으로부터 가열된 질소 가스를 분사하는 수단, 및 레이저 광을 조사하는 수단을 설치하기 때문에, 마이크로파를 조사하는 설치 개소를 지지 기판의 제 1 면쪽에 설치하는 것이 어렵기 때문이다.
단결정 반도체 층의 표면에 대해서 가열된 질소 가스를 분사하고, 또 마이크로파를 조사하면서 레이저 빔을 조사함으로써, 단결정 반도체 층이 용융하는 시간을 연장시킬 수 있다. 실온에서 레이저 빔을 조사한 경우, 용융하는 시간은 약 100나노초 정도 이하이지만, 가열된 질소 가스를 분사하고, 또 마이크로파를 조사함으로써, 용융하는 시간을 연장할 수 있다. 바람직하게는, 용융하는 시간을 200나노초 이상 1000나노초 이하로 한다. 1000나노초를 넘으면, 열이 전도하여, 지지 기판인 유리 기판이 용융하는 등, 지지 기판에 대미지를 줄 우려가 있다.
단결정 반도체 층의 표면에 가열된 질소 가스를 분사하고, 또 마이크로파를 조사하면서 레이저 빔을 조사함으로써, 이하에 나타내는 많은 효과의 적어도 하나를 얻을 수 있다.
용융하는 시간을 연장함으로써, 실리콘 원자의 이동의 제한이 작게 된다. 용융할 때, 표면 장력이 원자의 이동에 작용하지만, 용융 시간의 연장에 의하여, 피조사면의 평탄성이 각별히 향상된다. 또한, 단결정 반도체 층 중의 댕글링 본드나 단결정 반도체 층과 하지막과의 계면의 결함 등의 마이크로(micro)의 결함을 제거할 수 있고, 보다 고품질의 단결정 반도체 층을 얻을 수 있다. 본 명세서에 있 어서 설명되는 가열된 질소 가스의 분사 및 마이크로파의 조사와 동시에 레이저 빔을 조사한 단결정 반도체 층의 피조사 영역은 용융하고, 재단결정화시킨 결과, 뛰어난 특성을 가지는 단결정 반도체 층이 된다.
이하, 상기 구성을 가지는 제작 장치의 자세한 설명을 한다.
레이저 빔의 주사를 행하기 전에, 조사하고자 하는 영역에 대해서 가열된 기체를 분사함으로써, 레이저 빔의 조사 영역을 미리 가열할 수 있기 때문에, 단결정 반도체 층의 용융에 필요한 레이저 빔의 에너지를 저감할 수 있다. 또한, 광학계 등을 조절함으로써, 한번의 숏의 조사 면적도 확대할 수 있다. 한번의 숏의 조사 면적을 확대할 수 있다면, 1장당의 레이저 광 조사 처리에 걸리는 시간을 단축할 수도 있다. 여기서는, 레이저 발진기가 출력할 수 있는 에너지를 최대한(最大限)으로 이용하여 레이저 광의 조사 영역의 길이 L을 길게 한다.
또한, 레이저 조사를 할 때, 대면적 기판(1405)과 레이저 광의 조사 영역(1411)과 단결정 반도체 층(1406)의 위치 관계를 도시한 상면도를 도 1b에 도시한다. 도 1b에 도시하는 바와 같이, 레이저 광의 조사 영역의 길이 L은, 6개 나란히 배치된 단결정 반도체 층(1406)의 합계보다 길다. 또한, 대면적 기판(1405)의 폭은 W로 나타낸다. 또한, 대면적 기판의 폭 W와 직교하는 방향에 있어서의 레이저 광의 조사 영역을 레이저 광의 폭이라고 부른다. 여기서는, 대면적 기판(1405)의 사이즈를 600mm×720mm로 하고, 1장의 기판에 24개의 단결정 반도체 층(1406)을 배치하는 예이다. 단결정 반도체 층(1406)은 각각 실리콘 웨이퍼로부터 분리된 층이다.
도 1a는 제작 장치의 일부를 도시하는 단면도이며, 이 제작 장치는 챔버 내에 복수의 스테이지를 가지고, 스테이지에 형성된 유출 구멍으로부터 가열된 질소 가스를 분사하여 기판을 부상시키고 반송하는 수단을 가진다. 또한, 도 1a에서는 챔버는 도시하지 않는다.
또한, 챔버 내의 산소 농도, 수분 농도는 양쪽 모두 30ppm 이하, 바람직하게는 30ppb 이하로 한다. 따라서, 챔버(반응 용기(容器)) 내의 산소나 H2O 등의 가스의 잔류를 가능한 한 저감시키기 위해서, 도달 최저 압력을 1×10-7Torr 내지 1×10-10Torr(약 1×10-5Pa 이상 1×10-8Pa 이하)의 초고진공(UHV) 영역으로 낮춘 후, 극저산소(極低酸素) 분압 N2 가스 발생 장치를 사용하여 높은 순도의 질소 가스를 흘리고, 챔버 내를 질소 분위기로 한다. 또한, 높은 순도의 질소 가스를 챔버 외로 배기한 후, 다시 챔버 내로 순환(循環)하는 기구를 형성하여도 좋다. 순환시킴으로써, 더욱 함유 산소 농도나 수분 농도를 낮출 수도 있다. 또한, 가열된 가스의 온도를 유지한 채로 순환시킬 수 있다면, 다시 분사하는 경우에 가열하기 위한 에너지를 억제할 수 있다. 또한, 재이용하기 때문에, 비싼값의 고순도 가스의 소비를 억제할 수 있다.
또한, 제작 장치에는 발진기(1501), 도파관(1502), 유전체(1503)가 형성된다. 발진기(1501)는 마이크로파를 조사할 수 있고, 유전체(1503)를 통하여 대면적 기판(1405)에 방사한다. 마이크로파는 주파수가 300MHz 이상 300GHz 이하의 주파수라면 좋고, 대표적으로는, 2.45GHz를 들 수 있다. 마이크로파는 레이저로 실리 콘을 용융하는 개소에 조사하면 좋고, 그 조사 영역은 적어도 도 1b에 있어서의 레이저 광의 조사 영역(1411)을 포함시키면 좋다. 유전체(1503)의 표면은 스테이지(1401)의 표면의 연장상(延長上)에 존재하고, 스테이지를 겸(兼)한다. 또한 유전체(1503)는 레이저 광의 조사 영역에 있지만, 재료로서는 석영 유리, 산화실리콘, 사파이어 등을 사용하여 레이저 광에 의하여 가열되지 않는 것이며, 또 내열성이 높은 것으로 한다.
챔버 내의 진공도를 10-5Pa보다 낮게 하는 초고진공 배기를 행하는 경우, 크라이오 펌프(cryopump)를 병용하고, 터보 분자 펌프에 의한 배기를 행하고, 또 크라이오 펌프를 사용하여 진공 배기하는 것이 바람직하다.
챔버의 내벽을 경면(鏡面) 가공하고, 내벽으로부터의 가스 방출을 저감하기 위해서 베이킹(baking)용의 히터를 설치하여도 좋다. 챔버를 배이킹(200℃ 내지 300℃)함으로써 챔버 내에 존재하는 수분을 주성분으로 하는 잔류 가스를 제거하는 것이 바람직하다.
기체 저장 장치(1430)에 저장되는 질소 가스가 튜브(1429)에 형성된 밸브를 통하여 극저산소 분합 N2 가스 발생 장치(1428)에 공급한다. 그리고, 극저산소 분압 N2 가스 발생 장치(1428)로부터 튜브(1427)와 기체 가열 장치(1426)와 튜브(1425)를 통과시키고, 스테이지(1401)의 복수의 유출 구멍(1412)에 공급된다. 극저산소 분압 N2 가스 발생 장치(1428)에서는, 질소 가스의 유량, 압력이 조절되고, 대면적 기판(1405)이 부상하도록 질소 가스를 공급한다.
또한, 레이저 조사 영역과 겹치지 않도록 2개의 스테이지(1401) 및 (1402)의 간격이 두어지고, 레이저 광이 조사되고 스테이지가 가열되지 않도록 설치된다. 또한, 스테이지(1402)에도 마찬가지로, 복수의 유출 구멍(1412)이 형성된다. 또한, 기체 저장 장치(1420)에 저장되는 질소 가스가 튜브(1419)에 형성된 밸브를 통하여 극저산소 분압 N2 가스 발생 장치(1418)에 공급한다. 그리고, 극저산소 분압 N2 가스 발생 장치(1418)로부터 튜브(1417)와 기체 가열 장치(1416)와 튜브(1415)를 통과시키고 스테이지(1402)의 복수의 유출 구멍(1412)에 공급된다.
챔버 내의 산소 농도, 수분 농도는 양쪽 모두 30ppm 이하, 바람직하게는, 30ppb 이하로 하기 위해서, 복수의 유출 구멍(1412)으로부터 유출시키는 지지 기판 부상용의 질소 가스도 고순도의 가스를 사용하는 것이 바람직하다. 또한, 도 1a에서는 스테이지의 하방에 기체 가열 장치나 기체 저장 장치 등을 도시하지만, 이것은 설명하기 위한 일례이며, 특히 한정되지 않고, 각 튜브를 연장함으로써, 다른 장소에 설치할 수 있는 것은 물론이다.
2개의 스테이지(1401, 1402)에 형성된 복수의 유출 구멍(1412)에 의하여 기판을 부상시키고 양 측에 배치되는 반송 롤러(도시하지 않는다)에 의하여 반송 방향으로 힘이 가해지고, 테두리 화살표로 도시한 방향으로 대면적 기판(1405)을 반송시킬 수 있다.
이하, 도면을 참조하여 본 실시형태의 레이저 조사 장치를 설명한다. 도 2는 레이저 조사 장치의 구성의 일례를 설명하는 도면이다.
레이저 조사 장치는 레이저 빔(300)을 발진하는 레이저 발진기(301)와, 피처리물인 지지 기판(302)을 배치하는 스테이지(303)를 가진다. 레이저 발진기(301)에는 컨트롤러(304)가 접속된다. 컨트롤러(304)의 제어에 의하여, 레이저 발진기(301)로부터 발진하는 레이저 빔(300)의 에너지나, 반복 주파수 등을 변화시킬 수 있다. 스테이지(303)에는 저항 가열 장치 등의 가열 장치가 형성되고, 지지 기판(302)을 가열할 수 있다.
레이저 발진기(301)와 스테이지(303)의 사이에는 렌즈나 미러 등을 포함하는 광학계(305)가 배치된다. 레이저 발진기(301)로부터 사출된 레이저 빔(300)은 광학계(305)에 의하여 그 에너지 분포가 균일화되고, 또 그 단면 형상이 선형으로 성형(成形)된다. 광학계(305)를 통과한 레이저 빔(300)은, 기체 분출부(306)를 통과하고, 스테이지(303) 위에 고정된 지지 기판(302)에 조사된다.
기체 분출부(306)는 지지 기판(302)에 질소 가스(307)를 분사하기 위한 박스(box)형의 부재(部材)이다. 바꾸어 말하면, 기체 분출부(306)는 내부에 공동을 가지는 판 형상의 부재이다.
레이저 조사 장치는 봄베(bombe) 등의 질소 가스(307)를 저장하기 위한 기체 저장 장치(308), 질소 가스(307)를 기체 저장 장치(308)로부터 기체 분출부(306)에 공급하기 위한 기체 공급 장치(309), 및 질소 가스(307)를 가열하기 위한 기체 가열 장치(310)를 가진다. 기체 저장 장치(308)는 튜브(321)에 의하여 기체 공급 장치(309)에 연결된다. 기체 가열 장치(310)는, 상류(上流) 측의 기체 공급 장치(309)와 튜브(322)에 의하여 연결되고, 하류(下流) 측의 기체 분출부(306)와 튜 브(323)에 의하여 연결된다.
기체 분출부(306)로부터 분출하는 질소 가스(307) 및 유출 구멍(1412)(도 1a 참조)으로부터 분출하는 질소 가스는, 특히 고순도의 가스를 사용하는 것이 바람직하고, 질소 가스에 포함되는 산소 농도는 30ppm 이하, 바람직하게는 30ppb 이하인 것이 바람직하다. 또한, 질소 가스의 수분(H2O) 농도도 30ppm 이하인 것이 바람직하다. 바람직하게는, 질소 가스에 포함되는 산소 농도 30ppb 이하, 또 수분 농도 30ppb 이하로 하는 초고순도 가스를 사용한다. 예를 들어, 산소 농도가 30ppm보다 많이 포함하는 질소 가스를 사용하는 경우, 레이저 조사 영역 근방의 분위기는 가열되기 때문에, 산소와의 반응성이 크게 되고, 레이저 조사 시에 표면에 얇은 산화막이 형성될 우려가 있다. 이 얇은 산화막은 제거하는 것이 바람직하기 때문에, 제거 공정이 증가되어 버린다. 질소 가스에 포함되는 산소 농도 30ppb 이하, 또 수분 농도 30ppb 이하로 하는 초고순도 가스를 사용함으로써, 레이저 조사 시의 산화막의 형성을 방지한다.
기체 저장 장치(308)에 저장되는 질소 가스(307)는 기체 공급 장치(309)에 의하여 기체 가열 장치(310)에 공급된다. 질소 가스(307)는 기체 가열 장치(310)를 통과함으로써 가열되고, 가열된 질소 가스(307)가 기체 분출부(306)에 공급되고, 지지 기판(302)에 분사된다.
도 3은 기체 분출부(306)의 구성의 일례를 도시하는 도면이고, 그 외관이 도시된다. 도 4는 도 3의 기체 분출부(306)의 내부 구조를 설명하기 위한 단면도이다.
기체 분출부(306)는 판 형상의 부재이고, 상면에 레이저 빔(300)이 통과하는 창(窓)(331)이 설치되고, 그 창(331)에 대향하는 면에 개구부(332)가 형성된 테두리(333)로 된다. 테두리(333)에 질소 가스(307)가 흐르는 튜브(323)가 연결된다. 테두리(333), 및 창(331)으로 둘러싸인 공동(334)에 기체 가열 장치(310)를 통과한 질소 가스(307)가 공급된다. 이 질소 가스(307)는 개구부(332)로부터 분출하고, 피처리물에 분사된다. 질소 가스(307)를 분출함으로써, 기체 분출부(306)를 피처리물 상면으로부터 부상시킨다(도 2 참조). 도 4에 있어서는, 피처리물로서 무알칼리 유리 기판(395) 위에 버퍼층(396)과 단결정 반도체 층(397)을 도시한다.
기체 분출부(306)의 개구부(332)는, 질소 가스(307)의 분출구(噴出口)의 기능뿐만 아니라, 레이저 빔(300)이 통과하는 슬릿의 기능도 가진다. 이러한 구조에 의하여 지지 기판(302)에 있어서, 레이저 빔(300)이 조사되는 영역은, 질소 가스(307)가 분사되는 영역이 된다.
창(331)은, 레이저 빔(300)을 통과할 수 있으면 좋고, 사용하는 레이저 광의 강도에 견딜 수 있는 내열성이 높은 재료, 예를 들어, 석영 기판으로 형성할 수 있다. 테두리(333)는, 예를 들어, 세라믹스 등으로 형성할 수 있다.
다음, 기체 가열 장치(310)의 구성을 설명한다. 예를 들어, 질소 가스(307)가 통과하는 튜브(323)를 가열하는 히터와, 히터를 제어하는 컨트롤러, 컨트롤러의 제어에 의하여 히터를 발열시키고, 튜브(323)를 가열한다. 가열된 튜브(323)를 질소 가스(307)가 통과함으로써, 질소 가스(307)가 가열된다. 또한, 질소 가스(307)와 발열체를 접촉시킴으로써, 질소 가스(307)를 가열할 수도 있다. 발열체에는 질 소 가스를 분사하여 단결정 반도체 층을 400℃ 이상 무알칼리 유리 기판의 변형점(760℃) 이하, 바람직하게는, 450℃ 이상 650℃ 이하의 온도가 되도록 충분한 고온으로 가열된 가스를 사용하기 때문에, 그 가스에 접촉해도 견딜 수 있는 재료, 예를 들어, 세라믹스 등을 사용할 수 있다.
또한, 질소 가스(307)의 과잉(過剩)한 가열을 방지하기 위해서, 양의 저항 온도 계수(Positive Temperature Coefficient, PTC)를 가지는 세라믹스를 포함하는 서미스트를 기체 가열 장치(310)에 형성하는 것이 바람직하다. 그 이유는, PTC를 가짐으로써, 큐리 온도(Curie temperature) 이상의 온도로 세라믹스가 발열하면, 세라믹스의 저항이 급격하게 증가하기 때문에, 과잉한 가열을 방지할 수 있는 특장을 가지기 때문이다. 도 5에 세라믹스 서미스트의 구성의 일례를 도시한다. 도 5의 세라믹스 서미스터(340)는 PTC 특성을 가지는 세라믹스로 되는 발열체(341), 및 발열체(341)의 단부에 형성된 한 쌍의 전극(342, 343)을 가진다. 발열체(341)는 복수의 구멍(孔)(344)을 가지는 허니컴(honeycomb) 구조가 된다. 또한, 도 5에서는, 발열체(341)의 구멍(344)의 형상을 6각형으로 하지만, 구멍(344)의 형상은 6각형에 한정되지 않고, 원형, 사각형, 부정형(不定形) 등의 임의의 형상으로 할 수 있다.
가열된 질소 가스(307)를 세라믹스 서미스터의 구멍(344)을 흐르도록 세라믹스 서미스트가 배치된다. 가열된 질소 가스(307)에 의하여, 발열체(341)가 가열된다. 전극(342)과 전극(343)의 사이의 전압을 감시(監視)한다. 전극(342), 전극(343)의 사이의 전압값으로부터 발열체의 저항값의 변화가 검출되고, 그 저항값 으로부터 발열체(341)의 온도를 알 수 있다. 따라서, 세라믹스 서미스트로 질소 가스(307)의 온도를 감시할 수 있다. 예를 들어, 세라믹스 서미스트에 의하여 발열체(341)의 온도가 소정의 온도 이상으로 된 것이 검출되면, 질소 가스(307)를 가열하기 위한 히터를 제어하고, 그 동작을 정지한다. 또는 그 출력을 억제함으로써, 질소 가스(307)가 가열되는 것을 방지한다.
도 6a 및 도 6b에 광학계(305)의 구성의 일례를 도시한다. 도 6a에 도시하는 광학계(305)는 레이저 빔(300)의 단면 형상을 선형으로 가공하고, 또 그 에너지 분포를 균일하게 하기 위한 광학계이다.
광학계(305)에는 레이저 발진기(301) 측으로부터 실린드리칼 렌즈 어레이(351), 실린드리칼 렌즈 어레이(352), 실린드리칼 렌즈 어레이(353), 실린드리칼 렌즈 어레이(354), 실린드리칼 렌즈 어레이(355), 미러(356), 이중 실린드리칼 렌즈(357)가 배치된다. 또한, 1점쇄선으로 둘러싼 영역(358)은 광학계(305)의 부분적인 영역이다. 도 6b에는 광로를 중심으로서 실린드리칼 렌즈 어레이(351) 내지 실린드리칼 렌즈 어레이(355)까지의 각 광학 소자를 90도 회전한 평면도를 도시한다.
광학계(305)에 입사한 레이저 빔(300)은 실린드리칼 렌즈 어레이(351), 실린드리칼 렌즈 어레이(352), 실린드리칼 렌즈 어레이(353)를 통과함으로써, 레이저 빔(300)의 폭 방향의 에너지 프로파일이 가우시안 분포로부터 장방형 형상으로 변화한다. 선형 빔은 실린드리칼 렌즈(354, 355)를 통과함으로써, 길이 방향의 빔 길이가 길게 되고, 또 폭 방향으로 집광된다. 레이저 빔(300)은 미러(356)로 반사 된다. 이중 실린드리칼 렌즈(357)에 의하여 레이저 빔(300)은 빔의 폭 방향으로 집광된다. 그 결과, 선형의 레이저 빔이 기체 분출부(306)에 입사된다.
레이저 발진기(301)에는 연속 발진 레이저, 의사(擬似) 연속 발진 레이저 및 펄스 발진 레이저를 사용할 수 있다. 부분적으로 용융시키기 위해서, 펄스 발진 레이저가 바람직하다. 펄스 발진 레이저의 경우는, 반복 주파수 1MHz 이하, 펄스폭 10n초 이상, 500n초 이하로 할 수 있다. 대표적인 펄스 레이저는, 400nm 이하의 파장의 빔을 발진하는 엑시머 레이저이다. 레이저로서, 예를 들어, 반복 주파수 10Hz 내지 300Hz, 펄스폭 25n초, 파장 308nm의 XeCl 엑시머 레이저를 사용할 수 있다.
레이저 빔(300)의 에너지는, 레이저 빔(300)의 파장, 레이저 빔(300)의 표피 깊이(skin depth), 단결정 반도체 층의 막 두께 등을 고려하여 결정할 수 있다. 레이저 빔(300)의 에너지는, 예를 들어, 300mJ/cm2 이상 800mJ/cm2 이하의 범위로 할 수 있다. 예를 들어, 단결정 반도체 층의 두께가 120nm 정도이며, 레이저 발진기에 펄스 발진 레이저를 사용하고, 레이저 빔(300)의 파장이 308nm의 경우는, 레이저 빔(300)의 에너지 밀도는 600mJ/cm2 이상 700mJ/cm2 이하로 할 수 있다.
또한, 레이저를 조사하는 반도체 층 주변의 분위기와 광학계(305)의 분위기를 분단하기 위해서, 광학계(305)를 테두리로 둘러싸고, 레이저 광을 투과시키는 석영 창을 형성하여도 좋다. 예를 들어, 본 실시형태에서는, 광학계(305)를 질소 퍼지(purge)함으로써, 광학계의 열화를 억제할 수 있다.
다음, 도 2의 레이저 조사 장치에 의하여, 단결정 반도체 층에 레이저 빔을 조사하는 방법을 설명한다. 여기서는, 질소 가스로서 고순도의 질소 가스를 분사한다.
우선, 단결정 반도체 층이 접합된 지지 기판(302)을 스테이지(303)에 배치한다. 기체 저장 장치(308)에 저장되는 질소 가스가 기체 공급 장치(309)에 의하여 기체 분출부(306)에 공급된다. 기체 공급 장치(309)에서는, 질소 가스의 유량, 압력이 조절되고, 기체 분출부(306)가 부상되도록, 질소 가스를 공급한다. 질소 가스는 기체 가열 장치(310)를 통과함으로써, 가열되고 기체 분출부(306)에 공급된다.
레이저 발진기(301)로부터 사출된 레이저 빔(300)은, 광학계(305)에 의하여 단면이 선형의 선형 빔으로 된다. 도 2에서는 지면(紙面)에 수직인 방향이 선형의 레이저 빔(300)의 길이 방향이다.
선형으로 가공된 레이저 빔(300)은, 기체 분출부(306)를 통과하고, 시료 즉 기판에 조사된다. 도 2의 테두리 화살표를 따라 스테이지(303)를 이동시키면서 또 가열된 질소 가스를 시료 즉 지지 기판(302)에 분사하면서 레이저 빔(300)을 조사한다. 테두리 화살표의 방향은 선형의 레이저 빔(300)의 폭 방향이다.
상기 레이저 조사 장치는, 내열성이 낮은 기판이 반도체 층의 지지 기판에 사용되어도, 반도체 층의 표면의 평탄화가 가능한 레이저 조사 장치이다.
상기 레이저 조사 장치는 스테이지(303)를 대기 분위기로부터 격리하기 위한 챔버를 사용하지 않고, 레이저 조사의 분위기를 제어할 수 있다. 따라서, 레이저 조사 장치를 소형화, 싼값으로 할 수 있고, 또한 장치의 유지 관리의 비용을 억제할 수 있다.
마이크로파를 조사하는 수단, 및 그 구조에 대해서 도 7을 사용하여 설명한다. 도 7에는 도 1a에 도시한 바와 같이, 발진기(1501), 도파관(1502), 유전체(1503)가 내장되도록 형성된다. 유전체(1503)는, 스테이지(1401)에 내장되도록 설치되고, 또한 스테이지를 겸한다.
발신기(1501)로부터 발생하는 마이크로파는, UHF(Ultra High Frequency), SHF(Super High Frequency), 및 EHF(Extremely High Frequency) 중의 어느 대역 내라면 좋다. 자세한 설명은 이하와 같다.
·UHF 300MHz 이상 3GHz 이하
·SHF 3GHz 이상 30GHz 이하
·EHF 30GHz 이상 300GHz 이하
대표적으로는, 2.45GHz를 사용한다.
도 1b와 같은 레이저의 조사 영역이 되는 경우, 도파관(1502)의 길이는 L방향을 따라 길게 된다. 도파관(1502)에는 슬롯(1504)이 형성되고, 여기에서 마이크로파가 유전체(1503)에 전도한다. 도 7에서는, 슬롯(1504) 및 유전체(1503)는 마이크로파 조사 영역에 복수개 간격을 두고 나란히 배치되지만, 어느 것이든 연속하여 배치하여도 좋다.
도 2와 같은 레이저 조사 수단과 질소 가스를 분사하는 수단은, 단결정 반도체 층(1406) 측에 형성하고, 각각을 작용하여 조사시키는 것이 효과적이다. 이 때 기판의 표면으로부터 조사한다면, 효과적으로 마이크로파를 대면적 기판(1405)에 조사하기 위한 유전체(1503)를 설치하는 영역을 확보하는 것이 어려워진다. 따라서, 본 발명의 레이저 처리 장치의 하나, 및 그 제작 방법의 하나는, 도 1a 및 도 1b, 도 7에서 도시되는 바와 같은, 광학계(305), 기체 분출부(306)가 내장된 부분을 기판의 표면 측에 형성하고, 유전체(1503)를 기판의 이면 측에 형성하고, 마이크로파는 이면 측으로부터 조사한다.
또한, 도 8에 사시도의 일례를 도시한다. 도 8에 도시하는 스테이지(1402)에는 배기공(排氣孔)(1404)이 형성되고, 배기공(1404)으로부터 배기하는 유량을 조절하는 유량 조절기(도시하지 않는다)가 형성된다. 또한, 유출 구멍은 스테이지의 중앙부보다 단부에 많이 형성함으로써, 기판의 휨을 방지한다.
또한, 가열한 질소 가스를 대면적 기판(1405)에 분사하는 블로우 수단을 사용하여 더 미조정(微調整)할 수 있고, 기판의 휨을 방지할 수 있다. 유전체(1503) 부분으로부터 블로우할 수 없지만, 기판의 반송 방향에는 폭이 좁기 때문에, 기판의 휨을 억제할 수 있다.
또한, 고정축(1421)에 의하여 챔버 저부(底部)에 고정되는 기체 분출부(306)를 가지는 블로우 수단에는 석영창(1410)이 형성되고, 레이저 광이 통과하도록 설치된다. 또한, 기체 분출부(306)에는 튜브(323)가 형성되고, 기체 가열 장치(310)로부터 가열된 질소 가스가 공급된다.
도 8에 도시하는 레이저 조사 수단은 레이저 발진기(301), 호모저나이저(homogenizer)가 내장되는 광학 장치(1407), 반사 미러(1408), 더블렛 렌 즈(1409a, 1409b)를 가진다. 또한, 일반적으로, 레이저 빔의 에너지 분포를 균일화시키는 것을 호모저나이즈(homogenize)한다고 하고, 호모저나이즈하는 광학계를 호모저나이저(homogenizer)라고 한다. 레이저 발진기(301)로부터 사출된 레이저 빔은 구면(球面) 렌즈에 의하여 확대된다. 또한, 구면 렌즈는 레이저 발진기(301)로부터 사출되는 빔 스폿이 충분히 큰 경우는 필요없다. 계속해서, 실린드리칼 렌즈 어레이에 의하여 스폿이 선형의 장변(長邊)(장축) 방향으로 분할된다. 그 후, 실린드리칼 렌즈 어레이의 후방에 놓여진 실린드리칼 렌즈 어레이에 의하여 레이저 빔은 대면적 기판(1405)에 있어서 1개로 합성된 선형 빔이 조사된다. 또한, 이것에 의하여, 대면적 기판(1405) 면에 있어서 선형 빔의 빔 스폿의 장변 방향의 에너지 분포의 균일화(장축 호모저나이즈)되고, 장변 방향의 길이가 결정된다.
또한, 블로우 수단을 슬릿이 형성된 마스크로 하여 사용하여도 좋다.
또한, 기판의 표면 측 및 이면 측의 양쪽 모두로부터 가열된 질소 가스를 분사하면서 반도체 층에 레이저 빔을 조사함으로써, 단결정 반도체 층의 온도를 단시간으로 승온시킬 수 있다. 또한, 도 1a 내지 도 8에 도시하는 레이저 처리 장치를 사용함으로써, 단시간으로 레이저 조사 처리를 행할 수 있다.
(실시형태 2)
본 실시형태에서는, 도 2에 도시한 레이저 조사 장치의 구성의 일례와 다른 예를 도 9에 도시한다.
일 방향으로 가스를 분사하는 장치의 일부의 확대 단면도가 도 9이다.
대형의 투광성 기판(820) 위에 버퍼층(821)을 통하여 단결정 실리콘 층(822) 을 고정한다. 버퍼층(821)은 다층 구조이며, 배리어 층(826)이 형성되고, 그 위에 접합층(827)이 형성된다.
블로우 수단(825)으로부터 가열된 가스를 기판에 분사하고, 실선으로 도시하는 화살표의 방향으로 기류를 형성한다. 가열된 가스는, 여기서는 도시하지 않지만, 블로우 수단(825)에 질소 가스를 공급하는 기체 공급 장치와 기체 공급 장치로부터 공급되는 질소 가스를 가열하는 기체 가열 장치를 가진다.
또한, 레이저 광(823)을 단결정 실리콘 층(822)에 조사한다. 스테이지를 이동시킴으로써, 기판을 테두리 화살표의 방향으로 이동시킨다.
또한, 선형의 레이저를 조사할 때, 가열된 질소 가스를 분사하여 단결정 실리콘 층을 무알칼리 유리 기판의 변형점 이하의 온도인 500℃ 정도까지 가열한다.
블로우 수단(825)의 개구는 그 레이저 광(823)의 조사 영역보다 폭이 넓은 것이 바람직하다.
블로우 수단(825)이 형성되고, 가스 기판에 분사함으로써, 점선으로 도시하는 화살표의 방향으로 기류를 형성한다. 기류의 방향과 스테이지의 이동 방향을 동일하게 하는 것이 바람직하다. 또한, 스테이지의 이동 방향은 선형의 레이저 광(823)의 조사 영역의 긴 변 방향과 직교하는 방향으로 한다.
또한, 간략화를 위해, 광학계나 레이저 발진기 등을 생략하여 도시한다. 광학계나 레이저 발진기는 도 6a 및 도 6b에 도시한 구성을 사용할 수 있다. 레이저 발진기는 컴퓨터에 접속되고, 제어를 행한다. 블로우 수단(825)도 컴퓨터에 접속하고, 블로우 수단(825)도 컴퓨터에 의하여 제어한다.
일 방향으로 가열한 가스를 분사하는 경우, 블로우 수단(825)은 레이저 광(823)과 간격을 둘 수 있기 때문에, 직접 조사되는 것을 방지할 수 있다. 따라서, 블로우 수단(825)으로서 가열된 가스에 견딜 수 있다면, 레이저 광에 약한 재료를 사용할 수도 있다.
도 9에 도시하는 장치를 사용하여 가열된 질소 가스를 분사하고, 또 지지 기판에 버퍼층을 통하여 고정된 단결정 실리콘 층(822)의 일부에 레이저 광(823)을 조사하고, 단결정 실리콘 층(822)을 용융함으로써, 재단결정화시킨다. 재단결정화에 의하여 평탄한 표면을 얻을 수 있다. 레이저 광(823)의 조사에 의하여, 단결정 실리콘 층(822)의 레이저 광(823)이 조사되는 영역을 부분 용융 또는 완전 용융시킨다.
레이저 광(823)의 조사에 의하여, 부분 용융시키는 경우, 단결정 실리콘 층(822)에서는, 용융된 부분이 응고할 때에, 하층의 용융되지 않는 고상(固相) 부분인 단결정 반도체로부터 결정 성장하고, 소위 세로 성장이 일어난다. 하층의 고상 부분은 단결정이며, 결정 방위가 일치하기 때문에, 결정립계가 형성되지 않고, 레이저 조사 처리 후의 단결정 실리콘 층(822)은 결정립계가 없는 단결정 반도체 층으로 할 수 있다. 또한, 용융된 표면 근방 또는 상층은, 응고함으로써 재단결정화하지만, 하층의 고상부의 단결정 반도체와 결정 방위가 일치한 단결정 반도체가 형성된다. 따라서, 주표면의 면 방위가 (100)의 단결정 실리콘 웨이퍼를 단결정 반도체 기판으로서 사용한 경우, 단결정 실리콘 층(822)의 주표면의 면 방위는 (100)이며, 레이저 조사 처리에 의하여 부분 용융하고, 재단결정화된 단결정 실리 콘 층(822)의 주표면의 면 방위는 (100)이 된다.
또한, 레이저 광(823)의 조사에 의하여, 완전 용융시키는 경우, 용융된 영역은 용융된 영역과 인접하는 단결정 반도체로부터 결정 성장시킬 수 있고, 가로 성장이 일어난다. 용융되지 않는 부분은 단결정이며, 결정 방위가 일치하기 때문에, 결정립계가 형성되지 않고, 레이저 조사를 처리한 후의 단결정 실리콘 층(822)은 결정립계가 없는 단결정 반도체 층으로 할 수 있다. 또한, 완전 용융된 영역은 응고함으로써 재단결정화하지만, 인접하고 용융되지 않는 부분의 단결정 반도체와 결정 방위가 일치한 단결정 반도체가 형성된다. 따라서, 주표면의 면 방위가 (100)의 단결정 실리콘 웨이퍼를 단결정 반도체 기판으로서 사용한 경우, 단결정 실리콘 층(822)의 주표면의 면 방위는 (100)이며, 레이저 조사 처리에 의하여 완전 용융하고, 재단결정화된 단결정 실리콘 층(822)의 주표면의 면 방위는 (100)이 된다.
따라서, 부분 용융시키는 경우라도, 완전 용융시키는 경우라도, 하나의 단결정 실리콘 층(822) 내의 결정 방위는 일치하기 때문에, 후에 단결정 실리콘 층(822)과 거의 동일 크기의 표시 장치를 제작한 경우, 표시 특성이 뛰어난 표시 장치를 얻을 수 있다.
(실시형태 3)
본 실시형태에서는, 버퍼층을 통하여 단결정 반도체 층이 지지 기판에 고정되는 반도체 기판에 대해서 설명한다.
도 10은, 반도체 기판의 구성 예를 도시하는 사시도이다. 반도체 기판(10)은, 지지 기판(100)에 단결정 반도체 층(116)이 접합된다. 단결정 반도체 층(116) 은 버퍼층(101)을 통하여 지지 기판(100)에 형성되고, 반도체 기판(10)은 소위 SOI 구조의 기판이며, 절연층 위에 단결정 반도체 층이 형성되는 기판이다.
버퍼층(101)은 단층 구조라도 막을 2층 이상 적층한 다층 구조라도 좋다. 본 실시형태에서는, 버퍼층(101)은 3층 구조이며, 지지 기판(100) 측으로부터 접합층(114), 절연막(112b), 절연막(112a)이 적층된다. 접합층(114)은 절연막으로 형성된다. 또한, 절연막(112a)은 배리어 층으로서 기능하는 절연막이다. 배리어 층은 반도체 기판을 제작할 때, 및 이 반도체 기판을 사용한 반도체 장치의 제작시에 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물(대표적으로는, 나트륨)이, 지지 기판(100) 측으로부터 단결정 반도체 층(116)에 침입하는 것을 방지하는 막이다. 배리어 층을 형성함으로써, 반도체 장치가 불순물로 오염되는 것을 방지할 수 있기 때문에, 그 신뢰성을 향상시킬 수 있다.
단결정 반도체 층(116)은, 단결정 반도체 기판을 박막화함으로써 형성되는 층이다. 단결정 반도체 기판으로서는, 시중 판매되는 반도체 기판을 사용할 수 있고, 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 제 4 족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨비소나 인듐인 등의 단결정 화합물 반도체 기판도 사용할 수 있다. 물론, 단결정 반도체 기판은 원형의 웨이퍼에 한정되지 않고, 다양한 형상의 단결정 반도체 기판을 사용할 수 있다. 예를 들어, 원형, 장방형, 5각형, 6각형 등의 다각형의 기판을 사용할 수 있다. 물론, 시중 판매되는 원형의 단결정 반도체 웨이퍼를 단결정 반도체 기판에 사용할 수도 있다. 원형의 단결정 반도체 웨이퍼에는, 실리콘이나 게르마늄 등의 반도체 웨이퍼, 갈륨비소나 인듐인 등의 화합물 반도체 웨이퍼 등이 있다. 단결정 반도체 웨이퍼의 대표예는, 단결정 실리콘 웨이퍼이며, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm) 등의 크기이며, 직경 400mm, 직경 450mm의 원형의 웨이퍼를 사용할 수 있다. 또한, 장방형의 단결정 반도체 기판은, 시중 판매되는 원형의 단결정 반도체 웨이퍼를 절단함으로써 형성할 수 있다. 기판의 절단에는, 다이서(dicer) 혹은 와이어 소(wire-saw) 등의 절단 장치, 레이저 절단, 플라즈마 절단, 전자 빔 절단, 그 외 임의의 절단 수단을 사용할 수 있다. 또한, 기판으로서 박편화(薄片化)하기 전의 반도체 기판 제작용의 잉곳을 그 단면이 장방형이 되도록 직방체(直方體) 형상으로 가공하고, 이 직방체 형상의 잉곳을 박편화함으로써도 장방형의 단결정 반도체 기판을 제조할 수 있다. 또한, 단결정 반도체 기판의 두께는 특히 한정되지 않지만, 단결정 반도체 기판을 재이용하는 것을 고려하면, 두꺼운 것이 1장의 원료 웨이퍼로부터 보다 많은 단결정 반도체 층을 형성할 수 있기 때문에, 바람직하다. 시장에 유통하고 있는 단결정 실리콘 웨이퍼의 두께는, SEMI 규격에 준하고, 예를 들어, 직경 6인치의 웨이퍼는 막 두께 625㎛, 직경 8인치의 웨이퍼는 막 두께 725㎛, 직경 12인치의 웨이퍼는 775㎛로 설정된다. 또한, SEMI 규격의 웨이퍼의 두께는 공차(公差)±25㎛를 포함한다. 물론, 원료가 되는 단결정 반도체 기판의 두께는, SEMI 규격에 한정되지 않고, 잉곳을 슬라이스(slice)할 때에 그 두께를 적절히 조절할 수 있다. 물론, 재이용된 단결정 반도체 기판(110)을 사용할 때는, 그 두께는 SEMI 규격보다 얇게 된다.
지지 기판(100)은, 절연 표면을 가지는 기판을 사용한다. 구체적으로는, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자 공업용에 사용되는 각종 유리 기판, 석영 기판, 세라믹스 기판, 사파이어 기판을 들 수 있다. 바람직하게는, 지지 기판(100)으로서 유리 기판을 사용한다. 유리 기판으로서, 열 팽창 계수가 25×10-7/℃ 이상 50×10-7/℃ 이하(바람직하게는 30×10-7/℃ 이상 40×10-7/℃ 이하)이고, 변형점이 580℃ 이상 700℃ 이하, 바람직하게는, 650℃ 이상 690℃ 이하인 기판을 사용하는 것이 바람직하다. 또한, 반도체 장치의 오염을 억제하기 위하여, 유리 기판은 무알칼리 유리 기판이 바람직하다. 무알칼리 유리 기판의 재료로서는, 예를 들어, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 유리 재료 등이 있다. 예를 들어, 지지 기판(100)으로서, 무알칼리 유리 기판(상품명AN100), 무알칼리 유리 기판(상품명: EAGLE2000(등록 상표)) 또는 무알칼리 유리 기판(상품명: EAGLEXG(등록 상표))을 사용하는 것이 바람직하다.
또한, 지지 기판(100)에는 유리 기판 이외에도 세라믹스 기판, 석영 기판이나 사파이어 기판 등의 절연성 기판, 스테인리스 등의 도전성 기판, 실리콘이나 갈륨비소 등의 반도체 기판 등을 사용할 수 있다. 또한 지지 기판에는 유리 기판, 석영 기판 등의 투광성의 기판이 바람직하다. 투광성의 기판을 사용함으로써, 투과형 또는 반투과형의 표시 장치의 제작에 적합한 반도체 기판(10)을 제작할 수 있다.
이하, 도 12 내지 도 14b를 참조하여 도 10에 도시하는 반도체 기판(10)의 제작 방법을 설명한다.
우선, 단결정 반도체 기판(110)을 준비한다. 단결정 반도체 기판(110)은, 원하는 크기 및 형상으로 가공된다. 도 12는, 단결정 반도체 기판(110)의 구성의 일례를 도시하는 외관도이다. 지지 기판(100)에 접합하는 것이나 축소 투영형(投影型) 노광 장치 등의 노광 장치의 노광 영역이 직사각형 형상인 것 등을 고려하면, 도 12에 도시하는 바와 같이, 단결정 반도체 기판(110)의 형상은 직사각형인 것이 바람직하다. 물론, 단결정 반도체 기판(110)에는 도 12의 형상의 기판에 한정되지 않고, 다양한 형상의 단결정 반도체 기판을 사용할 수 있다. 예를 들어, 직사각형, 3각형, 5각형, 6각형 등의 다각형의 기판을 사용할 수 있다. 시중 판매되는 원반(圓盤) 형상의 반도체 웨이퍼를 단결정 반도체 기판(110)에 사용할 수도 있다.
직사각형 단결정 반도체 기판(110)은, 시중 판매되는 원형 형상 벌크 단결정 반도체 기판을 절단함으로써 형성할 수 있다. 기판의 절단에는, 다이서 혹은 와이어 소 등의 절단 장치, 레이저 절단, 플라즈마 절단, 전자 빔 절단, 그 외 임의의 절단 수단을 사용할 수 있다. 또한, 기판으로서 박편화되기 전의 반도체 기판 제작용의 잉곳을, 그 단면이 직사각형이 되도록 직방체 형상으로 가공하고, 이 직방체 형상의 잉곳을 박편화함으로써도, 직사각형 형상 단결정 반도체 기판(110)을 제조할 수 있다.
또한, 단결정 반도체 기판(110)에, 단결정 실리콘 기판과 같은 결정 구조가 다이아몬드 구조의 제 4 족 원소로 이루어지는 기판을 사용하는 경우는, 그 주표면의 면방위는, (100)라도 좋고, (110)라고 좋고, (111)라도 좋다. 주표면의 면방위가 (100)의 단결정 반도체 기판(110)을 사용함으로써, 단결정 반도체 층(116)과 그 표면에 형성되는 절연층의 계면 준위 밀도를 작게 할 수 있기 때문에, 전계 효과형 트랜지스터의 제작에 적합하다.
주표면이 (110)의 단결정 반도체 기판(110)을 사용함으로써, 접합층(114)과 단결정 반도체 층(116)의 접합면에 있어서, 접합층(114)을 구성하는 원소와 단결정 반도체 층(116)을 구성하는 제 4 족 원소(예를 들어, 실리콘 원소)의 결합이 밀접하게 형성되기 때문에, 접합층(114)과 단결정 반도체 층(116)의 결합력이 향상된다.
주표면이 (110)의 단결정 반도체 기판(110)을 사용함으로써, 그 주표면에는 다른 면 방위에 비교하여 원자가 밀접하게 배열되기 때문에, 단결정 반도체 층(116)의 평탄성이 향상된다. 따라서, 주표면이 (110)의 단결정 반도체 층(116)을 사용하여 제작한 트랜지스터는, 작은 S값, 고전계 효과 이동도 등의 뛰어난 전기적 특성을 가진다. 또한, 주표면이 (110)의 단결정 반도체 기판은, (100)의 단결정 반도체 기판보다 비교하여 영률(Young's module)이 크고, 벽개하기 쉬운 장점이 있다.
다음, 도 13a에 도시하는 바와 같이, 단결정 반도체 기판(110) 위에 절연층(112)을 형성한다. 절연층(112)은 단층 구조, 2층 이상의 다층 구조로 할 수 있다. 그 두께는 5nm 이상 400nm 이하로 할 수 있다. 절연층(112)을 구성하는 막으 로서, 산화실리콘막, 질화실리콘막, 산질화실리콘막, 질산화실리콘막, 산화게르마늄막, 질화게르마늄막, 산질화게르마늄막, 질산화게르마늄막 등의 실리콘 혹은 게르마늄을 조성에 포함하는 절연막을 사용할 수 있다. 또한, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속 산화물로 이루어지는 절연막, 질화알루미늄 등의 금속 질화물로 이루어지는 절연막, 산질화알루미늄막 등의 금속 산질화물로 이루어지는 절연막, 질산화알루미늄막 등의 금속의 질산화물로 이루어지는 절연막을 사용할 수도 있다.
또한, 본 명세서에 있어서, 산질화실리콘막이란, 그 조성으로서, 질소보다 산소의 함유량이 많고, 러더퍼드 후방(後方) 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방(前方) 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 포함되는 것을 가리킨다. 또한, 질산화실리콘막이란, 그 조성으로서, 산소보다 질소의 함유량이 많고, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 50at.%, Si이 25at.% 내지 35at.%, 수소가 15at.% 내지 25at.%의 범위로 포함되는 것을 가리킨다. 다만, 산질화실리콘 또는 질산화실리콘을 구성하는 원자의 합계를 100at.%로 할 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기 범위 내에 포함되는 것으로 한다.
절연층(112)을 구성하는 절연막은, CVD법, 스퍼터링법, 단결정 반도체 기 판(110)을 산화 또는 질화하는 방법 등에 의하여 형성할 수 있다.
지지 기판(100)에 알칼리 금속 혹은 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용한 경우, 이러한 불순물이 지지 기판(100)으로부터, SOI 기판의 반도체층으로 확산되는 것을 방지할 수 있는 막을 적어도 1층 이상, 절연층(112)에 형성하는 것이 바람직하다. 이러한 막으로서, 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 질산화알루미늄막 등이 있다. 이러한 막을 포함시킴으로써, 절연층(112)을 배리어 층으로서 기능시킬 수 있다.
예를 들어, 절연층(112)을 단층 구조의 배리어 층으로서 형성하는 경우, 두께5nm 이상 200nm 이하의 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 또는 질산화알루미늄막으로 형성할 수 있다.
절연층(112)에는 나트륨이 단결정 반도체 층(116)에 침입하는 것을 방지하기 위한 배리어 층을 포함하는 것이 바람직하다. 배리어 층은 1층이라도 좋고, 2층 이상이라도 좋다. 예를 들어, 지지 기판(100)에 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용한 경우, 지지 기판(100)이 가열된다면, 이러한 불순물이 지지 기판(100)으로부터 단결정 반도체 층(116)에 확산할 우려가 있다. 따라서, 배리어 층을 형성함으로써, 이러한 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물이 단결정 반도체 층(116)으로 이동하는 것을 방지할 수 있다. 배리어 층으로서 기능하는 막으로서는, 질화실리콘막, 질산화실리콘막, 질화알루미늄 막, 또는 질산화알루미늄 막 등이 있다. 이러한 막을 포함시킴으로써, 절연층(112)을 배리 어 층으로서 기능시킬 수 있다.
예를 들어, 절연층(112)을 단층 구조로 하는 경우는, 배리어 층으로서 기능하는 막으로 절연층(112)을 형성하는 것이 바람직하다. 이 경우, 두께가 5nm 이상 200nm 이하의 질화실리콘막, 질산화실리콘막, 질화알루미늄 막, 또는 질산화알루미늄 막으로 단층 구조의 절연층(112)을 형성할 수 있다.
절연층(112)을 배리어 층으로서 기능하는 2층 구조의 막으로 하는 경우는, 상층은 나트륨 등의 불순물을 블로킹하기 위한 배리어 층으로서 기능하는 두께 5nm 내지 200nm의 질화실리콘막, 질산화실리콘막, 질화알루미늄막, 혹은 질산화알루미늄막으로 형성할 수 있다. 배리어 층으로서 기능하는 이들 막은, 불순물의 확산을 방지하는 블로킹 효과가 높지만, 내부 응력이 높다. 따라서, 단결정 반도체 기판(110)과 접하는 하층 절연막은, 상층 절연막의 응력을 완화하는 효과가 있는 막을 선택하는 것이 바람직하다. 이러한 절연막으로서, 산화실리콘막 및 산질화실리콘막, 및 단결정 반도체 기판(110)을 열 산화하여 형성한 열 산화막 등이 있다. 하층의 절연막의 두께는 5nm 이상 300nm 이하로 할 수 있다.
본 실시형태에서는, 절연층(112)을 절연막(112a, 112b)으로 이루어지는 2층 구조로 한다. 절연층(112)을 블로킹막으로서 기능시키는 절연막(112a)과 절연막(112b)의 조합은, 예를 들어, 산화실리콘막과 질화실리콘막, 산질화실리콘막과 질화실리콘막, 산화실리콘막과 질산화실리콘막, 산질화실리콘막과 질산화실리콘막 등이 있다.
예를 들어, 하층의 절연막(112a)은, 프로세스 가스에 SiH4 및 N2O를 사용하여 플라즈마 여기 CVD법(이하, “PECVD법”이라고 기재한다)으로 형성한 산질화실리콘막으로 형성할 수 있다. 또한, 절연막(112a)으로서, 프로세스 가스에 유기 실란 가스와 산소를 사용하여, PECVD법으로 산화실리콘막을 형성할 수도 있다. 또한, 단결정 반도체 기판(110)을 산화한, 산화막으로 절연막(112a)을 형성할 수도 있다.
유기 실란이란, 테트라에톡시실란(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 또는 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 화합물이다.
상층의 절연막(112b)은, 프로세스 가스에 SiH4 및 N2O, NH3 및 H2를 사용하여 PECVD법으로 형성한 질산화실리콘막으로 형성할 수 있다. 또는, 프로세스 가스에 SiH4, N2, NH3 및 H2를 사용하여 PECVD법으로 형성한 질화실리콘막으로 형성할 수 있다.
예를 들어, PECVD법으로, 산질화실리콘으로 이루어지는 절연막(112a), 질산화실리콘으로 이루어지는 절연막(112b)을 형성하는 경우, 단결정 반도체 기판(110)을 PECVD 장치의 처리실에 반입한다. 그리고, 절연막(112a)의 형성용 프로세스 가스로서 SiH4 및 N2O를 처리실에 공급하고, 이 프로세스 가스의 플라즈마를 생성함으로써, 질산화실리콘막을 단결정 반도체 기판(110) 위에 형성한다. 이어서, 처리실에 도입하는 가스를 절연막(112b) 형성용의 프로세스 가스로 변경한다. 여기서는, SiH4, NH3, H2 및 N2O를 사용한다. 이들 혼합 가스의 플라즈마를 생성함으로써, 산질화실리콘막 위에 질산화실리콘막을 연속적으로 형성한다. 또한, 복수의 처리실을 가지는 PECVD 장치를 사용하는 경우에는, 산질화실리콘막과 질산화실리콘막을 다른 처리실에서 형성할 수도 있다. 물론, 처리실에 도입하는 가스를 변경함으로써, 하층에 산화실리콘막을 형성할 수도 있고, 상층에 질화실리콘막을 형성할 수도 있다.
상술한 바와 같이, 절연막(112a) 및 절연막(112b)을 형성함으로써, 스루풋이 좋게 복수의 단결정 반도체 기판(110)에 절연층(112)을 형성할 수 있다. 또한, 대기에 노출시키지 않고 절연막(112a) 및 절연막(112b)을 형성할 수 있으므로, 절연막(112a)과 절연막(112b)의 계면이 대기로 인하여 오염되는 것을 방지할 수 있다.
또한, 절연막(112a)을, 단결정 반도체 기판(110)을 산화 처리함으로써 산화막을 형성할 수 있다. 이 산화막을 형성하기 위한, 열 산화 처리는, 드라이 산화라도 좋지만, 산화 분위기 중에 할로겐을 포함하는 가스를 첨가하는 것이 바람직하다. 할로겐을 포함한 산화막을 절연막(112a)으로서 형성할 수 있다. 할로겐을 포함하는 가스로서, HCl, HF, NF3, HBr, Cl, ClF, BCl3, F, Br2 등 중에서 선택된 1종 또는 복수종의 가스를 사용할 수 있다.
예를 들어, 산소에 대하여 HCl을 0.5volume% 내지 10volume%(바람직하게는 3volume%)의 비율로 포함하는 분위기 중에서, 700℃ 이상의 온도에서 열 처리를 행한다. 950℃ 이상 1100℃ 이하의 가열 온도에서 열 산화를 행하면 좋다. 처리 시 간은 0.1시간 내지 6시간, 바람직하게는 0.5시간 내지 1시간으로 하면 좋다. 형성되는 산화막의 막 두께는, 10nm 내지 1000nm(바람직하게는 50nm 내지 200nm), 예를 들어, 100nm의 두께로 할 수 있다.
이러한 온도 범위에서 산화 처리를 행함으로써, 할로겐 원소에 의한 게터링 효과를 얻을 수 있다. 게터링으로서는, 특히, 금속 불순물을 제거하는 효과가 있다. 즉, 할로겐의 작용에 의하여, 금속 등의 불순물이 휘발성 금속 염화물이 되어 기상 중으로 이탈됨으로써, 단결정 반도체 기판(110)으로부터 제거된다. 또한, 산화 처리에 포함되는 할로겐 원소에 의하여 단결정 반도체 기판(110) 표면의 미결합수(未結合手)가 종단화되기 때문에, 산화막과 단결정 반도체 기판(110)의 계면의 국재 준위 밀도(localized level density)를 저감할 수 있다.
이 할로겐을 포함하는 분위기에서의 열 산화 처리에 의하여, 산화막에 할로겐을 포함시킬 수 있다. 할로겐 원소를 1×1017atoms/cm3 내지 5×1020atoms/cm3의 농도로 포함시킴으로써, 반도체 기판(10)에 있어서, 금속 등의 불순물을 포획(捕獲)하여 단결정 반도체 층(116)의 오염을 방지하는 보호막으로서 기능시킬 수 있다.
또한, 절연막(112a)에 할로겐을 포함시키기 위해서는, 불화물 가스 또는 불소 가스를 포함하는 PECVD 장치의 챔버에서, 절연막(112a)을 형성함으로써도 실현할 수 있다. 이러한 챔버에 절연막(112a) 형성용 프로세스 가스를 도입하고, 이 프로세스 가스를 여기하여 플라즈마를 생성하고, 상기 플라즈마에 포함되는 활성종의 화학 반응에 의하여 단결정 반도체 기판(110) 위에 절연막(112a)을 형성한다.
PECVD 장치의 챔버에 불소 화합물 가스를 포함시키기 위해서는, 불화물 가스를 사용한 플라즈마 가스 에칭에 의하여 챔버를 클리닝(cleaning)함으로써 실현할 수 있다. PECVD 장치에서 막을 형성하면, 기판 표면뿐만 아니라, 챔버의 내벽, 전극, 기판 홀더 등에도 원료가 반응한 생성물이 퇴적한다. 이 퇴적물은 파티클(particle)이나 더스트(dust)의 원인이 된다. 그래서, 이러한 퇴적물을 제거하는 클리닝 공정이 정기적(定期的)으로 행해진다. 챔버의 클리닝 방법의 대표적인 하나의 방법으로서, 플라즈마 가스 에칭에 의한 방법이 있다. 챔버에 NF3 등의 불화물 가스를 도입하고, 불화물 가스를 여기하여 플라즈마화함으로써, 불소 라디칼을 생성하고, 퇴적물을 에칭하여 제거하는 방법이다. 불소 라디칼과 반응하여 생성된 불화물은 증기압(蒸氣壓)이 높기 때문에, 배기계에 의하여 반응 용기로부터 제거된다.
플라즈마 가스 에칭에 의한 클리닝을 행함으로써, 클리닝 가스로서 사용한 불화물 가스가 챔버의 내벽이나 챔버에 형성되는 전극, 각종의 지그(治具)에 흡착한다. 즉, 챔버에 불화가스를 포함시킬 수 있다. 또, 불화가스 챔버에 포함시키는 방법에는 챔버를 불화물 가스에 의하여 클리닝하여, 챔버에 불화물 가스를 잔류시킬 방법 이외에, 단결정 반도체 기판을 챔버에 설치한 후, 챔버에 불화물 가스를 도입하는 방법을 사용할 수 있다.
예를 들어, SiH4 및 N2O로부터 PECVD법에 의하여 산질화실리콘막을 절연막(112a)으로서 형성하는 경우, 챔버에 SiH4 및 N2O를 공급하고, 이들의 가스를 여 기하고 플라즈마를 생성함으로써, 챔버에 잔존하는 불화물 가스도 여기하고, 불소 라디칼이 생성된다. 따라서, 산질화실리콘막에 불소를 포함시킬 수 있다. 또한, 챔버에 잔존하는 불화물은 미량이며, 산질화실리콘막의 형성 중에 공급되지 않으므로, 산질화실리콘막의 형성의 초기 단계에 불소가 흡수된다. 따라서, 절연막(112a)에 있어서, 단결정 반도체 기판(110)과 절연막(112a)(절연층(112))의 계면, 또는 그 근방의 불소 농도를 높게 할 수 있다. 즉, 도 10의 반도체 기판(10)의 절연층(112)에 있어서는, 단결정 반도체 층(116)과의 계면, 또는 그 계면의 근방의 불소 농도를 높게 할 수 있다.
이러한 영역에 불소를 포함시킴으로써, 단결정 반도체 층(116)과의 계면에 있어서의 반도체의 미결합수를 불소로 종단화할 수 있기 때문에, 단결정 반도체 층(116)과 절연층(112)의 계면 준위 밀도를 저감할 수 있다. 또한, 지지 기판(100)으로부터 나트륨 등의 불순물이 절연층(112)으로 확산한 경우라도, 불소가 존재함으로써, 불소에 의하여 금속을 포획할 수 있기 때문에, 단결정 반도체 층(116)의 금속 오염을 방지할 수 있다.
불화물 가스 대신에 불소(F2) 가스를 챔버에 포함시킬 수도 있다. 불화물이란, 조성으로 불소(F)를 포함하는 화합물이다. 불화물 가스에는 OF2, ClF3, NF3, FNO, F3NO, SF6, SF5NO, SOF2 등으로부터 선택된 가스를 사용할 수 있다.
이어서, 도 13b에 도시하는 바와 같이, 절연층(112)을 통하여, 전계에 의하여 가속된 이온으로 이루어지는 이온 빔(121)을, 단결정 반도체 기판(110)에 조사 하여, 단결정 반도체 기판(110) 표면으로부터 소정 깊이의 영역에, 손상 영역(113)을 형성한다. 이온 빔(121)은 소스 가스를 여기하여, 소스 가스의 플라즈마를 생성하고, 전계의 작용에 의하여 플라즈마로부터 플라즈마에 포함되는 이온을 인출(引出)함으로써 생성된다.
손상 영역(113)이 형성되는 영역의 깊이는, 이온 빔(121)의 가속 에너지와 이온 빔(121)의 입사각에 의하여 조절할 수 있다. 가속 에너지는 가속 전압, 도즈(dose)량 등에 의하여 조절할 수 있다. 이온의 평균 침입 깊이와 대략 같은 깊이의 영역에 손상 영역(113)이 형성된다. 이온을 첨가하는 깊이에 따라, 단결정 반도체 기판(110)으로부터 분리되는 단결정 반도체 층의 두께가 결정된다. 이 단결정 반도체 층의 두께가 20nm 이상 500nm 이하, 바람직하게는, 20nm 이상 200nm 이하가 되도록 손상 영역(113)이 형성되는 깊이를 조절한다.
단결정 반도체 기판(110)으로의 이온 첨가 방법으로서는, H3 + 이온을 첨가하기 위해서, 질량 분리가 수반되지 않는 이온 도핑법을 사용한다. 질량 분리를 수반하지 않는 이온 도핑법은, 질량 분리가 수반되는 이온 주입법과 비교하여 단결정 반도체 기판(110)에 손상 영역(113)을 형성하는 택트 타임을 단축할 수 있는 점에 있어서 바람직하다.
단결정 반도체 기판(110)을 이온 도핑 장치의 처리실에 반입한다. 이온 도핑 장치의 주요한 구성은, 피처리물을 배치하는 챔버, 원하는 이온을 발생시키는 이온원, 및 이온을 가속시키고 조사하기 위한 가속 기구이다. 이온원은 원하는 이 온 종을 생성하기 위한 소스 가스를 공급하는 가스 공급 장치, 소스 가스를 여기하여 플라즈마를 생성하기 위한 전극 등으로 구성된다. 플라즈마를 형성하기 위한 전극으로서 필라멘트형의 전극이나 용량 결합 고주파 방전용의 전극 등이 사용된다. 가속 기구는 인출 전극, 가속 전극, 감속 전극, 접지 전극 등의 전극, 및 이들의 전극에 전력을 공급하기 위한 전원 등으로 구성된다. 가속 기구를 구성하는 전극에는, 다수의 개구나 슬릿이 형성되며, 이온원으로 생성된 이온은 전극에 형성된 개구나 슬릿을 통과하여 가속된다. 또한, 이온 도핑 장치의 구성은 상술한 것에 한정되지 않고, 필요에 따른 기구가 형성된다. 이온 도핑 장치의 처리실에서 소스 가스를 여기하여 플라즈마를 생성한다. 이 플라즈마 중으로부터 이온 종을 인출하고, 가속하여 이온 빔(121)을 생성하고, 그 이온 빔(121)을 복수의 단결정 반도체(110)에 조사함으로써, 소정의 깊이에 이온이 고농도로 첨가되고, 손상 영역(113)이 형성된다.
소스 가스로 수소(H2)를 사용하는 경우, 수소 가스를 여기하여 H+, H2 +, H3 +을 포함하는 플라즈마를 생성할 수 있다. 소스 가스로 생성되는 이온종의 비율은, 플라즈마 여기 방법, 플라즈마를 발생시키는 분위기의 압력, 소스 가스의 공급량 등을 조절함으로써, 변화시킬 수 있다. 플라즈마 중에 이온 종 H+ 이온, H2 + 이온, H3 + 이온의 총량(總量)에 대해서 H3 + 이온이 50% 이상 포함되는 것이 바람직하다. 보다 바람직하게는, 이온 종 H+ 이온, H2 + 이온, H3 + 이온의 총량(總量)에 대해서 플라즈마 중의 H3 + 이온의 비율을 80% 이상으로 한다. 따라서, 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온 종을 챔버 내에 배치된 피처리체에 조사하는 비질량 분리형의 장치인 이온 도핑 장치를 사용한다. 예를 들어, H2 가스를 공급한다. 플라즈마 소스 가스로서 H2 가스가 공급된 이온 도핑 장치에서는 H2가 여기되고, 수소 이온인 H+ 이온이나 H2 + 이온이 생성된다. 또한, 이온 도핑 장치에서는, 플라즈마가 생성되는 영역 중에 분자상(分子狀) 수소(H2)를 많이 존재시킴으로써, 용이하게 플라즈마 중에 H3 +를 생성시킬 수 있다. H3 +의 생성에는 H2+H+→H3 +의 반응이 생기는 것이 중요하다. 따라서, H2+H+→H3 +라는 반응을 플라즈마 중에서 발생시킬 확률을 높임으로써, 플라즈마 중에 존재하는 H3 +의 비율을 높게 할 수 있다. 이온 도핑 장치에서는, 플라즈마 중에 용이하게 분자상 수소(H2)를 많이 존재시킬 수 있기 때문에, H2+H+→H3 +라는 반응을 플라즈마 중에서 발생시킬 확률이 높아지고, H3 +의 비율이 높은 플라즈마를 생성할 수 있다. 한편, 질량 분리가 수반되는 이온 주입법은, H3 +가 50% 이상, 더욱이 80% 이상으로 하는 것은 어렵다. 이온 주입법을 사용하는 이 온 주입 장치는, 플라즈마 중의 이온 종을 질량 분리하고, 어느 특정의 질량의 이온 종을 피처리체에 조사하는 장치이며, 이온 도핑 장치는 비질량 분리형의 장치이며, 크게 다르다. 이온 주입 장치에서는, 플라즈마가 생성되는 영역의 압력이 작고, 수소 가스가 여기되어 H+ 이온 및 H2 + 이온이 생성되면, 이들의 이온 종은 플라즈마의 생성 영역으로부터 즉시 추출되기 때문에, 플라즈마 중에서 H2+H+→H3 +라는 반응이 생기기 어렵고, 수소 가스로부터 생성되는 H3 + 이온의 비율이 극단적으로 낮다.
H3 +는 다른 수소 이온 종(H+, H2 +)보다도, 수소 원자의 수가 많고, 결과적으로 질량이 크기 때문에, 같은 에너지로 가속되는 경우, H+, H2 +보다도 단결정 반도체 기판(110)의 보다 얕은 영역에 첨가된다. 따라서, 이온 빔(121)에 포함되는 H3 +의 비율을 높게 함으로써, 수소이온의 평균 침입 깊이의 편차가 작아지기 때문에, 단결정 반도체 기판(110)에 있어서, 수소의 깊이 방향의 농도 프로파일은 더욱 급준해지고, 그 프로파일의 피크 위치를 얕게 할 수 있다. 또한, 같은 깊이로 수소 원자를 1개 첨가하는 경우, H3 + 이온의 가속 전압은, H+ 이온의 가속 전압의 3배로 하는 것도 가능하다고 생각된다. 이온의 가속 전압을 크게 할 수 있으면, 이온의 조 사 공정의 택트 타임(tact time)을 단축할 수 있어, 생산성이나 스루풋의 향상을 도모할 수 있다.
수소 가스를 사용하여, 이온 도핑법으로 첨가를 행하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다. 이 조건에서 수소 이온을 첨가함으로써, 이온 빔(121)에 포함되는 이온 종 및 그 비율에 따라 다르지만, 손상 영역(113)을 단결정 반도체 기판(110)의 깊이 50nm 이상 500nm 이하의 부분에 형성할 수 있다.
예를 들어, 단결정 반도체 기판(110)이 단결정 실리콘 기판이고, 절연막(112a)이 두께 50nm의 산질화실리콘막이고, 절연막(112b)이 두께 50nm의 질산화실리콘막인 경우, 소스 가스가 수소이고, 가속 전압 40kV, 도즈량 2.2×1016ions/cm2의 조건으로는, 단결정 반도체 기판(110)으로부터 두께 120nm 정도의 단결정 반도체 층을 박리할 수 있다. 또한, 절연막(112a)을 두께 100nm의 산질화실리콘막으로 하고, 그 외에는 같은 조건으로 수소 이온을 도핑하면, 단결정 반도체 기판(110)으로부터 두께 70nm 정도의 반도체 층을 박리할 수 있다.
이온 빔(121)의 소스 가스로 헬륨(He)을 사용할 수도 있다. 헬륨을 여기하여 생성되는 이온종이 거의 He+ 이온이므로, 질량 분리가 수반되지 않는 이온 도핑법이라도, He+ 이온을 주된 이온으로서 단결정 반도체 기판(110)에 첨가할 수 있다. 따라서, 이온 도핑법으로, 효율 좋게, 미소한 공공(micro void)을 손상 영역(113) 에 형성할 수 있다. 헬륨을 사용하여, 이온 도핑법으로 이온 조사를 행하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다.
소스 가스로 염소 가스(Cl2 가스), 불소 가스(F2 가스) 등의 할로겐 가스를 사용할 수도 있다.
손상 영역(113)을 형성한 후, 도 13c에 도시하는 바와 같이, 절연층(112) 위쪽 면에, 접합층(114)을 형성한다. 접합층(114)을 형성하는 공정에서는, 단결정 반도체 기판(110)의 가열 온도는, 손상 영역(113)에 첨가된 원소 또는 분자가 석출(析出)되지 않는 온도로 하고, 그 가열 온도는 350℃ 이하인 것이 바람직하다. 바꾸어 말하면, 이 가열 온도는 손상 영역(113)에서 탈(脫)가스가 발생하지 않는 온도이다. 또한, 접합층(114)은, 이온 첨가 공정을 행하기 전에 형성할 수도 있다. 이 경우는, 접합층(114)을 형성할 때의 프로세스 온도는, 350℃ 이상으로 할 수 있다.
접합층(114)은, 평활하고 친수성의 접합면을 단결정 반도체 기판(110) 표면에 형성하기 위한 층이다. 따라서, 접합층(114)의 평균 거칠기 Ra가 0.7nm 이하, 더 바람직하게는, 0.4nm 이하인 것이 바람직하다. 또한, 접합층(114)의 두께는 10nm 이상 200nm 이하로 할 수 있다. 바람직한 두께는 5nm 이상 500nm 이하이고, 더 바람직하게는 10nm 이상 200nm 이하이다.
접합층(114)은, 화학적 기상 반응에 의하여 형성되는 절연막인 것이 바람직 하다. 예를 들어, 산화실리콘막, 산질화실리콘막, 질산화실리콘막, 질화실리콘막 등을 접합층(114)으로서 형성할 수 있다. 접합층(114)으로서, PECVD법으로 산화실리콘막을 형성하는 경우에는, 소스 가스로 유기 실란 가스 및 산소(O2) 가스를 사용하는 것이 바람직하다. 소스 가스로 유기 실란을 사용함으로써, 프로세스 온도가 350℃ 이하에서, 평활한 표면을 가지는 산화실리콘막을 형성할 수 있다. 또한, 열 CVD법으로, 가열 온도가 200℃ 이상 500℃ 이하로 형성되는 LTO(저온 산화물, Low Temperature Oxide)로 형성할 수 있다. LTO의 형성에는, 실리콘 소스 가스로 모노 실란(SiH4) 또는 디실란(Si2H6) 등을 사용하고, 산소 소스 가스로 일산화이질소(N2O) 등을 사용할 수 있다.
예를 들어, 소스 가스로 TEOS와 O2를 사용하여, 산화실리콘막으로 이루어지는 접합층(114)을 형성하기 위한 조건 예로서, 유량 15sccm로 TEOS를 도입하고, 유량 750sccm로 O2를 도입한다. 성막 압력은 100Pa, 성막 온도 300℃, RF 출력 300W, 전원 주파수 13.56MHz를 들 수 있다.
또한, 도 13b의 공정과 도 13c의 공정의 순서를 반대로 바꿀 수도 있다. 즉, 단결정 반도체 기판(110)에, 절연층(112) 및 접합층(114)을 형성한 후, 손상 영역(113)을 형성할 수도 있다. 이 경우, 절연층(112)과 접합층(114)을 같은 성막 장치에서 형성할 수 있는 경우는, 절연층(112)과 접합층(114)의 형성을 연속하여 행하는 것이 바람직하다.
또한, 도 13c의 공정을 행한 후, 도 13a의 공정과 도 13b의 공정을 행할 수 도 있다. 즉, 단결정 반도체 기판(110)에 이온을 도핑하여 손상층(113)을 형성한 후, 절연층(112) 및 접합층(114)을 형성할 수도 있다. 이 경우, 절연층(112)과 접합층(114)을 같은 성막 장치로 형성할 수 있는 경우는, 절연층(112)과 접합층(114)의 형성을 연속하여 행하는 것이 바람직하다. 또한, 손상 영역(113)을 형성하기 전에, 단결정 반도체 기판(110) 표면을 보호하기 위하여, 단결정 반도체 기판(110)을 산화 처리하여, 표면에 산화막을 형성하고, 산화막을 통하여 이온 종을 단결정 반도체 기판(110)에 도핑할 수도 있다. 손상 영역(113)을 형성한 후에 이 산화막을 제거한다. 또한, 산화막을 남긴 상태에서, 절연층(112)을 형성할 수도 있다.
이어서, 절연층(112) 및 접합층(114)이 형성된 단결정 반도체 기판(110)과 지지 기판(100)을 세정한다. 이 세정 공정은, 순수(純水)에 의한 초음파 세정에서 행할 수 있다. 초음파 세정은 메가 헤르츠 초음파 세정(메가 소닉 세정)이 바람직하다. 초음파 세정 후, 단결정 반도체 기판(110) 및 지지 기판(100)의 한쪽, 또는 양쪽 모두를 오존수로 세정하는 것이 바람직하다. 오존수로 세정함으로써, 유기물의 제거와 접합층(114) 표면 및 지지 기판(100)의 친수성을 향상시키는 표면 활성화 처리를 행할 수 있다.
또한, 접합층(114) 표면, 및 지지 기판(100)의 활성화 처리에는, 오존수에 의한 세정 외에 원자 빔 혹은 이온 빔의 조사 처리, 플라즈마 처리, 또는 라디칼 처리에서 행할 수 있다. 원자 빔 또는 이온 빔을 이용하는 경우에는, 아르곤 등의 희소 가스 중성 원자 빔 또는 희소 가스 이온 빔을 사용할 수 있다.
도 13d는 접합 공정을 설명하는 단면도이다. 접합층(114)을 통하여 지지 기 판(100)과 단결정 반도체 기판(110)을 밀접시킨다. 단결정 반도체 기판(110)의 단부의 1개소에 300N/cm2 내지 15000N/cm2 정도의 압력을 가한다. 이 압력은, 1000N/cm2 내지 5000N/cm2인 것이 바람직하다. 압력을 가한 부분에서부터 접합층(114)과 지지 기판(100)이 접합하기 시작하고, 접합층(114)의 전면이 접합 부분이 된다. 결과적으로, 지지 기판(100)에 단결정 반도체 기판(110)이 밀착된다. 이 접합 공정은, 가열 처리가 수반되지 않고, 상온에서 행할 수 있으므로, 지지 기판(100)에, 유리 기판과 같이 내열 온도가 700℃ 이하의 저내열성의 기판을 사용할 수 있다.
지지 기판(101)에 단결정 반도체 기판(110)을 접합한 후, 지지 기판(100)과 접합층(114)의 접합 계면에서의 결합력을 증가시키기 위한 가열 처리를 행하는 것이 바람직하다. 이 처리 온도는, 손상 영역(113)에 균열을 발생시키지 않는 온도로 하며, 200℃ 이상 450℃ 이하의 온도 범위에서 처리할 수 있다. 또한, 이 온도 범위에서 가열하면서, 지지 기판(100)에 단결정 반도체 기판(110)을 접합함으로써, 지지 기판(100)과 접합층(114)의 접합 계면에서의 결합력을 강고하게 할 수 있다.
이어서, 가열 처리를 행함으로써, 손상 영역(113)에서 분리를 생기게 하여, 단결정 반도체 기판(110)으로부터 단결정 반도체 층(115)을 분리한다. 도 13e는, 단결정 반도체 기판(110)으로부터 단결정 반도체 층(115)을 분리하는 분리 공정을 설명하는 도면이다. (117)을 붙인 요소는 단결정 반도체 층(115)이 분리된 단결정 반도체 기판(110)을 도시한다.
가열 처리를 행함으로써, 온도 상승에 의하여, 손상 영역(113)에 형성되는 미소한 구멍에는, 이온 도핑으로 첨가한 원소가 석출되어, 내부의 압력이 상승된다. 압력의 상승에 의하여, 손상 영역(113)의 미소한 구멍이 체적 변화가 일어나, 손상 영역(113)에 균열이 생기므로, 손상 영역(113)을 따라 단결정 반도체 기판(110)이 벽개된다. 접합층(114)은 지지 기판(100)에 접합하므로, 지지 기판(100) 위에는 단결정 반도체 기판(110)으로부터 분리된 단결정 반도체 층(115)이 고정된다. 단결정 반도체 층(115)을 단결정 반도체 기판(110)으로부터 분리하기 위한 가열 처리의 온도는, 베이스 기판(101)의 변형점을 넘지 않는 온도로 한다.
이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항가열로, 마이크로파 가열 장치를 사용할 수 있다. RTA 장치에는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. 이 가열 처리로, 단결정 반도체 층(115)이 접합된 지지 기판(100)의 온도를 550℃ 이상 650℃ 이하의 범위로 상승시키는 것이 바람직하다.
GRTA 장치를 사용하는 경우는, 가열 온도 550℃ 이상 650℃ 이하, 처리 시간 0.5분 이상 60분 이내로 할 수 있다. 저항 가열로를 사용하는 경우는, 처리 온도 200℃ 이상 650℃ 이하, 처리 시간 2시간 이상 4시간 이내로 할 수 있다. 마이크로파 처리 장치를 사용하는 경우는, 예를 들어, 2.45GHz의 마이크로파를 조사하고, 처리 시간을 10분 이상 20분 이내로 할 수 있다.
저항 가열을 가지는 종형로(縱型爐)를 사용한 가열 처리의 구체적인 처리 방법을 설명한다. 단결정 반도체 기판(110)이 접합된 베이스 기판(101)을, 종형로의 보트(boat)에 재치한다. 보트를 종형로의 챔버에 반입한다. 단결정 반도체 기판(110)의 산화를 억제하기 위하여, 우선 챔버 내를 배기하여 진공 상태로 한다. 진공도는, 5×10-3Pa 정도로 한다. 진공 상태로 한 후, 질소를 챔버 내에 공급하여, 챔버 내를 대기압의 질소 분위기로 한다. 그 동안, 가열 온도를 200℃로 상승시킨다.
챔버 내를 대기압의 질소 분위기로 한 후, 온도 200℃에서 2시간 유지한다. 그 후, 1시간에 걸쳐서 400℃로 온도 상승시킨다. 가열 온도 400℃의 상태가 안정되면, 1시간에 걸쳐서 온도를 600℃로 상승시킨다. 가열 온도 600℃의 상태가 안정되면, 600℃에서 2시간 유지한다. 그 후, 1시간에 걸쳐서, 가열 온도 400℃까지 낮추고, 10분 내지 30분 후에, 챔버 내로부터 보트를 반출한다. 대기 분위기하에서, 보트 위의 단결정 반도체 기판(117), 및 단결정 반도체 층(115)이 접합된 베이스 기판(100)을 냉각한다.
상기 저항 가열로를 사용한 가열 처리는, 접합층(114)과 베이스 기판(101)의 결합력을 강화하기 위한 가열 처리와, 손상 영역(113)에 분리를 생기게 하기 위한 가열 처리가 연속해서 행해진다. 이 2개의 가열 처리를 상이한 장치에서 행하는 경우는, 예를 들어, 저항 가열로에 있어서, 처리 온도 200℃, 유지 시간 2시간의 처리를 행한 후, 접합된 지지 기판(100)과 단결정 반도체 기판(110)을 노에서 반출한다. 이어서, RTA 장치에서, 처리 온도 600℃ 이상 700℃ 이하, 유지 시간 1분 이상 30분 이하의 가열 처리를 행하여, 단결정 반도체 기판(110)을 손상 영역(113)에서 분할시킨다.
700℃ 이하의 저온 처리에서, 접합층(114)과 지지 기판(100)을 강고하게 접합시키기 위해서는, 접합층(114)의 표면, 및 지지 기판(100)의 표면에 OH기, 물 분자(H2O)가 존재하는 것이 바람직하다. 이것은, 접합층(114)과 지지 기판(100)의 접합이, OH기나 물 분자가 공유 결합(산소 분자와 수소 분자의 공유 결합)이나 수소 결합을 형성함으로써 개시하기 때문이다.
따라서, 접합층(114), 지지 기판(100)의 표면을 활성화하여 친수성으로 하는 것은 바람직하다. 또한, 산소 또는 수소를 포함시키는 방법에서, 접합층(114)을 형성하는 것이 바람직하다. 예를 들어, 처리 온도 400℃ 이하의 PECVD법에 의해, 산화실리콘막, 산질화실리콘막, 또는 질산화실리콘막, 질화실리콘막 등을 형성함으로써 수소를 막에 포함시킬 수 있다. 산화실리콘막 또는 산질화실리콘막을 형성하기 위해서는, 예를 들어, 프로세스 가스로 SiH4 및 N2O를 사용한다. 질산화실리콘막을 형성하기 위해서는, 예를 들어 SiH4, NH3 및 N2O를 사용한다. 질화실리콘막을 형성하기 위해서는, 예를 들어 SiH4, 및 NH3를 사용한다. 또한, PECVD법으로 형성할 때의 원료로, TEOS(화학식 Si(OC2H5)4)와 같은 OH기를 가지는 화합물을 사용하는 것이 바람직하다.
또한, 프로세스 온도가 700℃ 이하인 것을 저온 처리라고 하는 것은, 프로세스 온도가 유리 기판의 변형점 이하의 온도로 되기 때문이다. 대조적으로, 스마트 컷(등록 상표)에 의하여 형성되는 SOI 기판에서는 단결정 실리콘 층과 단결정 실리콘 웨이퍼를 접합하기 위해서 800℃ 이상의 가열 처리를 행하고, 유리 기판의 변형 점을 넘는 온도에서의 가열 처리를 필요로 하기 때문이다.
또한, 도 13e에 도시하는 바와 같이, 단결정 반도체 기판(110)의 주변부가 지지 기판(100)에 접합하지 않는 경우가 많다. 이것은, 단결정 반도체 기판(110)의 주변부가 모따기되어 있기 때문에, 또는, 단결정 반도체 기판(110)을 이동하였을 때에 접합층(114)의 주변부가 손상되거나 더러워지거나 했기 때문에, 지지 기판(100)과 접합층(114)이 밀착하지 않는 단결정 반도체 기판(110)의 주변부에서는 손상 영역(113)이 분리되기 어려운 등의 이유에 의한 것이라고 생각된다. 따라서, 지지 기판(100)에는, 단결정 반도체 기판(110)보다도 면적이 작은 단결정 반도체 층(115)이 접합되고, 또한, 단결정 반도체 기판(117)의 주위에는 볼록부가 형성되고, 그 볼록부 위에, 지지 기판(100)에 접합되지 않은 절연막(112b), 절연막(112a) 및 접합층(114)이 남아 있다.
단결정 반도체 층(115)이 분리된 단결정 반도체 기판(117)은 재생 처리하고, 단결정 반도체 기판(110)으로서 재이용할 수 있다. 이하, 재생 처리방법에 대해서 설명한다.
도 13e에 도시하는 바와 같이, 단결정 반도체 기판(117)의 주위에는, 지지 기판(100)에 접합되지 않은 부분이 남아 있다. 이 부분에, 지지 기판(100)에 접합되지 않은, 절연막(112b), 절연막(112a) 및 접합층(114)이 남아 있다.
우선, 절연막(112b), 절연막(112a) 및 접합층(114)을 제거하는 에칭 처리를 행한다. 예를 들어, 이들의 막이, 산화실리콘, 산질화실리콘, 또는 질산화실리콘 등으로 형성되는 경우, 불산을 사용한 웨트 에칭 처리로, 절연막(112b), 절연 막(112a) 및 접합층(114)을 제거할 수 있다.
이어서, 단결정 반도체 기판(117)을 에칭 처리하고, 그 주위의 볼록부 및 단결정 반도체 층(115)의 분리면을 제거한다. 단결정 반도체 기판(117)의 에칭처리는 웨트 에칭 처리가 바람직하고, 에칭액에는, 수산화테트라메틸암모늄(tetra methyl ammonium hydroxide, 약칭; TMAH) 용액을 사용할 수 있다.
단결정 반도체 기판(117)을 에칭 처리한 후, 그 표면을 연마하고, 표면을 평탄화한다. 연마 처리에는, 화학기계 연마(Chemical Mechanical Polishing, 약칭: CMP), 기계 연마를 사용할 수 있다. 단결정 반도체 기판의 표면을 평활하게 하기 위해서, 1㎛ 내지 10㎛ 정도 연마한다. 연마 후에는, 단결정 반도체 기판 표면에 연마입자 등이 남기 때문에, 불산 세정이나 RCA 세정을 행한다.
이상의 공정을 거침으로써 단결정 반도체 기판(117)을 도 12에 도시하는 단결정 반도체 기판(110)으로서 재이용할 수 있다. 단결정 반도체 기판(117)을 재이용함으로써, 반도체 기판(10)의 재료 비용을 삭감할 수 있다.
지지 기판(100)에 밀착된 단결정 반도체 층(115)은, 손상 영역(113)의 형성, 및 손상 영역(113)의 분리에 의해서, 결정 결함이 형성된다. 또한, 그 표면은 평탄성이 손실된다. 단결정 반도체 층(115)을 재단결정화시키고, 또한 그 표면의 평탄성을 향상시키기 위해서, 도 14a에 도시하는 바와 같이, 단결정 반도체 층(115)에 레이저 빔(122)을 조사하고, 가열된 질소 가스를 분사하여 조사 영역을 가열한다. 이 때, 발진기(1501)로부터 발생한 마이크로파를 도파관(1502), 유전체(1503)를 통하여 지지 기판(100)에 조사한다.
스테이지를 이동시켜 도 14a에 도시하는 테두리 화살표의 방향으로 지지 기판(100)을 이동하고, 레이저 빔(122)을 단결정 반도체 층(115)에 대하여 주사하면서, 레이저 빔(122)을 단결정 반도체 층(115)의 박리면에 조사한다. 가열된 질소 가스(124) 및 레이저 빔(122)의 조사에 의해서, 단결정 반도체 층(115)의 일부 또는 깊이 방향의 층 전체를 용융시킨다. 용융시킴으로써 표면 장력의 작용에 의해, 평탄성이 향상된다. 도 14a에서는 모식적으로 일부가 용융한 모양을 도시하고, 점선으로 둘러싸인 부분의 적어도 일부는 실리콘의 융점 1410℃를 넘어 액상으로 되어 있는 것을 나타낸다.
또한, 가열된 질소 가스를 분사, 및 마이크로파를 조사함으로써 용융하고 있는 시간, 및 완전하게 응고할 때까지 걸리는 시간을 연장한다. 본 실시형태에서는, 가열된 질소 가스가 레이저 빔의 조사 영역을 중심으로 넓어지도록 기류가 형성되고, 또한 마이크로파를 조사하는 영역을 마찬가지로 레이저 빔의 조사 영역을 중심으로 넓어지도록 한다. 따라서, 레이저 조사 전후에 있어서 단결정 반도체 층(115)을 400℃ 이상 지지 기판(100)의 변형점 이하, 바람직하게는, 450℃ 이상 650℃ 이하의 온도에서 가열할 수 있다.
용융한 후, 단결정 반도체 층(115)을 자연 냉각보다도 천천히 냉각, 고화시킴으로써, 도 14b에 도시한 바와 같이, 그 상면이 한층 더 평탄성이 향상되고, 또한 재단결정화된 단결정 반도체 층(116)이 형성된다. 또한, 레이저 빔을 조사함으로써, 단결정 반도체 층(116)의 변형을 저하시킬 수 있다. 도 14b의 외관도가 도 10이다. 또, 레이저 빔(122)에 의한 단결정 반도체 층(116)의 결정성의 향상은, 라만 분광 스펙트럼으로부터 얻어지는 라만 시프트나 반치전폭 등에 의해 확인할 수 있다. 또한, 단결정 반도체 층(116)의 평탄성의 향상은, 원자간력 현미경 관찰 등에 의해 확인할 수 있다.
레이저 빔(122)의 조사에 의해서, 단결정 반도체 층(115)의 레이저 빔(122)이 조사되는 영역을, 부분 용융 또는 완전 용융시킨다. 또한, 단결정 반도체 층(115)이 완전 용융 상태란, 막의 표면으로부터 하면까지의 층 전체가 용융되는 것을 말한다. 도 14a의 적층 구조에서는, 완전 용융 상태란, 단결정 반도체 층(115)의 상면으로부터 절연층(112)과의 계면까지 용융되어, 액체상태로 되는 것을 말한다. 한편, 단결정 반도체 층(115)을 부분 용융 상태로 한다는 것은, 단결정 반도체 층(115)의 용융되는 깊이가 절연층(112)의 계면(단결정 반도체 층(115)의 두께)보다도 얕게 하는 것이다. 즉, 단결정 반도체 층(115)에 있어서 부분 용융 상태란, 단결정 반도체 층(115)이 상층은 용융하여 액상이 되고, 하층은 용융하지 않고, 고상의 단결정 반도체인 채로 있는 상태를 말한다.
레이저 빔(122)의 조사에 의해, 부분 용융시킴으로써, 단결정 반도체 층(115)에서는, 용융된 부분이 응고할 때에, 하층의 용융되지 않는 고상부분인 단결정 반도체로부터 결정 성장하여, 소위 세로 성장이 일어난다. 하층의 고상 부분은 단결정이고, 결정 방위가 일치하기 때문에, 결정립계가 형성되지 않고, 레이저 조사 처리 후의 단결정 반도체 층(116)은, 결정립계가 없는 단결정 반도체 층으로 할 수 있다. 또한, 용융된 상층은, 응고함으로써 재단결정화하지만, 하층의 고상부분의 단결정 반도체와 결정 방위가 일치된 단결정 반도체가 형성된다. 따라서, 주표면의 면방위가 (100)인 단결정 실리콘 웨이퍼를 단결정 반도체 기판(110)을 사용한 경우, 단결정 반도체 층(115)의 주표면의 면방위는, (100)이고, 레이저 조사 처리에 의해서 부분 용융하고, 재단결정화된 단결정 반도체 층(116)의 주표면의 면방위는 (100)이 된다.
한편, 레이저 빔(122)의 조사에 의하여 완전 용융시키면서, 레이저 빔(122)을 주사함으로써, 용융된 영역은, 용융된 영역과 인접하고 있는 단결정 반도체로부터 결정 성장시킬 수 있고, 가로 성장이 일어난다. 용융되어 있지 않은 부분은, 단결정이고, 결정 방위가 일치하고 있기 때문에, 결정립계가 형성되지 않고, 레이저 조사 처리 후의 단결정 반도체 층(116)은, 결정립계가 없는 단결정 반도체 층으로 할 수 있다. 또한, 완전 용융된 영역은, 응고함으로써 재단결정화하지만, 인접하는 용융하지 않는 부분의 단결정 반도체와 결정 방위가 일치한 단결정 반도체가 형성된다. 따라서, 주표면의 면방위가 (100)의 단결정 실리콘 웨이퍼를 단결정 반도체 기판(110)으로서 사용한 경우, 단결정 반도체 층(115)의 주표면의 면방위는, (100)이고, 레이저 조사 처리에 의해서 완전 용융하고, 재단결정화된 단결정 반도체 층(116)의 주표면의 면방위는 (100)이 된다.
레이저 빔(122)의 조사에 의해서, 단결정 반도체 층(115)을 부분 용융 또는 완전 용융시킴으로써, 표면이 평탄한 단결정 반도체 층(116)을 형성할 수 있다. 이것은, 단결정 반도체 층(115)의 용융된 부분은 액체이기 때문에, 표면 장력의 작용에 의해서, 그 표면적이 최소가 되도록 변형한다. 즉, 액체 부분은 오목부, 및 볼록부가 없어지도록 변형하고, 이 액체부분이 응고하고, 재단결정화하기 때문에, 표면이 평탄화된 단결정 반도체 층(116)을 형성할 수 있다.
단결정 반도체 층(116)의 표면을 평탄화함으로써, 단결정 반도체 층(116) 위에 형성되는 게이트 절연막의 막 두께를 5nm 내지 50nm 정도까지 얇게 하는 것이 가능하다. 따라서, 게이트 전압을 억제하면서, 높은 온전류의 트랜지스터를 형성할 수 있다.
이와 같이, 본 실시형태에서는, 단결정 반도체 층에 대해서 레이저 빔을 조사하고, 단결정 반도체 층의 일부 또는 전부를 용융시켜, 재단결정화시켜 보다 좋은 단결정을 얻는 방법에 관해서, 종래에 없는 혁신적인 기술을 개시하는 것이다. 이러한 레이저 빔의 이용 방법은, 종래의 기술에서는 전혀 상정되지 않고, 극히 새로운 개념이다.
단결정 반도체 층(115)을 재단결정화시킴으로써, 반도체 기판(10)으로부터, 높은 온 전류, 높은 전계 효과 이동도의 트랜지스터를 형성할 수 있다. 단결정 반도체 층의 재단결정화의 처리를 레이저 빔(122)의 조사 처리에서 행하기 때문에, 지지 기판(100)을 파손하는 힘을 가하지 않고, 또한 내열 온도를 넘는 온도에서 지지 기판(100)을 가열하지 않고, 단결정 반도체 층(115)을 재단결정화시켜 단결정의 형성을 가능하게 한다.
레이저 빔(122)이 조사된 단결정 반도체 층(116)의 표면은 평탄화되고, 그 표면의 요철 형상의 산술 평균 거칠기를 1nm 이상 7nm 이하로 할 수 있다. 또한, 그 요철 형상의 자승 평균 평방근 거칠기를 1nm 이상 10nm 이하로 할 수 있다. 또한, 그 요철 형상의 최대 고저차가 5nm 이상 250nm 이하로 할 수 있다. 즉, 레이 저 빔(122)의 조사 처리는, 단결정 반도체 층(115)의 평탄화 처리라고 말할 수 있다.
이와 같이, 단결정 반도체 층(115)의 표면을 평탄화함으로써, 단결정 반도체 층(116) 위에 형성되는 게이트 절연막의 막 두께를 5nm 내지 50nm 정도까지 얇게 하는 것이 가능하다. 따라서, 높은 게이트 내압을 가지는 신뢰성이 높은 트랜지스터를 형성할 수 있다.
평탄화 처리에는, 화학 기계 연마(Chemical Mechanical Polishing, 약칭: CMP)가 알려져 있지만, 마더 유리 기판은 대면적으로 굴곡이 있기 때문에, 지지 기판(100)에 마더 유리 기판을 사용한 경우, CMP로 단결정 반도체 층(115)의 평탄화 처리를 하는 것은 어렵다. 본 실시형태에서는, 이 평탄화 처리를 레이저 빔(122)의 조사 처리에 의하여 행하기 때문에, 지지 기판(100)을 파손하는 힘을 가하지 않고, 또한 내열 온도를 넘는 온도로 지지 기판(100)을 가열하지 않고, 단결정 반도체 층(115)의 평탄화를 가능하게 한다.
레이저 빔(122)을 조사할 때에, 가열된 가스를 분사하고, 지지 기판(100)에 고정된 단결정 반도체 층(115)을 가열하고, 단결정 반도체 층(115)의 온도를 상승시킨다. 지지 기판(100)의 가열 온도는 250℃ 이상 지지 기판(100)의 변형점 이하로 할 수 있다. 가열 온도는 400℃ 이상이 바람직하고, 450℃ 이상이 더 바람직하다. 구체적으로는, 가열 온도는, 400℃ 이상 670℃ 이하가 바람직하고, 450℃ 이상 650℃ 이하가 더 바람직하다.
단결정 반도체 층을 가열함으로써, 단결정 반도체 층 중의 댕글링 본드나, 단결정 반도체 층과 하지막의 계면의 결함 등의 마이크로(micro)의 결함을 제거할 수 있어, 보다 좋은 단결정 반도체 층을 얻을 수 있다. 전위 등의 결정 결함이나, 댕글링 본드 등의 마이크로의 결정 결함이 적은 단결정 반도체 층(116)이 고정된 반도체 기판(10)으로 높은 온 전류, 높은 전계 효과 이동도의 트랜지스터를 형성할 수 있다.
또한, 지지 기판(100)에 유리 기판을 사용한 경우, 단결정 반도체 층이 고정된 지지 기판을 400℃ 이상, 바람직하게는 450℃ 이상으로 가열함으로써, 지지 기판을 쉬링크(shrink)시킬 수 있다. 따라서, 단결정 반도체 층이 고정된 유리 기판을 사용하여 트랜지스터를 제작하는 경우, 미리 단결정 반도체 기판의 제작 공정에서 쉬링크시킴으로써, 트랜지스터의 제작 공정에서의 쉬링크량을 억제할 수 있기 때문에, 노광 공정에서의 마스크 어긋남을 억제할 수 있다.
또한, 단결정 반도체 층(115)에 접하는 절연막(112a)에 할로겐을 포함시킴으로써, 레이저 빔의 조사에 의하여, 그 절연막도 가열되기 때문에, 절연막으로부터 할로겐이 확산하고, 재단결정화된 단결정 반도체 층(116)과 절연막(112a) 계면에 할로겐을 편석시킬 수 있다. 할로겐을 단결정 반도체 층(116)과 절연막(112a)의 계면에 편석시킴으로써, 할로겐에 의하여 이 계면에 존재하는 나트륨 등의 이온을 포획할 수 있다. 따라서, 지지 기판(100)에 유리 기판을 사용하는 경우는, 할로겐을 포함한 절연막(112a)을 형성하고, 가열된 가스를 분사하고, 가열 중의 레이저 빔의 조사 처리는, 단결정 반도체 층(116)의 나트륨 등의 불순물 오염을 방지하기 위해서, 대단히 효과적이다.
또한, 단결정 반도체 층(115)에 접하고, 할로겐을 포함하는 절연막(112a)을 형성하고, 절연막(112a)에 접하고, 불순물의 블로킹 효과가 높은 배리어 층으로서 절연막(112b)을 형성하는 것은, 단결정 반도체 층(116)과 절연막(112a)의 계면에 편석되는 할로겐의 농도를 높이는 것에 효과적이다. 왜냐하면, 배리어 층인 절연막(112b) 중에는 할로겐이 확산되기 어렵기 때문에, 보다 많은 할로겐이 단결정 반도체 층(116)측으로 확산되기 때문이다. 이러한 절연막(112b)으로서는, 질화실리콘막, 질산화실리콘막을 사용할 수 있다.
이러한 절연막(112a) 및 절연막(112b)을 형성하기 위해서는, 예를 들어, NF3에 의한 플라즈마클리닝한 후의 PECVD 장치의 챔버에서, 산질화실리콘 또는 산화실리콘으로 이루어지는 절연막(112a)과, 질산화실리콘 또는 질화실리콘으로 이루어지는 절연막(112b)을 연속하여 형성하는 방법이 있다. 절연막(112a)과 절연막(112b)을 연속하여 형성하는 방법이 있다. 절연막(112a)과 절연막(112b)을 연속하여 형성하기 위해서는, 챔버 내에 공급하는 막 형성용의 프로세스 가스를 변경함으로써 실현할 수 있다.
레이저 빔(122)의 조사에 의해서 단결정 반도체 층(115)을 용융시킴으로써, 단결정 반도체 층(116)을 재단결정화시켜 보다 좋은 단결정 반도체 층을 형성하고, 또한 그 표면을 평탄화할 수 있다. 레이저 빔(122)의 조사에 의해서 단결정 반도체 층을 부분 용융시키는 것이 바람직하다. 완전 용융시키면, 액상으로 된 단결정 반도체 층(115)으로 무질서하게 결정 성장핵이 발생하고, 이들의 핵으로부터 단결정 반도체 층(115)이 재단결정화하게 되어, 단결정 반도체 층(116)의 결정성이 저 하된다. 부분 용융시킴으로써, 무질서한 핵생성이 억제된다. 또한, 단결정 반도체 층(115)이 완전 용융 상태란 도 14a의 적층 구조에서는, 단결정 반도체 층(115)이 접합층(114)과의 계면까지 용융되고, 액체 상태로 되는 것을 말한다. 한편, 단결정 반도체 층(115)이 부분 용융 상태란, 레이저 빔(122)이 입사하는 측의 일부가 용융하여 액상이 되지만, 일부는 용융하지 않고, 고상인 채로 있는 상태를 말한다.
평탄화 처리에는, 화학 기계 연마(Chemical Mechanical Polishing, 약칭: CMP)가 알려져 있지만, 유리 기판은 휘어지기 쉽고, 굴곡이 있기 때문에, 지지 기판(100)에 유리 기판을 사용한 경우, CMP로 단결정 반도체 층(115)의 평탄화 처리를 행하는 것은 어렵다. 본 실시형태에서는, 이 평탄화 처리를 레이저 빔(122)의 조사 처리에 의하여 행하기 때문에, 지지 기판(100)을 파손하는 힘을 가하지 않고, 또한 변형점을 넘는 온도로 지지 기판(100)을 가열하지 않고, 단결정 반도체 층(115)의 평탄화를 가능하게 한다. 따라서, 지지 기판(100)에 유리 기판을 사용하는 것이 가능하게 된다. 즉, 본 실시형태는, 반도체 기판의 제작 방법에 있어서, 레이저 빔의 조사 처리의 혁신적인 사용 방법을 개시하는 것이다.
레이저 빔(122)을 발진하는 레이저 발진기는, 그 발진 파장이, 자외광 영역 내지 가시광 영역에 있는 것이 선택된다. 레이저 빔(122)의 파장은, 단결정 반도체 층(115)에 흡수되는 파장으로 한다. 그 파장은, 레이저 광의 표피 깊이(skin depth) 등을 고려하여 결정할 수 있다. 예를 들어, 파장은 250nm 이상 700nm 이하의 범위로 할 수 있다.
레이저 빔(122)의 조사 분위기는, 분위기를 제어하지 않는 대기 분위기라도, 산소가 적은 질소 가스 분위기의 어느 것이라도, 단결정 반도체 층(115)의 평탄화의 효과가 있는 것이, 확인된다. 또한, 대기분위기보다도 질소 가스 분위기가 바람직한 것이 확인된다. 질소 분위기나 진공상태 쪽이, 대기 분위기보다도 단결정 반도체 층(116)의 평탄성을 향상시키는 효과가 높고, 또한, 이들의 분위기의 쪽이 대기 분위기보다도 크랙의 발생을 억제하는 효과가 높아지기 때문에, 레이저 빔(122)의 사용 가능한 에너지 범위가 넓어진다.
질소 가스 분위기에서 레이저 빔(122)을 단결정 반도체 층(115)의 박리면에 조사하기 위해서는 도 14a에 도시하는 바와 같이, 단결정 반도체 층(115)에 있어서, 레이저 빔(122)의 피조사면에 질소 가스(124)를 분사하면서, 레이저 빔(122)을 조사하면 좋다. 즉, 단결정 반도체 층(115)에 있어서, 질소 가스(124)가 분사되어 있는 영역에 대하여, 레이저 빔(122)을 조사하기 때문에, 질소 가스 분위기에서의 레이저 빔(122)의 조사를 실현할 수 있다.
질소 가스(124)는 가열되어 있는 것이 바람직하다. 질소 가스(124)를 가열하고, 가열된 질소 가스를 분사함으로써 단결정 반도체 층(115)의 표면 온도가 내려가는 것을 억제할 수 있다. 질소 가스(124)를 250℃ 이상으로 가열함으로써, 단결정 반도체 층(115) 표면의 온도 저하를 억제할 수 있다. 질소 가스(124)의 가열 온도는 250℃ 이상 670℃ 이하가 바람직하다. 질소 가스(124)를 250℃ 이상으로 함으로써, 단결정 반도체 층(115)을 가열할 수 있다. 그 결과, 레이저 빔(122)의 에너지 부족을 보충할 수 있고, 레이저 빔(122)의 사용 가능한 에너지 범위를 확대할 수 있다. 가열 온도는 450℃ 이상 625℃ 이하가 더 바람직하다.
또한, 레이저 빔(122)을 광학계를 통과시키고, 레이저 빔(122)의 에너지 분포를 균일하게 하는 것이 바람직하다. 또한, 레이저 빔(122)의 단면 형상을 선형으로 하는 것이 바람직하다. 이로써, 스루풋 좋게, 또한 레이저 빔(122)의 조사를 균일하게 할 수 있다.
레이저 빔(122)을 단결정 반도체 층(115)에 조사하기 전에, 단결정 반도체 층(115)의 표면에 형성되는 자연 산화막 등의 산화막을 제거하는 처리를 행하는 것이 바람직하다. 그것은, 단결정 반도체 층(115) 표면에 산화막이 잔존한 상태에서, 레이저 빔(122)을 조사하더라도, 평탄화의 효과가 충분히 얻어지지 않기 때문이다. 산화막의 제거 처리는, 불산으로 단결정 반도체 층(115)을 처리함으로써 행할 수 있다. 불산에 의한 처리는, 단결정 반도체 층(115)의 표면이 발수성(撥水性)을 나타낼 때까지 행한다. 발수성이 있는 것으로써, 단결정 반도체 층(115)으로부터 산화막이 제거된 것을 확인할 수 있다.
도 14a의 레이저 빔(122)의 조사 공정은, 다음과 같이 할 수 있다. 우선, 단결정 반도체 층(115)을 1/100로 희석된 불산으로 110초간 처리하고, 표면의 산화막을 제거한다. 레이저 빔(122)의 레이저 발진기로서, XeCl 엑시머 레이저(파장: 308nm, 펄스폭: 25n초, 반복 주파수: 60Hz)를 사용한다. 광학계에 의해, 레이저 빔(122)의 단면을 300mm×0.34mm의 선형으로 정형한다. 레이저 빔(122)의 주사 속도를 2.0mm/초로 하고, 스캔 피치를 33㎛, 빔 숏수를 약 10숏으로, 레이저 빔(122)을 단결정 반도체 층(115)에 조사한다. 또한, 단결정 반도체 층(115)의 조사면에, 300℃로 가열된 질소 가스를 분사하면서, 레이저 빔(122)을 주사한다.
단결정 반도체 층(115)에 레이저 빔(122)을 조사하기 전에, 단결정 반도체 층(115)을 에칭할 수 있다. 이 에칭에 의하여, 단결정 반도체 층(115)의 분리면에 남아 있는 손상 영역(113)을 제거하는 것이 바람직하다. 손상 영역(113)을 제거함으로써, 레이저 빔(122)의 조사에 의한, 표면의 평탄화의 효과, 및 재단결정화의 효과를 높일 수 있다.
이 에칭에는, 드라이 에칭법, 또는 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에서는, 에칭 가스로, 염화붕소, 염화실리콘 또는 사염화탄소 등의 염화물 가스, 염소 가스, 불화유황, 불화질소 등의 불화물 가스, 산소 가스 등을 사용할 수 있다. 웨트 에칭법에서는, 에칭액으로서, 수산화테트라메틸암모늄(tetra methyl ammonium hydroxide, 약칭; TMAH) 용액을 사용할 수 있다.
단결정 반도체 층(115)에 레이저 빔(122)을 조사한 후, 단결정 반도체 층(116)을 에칭하고, 박막화하여도 좋다. 단결정 반도체 층(116)의 두께는, 단결정 반도체 층(116)으로 형성되는 소자의 특성에 맞추어서 결정할 수 있다. 지지 기판(100)에 접합된 단결정 반도체 층(116)의 표면에, 얇은 게이트 절연층을 단차피복성(段差被覆性) 좋게 형성하기 위해서는, 단결정 반도체 층(116) 두께는 50nm 이하로 하는 것이 바람직하고, 그 두께는 5nm 이상 50nm 이하로 하면 좋다.
단결정 반도체 층(116)을 박막화하기 위한 에칭으로서는, 드라이 에칭법, 또는 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에서는, 에칭 가스로, 염화붕소, 염화실리콘 또는 사염화탄소 등의 염화물 가스, 염소 가스, 불화유황, 불화질소 등의 불화물 가스, 산소 가스 등을 사용할 수 있다. 웨트 에칭법에서는, 에칭액에, 수산화테트라메틸암모늄(tetramethylammonium hydroxide, 약칭; TMAH) 용액을 사용할 수 있다.
도 13a 내지 도 14b까지의 공정을 700℃ 이하의 온도에서 행할 수 있기 때문에, 지지 기판(100)에 내열 온도가 700℃ 이하인 유리 기판을 사용하는 것이 가능하다. 따라서, 싼값의 유리 기판을 사용할 수 있기 때문에, 반도체 기판(10)의 재료 비용을 저감할 수 있다.
또한, 지지 기판(100)에 접합층을 형성할 수도 있다. 또한, 지지 기판(100)의 표면에 밀접하여 절연층을 형성할 수도 있다. 도 15는 지지 기판(100)의 단면도이고, 지지 기판(100) 표면에 접하여 절연층(102)이 형성되고, 절연층(102) 위에 접합층(104)이 형성되어 있다. 물론, 지지 기판(100)에는, 절연층(102)과 접합층(104)의 한쪽을 형성할 수도 있다. 절연층(102)은, 예를 들어, 절연층(112)과 마찬가지로, PECVD법으로 형성할 수 있는 단층의 절연막, 또는 2층 이상의 절연막으로 된다. 접합층(104)은, 접합층(114)과 마찬가지로 형성할 수 있다. 도 15에 있어서, 버퍼층(105)은, 절연층(102)과 접합층(104)의 적층 구조이다.
또한, 본 실시형태의 방법을 사용하여, 1장의 지지 기판(100)에 복수의 단결정 반도체 층(116)을 접합할 수도 있다. 지지 기판(100)에 도 13c의 구조의 단결정 반도체 기판(110)을 복수매 접합한다. 그리고, 도 13e 내지 도 14b의 공정을 행함으로써, 도 11에 도시하는 바와 같이, 복수의 단결정 반도체 층(116)이 접합된 지지 기판(100)으로 이루어지는 반도체 기판(20)을 제작할 수 있다.
반도체 기판(20)을 제작하기 위해서는, 지지 기판(100)에 300mm×300mm 이상 의 유리 기판을 사용하는 것이 바람직하다. 대면적 유리 기판으로서, 액정 패널의 제조용으로 개발된 마더 유리 기판이 적합하다. 마더 유리 기판으로서는, 예를 들어, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm), 제 4 세대(680mm×880mm, 또는 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm) 등의 사이즈의 기판이 알려져 있다. 마더 유리 기판과 같은 대면적의 기판을 지지 기판(100)으로서 사용함으로써, SOI 기판의 대면적화를 실현할 수 있다. SOI 기판의 대면적화가 실현되면, 1장의 SOI 기판으로부터 다수의 IC, LSI 등의 칩을 제조할 수 있고, 1장의 기판으로부터 제조되는 칩 수가 증가하기 때문에, 생산성을 비약적(飛躍的)으로 향상시킬 수 있다.
(실시형태 4)
도 16a 내지 도 18을 사용하고, 본 실시형태에서는, 반도체 기판(10)을 사용한 반도체 장치의 제작 방법의 일례로서, 박막 트랜지스터(TFT)를 제작하는 방법을 설명한다. 복수의 박막 트랜지스터를 조합함으로써, 각종 반도체 장치가 형성된다. 이하, 도 16a 내지 도 18의 단면도를 사용하여, TFT의 제작 방법을 설명한다. 또한, 본 실시형태에서는, n채널형의 TFT와 p채널형의 TFT를 동일 기판 위에 제작하는 방법을 설명한다.
도 16a에 도시하는 바와 같이, 지지 기판(100) 위의 단결정 반도체 층(116)을 에칭에 의해 원하는 형상으로 가공(패터닝)함으로써, 반도체 층(603)과 반도체 층(604)을 형성한다. 반도체 층(603)으로부터 p형 트랜지스터가 형성되고, 반도체 층(604)으로부터 n형 트랜지스터가 형성된다.
반도체 층(603)과 반도체 층(604)에는, 임계값 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소, 또는 인, 비소 등의 n형 불순물 원소를 첨가하여도 좋다. 예를 들어, p형을 부여하는 불순물 원소로서 붕소를 첨가하는 경우, 5×1016atoms/cm3 이상 1×1017atoms/cm3 이하의 농도로 첨가하면 좋다. 임계값 전압을 제어하기 위한 불순물 원소의 첨가는, 단결정 반도체 층(116)에 대하여 행하여도 좋고, 반도체 층(603)과 반도체 층(604)에 대하여 행하여도 좋다. 또한, 임계값 전압을 제어하기 위한 불순물 원소의 첨가를, 단결정 반도체 기판(110)에 대하여 행하여도 좋다. 또는, 불순물 원소의 첨가를, 임계값 전압을 대략 조정하기 위해서 단결정 반도체 기판(110)에 대하여 행한 후에, 임계값 전압을 미조정(微調整)하기 때문에, 단결정 반도체 층(116)에 대하여, 또는 반도체 층(603) 및 반도체 층(604)에 대해서 행하도록 하여도 좋다.
예를 들어, 단결정 반도체 기판(110)에 약한 p형의 단결정 실리콘 기판을 사용한 경우를 예로, 이 불순물 원소의 첨가 방법의 일례를 설명한다. 우선, 단결정 반도체 층(116)을 에칭하기 전에, 단결정 반도체 층(116) 전체에 붕소를 첨가한다. 이 붕소의 첨가는, p형 트랜지스터의 임계값 전압을 조절하는 것을 목적으로 한다. 도펀트 가스로 B2H6을 사용하여, 1×1016atoms/㎤ 내지 1×1017atoms/㎤의 농도로 붕소를 첨가한다. 붕소의 농도는, 활성화율 등을 고려하여 결정된다. 예를 들어, 붕소의 농도는 6×1016atoms/㎤로 할 수 있다. 이어서, 단결정 반도체 층(116)을 에칭하고, 반도체 층(603, 604)을 형성한다. 그리고, 반도체 층(604)에만 붕소를 첨가한다. 이 2회째의 붕소의 첨가는, n형 트랜지스터의 임계값 전압을 조절하는 것을 목적으로 한다. 도펀트 가스로 B2H6를 사용하여, 1×1016atoms/㎤ 내지 1×1017atoms/㎤의 농도로 붕소를 첨가한다. 예를 들어, 붕소의 농도는 6×1016atoms/㎤로 할 수 있다.
또한, 단결정 반도체 기판(110)에, p형 트랜지스터 또는 n형 트랜지스터의 한쪽의 임계값 전압에 적합한 도전형 및 저항을 가지는 기판을 사용할 수 있는 경우는, 임계값 제어를 하기 위한 불순물 원소 첨가의 공정을 1회로 할 수 있고, 반도체 층(603) 또는 반도체 층(604)의 한쪽에 임계값 전압의 제어를 위한 불순물 원소를 첨가하면 좋다.
이어서 도 16b에 도시하는 바와 같이, 반도체 층(603)과 반도체 층(604)을 덮도록, 게이트 절연막(606)을 형성한다. PECVD법 또는 스퍼터링법 등을 사용하여, 산화실리콘, 질산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 또는 산화탄탈을 포함하는 막을, 단층으로, 또는 적층시킴으로써, 게이트 절연막(606)을 형성한다. 본 실시형태에서는, 게이트 절연막(606)은, PECVD법을 행함으로써 반도체 층(603)과 반도체 층(604)의 표면을 덮어 얇은 막 두께, 예를 들어 20nm의 막 두께로 형성할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 반도체 층(603)과 반도체 층(604)의 표면을 산화 또는 질화함으로써 형성하여도 좋다. 고밀도 플라즈마 처리는, 예를 들어 He, Ar, Kr, Xe 등의 희가스와 산소, 산화질소, 암모니아, 질소, 수소 등의 혼합가스를 사용하여 행한다. 이 경우 플라즈마의 여기를 마이크로파에 의해 행함으로써, 저전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 의해서, 반도체 층의 표면을 산화 또는 질화함으로써, 1nm 내지 50nm, 바람직하게는 5nm 내지 30nm의 절연막이 반도체 층에 접하도록 형성된다. 가열을 행하면서, 레이저 조사를 행함으로써 단결정 반도체 층의 표면이 충분하게 평탄화되기 때문에, 두께 20nm의 절연막을 게이트 절연막(606)으로서 사용하여도, 충분한 게이트 내압을 얻을 수 있다.
또는, 반도체 층(603)과 반도체 층(604)을 열산화시킴으로써, 게이트 절연막(606)을 형성하도록 하여도 좋다.
또는, 수소를 포함한 게이트 절연막(606)을 형성한 후, 350℃ 이상 450℃ 이하의 온도에 의한 가열 처리를 행함으로써, 게이트 절연막(606) 중에 포함되는 수소를 반도체 층(603) 및 반도체 층(604) 중으로 확산시키도록 하여도 좋다. 이 경우, 게이트 절연막(606)은, 프로세스 온도를 350℃ 이하에서, PECVD법으로 질화실리콘 또는 질산화실리콘을 퇴적함으로써 형성할 수 있다. 반도체 층(603) 및 반도체 층(604)에 수소를 공급함으로써, 반도체 층(603) 및 반도체 층(604) 중, 및 게이트 절연막(606)과 반도체 층(603) 및 반도체 층(604)의 계면에서의, 전하 포획 중심이 되는 결정 결함을 효과적으로 저감할 수 있다.
이어서 도 16c에 도시하는 바와 같이, 게이트 절연막(606) 위에 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공(패터닝)함으로써, 반도체 층(603)과 반도체 층(604)의 상방에 전극(607)을 형성한다. 도전막의 형성에는 CVD법, 스퍼터링법 등을 사용할 수 있다. 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 사용할 수 있다. 또한 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 또는, 반도체 층에 도전성을 부여하는 인 등의 불순물 원소를 도핑한, 다결정실리콘 등의 반도체를 사용하여 형성하여도 좋다.
2개의 도전막의 조합으로서, 1층째에 질화 탄탈 또는 탄탈(Ta)을, 2층째에 텅스텐(W)을 사용할 수 있다. 상기 예 외에, 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화 탄탈은, 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에서, 열 활성화를 목적으로 한 가열 처리를 할 수 있다. 또한, 2층째의 도전막의 조합으로서, 예를 들어, n형을 부여하는 불순물 원소가 도핑된 실리콘과 니켈실리사이드, n형을 부여하는 불순물 원소가 도핑된 Si와 WSix 등도 사용할 수 있다.
또한, 본 실시형태에서는 전극(607)을 단층의 도전막으로 형성하지만, 본 실시형태는 이러한 구성에 한정되지 않는다. 전극(607)은 적층된 복수의 도전막으로 형성되어 있어도 좋다. 3개 이상의 도전막을 적층하는 3층 구조의 경우는, 몰리브덴 막과 알루미늄 막과 몰리브덴 막의 적층 구조를 채용하면 좋다.
또한, 전극(607)을 형성할 때에 사용하는 마스크로서, 레지스트 대신에 산화 실리콘, 질산화실리콘 등을 마스크로서 사용하여도 좋다. 이 경우, 산화실리콘, 질산화실리콘 등을 에칭하는 공정이 추가되지만, 에칭시에 있어서의 마스크의 막 감소가 레지스트보다도 적기 때문에, 원하는 폭을 가지는 전극(607)을 형성할 수 있다. 또한 마스크를 사용하지 않고, 액적 토출법을 사용하여 선택적으로 전극(607)을 형성하여도 좋다.
또 액적 토출법이란, 소정의 조성물을 포함하는 액적을 세공(細孔)으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, 전극(607)은, 도전막을 형성 후, ICP(Inductively Coupled Plasma: 유도결합형 플라즈마) 에칭법을 사용한다. 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판 측의 전극층에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절하게 조절함으로써, 원하는 테이퍼 형상을 가지도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 따라서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화실리콘 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 또는 불화질소 등의 불소계 가스 또는 산소를 적절하게 사용할 수 있다.
이어서 도 16d에 도시하는 바와 같이, 전극(607)을 마스크로 하여 일 도전형을 부여하는 불순물 원소를 반도체 층(603), 반도체 층(604)에 첨가한다. 본 실시형태에서는, 반도체 층(603)에 p형을 부여하는 불순물 원소(예를 들어, 붕소)를 첨가하고, 반도체 층(604)에 n형을 부여하는 불순물 원소(예를 들어, 인 또는 비소) 를 첨가한다. 이 공정은, 반도체 층(603)에 소스 영역, 또는 드레인 영역이 되는 불순물 영역을 형성하고, 반도체 층(604)에는, 고저항 영역으로서 기능하는 불순물 영역을 형성하기 위한 공정이다.
또한, p형을 부여하는 불순물 원소를 반도체 층(603)에 첨가할 때에는, p형을 부여하는 불순물 원소가 첨가되지 않도록, 반도체 층(604)은 마스크 등으로 덮는다. 한편, n형을 부여하는 불순물 원소를 반도체 층(604)에 첨가할 때에는, n형을 부여하는 불순물 원소가 첨가되지 않도록, 반도체 층(603)을 마스크 등으로 덮는다. 또는, 먼저 반도체 층(603) 및 반도체 층(604)에 p형 또는 n형의 어느 한쪽을 부여하는 불순물 원소를 첨가한 후, 한쪽의 반도체 층에만 선택적으로 보다 높은 농도로 p형 또는 n형 중의 다른 쪽을 부여하는 불순물 원소를 첨가하도록 하여도 좋다. 이 불순물 원소의 첨가 공정에 의해, 반도체 층(603)에 p형의 고농도 불순물 영역(608)이 형성되고, 반도체 층(604)에는, n형의 저농도 불순물 영역(609)이 형성된다. 또한, 반도체 층(603, 604)에 있어서, 각각, 전극(607)과 겹치는 영역은 채널 형성 영역(610, 611)이 된다.
이어서, 도 17a에 도시하는 바와 같이, 전극(607)의 측면에 사이드 월(612)을 형성한다. 사이드 월(612)은, 예를 들어, 게이트 절연막(606) 및 전극(607)을 덮도록 새롭게 절연막을 형성하고, 수직 방향을 주체로 한 이방성 에칭에 의해, 새롭게 형성된 상기 절연막을 부분적으로 에칭함으로써 형성할 수 있다. 이 이방성 에칭에 의해, 새롭게 형성된 절연막이 부분적으로 에칭되고, 전극(607)의 측면에 사이드 월(612)이 형성된다. 또한, 이 이방성 에칭에 의해, 게이트 절연막(606)도 부분적으로 에칭된다. 사이드 월(612)을 형성하기 위한 절연막은, PECVD법이나 스퍼터링법 등에 의해, 실리콘 막, 산화실리콘막, 질산화실리콘막이나, 유기수지 등의 유기재료를 포함하는 막을, 1층 또는 2층 이상 적층하여 형성할 수 있다. 본 실시형태에서는, 막 두께 100nm의 산화실리콘막을 PECVD법에 의해서 형성한다. 산화실리콘막의 에칭 가스에는, CHF3과 헬륨의 혼합 가스를 사용할 수 있다. 또한, 사이드 월(612)을 형성하는 공정은, 이들에 한정되지 않는다.
이어서 도 17b에 도시하는 바와 같이, 전극(607) 및 사이드 월(612)을 마스크로 하여 반도체 층(604)에 n형을 부여하는 불순물 원소를 첨가한다. 이 공정은, 반도체 층(604)에 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 형성하기 위한 공정이다. 이 공정에서는, 반도체 층(603)은 마스크 등으로 덮고, 반도체층(604)에 n형을 부여하는 불순물 원소를 첨가한다.
상기 불순물 원소의 첨가에 의해, 전극(607), 사이드 월(612)이 마스크가 되고, 반도체 층(604)에 한 쌍의 n형의 고농도 불순물 영역(614)이 자기정합적(自己整合的)으로 형성된다. 이어서, 반도체 층(603)을 덮는 마스크를 제거한 후, 가열 처리를 행하고, 반도체 층(603)에 첨가한 p형을 부여하는 불순물 원소, 및 반도체 층(604)에 첨가한 n형을 부여하는 불순물 원소를 활성화한다. 도 16a 내지 도 17b에 도시하는 일련의 공정에 의해, p채널형 트랜지스터(617), 및 n채널형 트랜지스터(618)가 형성된다.
또한, 소스 및 드레인의 저항을 낮추기 위해서, 반도체 층(603)의 고농도 불순물 영역(608), 반도체 층(604)의 고농도 불순물 영역(614)을 실리사이드화하고, 실리사이드층을 형성하여도 좋다. 실리사이드화는, 반도체 층(603, 604)에 금속을 접촉시켜, 가열 처리에 의해서, 반도체 층 중의 실리콘과 금속을 반응시켜서 실리사이드 화합물을 생성한다. 이 금속에는 코발트 또는 니켈이 바람직하고, 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 탄탈(Ta), 바나듐(V), 네오디뮴(Nd), 크롬(Cr), 백금(Pt), 팔라듐(Pd) 등을 사용할 수 있다. 반도체 층(603), 반도체 층(604)의 두께가 얇은 경우에는, 이 영역의 반도체 층(603), 반도체 층(604)의 저부(底部)까지 실리사이드 반응을 진행시켜도 좋다. 실리사이드화를 위한 가열 처리에는, 저항 가열로, RTA 장치, 마이크로파 가열장치, 또는 레이저 조사장치를 사용할 수 있다.
이어서 도 17c에 도시하는 바와 같이, 트랜지스터(617), 트랜지스터(618)를 덮도록 절연막(619)을 형성한다. 절연막(619)으로서, 수소를 포함하는 절연막을 형성한다. 본 실시형태에서는, 모노실란, 암모니아, N2O를 포함하는 소스 가스를 사용하고, PECVD법으로 형성한 막 두께 600nm 정도의 질산화실리콘막을 형성한다. 이것은, 수소를 절연막(619)에 포함시킴으로써, 절연막(619)으로부터 수소를 확산시켜, 반도체 층(603), 반도체 층(604)의 미결합수를 종단시킬 수 있기 때문이다. 또한, 절연막(619)을 형성함으로써, 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 트랜지스터(617), 트랜지스터(618)로 침입하는 것을 방지할 수 있다. 구체적으로는, 절연막(619)으로서, 질화실리콘, 질산화실리콘, 질화알루미늄, 산화알루미늄, 산화실리콘 등을 사용한다.
이어서, 트랜지스터(617), 트랜지스터(618)를 덮도록, 절연막(619) 위에 절 연막(620)을 형성한다. 절연막(620)은, 폴리이미드, 아크릴, 벤조사이클로부텐, 폴리아미드, 에폭시 등의, 내열성을 가지는 유기 재료를 사용할 수 있다. 또한 상기 유기재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, 산화실리콘, 질화실리콘, 질산화실리콘, PSG(인유리), BPSG(인붕소유리), 알루미나 등을 사용할 수 있다. 실록산계 수지는, 치환기로 수소 외에, 불소, 알킬기, 또는 아릴기 중 적어도 1종을 가져도 좋다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(620)을 형성하여도 좋다.
또 실록산계 수지란, 실록산계 재료를 출발 재료로서 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는, 치환기로 수소 외에, 불소, 알킬기, 또는 방향족 탄화수소 중, 적어도 1종을 가져도 좋다.
절연막(620)의 형성에는, 그 재료에 따라서, CVD법, 스퍼터법, SOG법, 스핀 코팅, 디핑, 스프레이 도포, 액적 토출법(잉크젯법, 스크린인쇄, 오프셋인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
이어서, 질소 분위기 중에서, 400℃ 내지 450℃ 정도(예를 들어, 410℃)의 열 처리를 1시간 정도 행하고, 절연막(619)으로부터 수소를 확산시켜, 반도체 층(603) 및 반도체 층(604)의 미결합수를 수소로 종단한다. 또한, 단결정 반도체 층(116)은, 비정질 실리콘막을 결정화한 다결정 실리콘막과 비교하여 대단히 결함 밀도가 작기 때문에, 이 수소에 의한 종단처리를 단시간에 행할 수 있다.
이어서, 도 18에 도시하는 바와 같이, 반도체 층(603)과 반도체 층(604)이 각각 일부 노출하도록 절연막(619) 및 절연막(620)에 콘택트 홀을 형성한다. 콘택 트 홀의 형성은, CHF3와 He의 혼합 가스를 사용한 드라이 에칭법으로 행할 할 수 있지만, 이것에 한정되지 않는다. 그리고, 상기 콘택트 홀을 통하여 반도체 층(603)과 반도체 층(604)에 접하는 도전막(621, 622)을 형성한다. 도전막(621)은 p채널형 트랜지스터(617)의 고농도 불순물 영역(608)에 접속되어 있다. 도전막(622)은 n채널형 트랜지스터(618)의 고농도 불순물 영역(614)에 접속되어 있다.
도전막(621, 622)은, CVD법이나 스퍼터링법 등에 의해 형성할 수 있다. 구체적으로 도전막(621, 622)으로서, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si) 등을 사용할 수 있다. 또한 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋다. 도전막(621, 622)은, 상기 금속이 사용된 막을 단층 또는 복수 적층시켜 형성할 수 있다.
알루미늄을 주성분으로 하는 합금의 예로서, 알루미늄을 주성분으로 하여 니켈을 포함하는 것을 들 수 있다. 또한, 알루미늄을 주성분으로 하고, 니켈과, 탄소 또는 실리콘의 한쪽 또는 양쪽을 포함하는 것도 예로서 들 수 있다. 알루미늄이나 알루미늄실리콘은 저항치가 낮고, 싼값이기 때문에, 도전막(621, 622)을 형성하는 재료로서 적합하다. 특히 알루미늄실리콘(Al-Si)막의 형상을 에칭으로 가공하는 경우는, 에칭용의 마스크를 형성할 때의 레지스트 베이크에 있어서의 힐록(hillock)의 발생을 알루미늄 막과 비교하여 방지할 수 있다. 또한, 실리콘(Si) 대신에, 알루미늄막에 0.5% 정도의 Cu를 혼입시켜도 좋다.
도전막(621, 622)은, 예를 들어, 배리어 막과 알루미늄실리콘(Al-Si) 막과 배리어 막의 적층 구조, 배리어 막과 알루미늄실리콘(Al-Si) 막과 질화티타늄 막과 배리어 막의 적층 구조를 채용하면 좋다. 또한, 배리어 막이란, 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물을 사용하여 형성된 막이다. 알루미늄실리콘(Al-Si) 막을 사이에 끼우도록 배리어 막을 형성하면, 알루미늄이나 알루미늄실리콘의 힐록의 발생을 보다 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 배리어 막을 형성하면, 반도체 층(603)과 반도체 층(604) 위에 얇은 산화막이 형성되었다고 해도, 배리어 막에 포함되는 티타늄이 이 산화막을 환원하여, 도전막(621, 622)과, 반도체 층(603) 및 반도체 층(604)이 각각 양호한 콘택트를 취할 수 있다. 또한, 배리어 막을 복수 적층하도록 하여 사용하여도 좋다. 그 경우, 예를 들어, 도전막(621, 622)을 하층으로부터 Ti, 질화티타늄, Al-Si, Ti, 질화티타늄의 5층 구조로 할 수 있다.
또한 도전막(621, 622)으로서, WF6가스와 SiH4가스로부터 화학기상 성장법으로 형성한 텅스텐실리사이드를 사용하여도 좋다. 또한, WF6을 수소 환원하여 형성한 텅스텐을, 도전막(621, 622)으로서 사용하여도 좋다.
도 18에는, p채널형 트랜지스터(617) 및 n채널형 트랜지스터(618)의 상면도와, 이 상면도의 절단선 A-A'에 따른 단면도가 함께 도시된다. 또한, 도 18의 상면도에서는 도전막(621, 622), 절연막(619), 절연막(620)을 생략한 도면을 도시한다.
본 실시형태에서는, p채널형 트랜지스터(617)와 n채널형 트랜지스터(618)가, 각각 게이트로서 기능하는 전극(607)을 1개씩 가지는 경우를 예시하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 제작되는 트랜지스터에, 게이트로서 기능하는 전극을 복수 가지고, 또한 상기 복수의 전극이 전기적으로 접속되어 있는 멀티 게이트 구조의 트랜지스터를 적용할 수도 있다.
또한, 본 실시형태의 반도체 기판이 가지는 반도체 층은, 단결정 반도체 기판을 박편화한 층이기 때문에, 배향의 편차가 없다. 따라서, 반도체 기판을 사용하여 제작되는 복수의 트랜지스터의 임계값 전압이나 이동도 등의 전기적 특성의 편차를 작게 할 수 있다. 또한, 결정립계가 거의 없기 때문에, 결정립계에 기인하는 리크 전류를 억제하고, 또한, 반도체 장치의 전력의 절감화를 실현할 수 있다. 따라서, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
레이저 결정화에 의해 얻어지는 다결정의 반도체 층으로부터 트랜지스터를 제작하는 경우, 높은 이동도를 얻기 위해서, 레이저 광의 주사방향을 고려하여, 트랜지스터의 반도체 층의 레이아웃을 결정할 필요가 있었다. 그러나, 본 실시형태의 반도체 층이 부착된 기판은 그 필요가 없기 때문에, 반도체 장치의 설계에 있어서의 제약이 적다.
(실시형태 5)
실시형태 4에서는, 반도체 장치의 제작 방법의 일례로서, TFT의 제작 방법을 설명하였지만, 반도체 층이 부착된 기판에, TFT와 함께 용량, 저항 등 각종 반도체 소자를 형성함으로써, 고부가 가치의 반도체 장치를 제작할 수 있다. 본 실시형태 에서는, 도면을 참조하면서 반도체 장치의 구체적인 형태를 설명한다.
우선, 반도체 장치의 일례로서, 마이크로 프로세서에 대해서 설명한다. 도 19는 마이크로 프로세서(200)의 구성예를 도시하는 블록도이다.
마이크로 프로세서(200)는, 연산 회로(201; Arithmetic logic unit, ALU라고도 한다), 연산 회로 제어부(202; ALU Controller), 명령 해석부(203; Instruction Decoder), 인터럽트 제어부(204; Interrupt Controller), 타이밍 제어부(205; Timing Controller), 레지스터(206; Register), 레지스터 제어부(207; Register Controller), 버스 인터페이스(208; Bus I/F), 판독 전용 메모리(209), 및 메모리 인터페이스(210)를 가지고 있다.
버스 인터페이스(208)를 통하여 마이크로 프로세서(200)에 입력된 명령은, 명령 해석부(203)에 입력되고, 디코드된 후, 연산 회로 제어부(202), 인터럽트 제어부(204), 레지스터 제어부(207), 타이밍 제어부(205)에 입력된다. 연산회로 제어부(202), 인터럽트 제어부(204), 레지스터 제어부(207), 타이밍 제어부(205)는, 디코드된 명령에 의거하여, 다양한 제어를 행한다.
연산 회로 제어부(202)는, 연산 회로(201)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(204)는, 마이크로 프로세서(200)의 프로그램 실행중에, 외부의 입출력장치나 주변회로로부터의 인터럽트 요구를 처리하는 회로이고, 인터럽트 제어부(204)는, 인터럽트 요구의 우선도나 마스크 상태를 판단하여, 인터럽트 요구를 처리한다. 레지스터 제어부(207)는, 레지스터(206)의 어드레스를 생성하고, 마이크로 프로세서(200)의 상태에 따라서 레지스터(206)의 판독이나 기 록을 한다. 타이밍 제어부(205)는, 연산 회로(201), 연산 회로 제어부(202), 명령 해석부(203), 인터럽트 제어부(204), 및 레지스터 제어부(207)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어부(205)는, 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있다. 도 19에 도시하는 바와 같이, 내부 클록 신호(CLK2)는 다른 회로에 입력된다.
이어서, 비접촉으로 데이터의 송수신을 행하는 기능, 및 연산 기능을 구비한 반도체 장치의 일례를 설명한다. 도 20은, 이러한 반도체 장치의 구성예를 도시하는 블록도이다. 도 20에 도시하는 반도체 장치(211)는, 무선 통신에 의해 외부 장치와 신호의 송수신을 행하여 동작하는 연산 처리 장치로서 기능한다.
도 20에 도시하는 바와 같이, 반도체 장치(211)는, 아날로그 회로부(212)와 디지털 회로부(213)를 가지고 있다. 아날로그 회로부(212)로서, 공진 용량을 가지는 공진 회로(214), 정류 회로(215), 정전압 회로(216), 리셋 회로(217), 발진 회로(218), 복조 회로(219), 변조 회로(220), 전원 관리 회로(230)를 가지고 있다. 디지털 회로부(213)는, RF 인터페이스(221), 제어 레지스터(222), 클록 컨트롤러(223), CPU 인터페이스(224), 중앙 처리 유닛(225), 랜덤 액세스 메모리(226), 판독 전용 메모리(227)를 가진다.
반도체 장치(211)의 동작의 개요는 이하와 같다. 안테나(228)가 수신한 신호는 공진 회로(214)에 의해 유도 기전력을 발생한다. 유도 기전력은, 정류회로(215)를 거쳐서 용량부(229)에 충전된다. 이 용량부(229)는 세라믹 콘덴서나 전 기 이중층 콘덴서 등의 커패시터로 형성되어 있는 것이 바람직하다. 용량부(229)는, 반도체 장치(211)를 구성하는 기판에 집적되어 있을 필요는 없고, 다른 부품으로서 반도체 장치(211)에 장착할 수도 있다.
리셋 회로(217)는, 디지털 회로부(213)를 리셋하여 초기화하는 신호를 생성한다. 예를 들어, 전원 전압의 상승에 지연하여 상승하는 신호를 리셋 신호로서 생성한다. 발진 회로(218)는, 정전압 회로(216)에 의해 생성되는 제어 신호에 따라서, 클록 신호의 주파수와 듀티비를 변경한다. 복조 회로(219)는, 수신 신호를 복조하는 회로이고, 변조 회로(220)는, 송신하는 데이터를 변조하는 회로이다.
예를 들어, 복조 회로(219)는 로우패스 필터로 형성되고, 진폭 변조(ASK)방식의 수신 신호를, 그 진폭의 변동을 기초로 하여, 2치화(二値化)한다. 또한, 송신 데이터를 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신하기 위해서, 변조 회로(220)는, 공진회로(214)의 공진점을 변화시킴으로써 통신신호의 진폭을 변화시키고 있다.
클록 컨트롤러(223)는, 전원 전압 또는 중앙 처리 유닛(225)에 있어서의 소비 전류에 따라서 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성하고 있다. 전원 전압의 감시는 전원 관리 회로(230)가 행하고 있다.
안테나(228)로부터 반도체 장치(211)에 입력된 신호는 복조 회로(219)에서 복조된 후, RF 인터페이스(221)에서 제어 커맨드나 데이터 등으로 분해된다. 제어커맨드는 제어 레지스터(222)에 격납된다. 제어 커맨드에는, 판독 전용 메모리(227)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(226)로의 데이터의 기록, 중앙 처리 유닛(225)으로의 연산 명령 등이 포함되어 있다.
중앙 처리 유닛(225)은, 인터페이스(224)를 통하여 판독 전용 메모리(227), 랜덤 액세스 메모리(226), 제어 레지스터(222)에 액세스한다. 인터페이스(224)는, 중앙 처리 유닛(225)이 요구하는 어드레스로부터, 판독 전용 메모리(227), 랜덤 액세스 메모리(226), 제어 레지스터(222)의 어느 하나에 대한 액세스 신호를 생성하는 기능을 가지고 있다.
중앙 처리 유닛(225)의 연산 방식은, 판독 전용 메모리(227)에 OS(오퍼레이팅 시스템)을 기억시켜 두고, 기동과 동시에 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용 회로에서 연산 회로를 구성하고, 연산 처리를 하드 웨어적으로 처리하는 방식을 채용할 수도 있다. 하드 웨어와 소프트 웨어를 병용하는 방식에서는, 전용의 연산 회로에서 일부의 연산 처리를 행하고, 프로그램을 사용하여, 나머지의 연산을 중앙 처리 유닛(225)이 처리하는 방식을 적용할 수 있다.
이어서, 도 21a 및 도 22b를 사용하여, 반도체 장치의 구성예로서 표시장치에 대해서 설명한다.
도 21a 및 도 21b는, 액정 표시 장치의 구성예를 도시하는 도면이다. 도 21a는 액정 표시 장치의 화소의 평면도이고, 도 21b는 J-K 절단선에 의한 도 21a의 단면도이다. 도 21a에 있어서, 반도체 층(511)은, 단결정 반도체 층(116)으로 형성된 층이고, 화소의 TFT(525)를 구성한다. 화소는 반도체 층(511), 반도체 층(511)과 교차하고 있는 주사선(522), 주사선(522)과 교차하고 있는 신호선(523), 화소 전극(524), 화소 전극(524)과 반도체 층(511)을 전기적으로 접속하는 전극(528)을 가진다.
도 21b에 도시한 바와 같이, 기판(510) 위에, 접합층(114), 절연막(112b)과 절연막(112a)으로 이루어지는 절연층(112), 반도체 층(511)이 적층된다. 기판(510)은 분할된 지지 기판(100)이다. 반도체 층(511)은, 단결정 반도체 층(116)을 에칭함으로써 형성된 층이다. 반도체 층(511)에는, 채널 형성 영역(512), n형의 불순물 영역(513)이 형성된다. TFT(525)의 게이트 전극은 주사선(522)에 포함되고, 소스 전극 또는 드레인 전극의 한쪽은 신호선(523)에 포함되어 있다.
층간 절연막(527) 위에는, 신호선(523), 화소 전극(524) 및 전극(528)이 형성되어 있다. 층간 절연막(527) 위에는, 주형상(柱狀) 스페이서(529)가 형성되고, 신호선(523), 화소 전극(524), 전극(528) 및 주형상 스페이서(529)를 덮고 배향막(530)이 형성되어 있다. 대향 기판(532)에는, 대향 전극(533), 대향 전극(533)을 덮는 배향막(534)이 형성되어 있다. 주형상 스페이서(529)는, 기판(510)과 대향 기판(532)의 빈틈을 유지하기 위해서 형성된다. 주형상 스페이서(529)에 의해서 형성되는 빈틈에 액정층(535)이 형성되어 있다. 신호선(523) 및 전극(528)과 불순물 영역(513)의 접속부는, 콘택트 홀의 형성에 의해서 층간 절연막(527)에 단차가 생기기 때문에, 이 접속부에서는 액정층(535)의 액정의 배향이 흐트러지기 쉽다. 따라서, 이 단차부에 주형상 스페이서(529)를 형성하여, 액정의 배향 흐트러짐을 방지한다.
이어서, 일렉트로루미네선스 표시장치(이하, EL 표시장치라고 한다)에 대해 서, 설명한다. 도 22a 및 도 22b는 실시형태 2의 방법으로 제작된 EL 표시장치를 설명하기 위한 도면이다. 도 22a는 EL 표시장치의 화소의 평면도이고, 도 22b는 도 22a의 J-K 절단선에 있어서의 화소의 단면도이다. 도 22a에 도시하는 바와 같이, 화소는, TFT로 이루어지는 선택용 트랜지스터(401), 표시 제어용 트랜지스터(402), 주사선(405), 신호선(406), 및 전류 공급선(407), 화소 전극(408)을 포함한다. 일렉트로루미네선스 재료를 포함하여 형성되는 층(EL 층)이 한 쌍의 전극간에 끼워진 구조의 발광 소자가 각 화소에 형성되어 있다. 발광소자의 한쪽의 전극이 화소전극(408)이다.
선택용 트랜지스터(401)는, 단결정 반도체 층(116)으로 형성된 반도체 층(403)을 가진다. 선택용 트랜지스터(401)에 있어서, 게이트 전극은 주사선(405)에 포함되고, 소스 전극 또는 드레인 전극의 한쪽은 신호선(406)에 포함되고, 다른 쪽은 전극(411)으로서 형성된다. 표시 제어용 트랜지스터(402)는, 게이트 전극(412)이 전극(411)과 전기적으로 접속되고, 소스 전극 또는 드레인 전극의 한 쪽은, 화소 전극(408)에 전기적으로 접속되는 전극(413)으로서 형성되고, 다른 쪽은, 전류 공급선(407)에 포함된다.
표시 제어용 트랜지스터(402)는 p채널형의 TFT이고, 단결정 반도체 층(116)으로 형성된 반도체 층(404)을 가진다. 도 22b에 도시한 바와 같이, 반도체 층(404)에는, 채널 형성 영역(451), p형의 불순물 영역(452)이 형성된다. 표시 제어용 트랜지스터(402)의 게이트 전극(412)을 덮고, 층간 절연막(427)이 형성된다. 층간 절연막(427) 위에, 신호선(406), 전류 공급선(407), 전극(411, 413) 등이 형 성되어 있다. 또한, 층간 절연막(427) 위에는, 전극(413)에 전기적으로 접속되어 있는 화소 전극(408)이 형성된다. 화소 전극(408)은 주변부가 절연성의 격벽층(428)으로 둘러싸여 있다. 화소전극(408) 위에는 EL 층(429)이 형성되고, EL 층(429) 위에는 대향 전극(430)이 형성되어 있다. 보강판으로서 대향 기판(431)이 설치되어 있고, 대향 기판(431)은 수지층(432)에 의해 기판(400)에 고정된다. 기판(400)은 지지 기판(100)을 분할한 기판이다.
반도체 기판(10)을 사용하여 다양한 전기 기기를 제작할 수 있다. 전기 기기로서는, 비디오카메라, 디지털카메라 등의 카메라, 네비게이션 시스템, 음향재생장치(카오디오, 오디오콤포넌트 등), 컴퓨터, 게임 기기, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는 DVD(digital versatile disc) 등의 화상 데이터를 표시하는 표시장치를 구비한 장치) 등이 포함된다.
도 23a 내지 도 23c를 사용하여, 전기 기기의 구체적인 형태를 설명한다. 도 23a는 휴대 전화기(901)의 일례를 도시하는 외관도이다. 이 휴대 전화기(901)는, 표시부(902), 조작 스위치(903) 등을 포함하여 구성된다. 표시부(902)에, 도 21a 및 도 21b에서 설명한 액정 표시 장치 또는 도 22a 및 도 22b에서 설명한 EL 표시장치를 적용함으로써, 표시 얼룩이 적고 화질이 뛰어난 표시부(902)로 할 수 있다.
또한, 도 23b는, 디지털 플레이어(911)의 구성예를 도시하는 외관도이다. 디지털 플레이어(911)는, 표시부(912), 조작부(913), 이어폰(914) 등을 포함한다. 이어폰(914) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 표시부(912)에, 도 21a 및 도 21b에서 설명한 액정 표시 장치 또는 도 22a 및 도 22b에서 설명한 EL 표시장치를 적용함으로써, 화면 사이즈가 0.3인치부터 2인치 정도인 경우에도 고정밀의 화상 및 다량의 문자 정보를 표시할 수 있다.
또한, 도 23c는 전자북(921)의 외관도이다. 이 전자북(921)은, 표시부(922), 조작 스위치(923)를 포함한다. 전자북(921)에는 모뎀을 내장하고 있어도 좋고, 도 20의 반도체 장치(211)를 내장시켜, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 표시부(922)에는, 도 21a 및 도 21b에서 설명한 액정 표시 장치, 또는 도 22a 및 도 22b에서 설명한 EL 표시장치를 적용함으로써, 고화질의 표시를 할 수 있다.
도 24a 내지 도 24c는 도 23a에 도시한 휴대 전화와는 다른 예를 도시한다. 도 24 a 내지 도 24c는 본 발명을 적용한 스마트 폰 휴대전화의 구성의 일례이고, 도 24a가 정면도, 도 24b가 배면도, 도 24c가 전개도이다. 하우징(1001) 및 하우징(1002) 2개의 하우징으로 구성되어 있다. 스마트 폰 휴대 전화는, 휴대 전화와 휴대 정보 단말의 쌍방의 기능을 구비하고, 컴퓨터를 내장하고, 음성 통화 이외에도 다양한 데이터 처리가 가능하다.
휴대 전화는, 하우징(1001) 및 하우징(1002) 2개의 하우징으로 구성되어 있다. 하우징(1001)에 있어서는, 표시부(1101), 스피커(1102), 마이크로폰(1103), 조작키(1104), 포인팅 디바이스(1105), 표면 카메라용 렌즈(1106), 외부접속단자(1107) 등을 구비하고, 하우징(1002)에 있어서는, 키보드(1201), 외부 메모리 슬 롯(1202), 이면 카메라(1203), 라이트(1204), 이어폰 단자(1205) 등을 구비하는 등에 의해 구성되어 있다. 또한, 안테나는 하우징(1001) 내부에 내장된다.
또한, 상기 구성에 더하여, 비접촉 IC칩, 소형 기록 장치 등을 내장하고 있어도 좋다.
겹친 하우징(1001)과 하우징(1002; 도 24a)은, 슬라이드하여 도 24c와 같이 전개한다. 표시부(1101)에는, 상기 실시형태에 제시되는 표시장치를 내장하는 것이 가능하고, 사용 형태에 따라서 표시 방향이 적절하게 변화한다. 표시부(1101)와 동일면 위에 표면 카메라용 렌즈(1106)를 구비하고 있기 때문에, 텔레비전 전화가 가능하다. 또한, 표시부(1101)를 파인더로 하여 이면 카메라(1203) 및 라이트(1204)로 정지화상 및 동화상의 촬영이 가능하다. 스피커(1102) 및 마이크로폰(1103)은 음성 통화에 한정되지 않고, 텔레비전 전화, 녹음, 재생 등의 용도로 사용할 수 있다. 조작키(1104)는, 전화의 발착신, 전자 메일 등의 간단한 정보 입력, 화면의 스크롤, 커서 이동 등이 가능하다. 서류의 작성, 휴대 정보 단말로서의 사용 등, 취급하는 정보가 많은 경우는 키보드(1201)를 사용하면 편리하다. 또한, 겹친 하우징(1001)과 하우징(1002; 도 24a)은, 슬라이드하여 도 24c와 같이 전개하고, 휴대 정보 단말로서 사용한다. 이 경우, 키보드(1201), 포인팅 디바이스(1105)를 사용하여 원활한 조작이 가능하다. 외부 접속 단자(1107)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1202)에 기록 매체를 삽입하여 보다 대량의 데이터 보존 및 이동에 대응할 수 있다. 하우징(1002)의 이면(도 24b)에는, 이면 카메라(1203) 및 라이트(1204)를 구비하고, 표시부(1101)를 파인더로 하여 정지화상 및 동화상의 촬영이 가능하다.
또한, 상기 기능 구성에 더하여, 적외선 통신기능, USB 포트, 텔레비전 수신기능 등을 구비한 것이어도 좋다.
(실시형태 6)
본 실시형태에서는, 무알칼리 유리 기판(상품명 AN100)을 사용하여 복수의 실리콘 기판을 고정한 후, 복수의 단결정 실리콘 층을 형성하는 예를 도 25a에 도시한다.
우선, 무알칼리 유리 기판(800) 위에 버퍼층의 1층인 배리어 층(801)을 PECVD법에 의해 형성한다. 또한, 무알칼리 유리 기판(상품명 AN100)은 비중 2.51g/㎤, 푸아송비(Poisson's ratio) 0.22, 영률 77GPa, 2축 탄성계수 98.7 GPa, 열팽창율 38×10-7/℃ 의 물성치를 가지는 무알칼리 유리 기판이다.
배리어 층(801)은, 반도체 기판을 제작시, 및 이 반도체 기판을 사용한 반도체 장치의 제작시에, 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물(대표적으로는, 나트륨)이, 지지 기판측으로부터 단결정 반도체 층에 침입하는 것을 방지하는 막이다. 배리어 층을 형성함으로써, 반도체 장치가 불순물로 오염되는 것을 방지할 수 있기 때문에, 그 신뢰성을 향상시킬 수 있다. 배리어 층(801)은, 두께 5nm 이상 200nm 이하의 질화실리콘막, 질산화실리콘막, 질화알루미늄 막, 또는 질산화알루미늄 막을 사용한다.
이어서, 배리어 층(801) 위에 PECVD법에 의해, 두께 50nm 산화실리콘막으로 이루어지는 접합층(802)을 형성한다. 접합층(802)은 버퍼층의 1층을 구성하는 층이다. 산화실리콘막의 프로세스 가스로는, TEOS, 및 O2를 사용한다.
또한, 원형의 단결정 실리콘 웨이퍼를 준비하고, 이온 도핑 장치를 사용하여, 수소 이온을 단결정 실리콘 웨이퍼에 도프하고, 손상 영역을 형성한 소스 가스로는 100% 수소 가스를 사용하고, 이온화된 수소를 질량 분리하지 않고, 전계에서 가속하여 단결정 실리콘 웨이퍼 기판에 첨가하여, 손상 영역을 형성한다. 또한, 단결정 실리콘 웨이퍼로부터 분리되는 단결정 실리콘 층의 두께가 120nm이 되도록, 손상 영역이 형성되는 깊이를 조절한다.
이어서, 단결정 실리콘 웨이퍼 표면을 순수 중에서 초음파 세정한 후, 오존을 포함하는 순수로 세정한다. 오존을 포함하는 순수로 세정하면, 단결정 실리콘 웨이퍼 표면에 얇은 산화물막이 형성된다.
그리고, 무알칼리 유리 기판(800) 위의 접합층(802)과 단결정 실리콘 웨이퍼를 밀접시키고, 접합시킨 후, 손상 영역에서 단결정 실리콘 웨이퍼를 분리하여, 단결정 실리콘 층(803)이 접착된 무알칼리 유리 기판(800)이 형성된다.
같은 순서로, 2장째의 원형의 단결정 실리콘 웨이퍼를 준비하고, 무알칼리 유리 기판(800) 위의 접합층(802)과 2장째의 단결정 실리콘 웨이퍼를 밀접시키고, 접합시킨 후, 손상 영역에서 단결정 실리콘 웨이퍼를 분리하고, 단결정 실리콘 층(803)이 접착된 무알칼리 유리 기판(800)이 형성된다.
이어서, 도 2에 도시하는 장치를 사용하여, 가열된 질소 가스를 분사하고, 또, 지지 기판에 버퍼층을 통하여 고정된 단결정 실리콘 층(803)의 일부에 레이저 광을 조사하고, 단결정 실리콘 층(803)을 용융함으로써, 재단결정화시킨다. 여기서는, 가열된 질소 가스를 분사하여 단결정 실리콘 층을 무알칼리 유리 기판(상품명 AN100)의 변형점 이하의 온도인 600℃ 정도까지 가열한다. 가열된 질소 가스를 분사하고, 400℃ 이상, 바람직하게는 450℃ 이상으로 가열함으로써, 지지 기판을 쉬링크시킬 수 있다. 따라서, 후에 단결정 반도체 층이 고정된 유리 기판을 사용하여 트랜지스터를 제작하는 경우, 미리 단결정 반도체 기판의 제작 공정에서 쉬링크시킴으로써, 트랜지스터의 제작 공정에서의 쉬링크량을 억제할 수 있기 때문에, 노광 공정에서의 마스크 어긋남을 억제할 수 있다.
이 단계를 끝낸 단면도가 도 25a에 상당한다. 이후의 공정은, 상술한 실시형태의 반도체 장치의 제작 공정에 따라서 반도체 장치를 제작하면 좋다.
본 실시형태에서는, 단결정 반도체 층과 지지 기판의 사이에 접합층(114), 및 절연막(112a, 112b)의 3층이 형성되는 실시형태 5와 비교하여, 단결정 반도체 층과 지지 기판의 사이에 형성되는 층이 배리어층(801) 및 접합층(802)의 2층이기 때문에, 공정수(工程數)를 저감시킬 수도 있다. 또한, 2층으로 해도, 재단결정화시키기 때문에, 단결정 실리콘 층(803)의 표면에 충분한 평탄성을 가질 수 있다.
또한, 본 실시형태에서는, 2장의 원형의 단결정 실리콘 웨이퍼를 사용하는 예를 도시하였지만, 물론 1장의 유리 기판에 대하여, 겹치지 않도록 2장 이상의 단결정 실리콘 웨이퍼를 사용할 수 있는 것은 말할 필요도 없다.
또한, 본 실시형태는, 실시형태 1 내지 실시형태 4의 어느 하나와 자유롭게 조합할 수 있다.
(실시형태 7)
본 실시형태에서는, 무알칼리 유리 기판(상품명 EAGLE2000(등록 상표))을 사용하여 복수의 실리콘 기판을 고정한 후, 각각의 단결정 반도체 층의 사이를 좁게 하는 예를 도 25b를 사용하여 도시한다.
우선, 무알칼리 유리 기판(810) 위에 배리어 층(811)을 PECVD법에 의해 형성한다. 또한, 무알칼리 유리 기판(상품명 EAGLE2000(등록 상표))은 비중 2.37g/㎤, 푸아송비 0.23, 영률 70.9GPa, 2축 탄성계수 92.07GPa, 열팽창율 31.8×10-7/℃의 물성치를 가지는 무알칼리 유리 기판이다.
배리어 층(811)은, 반도체 기판을 제작시, 및 이 반도체 기판을 사용한 반도체 장치의 제작시에, 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물(대표적으로는, 나트륨)이, 지지 기판측으로부터 단결정 반도체 층에 침입하는 것을 방지하는 막이다. 배리어 층을 형성함으로써, 반도체 장치가 불순물로 오염되는 것을 방지할 수 있기 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다. 배리어 층(811)은, 두께 5nm 이상 200nm 이하의 질화실리콘막, 질산화실리콘막, 질화알루미늄 막, 또는 질산화알루미늄 막을 사용한다.
이어서, 배리어 층(811) 위에 PECVD법에 의해, 두께 50nm의 산화실리콘막으로 이루어지는 접합층(812)을 형성한다. 접합층(812)은 버퍼층의 1층을 구성하는 층이다. 산화실리콘막의 프로세스 가스로는, TEOS, 및 O2를 사용한다.
또한, 직사각형의 단결정 실리콘 웨이퍼를 준비하고, 이온 도핑 장치를 사용 하고, 수소 이온을 단결정 실리콘 웨이퍼에 도프하고, 손상 영역을 형성한 소스 가스로는 100% 수소 가스를 사용하고, 이온화된 수소를 질량 분리하지 않고, 전계에서 가속하여 단결정 실리콘 웨이퍼 기판에 첨가하고, 손상 영역을 형성한다. 또한, 단결정 실리콘 웨이퍼로부터 분리되는 단결정 실리콘 층의 두께가 120nm이 되도록, 손상 영역이 형성되는 깊이를 조절한다.
이어서, 직사각형의 단결정 실리콘 웨이퍼 표면을 순수 중에서 초음파 세정한 후, 오존을 포함하는 순수로 세정한다. 오존을 포함하는 순수로 세정하면, 단결정 실리콘 웨이퍼 표면에 얇은 산화물막이 형성된다.
그리고, 무알칼리 유리 기판(810) 위의 접합층(812)과 단결정 실리콘 웨이퍼를 밀접시켜, 접합시킨 후, 손상 영역에서 단결정 실리콘 웨이퍼를 분리하고, 단결정 실리콘 층(813)이 접착된 무알칼리 유리 기판(810)이 형성된다.
같은 순서로, 2장째의 직사각형의 단결정 실리콘 웨이퍼를 준비하고, 무알칼리 유리 기판(810) 위의 접합층(812)과 2장째의 단결정 실리콘 웨이퍼를 밀접시켜, 접합시킨다. 접합시킬 때는 서로 이웃하는 단결정 반도체 층의 빈틈이 좁아지도록 한다. 그리고, 손상 영역에서 단결정 실리콘 웨이퍼를 분리하고, 단결정 실리콘 층(813)이 접착된 무알칼리 유리 기판(810)이 형성된다.
그리고, 3장째의 직사각형의 단결정 실리콘 웨이퍼를 준비하여, 같은 작업을 한다.
직사각형의 단결정 실리콘 웨이퍼를 사용함으로써, 빈틈을 좁게 하여 장방형상의 유리 기판에 대하여 고정할 수 있다. 단결정 실리콘 층의 빈틈을 좁게 하여 고정하고, 도 2에 도시하는 장치를 사용하여, 가열된 질소 가스를 분사하고, 또, 지지 기판에 버퍼층을 통하여 고정된 단결정 실리콘 층(813)의 일부에 레이저 광을 조사하고, 단결정 실리콘 층(813)을 용융함으로써, 재단결정화시킨다.
여기서는, 선형의 레이저를 조사할 때, 가열된 질소 가스를 분사하여 단결정 실리콘 층을 무알칼리 유리 기판(상품명 EAGLE2000(등록 상표))의 변형점 이하의 온도인 500℃ 정도까지 가열한다. 가열된 질소 가스를 분사하고, 400℃ 이상, 바람직하게는 450℃ 이상으로 가열함으로써, 지지 기판을 쉬링크시킬 수 있다. 따라서, 후에 단결정 반도체 층이 고정된 유리 기판을 사용하여 트랜지스터를 제작하는 경우, 미리 단결정 반도체 기판의 제작 공정에서 쉬링크시킴으로써, 트랜지스터의 제작 공정에서의 쉬링크량을 억제할 수 있기 때문에, 노광 공정에서의 마스크 어긋남을 억제할 수 있다.
이 단계를 끝낸 단면도가 도 25b에 상당한다. 이후의 공정은, 상술한 실시형태의 반도체 장치의 제작 공정에 따라서 반도체 장치를 제작하면 좋다.
본 실시형태와 같이 빈틈을 좁게 함으로써, 선형의 레이저를 조사하는 경우, 긴변 방향의 길이에도 의하지만, 직사각형의 실리콘 웨이퍼의 1변보다도 대폭 길어지면, 3개의 단결정 실리콘 층(813)에 대하여 2회의 레이저광의 주사로 처리를 끝낼 수 있다. 기판을 이동시키는 방향은, 선형의 레이저의 긴변 방향과 직교하는 방향으로 한다.
또한, 본 실시형태에서는, 3장의 단결정 실리콘 웨이퍼를 사용하는 예를 제시하였지만, 물론 1장의 유리 기판에 대하여, 겹치지 않도록 4장 이상의 단결정 실 리콘 웨이퍼를 사용할 수 있는 것은 말할 필요도 없다.
(실시형태 8)
도 26a 내지 도 26e를 사용하여, 본 실시형태에서는, 반도체 기판(10)을 사용한 반도체 장치의 제작 방법의 일례로서 트랜지스터를 제작하는 방법을 설명한다. 복수의 박막 트랜지스터를 조합함으로써, 각종 반도체 장치가 형성된다. 또한, 본 실시형태에서는, n채널형의 트랜지스터와 p채널형의 트랜지스터를 동일 기판 위에 제작하는 방법을 설명한다.
도 26a에 도시하는 바와 같이, 지지 기판(100) 위에, 버퍼층(101), 단결정 반도체 층(116)이 형성된 반도체 기판을 준비한다. 버퍼층(101)은 3층 구조이고, 배리어 층이 되는 절연막(112b)을 포함한다. 또한, 도 10에 도시하는 구성의 반도체 기판(10)을 적용하는 예를 도시하지만, 본 명세서에서 나타내는 그 밖의 구성의 반도체 기판도 적용할 수 있다.
단결정 반도체 층(116)에는 n채널형 전계 효과 트랜지스터 및 p채널형 전계 효과 트랜지스터의 형성 영역에 맞추어, 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소, 또는 인, 비소 등의 n형 불순물 원소를 첨가된 불순물 영역(채널 도프 영역)을 가진다.
보호층(1804)을 마스크로 하여 에칭을 하고, 노출되는 단결정 반도체 층(116) 및 그 하방의 버퍼층(101)의 일부를 제거한다. 이어서, 유기실란을 사용하여 산화실리콘막을 PECVD법으로 퇴적한다. 이 산화실리콘막은, 단결정 반도체 층(116)이 매립되도록 두껍게 퇴적한다. 이어서, 단결정 반도체 층(116) 위에 겹 치는 산화실리콘막을 연마에 의해 제거한 후, 보호층(1804)을 제거하고, 소자 분리 절연층(1803)을 잔존시킨다. 소자 분리 절연층(1803)에 의해 단결정 반도체 층(116)은, 소자 영역(1805) 및 소자 영역(1806)으로 분리된다(도 26b 참조).
이어서, 제 1 절연막을 형성하고, 제 1 절연막 위에 게이트 전극층(1808a, 1808b)을 형성하고, 게이트 전극층(1808a, 1808b)을 마스크로 하여 제 1 절연막을 에칭하여 게이트 절연층(1807a, 1807b)을 형성한다.
게이트 절연층(1807a, 1807b)은 산화실리콘막, 또는 산화실리콘막과 질화실리콘막의 적층 구조로 형성하면 좋다. 게이트 절연층으로서 산질화실리콘막, 질산화실리콘막 등도 사용할 수 있다. 게이트 절연층(1807a, 1807b)은, 플라즈마 CVD법이나 감압 CVD법에 의해 절연막을 퇴적함으로써 형성하여도 좋고, 플라즈마 처리에 의한 고상 산화 또는 고상 질화로 형성하면 좋다. 반도체 층을, 플라즈마 처리에 의해 산화 또는 질화함으로써 형성하는 게이트 절연층은, 치밀하며 절연 내압이 높고 신뢰성이 뛰어나기 때문이다. 예를 들어, 아산화질소(N2O)를 Ar로 1배 내지 3배(유량비)로 희석하고, 10Pa 내지 30Pa의 압력에 있어서 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 단결정 반도체 층(116; 소자 영역(1805, 1806))의 표면을 산화 또는 질화시킨다. 이 처리에 의해 1nm 내지 10nm(바람직하게는 2nm 내지 6nm)의 절연막을 형성한다. 또한, 아산화질소(N2O)와 실란(SiH4)을 도입하고, 10Pa 내지 30Pa의 압력에 있어서 3kW 내지 5kW의 마이크로파(2.45GHz) 전력을 인가하여 PECVD법에 의해 산질화실리콘막을 형성하여 게이트 절연층을 형성한다. 고상 반응과 기상 성장법에 의한 반응을 조합함으로써 계면 준위 밀도가 낮고 절연 내압이 뛰어난 게이트 절연층을 형성할 수 있다.
또한, 게이트 절연층(1807a, 1807b)으로서, 이산화지르코늄, 산화하프늄, 이산화티타늄, 오산화탄탈 등의 고유전율 재료를 사용하여도 좋다. 게이트 절연층(1807a, 1807b)에 고유전율 재료를 사용함으로써, 게이트 리크 전류를 저감할 수 있다.
게이트 전극층(1808a, 1808b)은, 스퍼터링법, 증착법, CVD법 등의 수법에 의해 형성할 수 있다. 게이트 전극층(1808a, 1808b)은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오디뮴(Nd)으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성하면 좋다. 또한, 게이트 전극층(1808a, 1808b)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체 막이나, AgPdCu 합금을 사용하여도 좋다.
이어서, 게이트 전극층(1808a, 1808b)을 덮는 제 2 절연층(1810)을 형성하고, 또한 사이드 월 구조의 측벽 절연층(1816a, 1816b, 1817a, 1817b)을 형성한다. p채널형 전계 효과 트랜지스터(pFET)가 되는 영역의 측벽절연층(1816a, 1816b)은, n채널형 전계 효과 트랜지스터(nFET)가 되는 영역의 측벽절연층(1817a, 1817b)보다도 폭을 넓힌다. 이어서, n채널형 전계 효과 트랜지스터가 되는 영역에 비소(As) 등을 첨가하여 얕은 접합 깊이의 제 1 불순물 영역(1820a, 1820b)을 형성하고, p채널형 전계 효과 트랜지스터가 되는 영역에 붕소(B) 등을 첨가하여 얕은 접합 깊이 의 제 2 불순물 영역(1815a, 1815b)을 형성한다(도 26c 참조).
이어서, 제 2 절연막(1810)을 부분적으로 에칭하여 게이트 전극층(1808a, 1808b)의 상면과, 제 1 불순물 영역(1820a, 1820b) 및 제 2 불순물 영역(1815a, 1815b)을 노출시킨다. 이어서, n채널형 전계 효과 트랜지스터가 되는 영역에 As 등을 도핑하여 깊은 접합 깊이의 제 3 불순물 영역(1819a, 1819b)을 형성하고, p채널형 전계 효과 트랜지스터가 되는 영역에 B 등을 도핑하여 깊은 접합깊이의 제 4 불순물 영역(1824a, 1824b)을 형성한다. 이어서, 활성화를 위한 열처리를 한다. 이어서, 실리사이드를 형성하기 위한 금속막으로서 코발트막을 형성한다. 이어서 RTA 등의 열처리(500℃, 1분)를 하여, 코발트막에 접하는 부분의 실리콘을 실리사이드화시켜, 실리사이드(1822a, 1822b, 1823a, 1823b)를 형성한다. 그 후, 코발트막을 선택적으로 제거한다. 이어서, 실리사이드화의 열처리보다도 높은 온도에서 열처리를 행하고, 실리사이드(1822a, 1822b, 1823a, 1823b)의 저저항화를 도모한다(도 26d 참조). 소자 영역(1806)에는 채널 형성 영역(1826)이, 소자 영역(1805)에는 채널 형성 영역(1821)이 형성된다.
이어서, 층간 절연층(1827)을 형성하고, 레지스트로 이루어지는 마스크를 사용하여 층간 절연층(1827)에 깊은 접합 깊이의 제 3 불순물 영역(1819a, 1819b)이나 깊은 접합 깊이의 제 4 불순물 영역(1824a, 1824b)에 각각 도달하는 콘택트 홀(개구)을 형성한다. 에칭은 사용하는 재료의 선택비율에 따라서, 1회 행하거나 복수횟수 행하여도 좋다.
에칭 방법 및 조건은, 콘택트 홀을 형성하는 층간 절연층(1827)의 재료에 따 라서 적절하게 설정하면 좋다. 웨트 에칭, 드라이 에칭, 또는 그 양쪽을 적절하게 사용할 수 있다. 본 실시형태에서는 드라이 에칭을 사용한다. 에칭용 가스로서는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6 또는 NF3 등을 대표로 하는 불소계 가스 또는 O2를 적절하게 사용할 수 있다. 또한 사용하는 에칭용 가스에 희가스를 첨가하여도 좋다. 첨가하는 희가스로서는, He, Ne, Ar, Kr, Xe로부터 선택된 1종 또는 복수종의 원소를 사용할 수 있다. 웨트 에칭의 에천트는, 불소수소암모늄 및 플루오르화암모늄을 포함하는 혼합 용액과 같은 불산계의 용액을 사용하면 좋다.
콘택트 홀을 덮도록 도전막을 형성하고, 도전막을 에칭하여 각 소스 영역 또는 드레인 영역의 일부와 각각 전기적으로 접속하는 소스 전극층 또는 드레인 전극층으로서도 기능하는 배선층을 형성한다. 배선층은, PVD법, CVD법, 증착법 등에 의해 도전막을 형성한 후, 원하는 형상으로 에칭하여 형성할 수 있다. 또한, 액적 토출법, 인쇄법, 전해도금법 등에 의해, 소정의 장소에 선택적으로 도전막을 형성할 수 있다. 또한, 리플로우법, 다마신법(damascene method)을 사용하여도 좋다. 배선층의 재료는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr, Ba 등의 금속, 및 Si, Ge, 또는 그 합금, 또는 그 질화물을 사용하여 형성한다. 또한, 이들의 적층 구조로 하여도 좋다.
본 실시형태에서는, 층간 절연층(1827)에 형성된 콘택트 홀을 매립하도록 매립 배선층으로서 배선층(1840a, 1840b, 1840c, 1840d)을 형성한다. 매립형의 배선 층(1840a, 1840b, 1840c, 1840d)은, 콘택트 홀을 매립하는 충분한 막 두께의 도전막을 형성하고, 콘택트 홀부에만 도전막을 남기고, 불필요한 도전막 부분을 제거하여 형성한다.
매립형의 배선층(1840a, 1840b, 1840c, 1840d) 및 층간 절연층(1827) 위에 절연층(1828) 및 리드(lead) 배선층으로서 배선층(1841a, 1841b, 1841c)을 형성한다.
이상의 공정에서 지지 기판(100)에 접합된 단결정 반도체 층(116)의 소자 영역(1805)을 사용하여 n채널형 전계 효과 트랜지스터(1832)를, 소자 영역(1806)을 사용하여 p채널형 전계 효과 트랜지스터(1831)를 제작할 수 있다(도 26e 참조). 또한, 본 실시형태에 있어서, n채널형 전계 효과 트랜지스터(1832) 및 p채널형 전계 효과 트랜지스터(1831)는 배선층(1841b)에 의해서 전기적으로 접속된다.
이와 같이 n채널형 전계 효과 트랜지스터(1832)와 p채널형 전계 효과 트랜지스터(1831)를 상보적으로 조합함으로써 CMOS 구조를 구성한다.
이 CMOS 구조 위에, 또 배선이나 소자 등을 적층함으로써 마이크로 프로세서 등의 반도체 장치를 제작할 수 있다. 또한, 마이크로 프로세서는, 연산 회로(Arithmetic logic unit, ALU라고도 한다), 연산회로 제어부(ALU Controller), 명령 해석부(Instruction Decoder), 인터럽트 제어부(Interrupt Controller), 타이밍 제어부(Timing Controller), 레지스터(Register), 레지스터 제어부(Register Controller), 버스 인터페이스(Bus I/F), 판독 전용 메모리, 및 메모리 인터페이스(ROM I/F)를 가지고 있다.
마이크로 프로세서는, CMOS 구조를 포함하는 집적 회로가 형성되어 있기 때문에, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다.
트랜지스터의 구조는 본 실시형태에 한정되지 않고, 그 구조는 채널 형성 영역이 1개 형성되는 싱글 게이트 구조라도 좋고, 2개 형성되는 더블 게이트 구조 또는 3개 형성되는 트리플 게이트 구조라도 좋다.
또한, 본 실시형태는, 실시형태 1 내지 실시형태 7의 어느 하나와 자유롭게 조합할 수 있다.
(실시형태 9)
본 실시형태에서는, 본 발명에 따른 반도체 기판을 사용한 반도체 장치의 일례, 및 그 제작 방법의 일례에 대해서 설명한다. 본 실시형태에서는, 본 발명에 따른 반도체 기판을 사용한 반도체 장치의 일례로서, 트랜지스터에 대해서 설명한다. 복수의 트랜지스터를 조합함으로써, 각종 반도체 장치가 형성된다. 이하, 도 27a 내지 도 29b의 단면도를 사용하여, 트랜지스터의 제작 방법을 설명한다. 또한, 본 실시형태에서는, n채널형의 트랜지스터와 p채널형의 트랜지스터를 동시에 제작하는 방법을 설명한다.
우선, 도 27a에 도시하는 바와 같이, 반도체 기판을 준비한다. 본 실시형태에서는, 도 10의 반도체 기판(10)을 사용한다. 즉, 절연 표면을 가지는 지지 기판(100) 위에, 버퍼층(101)을 통하여 단결정 반도체 층(116)이 고정된 반도체 기판을 사용한다. 또한, 트랜지스터를 제작하는 반도체 기판은, 도 27a의 구성에 한정되지 않고, 본 발명에 따른 반도체 기판을 사용할 수 있다.
또한, 단결정 반도체 층(116)에는, n채널형 전계 효과 트랜지스터 및 p채널형 전계 효과 트랜지스터의 형성 영역에 맞추어, 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소, 또는, 인, 비소 등의 n형 불순물 원소를 첨가하는 것이 바람직하다. 즉, n채널형 전계 효과 트랜지스터의 형성 영역에 대응하여 p형 불순물 원소를 첨가하여, p채널형 전계 효과 트랜지스터의 형성 영역에 대응하여 n형 불순물 원소를 첨가하고, 소위 웰 영역을 형성한다. 불순물 이온의 도즈량은 1×1012ions/㎠ 내지 1×1014ions/㎠ 정도로 하면 좋다. 또한, 전계 효과 트랜지스터의 임계값 전압을 제어하는 경우에는, 이들의 웰 영역에 p형 또는 n형 불순물 원소를 첨가하면 좋다.
이어서, 도 27b에 도시한 바와 같이, 단결정 반도체 층(116)을 에칭하고, 반도체 소자의 배치에 맞추어서 섬형상으로 분리한 단결정 반도체 층(651), 단결정 반도체 층(652)을 형성한다. 본 실시형태에서는, 단결정 반도체 층(651)으로부터 n채널형의 트랜지스터를 제작하고, 단결정 반도체 층(652)으로부터 p채널형의 트랜지스터를 제작한다.
이어서, 도 27c에 도시하는 바와 같이, 단결정 반도체 층(651), 단결정 반도체 층(652) 위에, 게이트 절연층(653), 게이트 전극을 형성하는 도전층(654), 및 도전층(655)을 순차로 형성한다.
게이트 절연층(653)은, CVD법, 스퍼터링법, 또는 ALE 법 등에 의해, 산화실리콘층, 산질화실리콘층, 질화실리콘층, 또는 질산화실리콘층 등의 절연층을 사용하여, 단층 구조 또는 적층 구조로 형성한다.
또한, 게이트 절연층(653)은, 단결정 반도체 층(651), 단결정 반도체 층(652)에 대하여 플라즈마 처리를 행함으로써, 표면을 산화 또는 질화함으로써 형성하여도 좋다. 이 경우의 플라즈마 처리는 마이크로파(대표적인 주파수는 2.45 GHz)를 사용하여 여기한 플라즈마에 의한 플라즈마 처리도 포함하는 것으로 한다. 예를 들어 마이크로파로 여기되고, 전자밀도가 1×1011/㎤ 이상 1×1013/㎤ 이하, 또한 전자온도가 0.5eV 이상 1.5eV 이하의 플라즈마를 사용한 처리도 포함하는 것으로 한다. 이러한 플라즈마 처리를 적용하여 반도체 층 표면의 산화 처리 또는 질화 처리를 행함으로써, 얇고 치밀한 막을 형성하는 것이 가능하다. 또한, 반도체 층 표면을 직접 산화하기 때문에, 계면 특성이 양호한 막을 얻을 수 있다. 또한, 게이트 절연층(653)은, CVD법, 스퍼터링법, 또는 ALE 법에 의해 형성한 막에 대하여 마이크로파를 사용한 플라즈마 처리를 행함으로써 형성하여도 좋다.
또, 게이트 절연층(653)은 반도체 층과의 계면을 형성하기 위해서, 산화실리콘층, 산질화실리콘층이 계면이 되도록 형성하는 것이 바람직하다. 이것은, 질화실리콘층 또는 질산화실리콘층과 같이 산소보다도 질소의 함유량이 많은 막을 형성하면, 트랩 준위가 형성되어 계면 특성이 문제가 될 우려가 있기 때문이다.
게이트 전극을 형성하는 도전층은, 탄탈, 질화탄탈, 텅스텐, 티타늄, 몰리브덴, 알루미늄, 구리, 크롬, 또는 니오븀 등으로부터 선택된 원소, 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체 재료를 사용하여, CVD법이나 스퍼터링법에 의해, 단층막 또는 적층막으로 형성한다. 적층막으로 하는 경우는, 다른 도전 재료 를 사용하여 형성할 수 있고, 동일한 도전 재료를 사용하여 형성할 수도 있다. 본 형태에서는, 게이트 전극을 형성하는 도전층을, 도전층(654) 및 도전층(655)의 2층 구조로 형성하는 예를 도시한다.
게이트 전극을 형성하는 도전층을, 도전층(654) 및 도전층(655)의 2층의 적층 구조로 하는 경우는, 예를 들어, 질화탄탈층과 텅스텐층, 질화텅스텐층과 텅스텐층, 질화몰리브덴층과 몰리브덴층의 적층막을 형성할 수 있다. 또한, 질화탄탈층과 텅스텐층의 적층막으로 하면, 양자의 에칭의 선택비율이 얻어지기 쉬워 바람직하다. 또한, 예시한 2층의 적층막에 있어서, 먼저 기재한 막이 게이트 절연층(653) 위에 형성되는 막으로 하는 것이 바람직하다. 여기서는, 도전층(654)은, 20nm 내지 100nm의 두께로 형성한다. 도전층(655)은, 100nm 내지 400nm의 두께로 형성한다. 또한, 게이트 전극은 3층 이상의 적층 구조로 할 수도 있고, 그 경우는, 몰리브덴층과 알루미늄층과 몰리브덴층의 적층 구조를 채용하면 좋다.
이어서, 도전층(655) 위에 레지스트 마스크(656), 레지스트 마스크(657)를 선택적으로 형성한다. 그리고, 레지스트 마스크(656), 레지스트 마스크(657)를 사용하여 제 1 에칭 처리 및 제 2 에칭 처리를 행한다.
우선, 레지스트 마스크(656), 레지스트 마스크(657)를 사용한 제 1 에칭 처리에 의해 도전층(654) 및 도전층(655)을 선택적으로 에칭하고, 단결정 반도체 층(651) 위에, 도전층(658) 및 도전층(659)을 형성하고, 단결정 반도체 층(652) 위에 도전층(660) 및 도전층(661)을 형성한다(도 27d 참조).
이어서, 레지스트 마스크(656), 레지스트 마스크(657)를 사용한 제 2 에칭 처리에 의해 도전층(659) 및 도전층(661)의 단부를 에칭하고, 도전층(662) 및 도전층(663)을 형성한다(도 27e 참조). 또한, 도전층(662) 및 도전층(663)은 도전층(658) 및 도전층(660)보다도 폭(캐리어가 채널 형성 영역을 흐르는 방향(소스 영역과 드레인 영역을 연결하는 방향)에 평행한 방향의 길이)이 작아지도록 형성한다. 이렇게 하여, 도전층(658) 및 도전층(662)으로 이루어지는 2층 구조의 게이트 전극(665), 및 도전층(660) 및 도전층(663)으로 이루어지는 2층 구조의 게이트 전극(666)을 형성한다.
제 1 에칭 처리 및 제 2 에칭 처리에 적용하는 에칭법은 적절하게 선택하면 좋지만, 에칭 속도를 향상하기 위해서는 ECR(Electron Cyclotron Resonance) 방식이나 ICP(Inductively Coupled Plasma: 유도 결합 플라즈마) 방식 등의 고밀도 플라즈마원을 사용한 드라이 에칭 장치를 사용한다. 제 1 에칭 처리 및 제 2 에칭 처리의 에칭 조건을 적절하게 조절함으로써, 도전층(658, 660), 및 도전층(662, 663)의 측면을 원하는 테이퍼 형상으로 할 수 있다. 원하는 게이트 전극(665, 666)을 형성한 후, 레지스트 마스크(656, 657)는 제거하면 좋다.
이어서, 게이트 전극(665), 게이트 전극(666)을 마스크로 하여, 단결정 반도체 층(651) 및 단결정 반도체 층(652)에 불순물 원소(668)를 첨가한다. 단결정 반도체 층(651)에는, 도전층(658) 및 도전층(662)을 마스크로 하여 자기정합적으로 한 쌍의 불순물 영역(669)이 형성된다. 또한, 단결정 반도체 층(652)에는, 도전층(660) 및 도전층(663)을 마스크로 하여 자기정합적으로 한 쌍의 영역(670)이 형성된다(도 28a 참조).
불순물 원소(668)로서는, 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소, 또는 인, 비소 등의 n형 불순물 원소를 첨가한다. 여기서는, n채널형 트랜지스터의 고저항 영역을 형성하기 위해서, 불순물 원소(668)로서 n형 불순물 원소인 인을 첨가한다. 또한, 불순물 영역(669)에, 1×1017atoms/㎤ 내지 5×1018atoms/㎤ 정도의 농도로 인이 포함되도록, 인을 첨가하는 것으로 한다.
이어서, n채널형 트랜지스터의 소스 영역, 및 드레인 영역이 되는 불순물 영역을 형성하기 위해서, 단결정 반도체 층(651)을 부분적으로 덮도록 레지스트 마스크(671)를 형성하고, 단결정 반도체 층(652)을 덮도록 레지스트 마스크(672)를 선택적으로 형성한다. 그리고, 레지스트 마스크(671)를 마스크로 하여, 단결정 반도체 층(651)에 불순물 원소(673)를 첨가하고, 단결정 반도체 층(651)에 한 쌍의 불순물 영역(675)을 형성한다(도 28b 참조).
불순물 원소(673)로서는, n형 불순물 원소인 인을 단결정 반도체 층(651)에 첨가하고, 첨가되는 농도를 5×1019atoms/㎤ 내지 5×1020atoms/㎤가 되도록 하는 것으로 한다. 불순물 영역(675)은 소스 영역 또는 드레인 영역으로서 기능한다. 불순물 영역(675)은 도전층(658) 및 도전층(662)과 겹치지 않는 영역에 형성된다.
또한, 단결정 반도체 층(651)에 있어서, 불순물 영역(676)은, 불순물 원소(673)가 첨가되지 않는, 불순물 영역(669)이다. 불순물 영역(676)은, 불순물 영역(675)보다도 불순물 농도가 낮고, 고저항 영역 또는 LDD 영역으로서 기능한다. 단결정 반도체 층(651)에 있어서, 도전층(658) 및 도전층(662)과 겹치는 영역에 채 널 형성 영역(677)이 형성된다.
또한, LDD 영역이란, 채널 형성 영역과, 고농도로 불순물 원소를 첨가하여 형성하는 소스 영역 또는 드레인 영역과의 사이에 형성하는 저농도로 불순물 원소를 첨가한 영역을 말한다. LDD 영역을 형성하면, 드레인 영역 근방의 전계를 완화하여 핫 캐리어 주입에 의한 열화를 방지한다는 효과가 있다. 또한, 핫 캐리어에 의한 온 전류값의 열화를 방지하기 위해서, 게이트 절연층을 통하여 LDD 영역을 게이트 전극과 겹쳐 배치시킨 구조(「및 GOLD(Gate-drain Overlapped LDD)구조」라고도 부른다)로 하여도 좋다.
이어서, 레지스트 마스크(671) 및 레지스트 마스크(672)를 제거한 후, p채널형 트랜지스터의 소스 영역 및 드레인 영역을 형성하기 위해서, 단결정 반도체 층(651)을 덮도록 레지스트 마스크(679)를 형성한다. 그리고, 레지스트 마스크(679), 도전층(660) 및 도전층(663)을 마스크로 하여 불순물 원소(680)를 첨가하고, 단결정 반도체 층(652)에 한 쌍의 불순물 영역(681)과, 한 쌍의 불순물 영역(682)을 형성한다(도 28c 참조).
불순물 원소(680)는, 붕소, 알루미늄, 갈륨 등의 p형 불순물 원소가 사용된다. 여기서는 p형 불순물 원소인 붕소를 1×1020atoms/㎤ 내지 5×1021atoms/㎤ 정도 포함되도록 첨가하는 것으로 한다.
단결정 반도체 층(652)에 있어서, 불순물 영역(681)은 도전층(660) 및 도전층(663)과 겹치지 않는 영역에 형성되고, 소스 영역 또는 드레인 영역으로서 기능 한다. 불순물 영역(681)에, 여기서는 p형 불순물 원소인 붕소를 1×1020atoms/㎤ 내지 5×1021atoms/㎤ 정도 포함되도록 한다.
불순물 영역(682)은, 도전층(660)과 겹치고, 도전층(663)과 겹치지 않은 영역에 형성되어 있고, 불순물 원소(680)가 도전층(660)을 관통하고, 불순물 영역(670)에 첨가된 영역이다. 불순물 영역(670)은 n형의 도전성을 나타내기 때문에, 불순물 영역(682)이 p형의 도전성을 가지도록, 불순물 원소(680)를 첨가한다. 불순물 영역(682)에 포함되는 불순물 원소(673)의 농도를 조절함으로써, 불순물 영역(682)을 소스 영역 또는 드레인 영역으로서 기능시킬 수 있다. 또는, LDD 영역으로서 기능시킬 수 있다.
단결정 반도체 층(652)에 있어서, 도전층(660) 및 도전층(663)과 겹치는 영역에 채널 형성 영역(683)이 형성된다.
이어서, 층간 절연층을 형성한다. 층간 절연층은, 단층 구조 또는 적층 구조로 형성할 수 있지만, 여기서는 절연층(684) 및 절연층(685)의 2층의 적층 구조로 형성한다(도 29a 참조).
층간 절연층으로서는, CVD법이나 스퍼터링법에 의해, 산화실리콘층, 산질화실리콘층, 질화실리콘층, 또는 질산화실리콘층 등을 형성할 수 있다. 또한, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴 또는 에폭시 등의 유기 재료, 실록산 수지 등의 실록산 재료, 또는 옥사졸 수지 등을 사용하여, 스핀 코팅법 등의 도포법에 의해 형성할 수 있다. 또한, 실록산 재료란, Si-O-Si 결합 을 포함하는 재료에 상당한다. 실록산은, 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서, 유기기(예를 들어 알킬기, 방향족 탄화수소)나 플루오로기를 사용하여도 좋다. 유기기는, 플루오로기를 가져도 좋다.
예를 들어, 절연층(684)으로서 질산화실리콘층을 막 두께 100nm로 형성하고, 절연층(685)으로서 산질화실리콘층을 막 두께 900nm로 형성한다. 또한, 절연층(684) 및 절연층(685)을, 플라즈마 CVD법을 적용하여 연속 성막한다. 또한, 층간 절연층은 3층 이상의 적층 구조로 할 수도 있다. 또한, 산화실리콘층, 산질화실리콘층 또는 질화실리콘층과, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조사이클로부텐, 아크릴, 에폭시 등의 유기 재료, 실록산 수지 등의 실록산 재료, 또는 옥사졸 수지를 사용하여 형성한 절연층과의 적층 구조로 할 수도 있다.
이어서, 층간 절연층(본 형태에서는 절연층(684) 및 절연층(685))에 콘택트 홀을 형성하고, 상기 콘택트 홀에 소스 전극 또는 드레인 전극으로서 기능하는 도전층(686)을 형성한다(도 29b 참조).
콘택트 홀은, 단결정 반도체 층(651)에 형성된 불순물 영역(675), 단결정 반도체 층(652)에 형성된 불순물 영역(681)에 도달하도록, 절연층(684) 및 절연층(685)에 선택적으로 형성한다.
도전층(686)은, 알루미늄, 텅스텐, 티타늄, 탄탈, 몰리브덴, 니켈, 네오디뮴으로부터 선택된 1종의 원소 또는 상기 원소를 복수 포함하는 합금으로 이루어지는 단층막 또는 적층막을 사용할 수 있다. 예를 들어, 상기 원소를 복수 포함하는 합금으로 이루어지는 도전층으로서, 티타늄을 함유한 알루미늄합금, 네오디뮴을 함유 한 알루미늄 합금 등을 형성할 수 있다. 또한, 적층막으로 하는 경우, 예를 들어, 알루미늄층 또는 상술한 바와 같은 알루미늄 합금층을, 티타늄층으로 협지하는 구성으로 할 수 있다.
도 29b에 도시한 바와 같이, 반도체 기판(10)을 사용하여, n채널형 트랜지스터 및 p채널형 트랜지스터를 제작할 수 있다.
또한, 본 실시형태는, 실시형태 1 내지 실시형태 7의 어느 하나와 자유롭게 조합할 수 있다.
도 1a는 제작 장치의 단면도이고, 도 1b는 지지 기판의 상면도.
도 2는 레이저 조사 장치의 구성의 일례를 도시하는 도면.
도 3은 기체 분출부의 구성의 일례를 도시하는 외관도.
도 4는 기체 분출부의 구성의 일례를 도시하는 단면도.
도 5는 세라믹스 서미스터의 구성의 일례를 도시하는 외관도.
도 6a 및 도 6b는 레이저 조사 장치의 광학계의 구성의 일례를 도시하는 도면.
도 7은 마이크로파 조사장치의 구성의 일례를 도시하는 도면.
도 8은 제작 장치의 사시도의 일례를 도시하는 도면.
도 9는 가열한 가스의 분사 방법의 일례를 도시하는 도면.
도 10은 반도체 기판의 구성의 일례를 도시하는 외관도.
도 11은 단결정 반도체 기판의 구성의 일례를 도시하는 외관도.
도 12는 반도체 기판의 제작 방법을 도시하는 단면도.
도 13a 내지 도 13e는 반도체 기판의 제작 방법을 도시하는 단면도.
도 14a 및 도 14b는 반도체 기판의 제작 방법을 도시하는 단면도.
도 15는 반도체 기판의 제작 방법을 도시하는 단면도.
도 16a 내지 도 16d는 반도체 장치의 제작 방법을 설명하는 단면도.
도 17a 내지 도 17c는 반도체 장치의 제작 방법을 설명하는 단면도.
도 18은 반도체 장치의 제작 방법을 설명하는 단면도.
도 19는 마이크로프로세서의 구성의 일례를 도시하는 블록도.
도 20은 반도체 장치의 구성의 일례를 도시하는 블록도.
도 21a는 액정 표시 장치의 화소의 평면도이고, 도 21b는 J-K 절단선에 의한 도 21a의 단면도.
도 22a는 일렉트로 루미네선스 표시 장치의 화소의 평면도이고, 도 22b는 J-K 절단선에 의한 도 22a의 단면도.
도 23a는 휴대 전화의 외관도이고, 도 23b는 디지털 플레이어의 외관도이고, 도 23c는 전자 서적의 외관도.
도 24a 내지 도 24c는 휴대 전화의 외관도.
도 25a 및 도 25b는 유리 기판 위에 접합한 단결정 반도체 층의 일례를 도시하는 단면도.
도 26a 내지 도 26e는 반도체 장치의 제작 공정을 도시하는 단면도.
도 27a 내지 도 26e는 반도체 장치의 제작 공정을 도시하는 단면도.
도 28a 내지 도 28c는 반도체 장치의 제작 공정을 도시하는 단면도.
도 29a 및 도 29b는 반도체 장치의 제작 공정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
300: 레이저 빔 301: 레이저 발진기
304: 컨트롤러 305: 광학계
306: 기체 분출부 307: 질소 가스
308: 기체 저장 장치 309: 기체 공급 장치
310: 기체 가열 장치 321: 튜브
322: 튜브 323: 튜브
1401: 스테이지 1405: 대면적 기판
1406: 단결정 반도체 층 1411: 조사 영역
1412: 유출 구멍 1415: 튜브
1417: 튜브 1418: 가스 발생 장치
1419: 튜브 1420: 기체 저장 장치
1425: 튜브 1426: 기체 가열 장치
1427: 튜브 1428: 가스 발생 장치
1429: 튜브 1430: 기체 저장 장치
1501: 발진기 1502: 도파관
1503: 유전체

Claims (20)

  1. 삭제
  2. 삭제
  3. 지지 기판의 제 1 면에 버퍼층을 통하여 고정된 단결정 반도체 층에 레이저 광을 조사하는 단계와;
    상기 단결정 반도체 층의 상기 레이저 광이 조사되는 영역에 가열된 질소 가스를 분사하는 단계와;
    상기 지지 기판의 상기 제 1 면과 반대 측의 제 2 면으로부터 상기 단결정 반도체 층에 마이크로파를 조사하는 단계를 동시에 행하고,
    상기 레이저 광의 조사, 상기 가열된 질소 가스의 분사, 및 상기 마이크로파의 조사에 의하여 상기 단결정 반도체 층의 상기 레이저 광이 조사되는 영역이 용융하고, 재결정화할 때까지의 시간을 200나노초 이상 1000나노초 이하로 하는, 반도체 기판의 제작 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 3 항에 있어서,
    상기 가열된 질소 가스의 분사에 의하여, 상기 단결정 반도체 층은 400℃ 이상 상기 지지 기판의 변형점 미만으로 가열되는, 반도체 기판의 제작 방법.
  8. 기판의 제 1 면 위의 반도체 층에 레이저 광을 조사하는 단계와;
    상기 반도체 층의 상기 레이저 광이 조사되는 영역에 가열된 질소 가스를 분사하는 단계와;
    상기 기판의 상기 제 1 면과 반대 측의 제 2 면으로부터 상기 반도체 층에 마이크로파를 조사하는 단계를 동시에 행하고,
    상기 레이저 광의 조사, 상기 가열된 질소 가스의 분사, 및 상기 마이크로파의 조사에 의하여 상기 반도체 층의 상기 레이저 광이 조사되는 영역이 용융하고, 재결정화할 때까지의 시간을 200나노초 이상 1000나노초 이하로 하는, 반도체 기판의 제작 방법.
  9. 삭제
  10. 제 3 항 또는 제 8 항에 있어서,
    상기 질소 가스에 포함되는 산소 농도가 30ppm 이하인, 반도체 기판의 제작 방법.
  11. 제 3 항 또는 제 8 항에 있어서,
    상기 질소 가스에 포함되는 수분 농도가 30ppm 이하인, 반도체 기판의 제작 방법.
  12. 제 8 항에 있어서,
    상기 가열된 질소 가스의 분사에 의하여, 상기 반도체 층은 400℃ 이상 상기 기판의 변형점 미만으로 가열되는, 반도체 기판의 제작 방법.
  13. 제 3 항 또는 제 8 항에 있어서,
    상기 가열된 질소 가스는 가스 분출부의 개구로부터 분출되고,
    상기 레이저 광은 상기 가스 분출부의 상기 개구를 통과하는, 반도체 기판의 제작 방법.
  14. 제 3 항에 있어서,
    가열된 튜브를 통과한 상기 가열된 질소 가스는 상기 단결정 반도체 층의 일부 상에 분사되는, 반도체 기판의 제작 방법.
  15. 제 8 항에 있어서,
    가열된 튜브를 통과한 상기 가열된 질소 가스는 상기 반도체 층의 일부 상에 분사되는, 반도체 기판의 제작 방법.
  16. 제 3 항 또는 제 8 항에 있어서,
    상기 가열된 질소 가스는 온도가 450℃ 이상 625℃ 이하인, 반도체 기판의 제작 방법.
  17. 제 3 항에 있어서,
    상기 지지 기판이 반송될 때 상기 마이크로파는 상기 단결정 반도체 층에 대하여 상대적으로 주사되는, 반도체 기판의 제작 방법.
  18. 제 8 항에 있어서,
    상기 기판이 반송될 때 상기 마이크로파는 상기 반도체 층에 대하여 상대적으로 주사되는, 반도체 기판의 제작 방법.
  19. 제 3 항에 있어서,
    상기 지지 기판은 스테이지에 내장된 유전체에 대하여 상대적으로 반송되고,
    상기 마이크로파는 상기 유전체를 통과하는, 반도체 기판의 제작 방법.
  20. 제 8 항에 있어서,
    상기 기판은 스테이지에 내장된 유전체에 대하여 상대적으로 반송되고,
    상기 마이크로파는 상기 유전체를 통과하는, 반도체 기판의 제작 방법.
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