KR20090079170A - 반도체 기판의 제조장치 - Google Patents

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KR20090079170A
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나오키 츠카모토
아키히사 시모무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 유리 기판 등의 내열성이 낮고, 또 휘기 쉬운 기판을 베이스 기판으로서 사용하여도, 단결정 반도체층을 정밀도 좋게 베이스 기판에 고정할 수 있게 하는 반도체 기판 제조 장치를 제공한다. 접합층으로서 기능하는 절연층이 표면에 형성되고, 또 표면으로부터 소정 깊이의 영역에 취화(脆化) 영역이 형성된 단결정 반도체 기판과, 베이스 기판과의 접합면을 세정하는 세정부와, 베이스 기판 및 단결정 반도체 기판을 접합하고 주파수가 300MHz 이상 300GHz 이하의 전자파를 조사하여 단결정 반도체 기판을 가열함으로써 취화 영역을 벽개면으로 하여 단결정 반도체 기판을 분리하는 전자파 조사부와, 베이스 기판에 고정된 단결정 반도체층을 열 처리하는 열 처리부를 갖는 반도체 기판의 제조 장치를 사용하여, 베이스 기판 위에 단결정 반도체 기판으로부터 분리된 단결정 반도체층이 고정된 반도체 기판을 제조한다.
Figure P1020090002880
LTSS, 단결정, 전자파, 벽개, 접합.

Description

반도체 기판의 제조장치{SEMICONDUCTOR SUBSTRATE MANUFACTURING APPARATUS}
본 발명은 절연 표면 위에 단결정 반도체층을 갖는 반도체 기판을 제조하는 제조 장치에 관한 것이다. 또한, 본 발명은 상기 제조 장치를 사용하여 절연 표면 위에 단결정 반도체층을 갖는 반도체 기판을 제조하는 방법에 관한 것이다.
근년에 들어, 벌크(bulk)형 실리콘 웨이퍼 대신에, 절연 표면 위에 얇은 단결정 반도체층이 존재하는 SOI(Silicon On Insulator) 기판을 사용한 집적 회로가 개발되고 있다. SOI 기판을 사용함으로써, 트랜지스터의 드레인과 기판 사이의 기생 용량이 저감되기 때문에, SOI 기판은 반도체 집적 회로의 성능을 향상시키는 것으로서 주목을 받고 있다.
SOI 기판을 제조하는 방법의 하나로서 수소 이온 주입 박리법이 알려져 있다. 수소 이온 주입 박리법에 의한 SOI 기판의 제조 방법의 개요를 이하에 설명한다. 우선, 박리용 기판인 실리콘 웨이퍼에 이온 주입법을 사용하여 수소 이온을 주입함으로써, 표면으로부터 소정의 깊이에 이온 주입층을 형성한다. 다음에, 산화 실리콘막을 통하여 수소 이온을 주입한 실리콘 웨이퍼를 다른 실리콘 웨이퍼에 접합(본딩)시킨다. 그 후, 열 처리를 행함으로써, 이온 주입층이 벽개면(분리면)이 되어, 수소 이온을 주입한 박리용의 실리콘 웨이퍼가 박막 상태로 박리되어, 피박리용의 실리콘 웨이퍼 위에 단결정 실리콘막을 형성할 수 있다. 또한, 수소 이온 주입 박리법은 스마트 컷(등록 상표)법이라고 부를 경우도 있다.
또한, 이러한 수소 이온 주입 박리법을 사용하여 단결정 실리콘막을 유리로 이루어지는 베이스 기판 위에 형성하는 방법이 제안되고 있다(예를 들어, 특허 문헌 1 참조).
또한, 800℃를 넘는 고온의 열 처리가 불필요한 SOI 기판의 제조 방법이 제안되고 있다(예를 들어, 특허 문헌 2 참조). 반도체 웨이퍼를 유리 기판에 접합한 후, 600℃를 넘지 않는 온도로 가열 처리하고, 주입한 이온을 팽창시킴으로써 반도체 웨이퍼를 박막 형상으로 박리하여, 유리 기판 위에 반도체 박막층을 형성한다. 이 박리 공정 후, 레이저 광을 조사하여 반도체 박막층의 결정 품질을 개선함과 함께, 반도체 박막층과 유리 기판을 강고하게 결합시킨다.
또한, 마이크로파를 조사함으로써 이온이 주입된 실리콘 웨이퍼를 분리하는 방법, 실리콘 웨이퍼를 분리할 때의 온도 상승으로 이종(異種) 재료의 열 팽창의 차이로 인한 손해를 억제하기 위하여, 400℃ 이하가 되도록 냉각하는 방법이 제안된다(특허 문헌 3 참조).
또한, 마이크로파 발생기를 갖는 마이크로파 플라즈마 처리 장치는 복수의 도파관을 갖고, 복수의 도파관마다 복수의 유전체가 각각 형성되고, 유전체를 통하여 처리 용기 내에 전파된 마이크로파에 의하여 소정의 가스를 플라즈마화시키는 마이크로파 플라즈마 처리 장치가 제안된다(특허 문헌 4 참조).
[특허 문헌 1] 특개평11-097379호 공보
[특허 문헌 2] 특개2005-252244호 공보
[특허 문헌 3] 특개2001-244444호 공보
[특허 문헌 4] 특개2006-310794호 공보
유리 기판은 실리콘 웨이퍼보다도 대면적화가 가능하고 또 가격이 저렴한 기판이므로, 주로 액정 표시 장치 등의 제조에 사용된다. 유리 기판을 베이스 기판으로서 사용함으로써, 대면적이고 가격이 저렴한 SOI 기판을 제작할 수 있게 된다.
그러나, 유리 기판은 가열로 인하여 쉬링크(shrink)하거나, 변형점이 700℃ 이하이므로, 실리콘 웨이퍼보다도 휘기 쉽고 표면에 요철이 있는 등의 결점이 있다. 이러한 결점에 의해, 베이스 기판에 반도체 기판이 사용되는 SOI 기판의 제조 방법과 비교하여, 베이스 기판에 유리 기판을 사용한 경우 그 제조에 제약이 많아진다.
상술한 수소 이온 주입 박리법은 반도체 기판을 박막 상태로 분리하려면 반도체 기판 중에서 수소 가스를 팽창시키기 위하여 400℃ 이상의 온도로 가열하는 것이 바람직하지만, 이 분리 공정의 가열 처리로 반도체 기판과 함께 유리 기판도 온도 상승시키면 유리 기판이 쉬링크할 우려가 있다.
또한, 수소 이온 박리 주입법을 사용하여 기판을 접합시키는 경우에 있어서 는 유리 기판 등의 절연체로 이루어지는 베이스 기판의 표면이 먼지 등으로 인하여 오염되면 접합 불량이 일어나, 베이스 기판 위에 단결정 반도체층이 형성되지 않는 영역이 생기기 때문에, 접합하는 기판들의 표면이 충분히 청정화될 필요가 있다. 단결정 반도체층이 형성되지 않는 영역 등의 결함을 갖는 단결정 반도체층을 사용하여 트랜지스터 등의 반도체 소자를 형성한 경우, 동작 불량이 생길 우려가 있다. 특히, 베이스 기판의 대형화에 따라 이러한 문제는 현저하게 된다.
또한, 베이스 기판이 대형화되면, 카세트로의 반출입할 때나, 로봇 암(arm)을 사용하여 반송할 때, 베이스 기판 자체의 무게로 기판이 휠 경우가 있다. 특히, 실리콘 웨이퍼를 접합시킨 상태로 베이스 기판이 휘면 열 처리하기 전에 실리콘 웨이퍼가 베이스 기판으로부터 벗겨지기 때문에, 베이스 기판이 대형화되면 실리콘 웨이퍼를 접합시킨 상태로 반송하기 어려워진다.
상술한 문제를 감안하여, 쉬링크하기 쉬운 유리 기판이 베이스 기판으로서 사용되어도 단결정 반도체층을 정밀도 좋게 베이스 기판에 고정할 수 있는 반도체 기판의 제조 장치를 제공하는 것을 과제의 하나로 한다.
또한, 베이스 기판 혹은 단결정 반도체 기판의 표면 오염으로 인한 접합 불량을 억제할 수 있는 반도체 기판의 제조 장치를 제공하는 것을 과제의 하나로 한다.
또한, 유리 기판과 같은 내열성이 낮고 또 휘기 쉬운 기판을 베이스 기판으로서 사용하여도, 단결정 반도체층을 정밀도 좋게 베이스 기판에 고정하는 것을 가능하게 하는 반도체 기판의 제조 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 반도체 기판의 제조 장치의 하나는 접합층으로서 기능하는 절연층이 표면에 형성되고, 또 표면으로부터 소정의 깊이의 영역에 취화 영역이 형성된 단결정 반도체 기판과, 베이스 기판과의 표면 처리를 행하는 세정부와, 베이스 기판 및 단결정 반도체 기판을 접합하고 주파수가 300MHz 이상 300GHz 이하의 전자파를 조사하여 단결정 반도체 기판을 가열하고, 취화 영역을 분리면으로 하여 단결정 반도체 기판을 분리함으로써 베이스 기판 위에 단결정 반도체 기판으로부터 분리된 단결정 반도체층을 고정하는 전자파 조사부와, 베이스 기판에 고정된 단결정 반도체층을 열 처리하는 열 처리부를 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 기판의 제조 장치의 하나는 접합층으로서 기능하는 절연층이 표면에 형성되고, 또 표면으로부터 소정의 깊이의 영역에 취화 영역이 형성된 단결정 반도체 기판과, 베이스 기판과의 표면 처리를 행하는 세정부와, 베이스 기판 및 단결정 반도체 기판을 접합하고 주파수가 300MHz 이상 300GHz 이하의 전자파를 조사하여 단결정 반도체 기판을 가열하여 취화 영역을 분리면으로서 단결정 반도체 기판을 분리함으로써 베이스 기판 위에 단결정 반도체 기판으로부터 분리된 단결정 반도체층을 고정하는 전자파 조사부와, 단결정 반도체층이 분리된 단결정 반도체 기판의 표면을 평탄화하는 단결정 기판 재생부와, 베이스 기판에 고정된 단결정 반도체층을 열 처리하는 열 처리부를 갖는 것을 특징으로 한다.
또한, 상기 반도체 기판의 제조 장치에 있어서 전자파 조사부는, 평행으로 배치된 복수의 도파관과, 복수의 도파관에 각각 복수 형성된 슬롯과, 복수의 슬롯 의 각각에 밀접하여 형성된 유전체를 가져도 좋다.
혹은, 상기 반도체 기판의 제조 장치에 있어서 전자파 조사부는, 복수의 도파관과, 복수의 도파관에 형성된 복수의 슬롯과, 슬롯에 각각 밀접하여 형성된 유전체와, 평면 방향으로 이동하는 스테이지를 가져도 좋다.
또한, 접합층은 단결정 반도체 기판의 표면뿐만 아니라, 베이스 기판의 표면에도 형성할 수 있다. 또한, 접합층은 베이스 기판의 표면에만 형성하여도 좋다. 또한, 접합층은 베이스 기판 측으로부터 나트륨이 확산되는 것을 방지할 수 있는 배리어층을 포함하는 것이 바람직하다. 배리어층으로서 질화산화실리콘층, 질화실리콘층 등의 질소 함유층을 사용할 수 있다.
또한, 단결정이란, 어느 결정 축에 주목한 경우, 그 결정 축의 방향이 시료의 어느 부분에서 같은 방향을 향하는 결정을 가리키고, 또 결정과 결정 사이에 결정립계가 존재하지 않는 결정이다. 또한, 본 명세서에서는 결정 결함이나 댕글링 본드를 포함한 경우라도, 상술한 바와 같이 결정 축의 방향이 일치되고 입계가 존재하지 않는 결정을 단결정으로 한다.
본 발명의 반도체 기판의 제조 장치를 사용함으로써, 쉬링크하기 쉽고, 또 휘기 쉬운 유리 기판이 베이스 기판에 사용되어도 단결정 반도체층을 정밀도 좋게 베이스 기판에 고정할 수 있다. 또한, 베이스 기판 혹은 단결정 반도체 기판의 표면 오염으로 인한 접합 불량을 억제할 수 있게 된다.
이하에, 본 발명의 예시적인 실시형태를 설명한다. 다만, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 다른 도면간에서 같은 참조 부호가 붙여진 요소는 같은 요소를 의미하고, 재료, 형상, 제조 방법 등에 대하여 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 반도체 기판의 제조 장치 및 반도체 기판의 제조 장치를 사용한 반도체 기판의 제조 방법의 일례를 도 1a-1 내지 도 3c를 사용하여 설명한다.
도 1a-1 내지 도 1d-1에 본 실시형태의 반도체 기판의 제조 방법의 일례를 도시한다.
우선, 단결정 반도체 기판(100)을 준비한다(도 1a-1 참조). 단결정 반도체 기판(100)은 시중 판매되는 반도체 기판을 사용할 수 있고, 예를 들어, 단결정의 실리콘 기판이나 게르마늄 기판, 갈륨 비소나 인듐 인 등의 화합물 반도체 기판을 사용할 수 있다. 시판되는 실리콘 기판으로서는 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 직경 18인치(450mm) 크기의 원형 기판이 대표적이다. 또한, 형상은 원형에 한정되지 않고 직사각형 형상 등으로 가공한 실리콘 기판을 사용할 수도 있다. 이하, 단결정 반도체 기판(100)으로서 단결정 실리콘 기판을 사용하는 경우에 대하여 설명한다.
단결정 반도체 기판(100)을 세정한 후, 단결정 반도체 기판(100) 표면에 절연막을 형성한다. 절연막을 형성하지 않는 구성으로 할 수도 있지만, 이후 이온 조사시의 단결정 반도체 기판(100)의 오염 및 표면의 손상을 방지하기 위해서는 절연막을 형성하는 것이 바람직하다.
다음에, 상기 절연막을 통하여, 전계에 의하여 가속된 이온으로 이루어지는 이온 빔을 단결정 반도체 기판(100)에 조사하여, 단결정 반도체 기판(100) 표면으로부터 소정 깊이의 영역에 취화 영역(104)을 형성한다.
취화 영역(104)이 형성되는 영역의 깊이는 조사되는 이온의 가속 에너지와 입사각에 의하여 조절할 수 있다. 가속 에너지는 가속전압, 도즈(dose)량 등에 의하여 조절할 수 있다. 이온의 평균 침입 깊이와 대략 깊이가 같은 영역에 취화 영역(104)이 형성된다. 이온이 도입되는 깊이에 따라, 이후 공정에서 단결정 반도체 기판(100)으로부터 분리되는 반도체막의 두께가 결정된다. 취화 영역(104)이 형성되는 깊이는 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하로 한다.
이온 조사시에 사용하는 가스로서는, 수소 가스, 희소 가스 등이 있지만, 본 실시형태에서는 수소 가스를 사용하는 것이 바람직하다. 이온 도핑법으로 수소 가스를 사용한 경우, 생성되는 이온종은 H+, H2 +, 및 H3 +이지만, H3 +가 가장 많이 조사되는 것이 바람직하다. H3 +는 H+, H2 +보다도 이온의 조사 효율이 좋고, 조사 시간의 단축을 도모할 수 있다. 또한, 이후 공정에서 취화 영역에 균열이 생기기 쉽게 된다.
상기 취화 영역(104)을 형성한 후, 절연막을 제거하고 새로 절연막(102)을 형성한다. 여기서, 절연막을 제거하는 이유는 상기 이온 조사시에 절연막이 손상되어 있을 가능성이 높기 때문이다. 또한, 절연막의 손상이 문제가 되지 않는 경우에는 절연막을 제거할 필요는 없다.
절연막(102)은 접합을 형성하는 층이므로, 그 표면은 높은 평탄성을 갖는 것이 바람직하다.
절연막(102)은 예를 들어, 산화실리콘막, 산화질화실리콘막, 질화실리콘막, 질화산화실리콘막 등의 단층, 혹은 이들을 적층시킨 막을 사용할 수 있다. 이들 막은 열 산화법, CVD법 혹은 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, CVD법을 사용하여 절연막(102)을 형성하는 경우에는 절연막(102)으로서 테트라에톡시실란(약칭: TEOS, 화학식: Si(OC2H5)4) 등의 유기 실란을 사용하여 화학 기상 성장법에 의하여 제조되는 산화실리콘막을 사용할 수 있다. 또한, 그 외에 실리콘 탄화물(SiC)막 등의 Si을 주성분으로 하는 절연막을 사용하여도 좋다.
또한, 산화질화실리콘막이란, 그 조성으로서 질소보다도 산소의 함유량이 많고, 러더퍼드 후방(後方) 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방(前方) 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 조성 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, Si이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 함유되는 물질을 가리킨다. 또한, 질화산화실리콘이란, 그 조성으로서 산소보다도 질소의 함유량이 많고 RBS 및 HFS를 사용하여 측정한 경우에, 조성 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 50at.%, Si이 25at.% 내지 35at.%, 수소가 15at.% 내지 25at.%의 범위로 함유되는 물질을 가리킨다. 다만, 산화질화실리콘 혹은 질화산화실리콘을 구성하는 원자의 합계를 100at.%로 한 경우, 질소, 산소, Si 및 수소의 함유 비율이 상기 범위 내에 포함되는 것으로 한다. 이하, 절연막(102)으로서 산화실리콘막을 사용하는 경우에 대하여 설명한다.
다음에, 베이스 기판(120)을 준비한다(도 1b-1 참조).
베이스 기판(120)으로서 절연 표면을 갖는 기판을 사용할 수 있다. 또한, 베이스 기판(120)은 단결정 반도체 기판과 같은 정도의 열 팽창 계수를 갖는 기판이 바람직하다. 예를 들어, 베이스 기판(102)의 열 팽창 계수는 25×10-7/℃ 이상 50×10-7/℃ 이하가 바람직하다. 또한, 베이스 기판(120)은 변형점(strain point)이 580℃ 이상 700℃ 이하인 것이 바람직하고, 그 변형점은 600℃ 이상 700℃ 이하가 더 바람직하다.
예를 들어, 베이스 기판(120)으로서 유리 기판을 사용할 수 있다. 유리 기판으로서는 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리를 비롯한 무 알칼리 유리 기판을 사용하는 것이 바람직하다. 베이스 기 판(120)으로서 대면적화가 가능하고 가격이 저렴한 유리 기판을 사용함으 로써, 실리콘 웨이퍼를 베이스 기판(120)에 사용하는 경우와 비교하여 저비용화를 도모할 수 있다.
또한, 베이스 기판(120)은 유리 기판에 한정되지 않고, 세라믹스 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 절연성 기판, 실리콘 등의 반도체로 이루어지는 반도체 기판 등을 사용할 수도 있다.
베이스 기판(120)으로서 300mm×300mm 이상의 대면적 기판을 바람직하게 사용할 수 있다. 이러한 대면적 기판으로서 액정 패널의 제조용에 개발된 마더 유리(mother glass) 기판이 적합하다. 마더 유리기판으로서는, 예를 들어, 제 3 세대(550mm×650mm), 제 3.5 세대(600mm×720mm), 제 4 세대(680mm×880mm 혹은 730mm×920mm), 제 5 세대(1100mm×1300mm), 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm) 등의 크기의 기판이 알려져 있다. 대면적의 마더 유리 기판을 베이스 기판(120)에 사용하여 반도체 기판을 제조함으로써, 반도체 기판의 대면적화가 실현된다.
본 실시형태에서는 제시하지 않지만, 베이스 기판(120) 표면에 절연층을 형성하여도 좋다. 상기 절연층을 형성함으로써, 베이스 기판(120)에 불순물(알칼리 금속이나 알칼리 토류 금속 등)이 포함되는 경우에는 상기 불순물이 반도체층으로 확산되는 것을 방지할 수 있다. 절연층은 단층 구조라도 좋고 적층 구조라도 좋다. 절연층을 구성하는 재료로서는 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등을 들 수 있다.
다음에, 단결정 반도체 기판(100) 및 베이스 기판(120)을 반도체 기판의 제 조 장치에 반입하여 각각의 기판의 표면 처리를 행한다(도 1c-1 및 도 1c-2 참조). 표면 처리로서는 오존 처리(예를 들어, 오존수 세정), 혹은 메가 소닉 세정 및 오존수 세정을 행할 수 있다. 또한, 오존수 세정과 플루오르화수소에 의한 세정을 복수회 반복하여도 좋다. 이러한 표면 처리를 행함으로써, 단결정 반도체 기판(100) 및 베이스 기판(120) 표면의 유기물 등의 먼지를 제거하고, 표면을 친수화(親水化)시킬 수 있다. 또한, 밀착시키는 서로의 기판 표면을 충분히 청정화시킴으로써 접합 강도를 높일 수 있다.
그 후, 상기 베이스 기판(120)과 단결정 반도체 기판(100)을 접합한다(도 1c-3 참조). 구체적으로는, 청정화시킨 베이스 기판(120) 표면과 청정화시킨 절연막(102) 표면이 접촉되도록 배치하고, 베이스 기판(120) 표면과 절연막(102) 표면에서 접합이 형성되도록 가압 처리하는 것이 바람직하다. 접합 형성에는 반데르발스 힘(Van der Waal's forces)이나 수소 결합이 관여되는 것으로 생각된다. 이 기판 접합 처리 공정은 가열 처리를 수반하지 않고, 상온(실온)으로 행할 수 있기 때문에, 베이스 기판(120)에 유리 기판과 같이 내열 온도가 700℃ 이하의 내열성이 낮은 기판을 사용할 수 있다.
다음에, 베이스 기판(120)에 접합된 단결정 반도체 기판(100)에 주파수가 300MHz 이상 300GHz 이하의 전자파(123)를 조사한다(도 1c-4 참조).
주파수가 300MHz 이상 300GHz 이하의 전자파(123)를 단결정 반도체 기판(100)에 조사하면, 전자파(123)의 전장의 작용에 의하여 단결정 반도체 기판(100)이 발열한다. 온도 상승에 의하여 취화 영역(104)에 형성되는 미소한 구멍 에는 취화 영역(104)을 형성할 때 첨가한 원소 혹은 분자가 석출하고 내부의 압력이 상승된다. 압력의 상승에 의하여 취화 영역(104)의 미소한 구멍의 최적 변화가 일어남으로써 취화 영역(104)에 균열이 생겨 취화 영역(104)을 따라 단결정 반도체 기판(100)이 분리된다(도 1c-5 참조). 절연막(102)은 베이스 기판(120)에 접합하므로, 베이스 기판(120) 위에는 단결정 반도체 기판(100)으로부터 분리된 단결정 반도체층(124)이 고정된다.
본 실시형태에서는 주파수가 300MHz 이상 300GHz 이하의 전자파의 조사에 의하여 반도체 기판을 분리하기 때문에, 단결정 반도체 기판의 온도 상승을 400℃ 이하로 억제하여도 취화 영역을 분리면으로 하여 분리할 수 있고, 또 전자파의 조사 시간은 5분 이하로 단시간으로 된다. 또한, 유리 기판은 이 주파수 대역의 전자파는 거의 흡수하지 않는다. 따라서, 베이스 기판에 유리 기판을 사용하는 경우라도 냉각하는 등, 유리 기판의 의도적인 온도 제어를 하지 않아도 쉬링크가 발생하는 온도까지 유리 기판이 가열되지 않으므로, 유리 기판의 쉬링크를 억제할 수 있다.
전자파 조사 처리에 의하여 사용되는 전자파는 파장 1mm 이상 1m 이하이고, UHF(Ultra High Frequency), SHF(Super High Frequency), 및 EHF(Extremely High Frequency) 대역의 전자파이다. 각 대역의 주파수는 이하와 같다.
·UHF 300MHz 이상 3GHz 이하
·SHF 3GHz 이상 30GHz 이하
·EHF 30GHz 이상 300GHz 이하
또한, 본 실시형태에 있어서, 취화 영역을 형성하기 위하여 단결정 반도체 기판(100)에 수소를 첨가하기 때문에, 베이스 기판(120)에 고정된 단결정 반도체층(124)은 수소를 함유한다. 그래서, 단결정 반도체층(124)을 410℃ 이상으로 가열함으로써, 단결정 반도체층(124)으로부터 수소 가스를 방출시켜 그 수소 농도를 감소시키는 것이 바람직하다(도 1c-6 참조). 가열 처리한 후의 단결정 반도체층(124)의 수소 농도를 1×1021atomic/cm3 이하로 하는 것이 바람직하다. 또한, 이 가열 처리에 의하여 기판 고정 처리로 형성된 접합부의 결합력을 증가시킬 수 있다. 가열 처리의 온도는 500℃ 이상이 바람직하고, 550℃ 이상이 더 바람직하다.
상술한 공정에 의하여, 베이스 기판(120) 위에 절연막(102)을 통하여 단결정 반도체층(124)이 형성된 반도체 기판(SOI 기판; 135)을 제조할 수 있다.
또한, 상기 공정에 있어서, 얻어진 반도체 기판(135) 표면에 평탄화 처리를 행하여도 좋다. 평탄화 처리를 행함으로써, 분리한 후에 베이스 기판(120) 위에 형성된 단결정 반도체층(124) 표면에 요철이 생긴 경우라도 반도체 기판(135) 표면을 평탄화할 수 있다.
평탄화 처리는 CMP(Chemical Mechanical Polishing), 에칭 처리, 레이저 광의 조사 등에 의하여 행할 수 있다. 여기서는, 드라이 에칭 혹은 웨트 에칭의 한쪽 혹은 양쪽 모두를 조합한 에칭 처리(에치백 처리)를 행한 후에 레이저 광을 조사함으로써 단결정 반도체층(124)의 재결정화와 표면 평탄화를 행한다.
레이저 광을 단결정 반도체층의 상면 측으로부터 조사함으로써, 단결정 반도체층의 상면을 용융시킬 수 있다. 용융시킨 후, 단결정 반도체층이 냉각, 고화됨 으로써, 그 상면의 평탄성이 향상된 단결정 반도체층이 얻어진다. 레이저 광을 사용함으로써 베이스 기판(120)이 직접 가열되지 않기 때문에, 상기 베이스 기판(120)의 온도 상승을 억제할 수 있다. 따라서, 유리 기판을 비롯한 내열성이 낮은 기판을 베이스 기판(120)에 사용할 수 있다.
또한, 상술한 바와 같이, 수소를 단결정 반도체 기판에 첨가하여 취화 영역을 형성하면, 단결정 반도체 기판으로부터 분리된 단결정 반도체층도 수소를 많이 함유하게 된다. 레이저 광을 단결정 반도체층에 조사할 때 단결정 반도체층으로부터 수소가 분출되면, 결정성의 회복 및 평탄화를 실현할 수 없게 된다. 수소 농도가 1×1021atomic/cm3보다 높으면, 결정성의 회복 및 평탄화를 실현할 수 있도록 레이저 광의 에너지 밀도를 제어하기 어려워진다.
그래서, 본 실시형태에서 제시하는 반도체 기판의 제조 장치에 있어서, 레이저 조사 처리하기 전에 410℃ 이상의 가열 처리를 행하고, 단결정 반도체층의 수소 농도를 저하시킴으로써, 레이저 광의 조사에 의하여 단결정 반도체층으로부터 수소 가스가 분출하는 것을 방지할 수 있다(도 1c-6 참조). 이로써, 결정성의 회복 및 평탄화에 필요한 레이저 광의 조사 에너지의 제어가 용이해진다. 즉, 미리 가열 처리를 행함으로써, 레이저 조사 처리에 사용할 수 있는 조사 에너지의 범위가 확대되어 결정성의 회복 및 평탄화를 레이저 광의 조사로 재현성 좋게 행할 수 있게 된다. 레이저 조사 처리의 효과의 재현성을 확보하기 위하여, 도 1c-6에 도시하는 가열 처리에 의하여, 단결정 반도체층의 수소 농도를 1×1021atomic/cm3 이하로 하 는 것이 바람직하고, 7×1020atomic/cm3 이하로 하는 것이 더 바람직하다.
또한, 레이저 광의 조사에 의한 단결정 반도체층의 용융은 부분 용융으로 하는 것이 바람직하다. 완전 용융시킨 경우에는, 액상이 된 후의 무질서한 핵 발생에 의하여 미결정화여, 결정성이 저하될 가능성이 높기 때문이다. 한편, 부분 용융시킴으로써, 용융되지 않는 고상 부분에서 결정 성장이 진행된다. 이로써, 반도체막 중의 결함을 감소시킬 수 있다. 여기서, 완전 용융이란, 단결정 반도체층이 하부 계면 부근까지 용융되어 액체 상태가 되는 것을 가리킨다. 한편, 부분 용융이란, 이 경우, 단결정 반도체층의 상부는 용융되어 액상이 되지만, 하부는 용융되지 않고 그대로 고상인 것을 가리킨다.
상기 레이저 광의 조사에는, 펄스 발진 레이저를 사용하는 것이 바람직하다. 순간적으로 고 에너지의 펄스 레이저 광을 발진할 수 있으므로 용융 상태를 만들기 용이하게 되기 때문이다. 발진 주파수는 1Hz 이상 10MHz 이하로 하는 것이 바람직하다.
상술한 바와 같이, 레이저 광을 조사한 후에는, 단결정 반도체층의 막 두께를 작게 하는 박막화 공정을 행하여도 좋다. 단결정 반도체층의 박막화에는 드라이 에칭 혹은 웨트 에칭의 한쪽, 혹은 양쪽을 조합한 에칭 처리(에치 백 처리)를 적용하면 좋다. 예를 들어, 단결정 반도체층이 실리콘 재료로 이루어지는 층인 경우, SF6와 O2를 프로세스 가스에 사용하여 드라이 에칭을 행함으로써 단결정 반도체층을 얇게 할 수 있다.
또한, 평탄화 처리는 반도체 기판(135)에 한정되지 않고 분리한 후의 단결정 반도체 기판(100)에 대하여 행하여도 좋다(도 1d-1 참조). 분리한 후의 단결정 반도체 기판(100) 표면을 평탄하게 함으로써, 상기 단결정 반도체 기판(100)을 반도체(SOI) 기판의 제조 공정에 있어서 재이용할 수 있게 된다. 재생된 단결정 반도체 기판은 적어도 분리된 단결정 반도체층(124)의 막 두께만큼 얇게 된다.
도 2a 및 도 2b에, 본 실시형태의 반도체 기판의 제조 장치의 구성도를 도시한다. 도 2a 및 도 2b에 있어서, 반도체 기판의 제조 장치는 세정부(200), 전자파 조사부(202), 열 처리부(204)를 가진다. 본 실시형태의 반도체 기판의 제조 장치를 사용하여, 도 1c-1 내지 도 1c-6에 도시한 공정을 행할 수 있다. 또한, 베이스 기판(120) 위에 단결정 반도체층(124)을 고정한 후의 단결정 반도체 기판(100)의 평탄화를 행하는 단결정 기판 재생부(도 1d-1의 공정을 행하는 챔버)를 더 형성하여도 좋다. 단결정 기판 재생부를 형성함으로써, 반도체 기판 제조의 스루풋(through put)을 더 향상시킬 수 있다. 이하, 도 2a 및 도 2b에 도시하는 반도체 기판의 제조 장치를 사용한 반도체 기판의 제조 방법에 대하여 설명한다.
우선, 도 1a-1의 공정을 끝낸 단결정 반도체 기판(100) 및 도 1b-1의 공정을 끝낸 베이스 기판(120)을 각각 반송 로봇(206)을 사용하여 세정부(200)로 반송한다. 세정부(200)는 세정조(漕)(208)를 갖고, 상기 세정조(208)를 사용하여 도 1c-1 및 도 1c-2에 도시한 단결정 반도체 기판(100) 혹은 베이스 기판(120)의 표면 처리를 행할 수 있다. 또한, 도 2a 및 도 2b에는 세정조(208)가 하나 형성된 예를 도시하지만, 스루풋 향상을 위해서는 단결정 반도체 기판(100) 및 베이스 기 판(120)을 각각 다른 세정조(208)를 사용하여 표면 처리하는 것이 바람직하다.
표면 처리를 끝낸 단결정 반도체 기판(100) 및 베이스 기판(120)은 반송 로봇(206)에 의하여 전자파 조사부(202)로 반송된다. 전자파 조사부(202)로 반송된 단결정 반도체 기판(100) 및 베이스 기판(120)은, 전자파 조사부(202) 내에서 접합된 후에 승강이 가능한 스테이지(218) 위에 재치(載置)된다.
단결정 반도체 기판(100)과 베이스 기판(120)의 접합은 예를 들어, 단결정 반도체 기판(100)을 재치한 암(arm; 230)이 단결정 반도체 기판(100)을 흡착한 채 180° 회전하고, 베이스 기판(120)을 재치한 암(240)과 근접함으로써, 단결정 반도체 기판(100)과 베이스 기판(120)을 접합시킬 수 있다. 또한, 접합하기 전에 암(230)과 암(240)의 얼라인먼트를 행할 필요가 있다. 또한, 접합이 종료되면 암(230)의 흡착을 해제하고, 접합한 단결정 반도체 기판(100)과 베이스 기판(120)은 암(240)에 의하여 스테이지(218) 위에 재치된다.
접합한 단결정 반도체 기판(100)과 베이스 기판(120)이 재치된 스테이지(218)는 전자파 조사부 상부에 형성된 유전체(216)에 단결정 반도체 기판(100)을 근접시키도록 상승된다(도 2b 참조). 유전체(216)에는 전자파 조사부(202)의 챔버 외에 형성된 전자파 발생기(210)로부터 출력된 전자파가 도파관(212)을 통하여 슬롯(slot; 214)로부터 전파(傳播)된다. 따라서, 유전체(216)와 단결정 반도체 기판(100)을 근접시킴으로써, 도 1c-4에 도시한 바와 같이, 유전체(216)에 전파된 전자파에 의하여, 도 1c-5에 도시한 바와 같이, 단결정 반도체 기판(100)에 형성된 취화 영역에 균열이 생기고, 취화 영역을 따라 단결정 반도체 기판(100)이 분리된 다. 베이스 기판(120) 위에는 단결정 반도체 기판(100)으로부터 분리된 단결정 반도체층(124)이 고정된다.
전자파 발생기(210)로서는 주파수가 300MHz 이상 300GHz 이하의 전자파를 발생할 수 있는 장치를 사용할 수 있고, 예를 들어 마이크로파 가열 처리, 혹은 밀리파 가열 장치를 사용할 수 있다. 마이크로파 가열 장치는 마이크로파의 복사(輻射)에 의하여 처리물을 가열하는 장치이고, 밀리파 가열 장치는 밀리파의 복사에 의하여 처리물을 가열하는 장치이다. 또한, 전자파의 조사 시간은 5분 이하로 단시간이고, 1분 이상 3분 이하로 할 수 있다.
또한, 스테이지(218)를 상승 혹은 하강시킬 때는 재치된 단결정 반도체 기판(100) 및 베이스 기판(120)이 미끄러져 떨어지는 것을 방지하는 핀(pin; 224)을 형성하는 것이 바람직하다. 혹은, 스테이지(218)를 오목부를 갖는 구성으로 하고, 상기 오목부 위에 접합된 단결정 반도체 기판(100) 및 베이스 기판(120)을 재치하여도 좋다.
단결정 반도체층(124)이 분리된 단결정 반도체 기판(100)은 도시하지 않는 단결정 반도체 기판 회수(回收) 카세트에 회수된다. 또한, 단결정 반도체층(124)이 고정된 반도체 기판(135)은 반송 로봇(206)에 의하여 열 처리부(204)로 반송된다.
열 처리부(204)에 있어서 도 1c-6에 도시한 가열 처리를 행하고, 단결정 반도체층(124)의 수소 농도를 줄인다. 가열 처리에는 확산로(爐), 저항 가열로 등의 가열로, RTA(순간 열 어닐링, Rapid Thermal Anneal) 등을 사용할 수 있다. 가열 처리의 온도는 500℃ 이상인 것이 바람직하고, 550℃ 이상인 것이 더 바람직하다. 이 가열 처리를 가열로에 의하여 행하는 경우, 예를 들어, 단결정 반도체층(124)이 형성된 베이스 기판(120)을 처리 온도 500℃로 1시간 가열한 후, 가열 온도를 550℃까지 상승시키고 550℃로 4시간 가열하면 좋다. 또한, 이 가열 처리는 단결정 반도체층(124)의 수소 농도를 감소시키는 목적이 아니라 기판 고정 처리로 형성된 접합 부분의 결합력을 향상시키는 목적으로 행할 수 있다.
본 실시형태에 있어서, 열 처리부(204)는 RTA 챔버(220) 및 서냉(徐冷)실(222)을 가진다. RTA 챔버(220)에 있어서, 도 1c-6에 도시한 열 처리 공정을 끝낸 반도체 기판(135)은 서냉실(222)에 있어서 서냉된 후, 디바이스 공정에서 사용된다.
또한, 열 처리한 후, 단결정 반도체층(124)의 평탄화 처리를 하여도 좋다. 평탄화 처리로서 레이저 조사를 행하는 경우, 열 처리부(204)에 있어서 단결정 반도체층의 수소 농도를 저하시킴으로써, 레이저 광의 조사에 의하여 단결정 반도체층으로부터 수소 가스가 분출되는 것을 방지할 수 있다. 따라서, 결정성의 회복 및 평탄화에 필요한 레이저 광의 조사 에너지의 제어가 용이해진다.
본 실시형태의 반도체 기판의 제조 장치는 접합면의 세정부와, 세정된 기판들의 접합을 행하는 전자파 조사부를 동일 장치 내에 갖고, 표면 처리한 기판을 다른 장치로 반송하는 공정을 생략할 수 있으므로, 세정한 후 반송시에 생기는 먼지의 부착을 저감할 수 있다. 따라서, 단결정 반도체 기판 및 베이스 기판의 표면(접합면)을 충분히 청정화된 상태로 유지할 수 있기 때문에, 오염으로 인한 접합 불량을 억제할 수 있다.
또한, 베이스 기판과 단결정 반도체 기판을 접합한 후에, 동일 챔버 내에서 전자파 조사에 의한 열 처리를 행하기 때문에, 반송시에 생기는 베이스 기판의 휨을 방지할 수 있다. 이로써, 베이스 기판이 대형화한 경우라도 정밀도 좋게 접합을 행할 수 있다.
도 3a 내지 도 3c에 본 실시형태의 반도체 기판의 제조 장치가 갖는 전자파 조사부의 주요부에 대하여, 구체적 구성을 도시한다. 도 3a는 도 2a 및 도 2b에 도시한 전자파 조사부(202)의 측면도이고, 도 3b는 전자파 조사부(202)의 상면도이다.
도 3a 및 도 3b에 도시하는 바와 같이, 전자파 조사부(202)는 챔버(248) 내에 병렬로 배치된 복수의 도파관(212)을 갖고, 도파관(212)은 덮개(242) 및 아랫 판(244)에 의하여 지지된다. 덮개(242) 및 아랫 판(244)은 같은 재료로 형성되고, 일체 형성되는 것이 바람직하다. 덮개(242) 및 아랫 판(244)의 재료로서는 도전성을 갖는 재료를 사용할 수 있고, 예를 들어 알루미늄을 사용할 수 있다. 또한, 도시하지 않지만, 도파관(212)의 단부는 챔버(248) 외부에 형성된 전자파 발생기와 접속된다. 또한, 전자파 발생기는 하나에 한정되지 않고, 복수 개 형성하여도 좋다. 전자파 발생기를 복수 개 형성하는 경우에는, 같은 주파수의 전자파를 발생하는 전자파 발생기를 사용하는 것이 바람직하다.
전자파 조사부(202) 내부에는, 접합된 단결정 반도체 기판(100) 및 베이스 기판(120)을 배치하기 위한 스테이지(218)가 형성된다. 스테이지(218)는 질화알루 미늄, 질화실리콘, 실리콘 탄화물 등의 세라믹스 재료로 구성되고, 승강이 가능하다. 스테이지(218) 위에 재치된 단결정 반도체 기판(100) 및 베이스 기판(120)은 스테이지(218)와 일체적으로 승강함으로써, 전자파 조사부(202) 내에서의 높이를 조절할 수 있다.
복수의 도파관(212)은 각각 투공(透孔)으로서 복수의 슬롯(214)을 가진다. 또한, 복수의 슬롯(214)의 아랫 면에는 각각 유전체(216)가 장착된다. 유전체(216)는 아랫 판(244)과 같은 재료로 형성된 장착 기구(246)에 의하여 아랫 판(244)에 장착된다. 본 실시형태에 있어서는, 아랫 판(244)에 슬릿 형상으로 슬롯(214)이 형성된다. 각각의 슬롯(214)의 간격은 도파관(212) 내를 전파하는 파장의 1/2로 하는 것이 바람직하다. 또한, 슬롯(214)의 형상은 슬릿 형상에 한정되지 않고 다양한 형상으로 할 수 있다. 또한, 아랫 판(244)과 슬롯(214) 사이, 및 슬롯(214)과 유전체(216) 사이에는 O-링 등의 씰 부재에 의하여 접착된다.
유전체(216)는 사파이어, 석영 유리, 알루미나, 산화실리콘, 혹은 질화실리콘 등의 세라믹스로 형성되고, 슬롯(214)에 밀착되도록 형성된다. 전자파 발생기에서 발생된 전자파가 도파관(212) 및 슬롯(214)을 통과하여 유전체(216)로 전파하고, 유전체(216)를 투과하여 처리 용기 내에 방출된다.
본 실시형태의 반도체 기판의 제조 장치에 있어서, 전자파 조사부에 유전체(216)를 복수 형성함으로써 대면적에 전자파를 조사할 수 있고, 또 균일하게 전자파를 조사할 수 있기 때문에, 1변이 600mm를 넘는 기판, 특히 1변이 1000mm를 넘는 대면적 기판이 형성된 단결정 반도체층을 가열하는 경우에 있어서도, 면 내를 균일하게 가열할 수 있게 된다. 또한, 각각의 유전체(216)를 소형화 또 경량화할 수 있게 되기 때문에, 전자파 조사부를 저비용으로 제조할 수 있게 된다.
상술한 본 실시형태의 반도체 기판의 제조 장치를 사용함으로써, 절연 표면에 단결정 반도체층이 형성된 반도체 기판을 스루풋이 좋게 제조할 수 있다.
또한, 도 3a 내지 도 3c에서는 베이스 기판(120) 위에 단결정 반도체 기판(100)을 1장 접합시키는 예를 도시하지만, 반도체 기판의 제조 방법은 이것에 한정되지 않고, 베이스 기판(120) 위에 복수의 단결정 반도체 기판(100)을 접합시켜도 좋다. 또한, 베이스 기판(120) 위에 복수의 단결정 반도체 기판(100)을 접합시키는 경우는, 복수의 단결정 반도체 기판(100)을 한번에 접합시켜도 좋고, 복수회로 나누어 접합시켜도 좋다.
본 실시형태의 반도체 기판의 제조 장치는, 대면적에 전자파를 조사할 수 있고, 또 균일하게 전자파를 조사할 수 있기 때문에, 예를 들어, 대형 베이스 기판(120)에 대하여 복수의 단결정 반도체 기판(100)을 한번에 접합한 후에 분리하는 경우에 있어서도 면 내를 균일하게 가열할 수 있게 된다. 또한, 베이스 기판(120)으로서 유기 기판을 사용한 경우라도, 유리 기판의 의도적인 온도 제어를 하지 않아도, 쉬링크가 생기는 온도까지 유리 기판이 가열되지 않으므로, 유리 기판의 쉬링크를 억제할 수 있다. 따라서, 대형 유리 기판에 대하여, 단결정 반도체 기판의 접합 공정(기판 고정 처리), 및 단결정 반도체 기판의 분리 공정(전자파 조사 처리)을 2번 이상 반복하여 행하는 경우라도 좋고, 정밀도 좋게, 유리 기판에 복수의 단결정 반도체층을 접합할 수 있다. 특히, 복수의 단결정 반도체 기판(100)을 복 수회로 나누어 접합할 경우에는, 전자파 조사부에 있어서 1번째의 접합 및 분리를 행하는 사이에, 세정부에 있어서 2번째의 접합 및 분리에 사용되는 단결정 반도체 기판의 세정을 행함으로써, 대형 베이스 기판(120)에 대하여 스루풋이 좋게 복수의 단결정 반도체 기판을 접합할 수 있다.
또한, 본 실시형태의 반도체 기판의 제조 장치에 있어서, 전자파 조사부의 구성은 도 3a 및 도 3b에 도시한 구성에 한정되지 않는다. 예를 들어, 챔버(248) 내의 분위기를 제어하기 위한 흡배기구를 형성하여도 좋고, 스테이지를 가열하는 기구를 형성하여도 좋다. 또한, 도 3c에 도시하는 바와 같이, 도 3a에 도시한 구성을 상하 반전시켜, 도파관(212)을 챔버 하부에 형성하고 도파관(212)의 위쪽에 형성된 유전체(216) 위에 직접 단결정 반도체 기판(100) 및 베이스 기판(120)을 재치하는 구성으로 하여도 좋다. 유전체(216) 위에 직접 단결정 반도체 기판(100) 및 베이스 기판(120)을 재치함으로써, 전자파 조사부 내에 스테이지를 설치할 필요가 없어지므로, 장치의 소형화가 가능하게 된다.
또한, 도 3a 내지 도 3c에 있어서는, 단결정 반도체 기판(100)과 유전체(216)를 대향시키는 구성을 도시하지만, 주파수가 300MHz 이상 300GHz 이하의 전자파는 유리 기판에는 거의 흡수되지 않기 때문에, 베이스 기판(120)과 유전체(216)를 대향시키는 구성으로 하여도 문제가 없다.
또한, 본 실시형태에서 제시하는 반도체 기판의 제조 방법은 본 명세서의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에 있어서는, 상기 실시형태에서 제시한 구성과 다른 구성을 갖는 반도체 기판의 제조 장치의 예에 대하여 설명한다. 구체적으로는, 도 3a 내지 도 3c에 도시한 구성과는 다른 전자파 조사부의 구성에 대하여 설명한다.
도 4a는 전자파 조사부의 주요부를 도시하는 단면도이다. 또한, 도 4a 및 도 4b에는 챔버의 도시를 생략한다. 본 실시형태에 있어서, 전자파 조사부는 투공으로서 복수의 슬롯(214)을 갖는 도파관(212)이 형성된다. 도파관(212)의 단부는 전자파 조사부 외부에 형성된 전자파 발생기(210)와 접속된다. 또한, 도파관(212)은 덮개 및 아랫 판에 의하여 지지된다. 덮개 및 아랫 판은 같은 재료로 형성되고, 일체 형성되는 것이 바람직하다.
또한, 복수의 슬롯(214)의 아랫 면에는 각각, 덮개 및 아랫 판과 같은 재료로 형성된 장착 기구에 의하여 유전체(216)가 장착된다. 슬롯(214) 및 유전체(216)의 구성 및 재료는 실시형태 1에서 설명한 내용에 준하기 때문에 설명은 생략한다.
본 실시형태에 있어서 전자파 조사부는 수직 방향 및 평면 방향으로 이동할 수 있는 스테이지(236)를 가진다. 접합한 단결정 반도체 기판(100) 및 베이스 기판(120)을 스테이지(236)에 재치하고, 유전체(216)와 근접하도록 상승시킨 후, 유전체(216)를 통하여 주파수가 300MHz 이상 300GHz 이하의 전자파를 조사하고, 스테이지(236)를 평면 방향으로 주사한다. 따라서, 도파관(212)을 복수개 형성하지 않아도 스테이지(236)에 재치된 단결정 반도체 기판(100) 전면에 전자파를 조사하여 균일하게 가열할 수 있다. 이 가열에 의하여, 단결정 반도체 기판(100)에 형성된 취화 영역을 분리면으로 하여, 단결정 반도체층을 베이스 기판(120) 위에 고정할 수 있다.
본 실시형태에서 제시한 반도체 기판의 제조 장치에서는 도파관을 복수개 형성한 경우와 비교하여 슬롯의 개수를 감소시킬 수 있기 때문에, 슬롯으로부터의 전자파의 누설을 저감시킬 수 있게 되고, 전자파 발생기(210)에서 발생시킨 전자파를 효율 좋게 이용할 수 있게 된다. 또한, 도파관(212)을 복수개 설치하지 않기 때문에, 장치의 구성이 간략화되고, 반도체 기판의 제조 장치를 저비용으로 제조할 수 있게 된다.
또한, 도 4a에는, 단결정 반도체 기판(100)의 상면으로부터 전자파를 조사하는 구성으로 했지만, 전자파 조사부의 구성은 이 형태에 한정되지 않는다. 예를 들어, 도 4b에 도시하는 바와 같이, 도파관(212) 상면에 복수의 슬롯을 형성하고, 상기 복수의 슬롯의 각각의 상부에 유전체(216)를 형성하고, 평면 방향으로 이동할 수 있는 스테이지(238)를 유전체(216) 위에 직접 형성한 구성으로 하여도 좋다. 접합한 단결정 반도체 기판(100) 및 베이스 기판(120)을 스테이지(238)에 재치하고, 스테이지(238)의 아랫 면으로부터 유전체(216)를 통하여 전자파를 조사하고, 스테이지(238)를 주사시킴으로써, 스테이지(238)에 재치된 단결정 반도체 기판(100) 전면에 전자파를 조사하여 균일하기 가열할 수 있다. 도 4b에 도시한 구성을 사용함으로써, 유전체(216) 위에 직접 스테이지(238)를 형성할 수 있게 되기 때문에, 스테이지(238)는 승강 기능을 생략할 수 있다. 따라서, 도 4a에 도시한 구성보다 장치가 더 간략화되고, 반도체 기판의 제조 장치를 소형화할 수 있고, 또 저비용으로 제조할 수 있게 된다.
또한, 단결정 반도체 기판(100)을 분리하기 위한 처리를 주파수가 300MHz 이상 300GHz 이하의 전자파를 조사하여 행함으로써, 단결정 반도체 기판의 온도 상승을 400℃ 이하로 억제하여도 취화 영역을 분리면으로 하여 단결정 반도에 기판을 분리할 수 있다. 따라서, 단결정 반도체 기판(100)을 분리시키는 처리에 의하여, 베이스 기판의 온도 상승도 400℃ 이하로 억제할 수 있고, 베이스 기판으로서 유리 기판을 사용한 경우라도 유리 기판의 쉬링크를 억제할 수 있게 된다. 이로써, 복수회의 단결정 반도체 기판의 고정 처리 및 분리 처리를 행하여, 베이스 기판(120)에 유리 기판을 비롯한 쉬링크하기 쉬운 기판에 복수의 단결정 반도체층(124)을 고정할 수 있게 된다. 또한, 쉬링크하기 쉬운 기판에 복수의 단결정 반도체층을 위치 정밀도 좋게 고정할 수 있게 된다.
또한, 전자파 조사 처리에 의하여, 베이스 기판(120) 및 단결정 반도체 기판(100)의 온도 상승을 400℃ 이하로 억제할 수 있기 때문에 단결정 반도체 기판(100)의 분리 처리에 있어서 베이스 기판(120)과의 열 팽창률의 차이로 단결정 반도체 기판(100)이 깨지는 것을 방지할 수 있다. 따라서, 단결정 반도체 기판(100; 구체적으로는 단결정 실리콘 기판)과 열 팽창률 계수가 크게 다른(5배 이상의 차이) 석영 기판을 비롯한 이종 재료의 기판을 베이스 기판에 사용할 수 있다.
또한, 본 실시형태에서 제시하는 반도체 기판의 제조 방법은 본 명세서의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에 있어서는 상기 실시형태에서 제시한 구성과 다른 전자파 조사부의 구성에 대하여 설명한다.
도 5a 및 도 5b에 본 실시형태에 있어서의 전자파 조사부의 구성을 도시한다. 도 5a는 전자파 조사부의 주요부를 도시하는 단면도이다. 이 전자파 조사부는 챔버 내에 복수의 스테이지를 갖고, 스테이지에 설치된 유출 구멍으로부터 공기 등의 기체를 분사(噴射)하여 기판을 부상(浮上)시키면서 반송하는 수단을 가진다. 또한, 도 5a 및 도 5b에서는 챔버의 도시를 생략한다.
대형 베이스 기판(120)을 사용한 경우는 전자파 조사의 처리 시간을 단축하기 위하여, 도파관으로부터 전자파가 조사되는 영역, 즉 슬롯이 형성되는 영역의 길이 L을 길게 하고, 대면적의 베이스 기판(120)을 한 방향으로 이동시킴으로써 전자파의 조사를 완료시키는 것이 바람직하다.
전자파 조사시, 베이스 기판(120)과 전자파의 조사 영역(1411)과 단결정 반도체 기판(100)의 위치 관계를 도시한 상면도를 도 5b에 도시한다. 도 5b에 도시하는 바와 같이, 전자파 조사 영역(1411)의 길이 L은 5장 나란히 배치한 단결정 반도체 기판(100)의 합계보다 길다. 또한, 베이스 기판(120)의 폭은 W로 표시한다. 또한, 베이스 기판(120)의 폭 W과 직교하는 방향에 있어서의 전자파의 조사 영역(1411)을 전자파의 폭이라고 부른다. 여기서는 베이스 기판(120)의 크기를 600mm×720mm로 하고, 1장의 베이스 기판(120)에 20장의 단결정 반도체 기판(100)을 배치하는 예이다.
본 실시형태에 있어서 전자파 조사부에는, 전자파 조사부 외부에 설치된 전자파 발생기(1501)로부터 전자파를 전파하기 위한 도파관(1502), 유전체(1503)가 형성된다(도 5a 참조). 전자파는 주파수가 300MHz 이상 300GHz 이하의 주파수이면 좋고, 예를 들어, 2.45GHz를 들 수 있다. 유전체(1503) 표면은 스테이지(1401) 표면의 연장상에 있고, 스테이지를 겸한다. 또한, 도파관(1502) 및 유전체(1503)의 구성은 실시형태 2에서 도 4a 및 도 4b를 사용하여 설명한 내용에 준하기 때문에 설명은 생략한다.
송풍기(1416)로부터 튜브(1425)를 통과하여 스테이지(1401)의 복수의 유출 구멍(1412)에 기체(본 실시형태에 있어서는, 예를 들어 공기)가 공급된다. 송풍기(1416)에서 공기의 유량 및 압력이 조절되고, 베이스 기판(120)이 부상되도록 공기를 공급한다.
또한, 스테이지(1402)도 마찬가지로, 복수의 유출 구멍(1412)이 설치되어 있다. 또한, 송풍기(1416)로부터 튜브(1415)를 통과하여 스테이지(1402)의 복수의 유출 구멍(1412)에 공기가 공급된다.
또한, 도 5a에서는 스테이지의 아래 쪽에 송풍기를 도시하지만, 설명을 위한 일례이고, 송풍기의 배치는 특히 한정되지 않고, 각 튜브를 연장함으로써 다른 장소에 설치할 수 있는 것은 두말 할 나위 없다.
2개의 스테이지(1401 및 1402)에 형성된 복수의 유출 구멍(1412)으로부터 분사되는 공기에 의하여 기판을 부상시키고, 양 측면에 배치되는 반송 롤러(도시하지 않음)에 의하여 반송 방향으로 힘이 가해짐으로써, 화살표(311)로 표시한 방향으로 베이스 기판(120)을 반송할 수 있다. 이로써, 베이스 기판(120)에 접합된 단결정 반도체 기판(100) 전면에 주파수가 300MHz 이상 300GHz 이하의 전자파를 조사하여 균일하게 가열할 수 있다. 또한, 이 가열에 의하여 단결정 반도체 기판(100)에 형성된 취화 영역을 분리면으르 하여, 단결정 반도체층을 베이스 기판(120) 위에 고정할 수 있다. 또한, 유출 구멍은 스테이지의 중앙부보다 단부에 많이 형성함으로써 기판의 휨을 방지한다.
또한, 본 실시형태에 있어서는 베이스 기판(120) 위에 복수의 단결정 반도체 기판(100)이 접합되지만, 그 면 방위는 같아도 좋고 달라도 좋다. 예를 들어, 단결정 반도체 기판(100)에, 단결정 실리콘 기판과 같은 결정 구조가 다이아몬드 구조의 단결정 반도체 기판을 사용하는 경우는, 그 주 표면의 면 방위는 (100), (110), (111) 중의 어느 것이라도 좋다. 또한, 1장의 베이스 기판(120)에 접합되는 복수의 단결정 반도체 기판(100)은 도전형(n형, i형, 혹은 p형), 저항 값 등의 전기적 특성이 같아도 좋고 달라도 좋다. 또한, 베이스 기판 위에 1장의 단결정 반도체 기판을 접합하는 경우, 혹은 복수의 단결정 반도체 기판을 복수회로 나누어 베이스 기판 위에 접합하는 경우에 있어서도 본 실시형태에서 제시한 반도체 기판의 제조 장치를 사용할 수 있다.
본 실시형태에서 제시한 반도체 기판의 제조 장치는 기판을 부상시키면서 반송함으로써, 베이스 기판(120) 위에 접합된 단결정 반도체 기판(100) 전면에 전자파를 조사하여 균일하게 가열할 수 있다. 이 가열에 의하여 단결정 반도체 기판(100)에 형성된 취화 영역을 분리면으로 하여, 단결정 반도체층을 베이스 기 판(120) 위에 고정할 수 있다.
또한, 도파관으로부터 전자파가 조사되는 영역(1411), 즉 슬롯이 형성되는 영역의 길이 L을 길게 하고, 대면적의 베이스 기판(120)을 한 방향으로 이동시킴으로써 전자파의 조사를 완료시킬 수 있기 때문에, 전자파 조사 공정의 택트를 향상시킬 수 있다.
또한, 단결정 반도체 기판(100)을 분리하기 위한 처리를 주파수가 300MHz 이상 300GHz 이하의 전자파를 조사하여 행함으로써, 단결정 반도체 기판의 온도 상승을 400℃ 이하로 억제하여도, 취화 영역을 분리면으로 하여 단결정 반도체 기판을 분할할 수 있다. 따라서, 단결정 반도체 기판(100)을 분리시키는 처리에 의하여, 베이스 기판의 온도 상승도 400℃ 이하로 억제할 수 있고, 베이스 기판으로서 유리 기판을 사용한 경우라도, 유리 기판의 쉬링크를 억제할 수 있게 된다. 이로써, 복수회의 단결정 반도체 기판의 고정 처리 및 분할 처리를 행하여, 베이스 기판(120)에 유리 기판을 비롯한 쉬링크하기 쉬운 기판에 복수의 단결정 반도체층(124)을 고정할 수 있게 된다. 또한, 쉬링크하기 쉬운 기판에 복수의 단결정 반도체층을 위치 정밀도 좋게 고정할 수 있게 된다.
또한, 전자파 조사 처리에 의하여, 베이스 기판(120) 및 단결정 반도체 기판(100)의 온도 상승을 400℃ 이하로 억제할 수 있기 때문에, 단결정 반도체 기판(100)의 분할 처리에 있어서, 베이스 기판(120)과의 열 팽창률 계수의 차이로 인하여 단결정 반도체 기판(100)이 깨지는 것을 방지할 수 있다. 따라서, 단결정 반도체 기판(100; 구체적으로는 단결정 실리콘 기판)과 열 팽창 계수가 크게 다른(5 배 이상의 차이) 석영 기판을 비롯한 이종 재료의 기판을 베이스 기판에 사용할 수 있다.
또한, 본 실시형태에 제시하는 반도체 기판의 제조 방법은 본 명세서의 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 반도체 기판의 제조 장치를 사용하여 제조한 반도체 기판을 사용하여 반도체 장치를 제조하는 방법을 설명한다.
우선, 도 6a 내지 도 7c를 참조하여, 반도체 장치의 제조 방법으로서 n채널형 박막 트랜지스터 및 p채널형 박막 트랜지스터를 제조하는 방법을 설명한다. 복수의 박막 트랜지스터(TFT)를 조합함으로써 각종 반도체 장치를 형성할 수 있다.
도 6a는 상기 실시형태에 따른 반도체 기판의 제조 장치를 사용하여 제조한 반도체 기판의 단면도이다.
에칭에 의하여 단결정 반도체층(124)을 소자 분리하여, 도 6b에 도시하는 바와 같이 반도체막(251, 252)을 형성한다. 반도체막(251)은 n채널형 TFT를 구성하고, 반도체막(252)은 p채널형 TFT를 구성한다.
도 6c에 도시하는 바와 같이, 반도체막(251, 252) 위에 절연막(254)을 형성한다. 다음에, 절연막(254)을 사이에 두고 반도체막(251) 위에 게이트 전극(255)을 형성하고, 반도체막(252) 위에 게이트 전극(256)을 형성한다.
또한, 단결정 반도체층(124)을 에칭하기 전에, TFT의 임계값 전압을 제어하기 위하여, 붕소, 알루미늄, 갈륨 등의 억셉터로서 기능하는 불순물 원소, 혹은 인, 비소 등의 도너로서 기능하는 불순물 원소를 단결정 반도체층(124)을 첨가하는 것이 바람직하다. 예를 들어, n채널형 TFT가 형성되는 영역에 억셉터를 첨가하고, p채널형 TFT가 형성되는 영역에 도너를 첨가한다.
다음에, 도 6d에 도시하는 바와 같이, 반도체막(251)에 n형의 저농도 불순물영역(257)을 형성하고, 반도체막(252)에 p형 고농도 불순물 영역(259)을 형성한다. 우선, 반도체막(251)에 n형 저농도 불순물 영역(257)을 형성한다. 따라서, p채널형 TFT가 되는 반도체막(252)을 레지스트로 마스크하여, 도너를 반도체막(251)에 첨가한다. 도너로서 인 혹은 비소를 첨가하면 좋다. 이온 도핑법 혹은 이온 주입법에 의하여 도너를 첨가함으로써, 게이트 전극(255)이 마스크로서 기능하여, 반도체막(251)에 자기 정합적으로 n형 저농도 불순물 영역(257)이 형성된다. 반도체막(251)의 게이트 전극(255)과 겹치는 영역은 채널 형성 영역(258)이 된다.
다음에, 반도체막(252)을 덮는 마스크를 제거한 후, n채널형 TFT가 되는 반도체막(251)을 레지스트 마스크로 덮는다. 다음에, 이온 도핑법 혹은 이온 주입법에 의하여 억셉터를 반도체막(252)에 첨가한다. 억셉터로서, 붕소를 첨가할 수 있다. 억셉터의 첨가 공정에서는 게이트 전극(255)이 마스크로서 기능하여, 반도체막(252)에 p형 고농도 불순물 영역(259)이 자기 정합적으로 형성된다. p형 고농도 불순물영역(259)은 소스 영역 혹은 드레인 영역으로서 기능한다. 반도체막(252)의 게이트전극(256)과 겹치는 영역은 채널 형성 영역(260)이 된다. 여기에서는, n형 저농도 불순물 영역(257)을 형성한 후에 p형 고농도 불순물 영역(259)을 형성하는 방법을 설명하였지만, 먼저 p형 고농도 불순물 영역(259)을 형성할 수도 있다.
다음에, 반도체막(251)을 덮는 레지스트를 제거한 후, 플라즈마 CVD법 등에 의하여 질화실리콘 등의 질소 화합물이나 산화실리콘 등의 산화물로 이루어지는 단층 구조 혹은 적층 구조의 절연막을 형성한다. 이 절연막을 수직 방향의 이방성 에칭함으로써, 도 7a에 도시하는 바와 같이, 게이트 전극(255, 256) 측면에 접하는 사이드월 절연층(261, 262)을 형성한다. 이 이방성 에칭에 의하여 절연막(254)도 에칭된다.
다음에, 도 7b에 도시하는 바와 같이, 반도체막(252)을 레지스트(265)로 덮는다. 반도체막(251)에 소스 영역 혹은 드레인 영역으로서 기능하는 고농도 불순물영역을 형성하기 위하여, 이온 주입법 혹은 이온 도핑법을 사용하여 반도체막(251)에 높은 도즈량으로 도너를 첨가한다. 게이트 전극(255) 및 사이드월 절연막(261)이 마스크로서 기능하여, n형의 고농도 불순물 영역(267)이 형성된다. 다음에, 도너 및 억셉터의 활성화를 위한 가열 처리를 행한다.
활성화의 가열 처리 후, 도 7c에 도시하는 바와 같이, 수소를 함유한 절연막(268)을 형성한다. 절연막(268)을 형성한 후, 350℃ 이상 450℃ 이하의 온도로 가열 처리를 행하여, 절연막(268) 중에 함유되는 수소를 반도체막(251, 252) 중으로 확산시킨다. 절연막(268)은, 프로세스 온도가 350℃ 이하의 플라즈마 CVD법으로 질화실리콘 혹은 질화산화실리콘을 퇴적함으로써 형성할 수 있다. 반도체막(251, 252)에 수소를 공급함으로써, 반도체막(251, 252) 중 및 절연막(254)과의 계면에서의 포획 중심(trapping center)이 되는 결함을 효과적으로 보상할 수 있다.
그 후, 층간 절연막(269)을 형성한다. 층간 절연막(269)은, 산화실리콘막, BPSG(Boron Phosphorus Silicon Glass)막 등의 무기재료로 이루어지는 절연막, 혹은, 폴리이미드, 아크릴 등의 유기 수지막 중에서 선택된 단층 구조의 막, 적층 구조의 막으로 형성할 수 있다. 층간 절연막(269)에 콘택트 홀을 형성한 후, 도 7c에 도시하는 바와 같이 배선(270)을 형성한다. 배선(270)은 예를 들어, 알루미늄막 혹은 알루미늄 합금막 등의 저저항 금속막을 배리어 메탈막으로 끼운 3층 구조의 도전막으로 형성할 수 있다. 배리어 메탈막은 몰리브덴, 크롬, 티타늄 등의 금속막으로 형성할 수 있다.
상술한 공정에 의하여, n채널형 TFT와 p채널형 TFT를 포함하는 반도체 장치를 제조할 수 있다.
또한, 반도체 장치에 사용할 수 있는 박막 트랜지스터의 제조 방법의 다른 일례에 대하여 도 8a 내지 도 10d를 사용하여 설명한다. 또한, 도 8a 내지 도 10d에 도시하는 박막 트랜지스터의 제조 방법은 반도체층과 배선의 접속에 따른 개구가 자기 정합적으로 형성되는 것을 특징으로 한다.
우선, 상기 실시형태에 따른 반도체 기판의 제조 장치를 사용하여 제조한 반도체 기판을 준비한다(도시하지 않음). 그리고, 상기 반도체 기판에 있어서의 단결정 반도체층을 섬 형상으로 패터닝하여 섬 형상 반도체층(606)을 형성한 후, 게이트 절연층으로서 기능하는 절연층(608), 및 게이트 전극(혹은 배선)으로서 기능하는 도전층을 순차로 형성한다. 도 8a 내지 도 9c에서는 게이트 전극으로서 기능하는 도전층을 2층 구조로 형성하지만, 이것에 한정되지 않는다. 여기서, 절연 층(608)은 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘 등의 재료를 사용하여 CVD법이나 스퍼터링법 등에 의하여 형성할 수 있다. 절연층(608)의 두께는 5nm 이상 100nm 이하 정도로 하면 좋다. 또한, 도전층은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등의 재료를 사용하여 CVD법이나 스퍼터링법 등에 의하여 형성할 수 있다. 도전층의 두께는 2층의 합계가 100nm 이상 500nm 이하 정도가 되도록 하면 좋다. 또한, 본 실시형태에서는 절연층(608)을 산화실리콘(두께 20nm)으로 형성하고, 도전층(아래쪽 층)을 질화탄탈(두께 50nm)로 형성하고, 도전층(위쪽 층)을 텅스텐(두께 200nm)으로 형성하는 경우에 대하여 설명한다.
또한, 상기 반도체층에는 박막 트랜지스터의 임계값 전압을 제어하기 위하여 붕소, 알루미늄, 갈륨 등의 p형을 부여하는 불순물이나, 인, 비소 등의 n형을 부여하는 불순물을 첨가하여도 좋다. 예를 들어, p형을 부여하는 불순물로서 붕소를 첨가하는 경우, 5×1016cm-3 이상 1×1017cm-3 이하의 농도로 첨가하면 좋다. 또한, 반도체층에 대하여 수소화 처리를 행하여도 좋다. 수소화 처리는 예를 들어, 수소 분위기 중에 있어서 350℃로 2시간 정도 행한다.
다음에, 상기 게이트 전극으로서 기능하는 도전층을 패터닝한다. 또한, 도 8a 내지 도 10d에 도시하는 박막 트랜지스터의 제조 방법은 상기 도전층에 대하여 패터닝을 적어도 2번 행하지만, 여기서는 그 중의 첫 번째의 패터닝을 행한다. 이로써, 최종적으로 형성되는 게이트 전극보다 약간 큰 도전층(610, 612)이 형성된 다. 여기서, “약간 크다”란, 2번째의 패터닝 공정에 있어서 사용되는 게이트 전극 형성용의 레지스트 마스크를 도전층(610, 612)의 위치에 맞추어 형성할 수 있는 정도의 크기를 가리키는 것으로 한다. 또한, 상기 2번 행하는 패터닝은 도전층의 섬 형상 반도체층(606)과 겹치는 영역에 대하여 행하면 좋고, 도전층 전면에 대하여 패터닝을 2번 행할 필요는 없다.
그 후, 상기 절연층(608), 도전층(610), 및 도전층(612)을 덮도록, 절연층(614)을 형성한다(도 8a, 도 10a 참조). 여기서, 절연층(614)은 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 재료를 사용하여 CVD법이나 스퍼터링법 등에 의하여 형성할 수 있다. 절연층(614)의 두께는 0.5㎛ 이상 2㎛ 이하 정도로 하는 것이 바람직하다. 일례로서, 절연층(614)을 산화실리콘(두께 1㎛)으로 형성하는 경우에 관하여 설명한다. 또한, 도 8a 내지 도 10d에 있어서는 베이스 기판(600) 위에 절연층(602), 절연층(604), 및 반도체층이 순차로 형성된 구조의 반도체 기판을 사용하여 설명하지만, 이것에 한정하여 해석되는 것은 아니다.
또한, 도 8a는 평면도인 도 10a의 P-Q에 있어서의 단면에 대응하는 도면이다. 마찬가지로, 도 8b와 도 10b, 도 8d와 도 10c, 도 9c와 도 10d가 대응한다. 도 10a 내지 도 10d에 도시하는 평면도에서는 간략화하기 위하여 대응하는 단면도에 있어서의 일부의 구성 요소를 생략한다.
다음에, 상기 절연층(614) 위에, 패터닝 공정에 있어서 사용하는 게이트 전극 형성용의 레지스트 마스크(616)를 형성한다. 상기 패터닝 공정은 상기 도전층 에 대한 2번의 패터닝 중, 2번째의 패터닝 공정에 해당하는 것이다. 레지스트 마스크(616)는 감광성 물질인 레지스트 재료를 도포한 후, 패턴을 노광하여 형성한다. 레지스트 마스크(616)의 형성 후에는 상기 레지스트 마스크(616)를 사용하여 도전층(610, 612, 614)을 패터닝한다. 구체적으로는, 절연층(614)을 선택적으로 에칭하여 절연층(622)을 형성한 후, 도전층(610, 612)을 선택적으로 에칭하여 게이트 전극으로서 기능하는 도전층(618, 620)을 형성한다(도 8b, 도 10b 참조). 여기서, 절연층(614)을 선택적으로 에칭할 때는 게이트 절연층으로서 기능하는 절연층(608)의 일부도 동시에 에칭된다.
다음에, 레지스트 마스크(616)를 제거한 후, 섬 형상 반도체층(606), 절연층(608), 도전층(618), 도전층(620), 절연층(622) 등을 덮도록, 절연층(624)을 형성한다. 절연층(624)은 이후 사이드월 형성시에 배리어층으로서 기능한다. 절연층(624)은 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등의 재료를 사용하여 형성할 수 있지만, 배리어층으로서 기능시키기 위해서는 이후 사이드월에 사용되는 재료와 에칭시의 선택 비율을 얻을 수 있는 재료를 사용하여 형성하는 것이 바람직하다고 말할 수 있다. 절연층(624)의 두께는 10nm 이상 200nm 이하 정도로 하면 좋다. 본 실시형태에서는 절연층(624)을 질화실리콘(두께 50nm)을 사용하여 형성하기로 한다.
절연층(624)을 형성한 후에는 도전층(618), 도전층(620), 절연층(622) 등을 마스크로 하여 일 도전형을 부여하는 불순물 원소를 섬 형상 반도체층(606)에 첨가한다. 본 실시형태에서는 섬 형상 반도체층(606)에 n형을 부여하는 불순물 원소 (예를 들어, 인이나 비소)를 첨가한다. 상기 불순물의 첨가에 의하여, 섬 형상 반도체층(606)에 불순물 영역(626)가 형성된다(도 8c 참조). 또한, 본 실시형태에 있어서는 절연층(624)을 형성한 후에 n형을 부여하는 불순물 원소를 첨가하는 구성으로 하지만, 이것에 한정되지 않는다. 예를 들어, 레지스트 마스크를 제거한 후, 혹은 제거하기 전에 상기 불순물 원소를 첨가하고, 그 후, 절연층(624)을 형성하는 구성으로 하여도 좋다. 또한, 첨가하는 불순물 원소를 p형을 부여하는 불순물 원소로 할 수도 있다.
다음에, 사이드 월(628)을 형성한다(도 8d 및 도 10c 참조). 사이드월(628)은, 예를 들어, 절연층(624)을 덮도록 절연층을 형성하고, 상기 절연층에 대하여 수직 방향을 주체로 한 이방성 에칭을 적용함으로써 형성할 수 있다. 상기 이방성 에칭에 의하여, 절연층이 선택적으로 에칭되기 때문이다. 절연층은 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등의 재료를 사용하여, CVD법이나 스퍼터링법 등에 의하여 형성할 수도 있다. 또한, 유기 재료를 함유하는 막을 스핀 코팅법 등에 의하여 형성하여도 좋다. 본 실시형태에 있어서는 절연층의 재료로서 산화실리콘을 사용하는 것으로 한다. 즉, 사이드 월(628)은 산화실리콘에 의하여 형성된다. 또한, 상기 에칭 가스로서는, 예를 들어, CHF3와 헬륨의 혼합 가스를 사용할 수 있다. 또한, 사이드월(628)을 형성하는 공정은 이들에 한정되지 않는다.
다음에, 절연층(622), 사이드월(628) 등을 마스크로 하여, 섬 형상 반도체 층(606)에 일 도전형을 부여하는 불순물 원소를 첨가한다. 또한, 섬 형상 반도체층(606)에는, 이전의 공정에서 첨가한 불순물 원소와 동일한 도전형의 불순물 원소를 더 높은 농도로 첨가한다. 즉, 본 실시형태에 있어서는, n형을 부여하는 불순물 원소를 첨가하게 된다.
상기 불순물 원소의 첨가에 의하여, 섬 형상 반도체층(606)에, 채널 형성 영역(630), 저농도 불순물 영역(632), 고농도 불순물 영역(634)이 형성된다. 저농도 불순물 영역(632)은 LDD(Lightly Doped Drain) 영역으로서 기능하고, 고농도 불순물 영역(634)은 소스 혹은 드레인으로서 기능한다.
다음에, 절연층(624)을 에칭하여, 고농도 불순물 영역에 도달하는 개구(콘택트 홀)을 형성한다(도 9a 참조). 본 실시형태에 있어서는 산화실리콘을 사용하여 절연층(622) 및 사이드월(628)을 형성하고, 질화실리콘을 사용하여 절연층(624)을 형성하기 때문에, 절연층(624)을 선택적으로 에칭하여 개구를 형성할 수 있다.
상기 고농도 불순물 영역에 도달하는 개구를 형성한 후, 절연층(614)을 선택적으로 에칭함으로써 개구(636)를 형성한다(도 9b 참조). 개구(636)는 고농도 불순물 영역에 도달하는 개구와 비교하여 크게 형성된다. 그 이유는 개구(636)는 프로세스 룰(rule)이나 디자인 룰에 따라 그 최소 선폭(線幅)이 결정되는 것과 비교하여, 고농도 불순물 영역에 도달하는 개구는 자기 정합적으로 형성됨으로써 더 미세화되기 때문이다.
그 후, 상기 고농도 불순물 영역에 도달하는 개구 및 개구(636)를 통하여, 섬 형상 반도체층(606)의 고농도 불순물 영역(634) 및 도전층(620)에 접하는 도전 층을 형성한다. 상기 도전층은 CVD법이나 스퍼터링법 등에 의하여 형성할 수 있다. 재료로서는 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si) 등을 사용할 수 있다. 또한, 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 함유하는 화합물을 사용하여도 좋다. 또한, 상기 도전층은 단층 구조와 적층 구조의 어느 쪽이라도 좋다. 본 실시형태에 있어서는 티타늄과 알루미늄과 티타늄의 3층 구조로 하는 경우를 제시한다.
상기 도전층을 선택적으로 에칭함으로써, 소스 전극 혹은 드레인 전극(소스 배선 혹은 드레인 배선)으로서 기능하는 도전층(638), 도전층(640) 및 도전층(642), 도전층(620)과 접속되어 배선으로서 기능하는 도전층(644), 도전층(646) 및 도전층(648)을 형성한다(도 9c, 도 10d 참조). 상술한 공정에 의하여 섬 형상 반도체 층(606)과, 소스 전극 혹은 드레인 전극으로서 기능하는 도전층의 접속을 자기 정합적으로 형성한 박막 트랜지스터가 완성된다.
도 8a 내지 도 10d를 사용하여 제시한 방법에 의하여, 소스 전극 혹은 드레인 전극의 접속 관계를 자기 정합적으로 형성할 수 있기 때문에, 트랜지스터의 구조를 미세화할 수 있다. 즉, 반도체 소자의 집적도를 향상시킬 수 있게 된다. 또한, 채널 길이나 저농도 불순물 영역의 길이를 자기 정합적으로 규정할 수 있으므로, 미세화에 있어서 문제가 되는 채널 저항의 변동을 억제할 수 있다. 즉, 특성이 우수한 트랜지스터를 제공할 수 있다.
도 6a 내지 도 10d를 참조하여 TFT의 제조 방법을 설명하였지만, TFT 외에 용량, 저항 등 TFT와 함께 각종 반도체 소자를 형성함으로써, 고부가 가치의 반도체 장치를 제조할 수 있다. 이하, 도면을 참조하면서 반도체 장치의 구체적인 양태를 설명한다.
우선, 반도체 장치의 일례로서 마이크로프로세서에 대하여 설명한다. 도 11은 마이크로프로세서(500)의 구성예를 도시하는 블록도이다.
마이크로 프로세서(500)는 연산 회로(501; Arithmetic logic unit(ALU라고도 기재함)), 연산 회로 제어부(502; ALU Controller), 명령 해석부(503; Instruction Decoder), 인터럽트 제어부(504; Interrupt Controller), 타이밍 제어부(505; Timing Controller), 레지스터(506; Register), 레지스터 제어부(507; Register Controller), 버스 인터페이스(508; Bus I/F), 판독 전용 메모리(509), 및 메모리 인터페이스(510)를 포함한다.
버스 인터페이스(508)를 통하여 마이크로 프로세서(500)에 입력된 명령은 명령 해석부(503)에 입력되고 디코드된 후, 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)에 입력된다. 연산 회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)는 디코드된 명령에 의거하여 각종 제어를 행한다.
연산 회로 제어부(502)는 연산 회로(501)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(504)는 마이크로 프로세서(500)의 프로그램 실행 중에, 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 처리하는 회로이고, 인터럽트 제어부(504)는 인터럽트 요구의 우선도나 마스크 상태를 판단하여 인 터럽트 요구를 처리한다. 레지스터 제어부(507)는 레지스터(506)의 어드레스를 생성하고, 마이크로 프로세서(500)의 상태에 따라 레지스터(506)의 판독이나 기록을 한다. 타이밍 제어부(505)는 연산 회로(501), 연산 회로 제어부(502), 명령 해석부(503), 인터럽트 제어부(504), 레지스터 제어부(507)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 제어부(505)는 기준 클록 신호(CLK1)에 의거하여 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비한다. 도 11에 도시하는 바와 같이, 내부 클록 신호(CLK2)는 다른 회로에 입력된다.
다음에, 비접촉으로 데이터의 송수신을 행하는 기능 및 연산 기능을 구비한 반도체 장치의 일례를 설명한다. 도 12는 이러한 반도체 장치의 구성예를 도시한 블록도이다. 도 12에 도시하는 반도체 장치는 무선 통신에 의하여 외부 장치와 신호의 송수신을 행하여 동작하는 컴퓨터(이하, “RFCPU”라고 기재함)라고 부를 수 있다.
도 12에 도시하는 바와 같이, RFCPU(511)는 아날로그 회로부(512)와 디지털 회로부(513)를 가진다. 아날로그 회로부(512)는 공진 용량을 갖는 공진 회로(514), 정류 회로(515), 정전압 회로(516), 리셋 회로(517), 발진 회로(518), 복조 회로(519), 변조 회로(520)를 가진다. 디지털 회로부(513)는 RF 인터페이스(521), 제어 레지스터(522), 클록 컨트롤러(523), CPU 인터페이스(524), 중앙 처리 유닛(525), 랜덤 액세스 메모리(526), 판독 전용 메모리(527)를 가진다.
RFCPU(511)의 동작의 개요는 이하와 같다. 안테나(528)가 수신한 전력은 공진 회로(514)에 의하여 증폭되고, 그 전력은 정류 회로(515)를 거쳐 용량부(529)에 충전된다. 이 용량부(529)는 세라믹스 콘덴서나 전기 2중층 콘덴서 등의 커패시터로 형성되는 것이 바람직하다. 용량부(529)는 RFCPU(511)를 구성하는 기판에 집적될 필요는 없고, 다른 부품으로서 RFCPU(511)에 내장할 수도 있다.
리셋 회로(517)는 디지털 회로부(513)를 리셋하여 초기화하는 신호를 생성한다. 예를 들어, 전원 전압의 상승에 지연하여 상승하는 신호를 리셋 신호로서 생성한다. 발진 회로(518)는 정전압 회로(516)에 의하여 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 복조 회로(519)는 수신 신호를 복조하는 회로이고, 변조 회로(520)는 송신하는 데이터를 변조하는 회로이다.
예를 들어, 복조 회로(519)는 로우(low) 패스 필터로 형성되고, 진폭 변조(ASK) 방식의 수신 신호를 그 진폭의 변동에 의거하여 2치화한다. 또한, 송신 데이터를 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신하기 때문에, 변조 회로(520)는 공진 회로(514)의 공진 점을 변화시킴으로써 통신 신호의 진폭을 변화시킨다.
클록 컨트롤러(523)는 전원 전압 혹은 중앙 처리 유닛(525)에 있어서의 소비 전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다. 전원 전압의 감시는 전원 관리 회로(530)가 행한다.
안테나(528)로부터 RFCPU(511)에 입력된 신호는 복조 회로(519)로 복조된 후, RF 인터페이스(521)로 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(522)에 격납된다. 제어 커맨드에는 판독 전용 메모리(527)에 기억되는 데이터의 판독, 랜덤 액세스 메모리(526)로의 데이터의 기록, 중앙 처리 유 닛(525)으로의 연산 명령 등이 포함된다.
중앙 처리 유닛(525)은 인터페이스(524)를 통하여 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)에 액세스한다. CPU 인터페이스(524)는 중앙 처리 유닛(525)이 요구하는 어드레스에 의거하여 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)의 어느 하나에 대한 액세스 신호를 생성하는 기능을 가진다.
중앙 처리 유닛(525)의 연산 방식은 판독 전용 메모리(527)에 OS(operating system)를 기억시켜 두고, 기동됨과 동시에 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용 회로로 연산 회로를 구성하고, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는 전용의 연산 회로에서 일부의 연산 처리를 하고, 나머지의 연산을 프로그램을 사용하여 중앙 처리 유닛(525)이 실행하는 방식을 적용할 수 있다
다음에, 도 13a 내지 도 14b를 사용하여 반도체 장치로서 표시 장치에 대하여 설명한다.
도 13a는 액정 표시 장치를 설명하기 위한 도면이다. 도 13a는 액정 표시 장치의 화소의 평면도이고, 도 13b는 J-K 절단선에 의한 도 13a의 단면도이다.
도 13a에 도시하는 바와 같이, 화소는 단결정 반도체층(320), 단결정 반도체층(320)과 교차하는 주사선(322), 주사선(322)과 교차하는 신호선(323), 화소 전극(324), 화소 전극(324)과 단결정 반도체층(320)을 전기적으로 접속하는 전극(328)을 가진다. 단결정 반도체층(320)은 상기 실시형태에 따른 반도체 기판 제 조 장치를 사용하여 제조된 반도체 기판에 접합된 단결정 반도체층(302)으로 형성된 층이며 화소의 TFT(325)를 구성한다.
도 13b에 도시하는 바와 같이, 베이스 기판(120) 위에 절연막(102) 및 단결정 반도체층(320)이 적층된다. 베이스 기판(120)은 유리이다. TFT(325)의 단결정 반도체층(320)은, 반도체 기판의 단결정 반도체층(124)을 에칭에 의하여 소자 분리하여 형성된 막이다. 단결정 반도체층(320)에는, 채널 형성 영역(340), 도너가 첨가된 n형 고농도 불순물 영역(341)이 형성된다. TFT(325)의 게이트 전극은 주사선(322)에 포함되고, 소스 전극 및 드레인 전극의 한쪽은 신호선(323)에 포함된다.
층간 절연막(327) 위에는, 신호선(323), 화소 전극(324) 및 전극(328)이 형성된다. 층간 절연막(327) 위에는, 기둥 형상 스페이서(329)가 형성된다. 신호선(323), 화소 전극(324), 전극(328) 및 기둥 형상 스페이서(329)를 덮도록 배향막(330)이 형성된다. 대향 기판(332)에는 대향 전극(333), 대향 전극을 덮는 배향막(334)이 형성된다. 기둥 형상 스페이서(329)는 베이스 기판(120)과 대향 기판(332)의 틈을 유지하기 위하여 형성된다. 기둥 형상 스페이서(329)에 의하여 형성되는 틈에 액정층(335)이 형성된다. 신호선(323) 및 전극(328)과 고농도 불순물 영역(341)의 접속부는 콘택트 홀의 형성에 의하여 층간 절연막(327)에 단차가 생기기 때문에, 이 접속부에서는 액정층(335)의 액정의 배향이 흐트러지기 쉽다. 따라서, 이 단차부에 기둥 형상 스페이서(329)를 형성하여 액정의 배향 흐트러짐을 방지한다.
다음에, 일렉트로 루미네선스 표시 장치(이하, EL 표시 장치라고 기재함)에 대하여 도 14a 및 도 14b를 참조하여 설명한다. 도 14a는 EL 표시 장치의 화소의 평면도이고, 도 14b는 J-K 절단선에 의한 도 14a의 단면도이다.
도 14a에 도시하는 바와 같이, 화소는 TFT로 이루어지는 선택용 트랜지스터(401), 표시 제어용 트랜지스터(402), 주사선(405), 신호선(406), 및 전류 공급선(407), 화소 전극(408)을 포함한다. 일렉트로루미네선스 재료를 포함하여 형성되는 층(EL층)이 한 쌍의 전극에 끼워지는 구조의 발광 소자가 각 화소에 형성된다. 발광 소자의 한쪽의 전극이 화소 전극(408)이다. 또한, 반도체막(403)은 선택용 트랜지스터(401)의 채널 형성 영역, 소스 영역 및 드레인 영역이 형성된다. 반도체막(404)은 표시 제어용 트랜지스터(402)의 채널 형성 영역, 소스 영역 및 드레인 영역이 형성된다. 반도체막(403, 404)은 상기 실시형태에 따른 반도체 기판의 제조 장치를 사용하여 제조된 반도체 기판에 접합된 단결정 반도체층(124)으로부터 형성된 층이다.
선택용 트랜지스터(401)에 있어서, 게이트 전극은 주사선(405)에 포함되고, 소스 전극 혹은 드레인 전극의 한쪽은 신호선(406)에 포함되고, 다른 쪽은 전극(411)으로서 형성된다. 표시 제어용 트랜지스터(402)는 게이트 전극(412)이 전극(411)과 전기적으로 접속되고, 소스 전극 혹은 드레인 전극의 한쪽은 화소 전극(408)에 전기적으로 접속되는 전극(413)으로서 형성되고, 다른 쪽은 전류 공급선(407)에 포함된다.
표시 제어용 트랜지스터(402)는 p채널형의 TFT이다. 도 14b에 도시하는 바와 같이, 반도체막(404)에는 채널 형성 영역(451) 및 p형의 고농도 불순물 영 역(452)이 형성된다.
표시 제어용 트랜지스터(402)의 게이트 전극(412)을 덮도록 층간 절연막(427)이 형성된다. 층간 절연막(427) 위에 신호선(406), 전류 공급선(407), 전극(411, 413) 등이 형성된다. 또한, 층간 절연막(427) 위에는 전극(413)에 전기적으로 접속되는 화소 전극(408)이 형성된다. 화소 전극(408)은 주변부가 절연성의 격벽층(428)으로 둘러싸인다. 화소 전극(408) 위에는 EL층(429)이 형성되고, EL층(429) 위에는 대향 전극(430)이 형성된다. 보강판(補强板)으로서 대향 기판(431)이 형성되고, 대향 기판(431)은 수지층(432)에 의하여 베이스 기판(120)에 고정된다.
EL 표시 장치의 계조의 제어는 발광 소자의 휘도를 전류로 제어하는 전류 구동 방식과, 전압으로 그 휘도를 제어하는 전압 구동 방식이 있지만, 전류 구동 방식은 화소마다 트랜지스터의 특성값의 차이가 큰 경우 채용하기 곤란하고, 채용하기 위해서는 특성값의 차이를 보정하는 보정 회로가 필요하게 된다. 상기 실시형태에 따른 반도체 기판의 제조 공정, 및 게터링 공정을 포함하는 제조 방법으로 EL 표시 장치를 제조함으로써, 선택용 트랜지스터(401) 및 표시 제어용 트랜지스터(402)는 화소마다 특성의 불균일이 없어지기 때문에, 전류 구동 방식을 채용할 수 있다.
즉, 상기 실시형태에 따른 반도체 장치를 사용함으로써, 다양한 전기 기기를 제조할 수 있다. 전기 기기로서는, 비디오 카메라, 디지털 카메라 등의 카메라, 네비게이션 시스템, 음향 재생 장치(카 오디오, 오디오 콤포넌트 등), 컴퓨터, 게 임 기기, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화, 휴대형 게임기 혹은 전자서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는 DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 음성 데이터를 재생하고, 또 기억된 화상 데이터를 표시할 수 있는 표시 장치를 구비한 장치) 등이 포함된다.
도 15a 내지 도 15c를 사용하여 전기 기기의 구체적인 형태를 설명한다. 도 15a는 휴대 전화기(901)의 일례를 도시하는 외관도이다. 이 휴대 전화기(901)는 표시부(902), 조작 스위치(903) 등을 포함하여 구성된다. 표시부(902)에 도 13a 및 도 13b에서 설명한 액정 표시 장치 혹은 도 14a 및 도 14b에서 설명한 EL 표시 장치를 적용함으로써, 표시 불균일이 적고 화질이 우수한 표시부(902)로 할 수 있다.
또한, 도 15b는 디지털 플레이어(911)의 구성예를 도시하는 외관도이다. 디지털 플레이어(911)는 표시부(912), 조작부(913), 이어폰(914) 등을 포함한다. 이어폰(914) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 표시부(912)에 도 13a 및 도 13b에서 설명한 액정 표시 장치 혹은 도 14a 및 도 14b에서 설명한 EL 표시 장치를 적용함으로써, 화면 사이즈가 0.3인치 내지 2인치 정도인 경우에도 고정세의 화상 및 다량의 문자 정보를 표시할 수 있다.
또한, 도 15c는 전자 서적(921)의 외관도이다. 이 전자 서적(921)은 표시부(922), 조작 스위치(923)를 포함한다. 전자 서적(921)에는 모뎀을 내장하여도 좋고, 도 12의 RFCPU를 내장시켜, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 표시부(922)에는 도 13a 및 도 13b에서 설명한 액정 표시 장치, 혹은 도 14a 및 도 14b에서 설명한 EL 표시 장치를 적용함으로써 고화질의 표시를 할 수 있다.
또한, 도 16a 내지 도 16c는 상기 실시형태에 따른 반도체 장치를 적용한 휴대 전화(800)의 구성의 다른 일례이고, 도 16a가 정면도, 도 16b가 배면도, 도 16c가 전개도이다. 휴대 전화(800)는 전화와 휴대 정보 단말의 양쪽 모두의 기능을 갖고, 컴퓨터를 내장하고, 음성 통화 외에도 다양한 데이터 처리가 가능한 소위 스마트 폰이다.
휴대 전화(800)는 케이스(801) 및 케이스(802)의 2개의 케이스로 구성된다. 케이스(801)는 표시부(801), 스피커(812), 마이크로폰(813), 조작 키(814), 포인팅 디바이스(815), 카메라용 렌즈(816), 외부 접속 단자(817), 이어폰 단자(818) 등을 구비하고, 케이스(802)에는, 키보드(821), 외부 메모리 슬롯(822), 카메라용 렌즈(823), 라이트(824), 이어폰 단자(818) 등을 구비한다. 또한, 안테나는 케이스(801) 내부에 내장된다. 표시부(811)에 도 13a 및 도 13b에서 설명한 액정 표시 장치 혹은 도 14a 및 도 14b에서 설명한 EL 표시 장치를 적용함으로써, 표시 불균일이 적고 화질이 우수한 표시부로 할 수 있다.
또한, 상기 구성에 추가하여 비접촉 IC 칩, 소형 기록 장치 등을 내장하여도 좋다.
표시부(811)는 사용 형태에 따라 표시 방향이 적절히 변화한다. 표시부(811)와 동일 면 위에 카메라용 렌즈(816)를 구비하기 때문에, 텔레비전 전화가 가능하다. 또한, 표시부(811)를 뷰파인더로 하여 카메라용 렌즈(823) 및 라이 트(824)로 정지 화상 및 동영상의 촬영이 가능하다. 스피커(812) 및 마이크로 폰(813)은 음성 통화에 한정되지 않고, 텔레비전 전화, 녹음, 재생 등이 가능하다. 조작 키(814)로 전화의 발신 및 착신, 전자 메일 등의 간단한 정보 입력, 화면의 스크롤, 커서 이동 등이 가능하다. 또한, 겹친 케이스(801) 및 케이스(802)(도 16a 참조)는 슬라이드하여 도 16c와 같이 전개되고, 휴대 정보 단말로서 사용할 수 있다. 이 경우, 키보드(821), 포인팅 디바이스(815)를 사용하여 원활한 조작이 가능하다. 외부 접속 단자(817)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 개인용 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(822)에 기록 매체를 삽입하여 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 추가하여 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
상술한 바와 같이, 상기 실시형태에 따른 반도체 기판을 적용하여 전자기기나 조명 기구를 얻을 수 있다. 상기 실시형태에 따른 반도체 기판의 적용 범위는 극히 넓고 모든 분야의 전자기기에 적용할 수 있다.
도 1a-1 내지 도 1d-1은 실시형태 1에 따른 반도체 기판의 제조 방법의 일례를 도시하는 도면.
도 2a 및 도 2b는 실시형태 1에 따른 반도체 기판의 제조 장치의 일례를 도시하는 도면.
도 3a 내지 도 3c는 실시형태 1의 반도체 기판의 제조 장치에 있어서의 전자파 조사부의 일례를 도시하는 도면.
도 4a 및 도 4b는 실시형태 2의 반도체 기판의 제조 장치에 있어서의 전자파 조사부의 일례를 도시하는 도면.
도 5a 및 도 5b는 실시형태 3의 반도체 기판의 제조 장치에 있어서의 전자파 조사부의 일례를 도시하는 도면.
도 6a 내지 도 6d는 반도에 기판을 사용한 반도체 장치의 제조 방법의 일례를 도시하는 도면.
도 7a 내지 도 7c는 반도체 기판을 사용한 반도체 장치의 제조 방법의 일례를 도시하는 도면.
도 8a 내지 도 8d는 박막 트랜지스터의 제조 방법의 일례에 대하여 설명하는 단면도.
도 9a 내지 도 9c는 박막 트랜지스터의 제조 방법의 일례에 대하여 설명하는 단면도.
도 10a 내지 도 10d는 박막 트랜지스터의 제조 방법의 일례에 대하여 설명하는 평면도.
도 11은 반도체 기판을 사용한 반도체 장치의 일례를 도시하는 도면.
도 12는 반도체 기판을 사용한 반도체 장치의 일례를 도시하는 도면.
도 13a 및 도 13b는 반도체 기판을 사용한 표시 장치의 일례를 도시하는 도면.
도 14a 및 도 14b는 반도체 기판을 사용한 표시 장치의 일례를 도시하는 도면.
도 15a 내지 도 15c는 반도체 기판을 사용한 전자기기를 도시하는 도면.
도 16a 내지 도 16c는 반도체 기판을 사용한 전자기기를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 단결정 반도체 기판 120: 베이스 기판
124: 단결정 반도체층 200: 세정부
202: 전자파 조사부 204: 열 처리부
206: 반송 로봇 208: 세정조
210: 전자파 발생기 212: 도파관
214: 슬롯 216: 유전체
218: 스테이지 220: RTA 챔버
222: 서냉실 224: 핀
230: 암 240: 암

Claims (24)

  1. 절연 표면을 갖는 베이스 기판 위에 단결정 반도체 기판으로부터 분리된 단결정 반도체층이 형성된 반도체 기판 제조 장치로서,
    상기 베이스 기판의 접합면과 상기 단결정 반도체 기판의 접합면이 세정되는 세정부로서, 상기 단결정 반도체 기판은 접합층으로서 기능하는 절연층이 형성되는 표면을 갖고, 상기 표면으로부터 소정의 깊이의 영역에 형성된 취화 영역을 포함하는, 상기 세정부와;
    상기 단결정 반도체 기판으로부터 분리된 상기 단결정 반도체층이 상기 베이스 기판에 고정되도록, 상기 베이스 기판과 상기 단결정 반도체 기판이 서로 접합되고, 주파수가 300MHz 이상 300GHz 이하의 전자파가 조사된 상기 단결정 반도체 기판이 가열되고, 상기 취화 영역을 분리 면으로서 사용하여 상기 단결정 반도체 기판이 분리되는, 전자파 조사부와;
    상기 베이스 기판에 고정된 상기 단결정 반도체층이 가열 처리되는, 열 처리부와;
    상기 전자파 조사부는 상기 세정부에 연결되고,
    상기 열 처리부는 상기 전자파 조사부에 연결되는, 반도체 기판 제조 장치.
  2. 제 1 항에 있어서,
    상기 단결정 반도체층이 분리된 상기 단결정 반도체 기판의 표면이 평탄화되는 상기 단결정 반도체 기판 재생부를 더 포함하는, 반도체 기판 제조 장치.
  3. 제 1 항에 있어서,
    상기 열 처리부에서 상기 단결정 반도체층이 500℃ 이상으로 가열되는, 반도체 기판 제조 장치.
  4. 제 1 항에 있어서,
    상기 전자파 조사부는,
    평행으로 배치되는 복수의 도파관과;
    상기 복수의 도파관의 각각에 형성되는 복수의 슬롯과;
    상기 복수의 슬롯의 각각에 해당하고 상기 복수의 슬롯의 각각에 접하여 형성되는 유전체를 포함하는, 반도체 기판 제조 장치.
  5. 제 4 항에 있어서,
    상기 복수의 슬롯은 인접한 슬롯과의 사이에 상기 도파관에서 전파되는 상기 전자파의 파장의 1/2의 간격을 두고 형성되는, 반도체 기판 제조 장치.
  6. 제 1 항에 있어서,
    상기 전자파 조사부는,
    복수의 도파관과;
    상기 복수의 도파관의 각각에 형성되는 복수의 슬롯과;
    상기 복수의 슬롯의 각각에 해당하고 상기 복수의 슬롯의 각각에 접하여 형성되는 유전체와;
    수평 방향으로 이동할 수 있는 스테이지를 포함하는, 반도체 기판 제조 장치.
  7. 제 6 항에 있어서,
    상기 복수의 슬롯은 인접한 슬롯과의 사이에 상기 도파관에서 전파되는 상기 전자파의 파장의 1/2의 간격을 두고 형성되는, 반도체 기판 제조 장치.
  8. 제 1 항에 있어서,
    상기 전자파 조사부는,
    복수의 도파관과;
    상기 복수의 도파관의 각각에 형성되는 복수의 슬롯과;
    상기 복수의 슬롯의 각각에 해당하고 상기 복수의 슬롯의 각각에 접하여 형성되는 유전체와;
    복수의 유출 구멍을 갖는 스테이지와;
    상기 유출 구멍의 각각에 가스를 공급하는 송풍기와;
    상기 스테이지의 양쪽 측에 배치되는 반송 롤러를 포함하는, 반도체 기판 제조 장치.
  9. 제 8 항에 있어서,
    상기 복수의 슬롯은 인접한 슬롯과의 사이에 상기 도파관에서 전파되는 상기 전자파의 파장의 1/2의 간격을 두고 형성되는, 반도체 기판 제조 장치.
  10. 제 1 항에 있어서,
    상기 단결정 반도체 기판을 유지하기 위한 제 1 암과;
    상기 베이스 기판을 유지하기 위한 제 2 암을 포함하는, 반도체 기판 제조 장치.
  11. 제 1 항에 있어서,
    상기 전자파 조사부는 상기 세정부와 직접 접속되고,
    상기 열 처리부는 상기 전자파 조사부와 직접 접속되는, 반도체 기판 제조 장치.
  12. 절연 표면을 갖는 베이스 기판 위에 복수의 단결정 반도체 기판으로부터 분리된 복수의 단결정 반도체층이 형성된 반도체 기판 제조 장치로서,
    상기 베이스 기판의 접합면과 상기 복수의 단결정 반도체 기판의 각각의 접합면이 세정되는 세정부로서, 상기 복수의 단결정 반도체 기판의 각각은 접합층으로서 기능하는 절연층이 형성되는 표면을 갖고, 상기 표면으로부터 소정의 깊이의 영역에 형성된 취화 영역을 포함하는, 상기 세정부와;
    상기 복수의 단결정 반도체 기판으로부터 분리된 상기 복수의 단결정 반도체층이 상기 베이스 기판에 고정되도록, 상기 베이스 기판과 상기 복수의 단결정 반도체 기판이 서로 접합되고, 주파수가 300MHz 이상 300GHz 이하의 전자파가 조사된 상기 복수의 단결정 반도체 기판이 가열되고, 상기 취화 영역을 분리 면으로서 사용하여 상기 복수의 단결정 반도체 기판이 분리되는, 전자파 조사부와;
    상기 베이스 기판에 고정된 상기 복수의 단결정 반도체층이 가열 처리되는, 열 처리부와;
    상기 전자파 조사부는 상기 세정부에 연결되고,
    상기 열 처리부는 상기 전자파 조사부에 연결되는, 반도체 기판 제조 장치.
  13. 제 12 항에 있어서,
    상기 복수의 단결정 반도체층이 분리된 상기 복수의 단결정 반도체 기판 각각의 표면이 평탄화되는 상기 복수의 단결정 반도체 기판 재생부를 더 포함하는, 반도체 기판 제조 장치.
  14. 제 12 항에 있어서,
    상기 열 처리부에서 상기 복수의 단결정 반도체층이 500℃ 이상으로 가열되는, 반도체 기판 제조 장치.
  15. 제 12 항에 있어서,
    상기 전자파 조사부는,
    평행으로 배치되는 복수의 도파관과;
    상기 복수의 도파관의 각각에 형성되는 복수의 슬롯과;
    상기 복수의 슬롯의 각각에 해당하고 상기 복수의 슬롯의 각각에 접하여 형성되는 유전체를 포함하는, 반도체 기판 제조 장치.
  16. 제 15 항에 있어서,
    상기 복수의 슬롯은 인접한 슬롯과의 사이에 상기 도파관에서 전파되는 상기 전자파의 파장의 1/2의 간격을 두고 형성되는, 반도체 기판 제조 장치.
  17. 제 12 항에 있어서,
    상기 전자파 조사부는,
    복수의 도파관과;
    상기 복수의 도파관의 각각에 형성되는 복수의 슬롯과;
    상기 복수의 슬롯의 각각에 해당하고 상기 복수의 슬롯의 각각에 접하여 형성되는 유전체;
    수평 방향으로 이동할 수 있는 스테이지를 포함하는, 반도체 기판 제조 장치.
  18. 제 17 항에 있어서,
    상기 복수의 슬롯은 인접한 슬롯과의 사이에 상기 도파관에서 전파되는 상기 전자파의 파장의 1/2의 간격을 두고 형성되는, 반도체 기판 제조 장치.
  19. 제 12 항에 있어서,
    상기 전자파 조사부는,
    복수의 도파관과;
    상기 복수의 도파관의 각각에 형성되는 복수의 슬롯과;
    상기 복수의 슬롯의 각각에 해당하고 상기 복수의 슬롯의 각각에 접하여 형성되는 유전체와;
    복수의 유출 구멍을 갖는 스테이지와;
    상기 유출 구멍의 각각에 가스를 공급하는 송풍기와;
    상기 스테이지의 양쪽 측에 배치되는 반송 롤러를 포함하는, 반도체 기판 제조 장치.
  20. 제 19 항에 있어서,
    상기 복수의 슬롯은 인접한 슬롯과의 사이에 상기 도파관에서 전파되는 상기 전자파의 파장의 1/2의 간격을 두고 형성되는, 반도체 기판 제조 장치.
  21. 제 12 항에 있어서,
    상기 단결정 반도체 기판을 유지하기 위한 제 1 암과;
    상기 베이스 기판을 유지하기 위한 제 2 암을 포함하는, 반도체 기판 제조 장치.
  22. 제 12 항에 있어서,
    상기 전자파 조사부는 상기 세정부와 직접 접속되고,
    상기 열 처리부는 상기 전자파 조사부와 직접 접속되는, 반도체 기판 제조 장치.
  23. 단결정 반도체 기판 상에 절연층을 형성하는 단계와;
    상기 단결정 반도체 기판에 가속된 이온을 조사함으로써, 상기 단결정 반도체 기판의 표면으로부터 소정의 깊이의 영역에 취화 영역을 형성하는 단계와;
    상기 절연층의 표면과 베이스 기판의 표면을 접합함으로써 상기 단결정 반도체 기판을 베이스 기판에 고정하는 단계와;
    상기 단결정 반도체 기판에 주파수가 300MHz 이상 300GHz 이하의 전자파를 조사함으로써, 상기 단결정 반도체 기판을 상기 취화 영역을 따라 분리하기 위한 전자파 조사 처리를 행하는 단계를 포함하는, 반도체 기판의 제조 방법.
  24. 복수의 단결정 반도체 기판의 각각 상에 절연층을 형성하는 단계와;
    상기 복수의 단결정 반도체 기판의 하나 이상에 가속된 이온을 조사함으로써, 상기 복수의 단결정 반도체 기판의 하나 이상의 표면으로부터 소정의 깊이의 영역에 취화 영역을 형성하는 단계와;
    상기 절연층의 표면과 상기 베이스 기판의 표면을 접합함으로써 상기 복수의 단결정 반도체 기판을 베이스 기판에 고정하는 단계와;
    상기 복수의 단결정 반도체 기판에 주파수가 300MHz 이상 300GHz 이하의 전자파를 조사함으로써 상기 복수의 단결정 반도체 기판의 각각을 상기 취화 영역을 따라 분리하기 위한 전자파 조사 처리를 행하는 단계를 포함하는, 반도체 기판의 제조 방법.
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