JP4588167B2 - 半導体装置の作製方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、基板上に形成され結晶質半導体膜を用いた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ、以下、ＴＦＴと記す）等の半導体装置の作製方法に関するものである。本発明により作製される半導体装置は、ＴＦＴやＭＯＳトランジスタ等の素子だけでなく、これら絶縁ゲート型トランジスタで構成された半導体回路（マイクロプロセッサ、信号処理回路または高周波回路等）を有する液晶表示装置、ＥＬ（Electro Luminescence）表示装置、ＥＣ（Electro Chromic）表示装置またはイメージセンサなどを含むものである。
【０００２】
【従来の技術】
現在、半導体膜を用いた半導体素子として、薄膜トランジスタ（以下、ＴＦＴと記す）が各集積回路に用いられており、特に画像表示装置のスイッチング素子として用いられている。更に、非晶質半導体膜よりも移動度の高い結晶質半導体膜を活性層に用いたＴＦＴは、駆動能力が高く、駆動回路の素子としても用いられている。
【０００３】
結晶質半導体膜を得る方法としては、熱アニール法、レーザーアニール法や本出願人による特開平７−１３０６５２号公報及び特開平８−７８３２９号公報に記載された技術が公知である。この公報に記載されている技術は、シリコンの結晶化を助長する金属元素（特にニッケル、Ｎｉ）を利用することにより、５００〜６００℃、４時間程度の加熱処理によって結晶性の優れた結晶質シリコン膜を形成することを可能とするものである。
【０００４】
ＴＦＴの評価として最も重要視されるのは、信頼性である。この信頼性を下げる要因としては、ＴＦＴ中の不純物（以下、ＴＦＴの信頼性を低下させる不純物を本明細書では汚染不純物という）が挙げられる。これら汚染不純物は、大気、ガラス基板、製造装置など、様々な汚染源からＴＦＴに混入する。なかでも、ＴＦＴを構成する被膜界面に汚染不純物が存在することは、ＴＦＴの信頼性を損ねる大きな要因となっている。
【０００５】
また、ＴＦＴの電気特性を表すものの中に、しきい値（Ｖｔｈ）がある。一般的に、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御する目的で、ｐ型を付与する不純物元素としてボロン（Ｂ）を結晶質半導体膜に添加する方法がある。
【０００６】
【発明が解決しようとする課題】
ＴＦＴを構成する各被膜を形成及び処理する工程を全て連続処理することは難しい。例えば、結晶質半導体膜は、非晶質半導体膜を熱やレーザー光等により結晶化する方法を用いて得られる。一般には、成膜装置と熱処理をする炉やレーザー装置はそれぞれ独立してある。また、成膜室が単数、或いは複数の成膜室を有しているが１種類の膜形成しか行うことができないような成膜装置を用いると、成膜ごとにクリーンルーム大気に基板表面が曝されることになる。従って、次処理の前に被膜表面を洗浄する工程が必要となってくる。しかし、洗浄機から成膜装置に投入するまでの間でも基板は大気雰囲気に曝されることになる。
【０００７】
半導体装置は、通常クリーンルームで作製されている。クリーンルームでは、取り込む外気からゴミ、埃、汚染物質などを除去するためのフィルターが使われているのだが、フィルター自体から発生する汚染不純物、特にホウ素（Ｂ）やクリーンルーム内で作業を行う人間からの汚染不純物、特にナトリウム（Ｎａ）がクリーンルーム大気雰囲気中には多く存在する。つまり、基板をクリーンルーム大気雰囲気中に曝すだけでも、基板表面は汚染されてしまう。
【０００８】
本発明は、ＴＦＴを構成する各被膜界面が汚染不純物に汚染されることなく清浄な状態を保つことを課題とする。
【０００９】
また、きちんとした結晶構造中に、不純物を入れるときちんとした結晶構造は破壊されてしまう。つまり、結晶質半導体膜にしきい値（Ｖｔｈ）を制御する目的でｐ型を付与するボロン（Ｂ）を添加することは、結晶質半導体膜の結晶構造を破壊することになり、ＴＦＴの駆動能力を下げてしまう可能性がある。
【００１０】
本発明は、結晶質半導体膜の結晶構造を破壊せずに、ｎチャネル型ＴＦＴにｐ型を付与する不純物元素を添加することを課題とする。
【００１１】
【課題を解決するための手段】
上記の課題を解決するために、本発明は、成膜室を複数有する成膜装置にて、下地膜形成からｎチャネル型ＴＦＴにｐ型を付与する不純物元素を添加するための保護膜としての酸化珪素膜形成までをクリーンルーム大気に曝すことなく連続処理することを特徴とする。換言すると、本発明は、成膜室を複数有する成膜装置を使用することにより、各被膜界面の汚染を防ぐことを特徴とする。
【００１２】
また、上記課題を解決するために、本発明は、レーザー装置に被膜表面の汚染不純物を取り除くための洗浄室を設け、被膜表面の汚染不純物除去からレーザーアニールまでを連続で処理することを特徴とする。
【００１３】
上記構成において、被膜表面の汚染不純物除去は、オゾンを容存させた純水で洗浄を行った後に、フッ素を含有する酸性溶液を用い、被膜表面を極薄くエッチングすることにより行う。極薄くエッチングする手段としては、スピン装置を用いて基板をスピンさせ、被膜表面に接触させたフッ素を含有する酸性溶液を飛散させる方法が有効である。
【００１４】
前記オゾンを容存させた純水を用いる理由としては次のことが挙げられる。
（１）オゾンにより第一の被膜表面に極薄酸化膜を形成し、前記第一の被膜表面に吸着している汚染不純物を、次に続くフッ素を含有する酸性溶液を用いて、前記極薄酸化膜ごと除去できる。
（２）第一の被膜が疎水性である場合、その表面をオゾンにより酸化することで、第一の被膜表面が親水性に変わり洗浄効果が増す。
（３）クリーンルーム大気雰囲気中に存在するような微量の炭素化物質であれば、オゾンで酸化分解して除去できる。
【００１５】
フッ素を含有する酸性溶液としては、フッ酸、希フッ酸、フッ化アンモニウム、バッファードフッ酸（フッ酸とフッ化アンモニウムの混合溶液）、フッ酸と過酸化水素水の混合溶液等を用いることができる。
【００１６】
従って、本発明の半導体装置は、洗浄室にスピン式の洗浄機を設け、オゾンを容存させた純水とフッ素を含有する酸性溶液を洗浄液として用いることにより、ＴＦＴを構成する被膜表面の汚染不純物を除去することを特徴とする。
【００１７】
また、上記の結晶構造破壊の課題を解決するために、本発明は、ｎチャネル型ＴＦＴにｐ型を付与する不純物元素としてボロン（Ｂ）を非晶質半導体膜に添加した後に結晶化を行うことを特徴とする。
【００１８】
【発明の実施の形態】
本発明の実施の形態を、図１〜図４を用いて以下に説明する。
【００１９】
[実施の形態１]
図１は、成膜室を複数有する成膜装置を示している。この成膜装置は、ローダー／アンローダー室１０１及び１０２、搬送室１０７、搬送ロボット１０８及び成膜室１０３〜１０６からなる。ローダー／アンローダー室及び搬送室には、各室を真空に引く為の排気系１０１ｐ、１０２ｐ及び１０７ｐが設けられており、成膜室には成膜に使用するガスを導入するライン１０３ｇ〜１０６ｇと排気系１０３ｐ〜１０６ｐが設けられている。
【００２０】
各成膜室で、それぞれの膜形成を行う。第一の成膜室１０３にて下地膜形成を行い、次いで、第二の成膜室１０４にて非晶質半導体膜形成を行い、次いで、第三の成膜室１０５にて前記非晶質半導体膜の結晶化を助長する触媒元素を添加し、最後に、第四の成膜室１０６にてｎチャネル型ＴＦＴにｐ型を付与する不純物元素を添加するための保護膜の形成を行う。保護膜としては、酸化シリコン膜、酸化窒化シリコン膜などを用いると良い。
【００２１】
上記の各成膜室にて形成される膜は、プラズマＣＶＤ法、熱ＣＶＤ法、減圧ＣＶＤ法、蒸着法、スパッタリング法等、あらゆる形成手段を用いることが可能である。
【００２２】
ｎチャネル型ＴＦＴの非晶質半導体膜にｐ型を付与する不純物元素であるボロン（Ｂ）を添加した後に加熱処理を行うことで、ボロンも結晶性半導体膜の結晶構造の一部となって結晶化が起こるために、従来の技術で起こっている結晶構造の破壊を防ぐことが可能である。
【００２３】
本発明では、非晶質半導体膜への触媒元素の添加により結晶化を行っている。従って、５００〜６００℃程度の加熱処理で結晶化が可能だが、更にレーザーアニールを行うとより結晶化率が高まる。
【００２４】
図２は、洗浄機を付随したレーザー装置である。この装置は、ローダー／アンローダー室２０１、洗浄室２０４、レーザー装置２０６からなる。洗浄室２０４にはスピン式洗浄機２０５が置かれており、窒素或いはアルゴン等のガスの導入手段、エッチング溶液と純水の導入手段及び排水、排気手段がある。また、レーザー装置２０６は、処理室２０７、窒素やアルゴンガスなどの導入手段２０９、排気手段２１０、レーザー発振器２０８等からなる。レーザー装置２０６を別に図３に示す。処理室３０１は、排気手段３０２、ガス導入手段３０３をそなえている。光学系としては、シリンドリカルレンズアレイから成るビームホモジナイザ３０７、シリンドリカルレンズ３０８、ミラー３０９、ダブレットシリンドリカルレンズ３１０等から成る。レーザー発振器及び光学系は、処理室の外側に設置されている。ローダー／アンローダー室２０１にセットされた基板は搬送ロボット２０３によって洗浄室２０４に運ばれ洗浄処理される。洗浄処理された基板３００は、レール３０５上を動くステージ３０４上に置かれ、レーザー処理される。レーザーとしては、パルス発振型或いは連続発光型のエキシマレーザーやＹＡＧレーザー等を用いることができる。また、レーザー処理は、大気圧下でも減圧下でも処理することができる。
【００２５】
また、本構成における汚染不純物とは、大気雰囲気中に存在する１元素又は複数元素からなるものをいう。特にＢ、Ｎａ、Ｋ、Ｍｇ、Ｃａから選択された１元素又は複数元素からなるものをいう。
【００２６】
[実施の形態２]
図４は、成膜室４０２〜４０４、レーザー装置４０５及びドーピング装置４０８が搬送室４１０を介してつながっている半導体作製装置である。ローダー／アンローダー室及び搬送室には、各室を真空に引く為の排気系４０１ｐ、４１０ｐが設けられており、成膜室には成膜に使用するガスを導入するライン４０２ｇ〜４０４ｇと排気系４０２ｐ〜４０４ｐが設けられている。基板をローダー／アンローダー室４０１にセットする。セットされた基板は、搬送ロボット４１１によって、各処理室に搬送される。
【００２７】
まず、第一の成膜室４０２にて下地膜形成を行う。次いで、第二の成膜室４０３にて非晶質半導体膜を形成する。次いで、レーザー装置４０５にて第一のレーザーアニールを行う。ドーピングを行った非晶質半導体膜をレーザーアニールによって結晶化することは困難であることがわかっている。そのために、ある程度結晶化を進めておく目的で行う。レーザー装置４０５は、処理室４０６、窒素或いはアルゴン等のガス導入手段４０６ｇ、排気手段４０６ｐ及びレーザー発振器４０７等から成る。
【００２８】
次いで、第三の成膜室にてｎチャネル型ＴＦＴにｐ型を付与する不純物元素を添加するための保護膜の形成を行う。
【００２９】
上記の各成膜室にて形成される膜は、プラズマＣＶＤ法、熱ＣＶＤ法、減圧ＣＶＤ法、蒸着法、スパッタリング法等、あらゆる形成手段を用いることが可能である。
【００３０】
そして、ドーピング装置にて、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御するためにｐ型を付与する不純物元素を添加する。ドーピング装置４０８は、イオンドーピング装置を表しており、イオン生成室４１２、処理室４０９、使用ガスの導入手段４１２ｇ及び排気手段４０９ｐ等から成る。半導体に対してｐ型を付与する不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第１３族元素が知られている。
【００３１】
不純物の添加を行った後、保護膜を除去せずに、レーザー装置にて結晶化を行うために第二のレーザー処理を行う。
【００３２】
以下に本発明の実施例を示すが、特にこれらに限定されるものではない。
【００３３】
【実施例】
[実施例１]
本発明の実施例を図５及び図７〜図１０及び図１７により説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００３４】
基板５００は、ガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００３５】
次いで、図５（Ａ）に示すように、基板５００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５０１を形成する。本実施例では下地膜５０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜５０１の一層目及び二層目は、プラズマＣＶＤ法を用い、第一の成膜室にて連続形成する。下地膜５０１の一層目としては、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜５０１ａを５０〜１００ｎｍ形成する。次いで、下地膜５０１のニ層目としては、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜５０１ｂを１００〜１５０ｎｍの厚さに積層形成する。
【００３６】
次いで、第二の成膜室にて下地膜５０１上に非晶質半導体膜５０２を形成する。非晶質半導体膜は、３０〜６０ｎｍの厚さで形成する。非晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉxＧｅ1-x；ｘ＝０．０１〜２原子％）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法により、ＳｉＨ4ガスを用いて、非晶質シリコン膜を形成する。
【００３７】
また、下地膜と非晶質半導体膜とは同じ成膜方法で形成可能であるため、下地５０１と非晶質半導体膜５０２を連続形成することも可能である。
【００３８】
次いで、第三の成膜室にて非晶質シリコン膜５０２にＮｉを添加する。プラズマＣＶＤ法を用い、Ｎｉを材料に含む電極を取り付け、アルゴンガスなどを導入してプラズマをたて、Ｎｉ添加する。勿論、蒸着法やスパッタ法を用いて、Ｎｉの極薄膜を形成しても良い。
【００３９】
次いで、第四の成膜室にて保護膜５０４を形成する。保護膜としては、酸化シリコン膜や酸化窒化シリコン膜などを用いるのがよい。後工程の脱水素化を行う際、水素が抜けにくいので、窒化シリコン膜のような緻密な膜は用いない方がよい。本実施例では、プラズマＣＶＤ法を用いて、ＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2を混合し、１００〜１５０ｎｍの厚さの酸化シリコン膜を形成する。
【００４０】
そして、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御するためにｐ型を付与する不純物元素を添加する（図５（Ｂ））。半導体に対してｐ型を付与する不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第１３族元素が知られている。本実施例では、ボロン（Ｂ）を添加する。
【００４１】
ボロンの添加を行った後に非晶質シリコン膜５０３の脱水素化（５００℃、１時間）、次いで熱結晶化（５５０℃、４時間）を行う。ここで、Ｎｉなどの触媒元素を添加せずに、公知の方法により熱結晶化を行っても良い。次いで、保護膜である酸化シリコン膜をフッ酸などのエッチング液を用いて除去する。
【００４２】
次いで、洗浄とレーザーアニールの連続処理を行う（図５（Ｃ））。ここで、オゾンを容存させた純水とフッ素を含有する酸性溶液を用いることで、オゾンを容存させた純水にて洗浄を行う際に形成される極薄い酸化被膜と共に、被膜表面に付着している汚染不純物を除去することができる。オゾンを容存させた純水の作製方法としては、純水を電気分解する方法や純水にオゾンガスを直接溶かし込む方法などがある。また、オゾンの濃度は、６ｍｇ／Ｌ以上で使用するのが好ましい。なお、スピン装置の回転数や時間条件は、基板面積、被膜材料などによって適宜最適な条件を見つければよい。
【００４３】
レーザーアニールには、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は、実施者が適宜選択すればよい。
【００４４】
結晶質半導体膜５０５を所望の形状にパターニングして、ドライエッチングにより島状の半導体層５０６〜５１０を形成する。
【００４５】
次いで、島状半導体層５０６〜５１０を覆うゲート絶縁膜５１１を形成する。ゲート絶縁膜５１１は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００４６】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2を混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、形成後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００４７】
次いで、ゲート絶縁膜５１１上に膜厚２０〜１００ｎｍの第１の導電膜（ＴａＮ）５１２と、膜厚１００〜４００ｎｍの第２の導電膜（Ｗ）５１３とを積層形成する。ゲート導電膜は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００４８】
ここで、ゲート絶縁膜５１１とゲート導電膜５１２、５１３の形成を、洗浄機を付随する成膜装置を用いて行えば、膜界面の汚染を防ぐことができる。洗浄方法はレーザーアニール処理前に行うものと同様に行えばよい。
【００４９】
次に、フォトリソグラフィ法を用いてレジストからなるマスク５１４〜５１９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００５０】
この後、レジストからなるマスク５１４〜５１９を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００５１】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５２１〜５２６（第１の導電層５２１ａ〜５２６ａと第２の導電層５２１ｂ〜５２６ｂ）を形成する。５２０はゲート絶縁膜であり、第１の形状の導電層５２１〜５２６で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
【００５２】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する（図７（Ｃ））。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15ａｔｏｍｓ／ｃｍ2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、導電層２１８〜２２２がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域２２４〜２２８が形成される。第１の不純物領域２２４〜２２８には１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００５３】
次に、レジストからなるマスクを除去せずに図８（Ａ）に示すように第２のエッチング処理を行う。エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約２０秒程度のエッチングを行う。基板側（試料ステージ）には２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。この第３のエッチング条件によりＷ膜をエッチングする。こうして、上記第３のエッチング条件によりＷ膜を異方性エッチングして第２の形状の導電層２３１〜２３６を形成する。
【００５４】
Ｗ膜やＴａＮ膜に対するＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａＮのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａＮ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａＮはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａＮはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａＮの表面が多少酸化される。ＴａＮの酸化物はフッ素や塩素と反応しないため、さらにＴａＮ膜のエッチング速度は低下する。従って、Ｗ膜とＴａＮ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａＮ膜よりも大きくすることが可能となる。
【００５５】
次いで、レジストからなるマスクを除去せずに図８（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶ、本実施例では９０ｋｅＶの加速電圧とし、３．５×１０12ａｔｏｍｓ／ｃｍ2のドーズ量で行い、図７（Ｃ）で形成された第１の不純物領域より内側の半導体層に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５３３〜５３７を不純物元素に対するマスクとして用い、第２の導電層５３３ａ〜５３７ａの下部における半導体層にも不純物元素が添加されるようにドーピングする。
【００５６】
こうして、第２の導電層５３３ａ〜５３７ａと重なる第２の不純物領域５３９〜５４３と、第１の不純物領域５５０〜５５４とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19ａｔｏｍｓ／ｃｍ3の濃度となるようにする。
【００５７】
次いで、レジストからなるマスクを除去せずに図８（Ｂ）に示すようにゲート絶縁膜のエッチングを行う。ゲート絶縁膜エッチング中に第２の導電層５３３ａ〜５３８ａも同時にエッチングされ、第３の形状の導電層５４４から５４９が形成される。これにより、第２の不純物領域を、第２の導電層５４４ａ〜５４８ａと重なる領域と重ならない領域に区別することができる。
【００５８】
そして、レジストからなるマスクを除去した後、新たにレジストからなるマスク５５５〜５５７を形成して図８（Ｃ）に示すように、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域２５４〜２５９を形成する。第２の形状の導電層５３４、５３７を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に第４の不純物領域を形成する。本実施例では、不純物領域５５８〜５６３はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５５５〜５５７で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域５５８〜５６３にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００５９】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第３の形状の導電層５４４〜５４８がゲート電極として機能する。また、５４９はソース配線、５４８は保持容量を形成するための第２の電極として機能する。
【００６０】
次いで、レジストからなるマスク５５５〜５５７を除去し、全面を覆う第１の層間絶縁膜５６４を形成する。この第１の層間絶縁膜５６４としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜５６４は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００６１】
次いで、図９（Ａ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００６２】
また、第１の層間絶縁膜５６４を形成する前に活性化処理を行っても良い。ただし、５４４〜５４８に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００６３】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００６４】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００６５】
次いで、第１の層間絶縁膜５６４上に有機絶縁物材料から成る第２の層間絶縁膜５６５を形成する。次いで、ソース配線５４９に達するコンタクトホールと各不純物領域５５０、５５２、５５３、５５８、５６１に達するコンタクトホールを形成するためのパターニングを行う。
【００６６】
そして、駆動回路７０６において、第１の不純物領域または第４の不純物領域とそれぞれ電気的に接続する配線５６６〜５７１を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００６７】
また、画素部７０７においては、画素電極５７４、ゲート導電膜５７３、接続電極５７２を形成する。（図９（Ｂ））この接続電極５７２によりソース配線５４８は、画素ＴＦＴ７０４と電気的な接続が形成される。また、ゲート導電膜５７３は、第１の電極（第３の形状の導電層５４７）と電気的な接続が形成される。また、画素電極５７４は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極５７４としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等、反射性の優れた材料を用いることが望ましい。
【００６８】
以上の様にして、ｎチャネル型ＴＦＴ７０１、ｐチャネル型ＴＦＴ７０２、ｎチャネル型ＴＦＴ７０３を有する駆動回路７０６と、画素ＴＦＴ７０４、保持容量７０５とを有する画素部７０７を銅一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００６９】
駆動回路７０６のｎチャネル型ＴＦＴ７０１はチャネル形成領域５７５、ゲート電極を形成する第３の形状の導電層５４４と重なる第３の不純物領域５３９ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域５３９ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域５５０を有している。ｐチャネル型ＴＦＴ７０２にはチャネル形成領域５７６、ゲート電極を形成する第３の形状の導電層５４５と重なる第４の不純物領域５６０、ゲート電極の外側に形成される第４の不純物領域５５９、ソース領域またはドレイン領域として機能する第４の不純物領域５５８を有している。ｎチャネル型ＴＦＴ７０３にはチャネル形成領域５７７、ゲート電極を形成する第３の形状の導電層５４６と重なる第３の不純物領域５４１ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域５４２ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域５５２を有している。
【００７０】
画素部の画素ＴＦＴ７０４にはチャネル形成領域５７８、ゲート電極を形成する第３の形状の導電層５４７と重なる第３の不純物領域５４２ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域５４２ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域５５３を有している。また、保持容量７０５の一方の電極として機能する半導体層５６１〜５６３には第４の不純物領域と同じ濃度で、それぞれｐ型を付与する不純物元素が添加されている。保持容量７０５は、絶縁膜（ゲート絶縁膜と同一膜）を誘電体として、第２の電極５４８と、半導体層５６１〜５６３とで形成している。
【００７１】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図１０に示す。なお、図５及び図７〜図１０に対応する部分には同じ符号を用いている。図１０中の鎖線Ａ−Ａ’は図９中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図１０中の鎖線Ｂ−Ｂ’は図９中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【００７２】
このように、本実施例の画素構造を有するアクティブマトリクス基板は、一部がゲート電極の機能を果たす第１の電極５４７とゲート導電膜５７３とを異なる層に形成し、ゲート導電膜５７３で半導体層を遮光することを特徴としている。
【００７３】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【００７４】
また、本実施例の画素電極の表面を公知の方法、例えばサンドブラスト法やエッチング法等により凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが望ましい。
【００７５】
上述の画素構造とすることにより大きな面積を有する画素電極を配置でき、開口率を向上させることができる。
【００７６】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（半導体層パターンマスク、第１配線パターンマスク（第１の電極５４７、第２の電極５４８、ソース配線５４９を含む）、ｐ型ＴＦＴのソース領域及びドレイン領域形成のパターンマスク、コンタクトホール形成のパターンマスク、第２配線パターンマスク（画素電極５７４、接続電極５７２、ゲート導電膜５７３を含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【００７７】
図１７には透過型の液晶表示装置に適したアクティブマトリクス基板の断面図を示す。第２の層間膜形成までは、上記の反射型のものと同じである。第２の層間膜上に透明導電膜を形成する。そして、透明導電膜層５８２を形成するためにパターニングを行う。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができる。
【００７８】
そして、駆動回路７０６において第１の不純物領域又は第４の不純物領域とそれぞれで電気的に接続する配線５６６〜５７７を形成するなお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。また、画素部７０７においては、画素電極５８３、５８４、ゲート導電膜５７３、接続電極５７４を形成する。このように、マスク枚数を１枚増やして透過型の液晶表示装置に適したアクティブマトリクス基板を作製することができる。
【００７９】
[実施例２]
ここでは、別の実施例を示す。内容は、ほとんど実施例１と同様なので、実施例１に示した図を参考にすればよい。
【００８０】
保護膜形成までは、実施例１と同様に行えばよい。保護膜形成後、非晶質シリコン膜の脱水素化（５００℃、１時間）、次いで熱結晶化（５５０℃、４時間）を行う。ここで、Ｎｉなどの触媒元素を添加せずに、公知の方法により熱結晶化を行っても良い。
【００８１】
そして、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御するためにｐ型を付与する不純物元素を添加する。半導体に対してｐ型を付与する不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第１３族元素が知られている。本実施例では、ボロン（Ｂ）を添加する。
【００８２】
次いで、保護膜の除去を行う。続く、半導体膜表面の洗浄とレーザーアニールとの連続処理以降の工程は、実施例１と同様に行う。
【００８３】
[実施例３]
別の実施例を図６により説明する。ここでは、下地膜形成からレーザー結晶化までを連続処理することが特徴となっている例である。
【００８４】
基板６００は、ガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００８５】
次いで、図６（Ａ）に示すように、基板６００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜６０１を形成する。本実施例では下地膜２０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜６０１の一層目及び二層目は、プラズマＣＶＤ法を用い、第一の成膜室にて連続形成する。下地膜６０１の一層目としては、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜２０１ａを５０〜１００ｎｍ形成する。次いで、下地膜６０１のニ層目としては、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜２０１ｂを１００〜１５０ｎｍの厚さに積層形成する。
【００８６】
次いで、第二の成膜室にて下地膜６０１上に非晶質半導体膜６０２を形成する。非晶質半導体膜は、３０〜６０ｎｍの厚さで形成する。非晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。本実施例では、プラズマＣＶＤ法により、ＳｉＨ4ガスを用いて、非晶質シリコン膜を形成する。
【００８７】
また、下地膜と非晶質半導体膜とは同じ成膜方法で形成可能であるため、下地６０１と非晶質半導体膜６０２を連続形成することも可能である。
【００８８】
次いで、レーザー装置にて第一のレーザーアニールを行う。ドーピングを行った非晶質半導体膜をレーザーアニールによって結晶化することは困難であることがわかっている。そのために、ある程度結晶化を進めておく目的で行う。レーザーアニールの条件は実施者が適宜決めて良い。
【００８９】
次いで、第三の成膜室にて保護膜である酸化シリコン膜６０４を形成する。例えば、プラズマＣＶＤ法を用いる場合、ＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2を混合し、１００〜１５０ｎｍの厚さに形成する。
【００９０】
そして、ドーピング装置にて、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御するためにｐ型を付与する不純物元素を添加する（図６（Ｂ））。半導体に対してｐ型を付与する不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第１３族元素が知られている。本実施例では、ボロン（Ｂ）を添加する。
【００９１】
ボロンの添加を行った後、保護膜の酸化シリコン膜６０４を除去せずに、レーザー装置にて半導体膜６０３の結晶化を行う。この結晶化の条件も実施者が適宜決めれば良い。結晶化後、保護膜の酸化シリコン膜６０４を除去する（図６（Ｃ））。
【００９２】
以降、島状半導体層の形成からは、本実施例１と同様の手順で行えばよい。
【００９３】
[実施例４]
本実施例では同一基板上に画素部と、画素部の周辺に駆動回路を形成するＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について是面を参照しながら説明する。
【００９４】
まず、図１８（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板１８０１上に、好適には、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）から選ばれた一種または複数種を成分とする導電膜からゲート電極１８０２〜１８０４、ソース配線１８０６、１８０７、画素部の保持容量を形成するための容量配線１８０５を形成する。例えば、低抵抗化と耐熱性の観点からはＭｏとＷの合金は適している。また、アルミニウムを用い、表面を酸化処理してゲート電極を形成しても良い。
【００９５】
第１のフォトマスクにより作製されるゲート電極は、その厚さを２００〜４００nm、好ましくは２５０nmの厚さで形成し、その上層に形成する被膜の被覆性（ステップカバレージ）を向上させるために、端部をテーパー形状となるように形成する。テーパー部の角度は５〜３０度、好ましくは１５〜２５度で形成する。テーパー部はドライエッチング法で形成され、エッチングガスと基板側に印加するバイアス電圧により、その角度を制御する。
【００９６】
次いで、図１８（Ｂ）で示すように、ゲート電極１８０２〜１８０４、ソース配線１８０６、１８０７、画素部の保持容量を形成するための容量配線１８０５を覆う第１の絶縁層１８０８を形成する。第１の絶縁層１８０８はプラズマＣＶＤ法またはスパッタ法を用い、その厚さを４０〜２００nmとしてシリコンを含む絶縁膜で形成する。例えば、５０nmの厚さの窒化シリコン膜１８０８ａと、１２０nmの厚さの酸化シリコン膜１８０８ｂから第１の絶縁層１８０８を形成する。その他に、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜（ＳｉＯxＮy）を適用してもよい。
【００９７】
第１の絶縁層１８０８は、その上層に半導体層を形成して、ゲート絶縁膜として用いるものであるが、基板１８０１からアルカリ金属などの不純物が半導体層に拡散するのを防ぐブロッキング層としての機能も有している。
【００９８】
第１の絶縁層１８０８上に結晶質半導体膜１８０９を３０〜１００nm、好ましくは４０〜６０nmの厚さで形成する。結晶質半導体膜の材料に限定はないが、代表的にはシリコンまたはシリコンゲルマニウム（ＳｉxＧｅ1-x；ｘ＝０．０１〜２原子％）合金などで形成すると良い。結晶質半導体膜を得る方法は、実施例１、２及び３の内のいずれの方法でも良い。
【００９９】
多結晶半導体から成る半導体層１８０９は、第２のフォトマスクを用いて所定のパターンに形成する。図１８（Ｃ）は島状に分割された半導体層１８１０〜１８１３を示す。半導体層１８１０〜１８１２は、ゲート電極１８０２、１８０４と一部が重なるように形成する。
【０１００】
その後、分割された半導体層１８１０〜１８１３上に酸化シリコンまたは窒化シリコンから成る絶縁膜を１００〜２００nmの厚さに形成する。図１８（Ｄ）は、ゲート電極をマスクとする裏面からの露光プロセスにより、自己整合的にチャネル保護膜とする第３の絶縁層１８１４〜１８１８を半導体層１８１０〜１８１２上に形成する。
【０１０１】
そして、ｎチャネル型ＴＦＴのＬＤＤ領域を形成するための第１のドーピング工程を行う。ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。ｎ型の不純物（ドナー）としてリン（Ｐ）を添加し、第３の絶縁層１８１５〜１８１８をマスクとして形成される第１の不純物領域１８１９〜１８２２を形成する。この領域のドナー濃度は１×１０16〜２×１０17/cm3の濃度とする。
【０１０２】
第２のドーピング工程はｎチャネル型ＴＦＴのソース領域及びドレイン領域を形成する工程であり、図１９（Ａ）で示すように第３のフォトマスクを用いて、レジストによるマスク１８２３〜１８２５を形成する。マスク１８２４、１８２５はｎチャネル型ＴＦＴのＬＤＤ領域を覆って形成され、第２の不純物領域１８２６〜１８２８には１×１０20〜１×１０21/cm3の濃度範囲でドナー不純物を添加する。
【０１０３】
この第２のドーピング工程に前後して、マスク１８２３〜１８２５が形成された状態でフッ酸によるエッチング処理を行い、第３の絶縁層１８１４、１８１８を除去しておくと好ましい。
【０１０４】
ｐチャネル型ＴＦＴのソース領域及びドレイン領域は、図１９（Ｂ）に示すように第３のドーピング処理により行い、イオンドープ法やイオン注入法でｐ型の不純物（アクセプタ）を添加して第３の不純物領域１８３０、１８３１を形成する。この領域のｐ型の不純物濃度は２×１０20〜２×１０21/cm3となるようにする。この工程において、半導体層２１３にもｐ型の不純物を添加しておく。
【０１０５】
次に、図１９（Ｃ）に示すように、半導体層上に第２の絶縁層を形成する。好適には、第２の絶縁層を複数の絶縁膜で形成する。半導体層上に形成する第２の絶縁層の第１層目１８３２は水素を含有する窒化シリコン膜または窒化酸化シリコン膜から成る無機絶縁物で５０〜２００nmの厚さに形成する。その後、それぞれの半導体層に添加された不純物を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法は窒素雰囲気中で４００〜６００℃、代表的には４５０〜５００℃で行１〜４時間の熱処理を行う。
【０１０６】
この熱処理により、不純物元素の活性化と同時に第２の絶縁層の第１層目１８３２の窒化シリコン膜または窒化酸化シリコン膜の水素が放出され、半導体層の水素化を行うことができる。この工程は水素により半導体層のダングリングボンドを終端する工程である。水素化をより効率よく行う手段として、第２の絶縁層の第１層１８３２を形成する前にプラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１０７】
図２０（Ａ）で示す第２の絶縁層の第２層目１８３３は、ポリイミド、アクリルなどの有機絶縁物材料で形成し表面を平坦化する。勿論、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho silicate）を用いて形成される酸化シリコン膜を適用しても良いが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。
【０１０８】
次いで、第５のフォトマスクを用いてコンタクトホールを形成する。そして、第６のフォトマスクを用いてアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用いて、駆動回路１９０５において接続電極１８３４及びソースまたはドレイン配線１８３５〜１８３７を形成する。また、画素部１９０６において、画素電極１８４０、ゲート配線１８３９、接続電極１８３８を形成する。
【０１０９】
こうして、同一の基板上にｐチャネル型ＴＦＴ１９０１とｎチャネル型ＴＦＴ１９０２を有する駆動回路１９０５と、画素ＴＦＴ１９０３と保持容量１９０４を有する画素部１９０６が形成される。駆動回路１９０５のｐチャネル型ＴＦＴ１９０１には、チャネル形成領域１９０７、第３の不純物領域から成るソースまたはドレイン領域１９０８が形成されている。ｎチャネル型ＴＦＴ１９０２には、チャネル形成領域１９０９、第１の不純物領域から成るＬＤＤ領域１９１０、第２の不純物領域から成るソースまたはドレイン領域１９１１が形成されている。画素部１９０６の画素ＴＦＴ１９０３は、マルチゲート構造であり、チャネル形成領域１９１２、ＬＤＤ領域１９１３、ソースまたはドレイン領域１９１４、１９１６が形成される。ＬＤＤ領域の間に位置する第２の不純物領域は、オフ電流を低減するために有用である。保持容量１９０４は、容量配線１８０５と半導体層１８１３とその間に形成される第１の絶縁層とから形成されている。
【０１１０】
画素部１９０６においては、接続電極１８３８によりソース配線１８０７は、画素ＴＦＴ１９０３のソースまたはドレイン領域１９１４と電気的な接続が形成される。また、ゲート配線１８３９は、第１の電極と電気的な接続が形成される。また、画素電極１８４０は、画素ＴＦＴ１９０３のソースまたはドレイン領域１９１６及び保持容量１９０４の半導体層１８１３と接続している。
【０１１１】
図２０（Ｂ）はゲート電極１８０４とゲート配線１８３９のコンタクト部を説明する図である。ゲート電極１８０４は隣接する画素の保持容量の一方の電極を兼ね、画素電極１８４５と接続する半導体層１８４４と重なる部分で容量を形成している。また、図２０（Ｃ）はソース配線１８０７と画素電極１８４０及び隣接する画素電極１８４６との配置関係を示し、画素電極の端部をソース配線１８０７上に設け、重なり部を形成することにより、迷光を遮り遮光性を高めている。尚、本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【０１１２】
ＴＦＴを逆スタガ型で形成することの利点の一つは、ｎチャネル型ＴＦＴにおいてゲート電極とオーバーラップするＬＤＤ領域を裏面露光のプロセスにより自己整合的に形成できることにあり、ゲート絶縁膜と半導体層を連続形成できる特徴と相まってＴＦＴの特性ばらつきを小さくすることができる。
【０１１３】
図２０に示した画素構造は、反射型の液晶表示装置に適したのものであるが、実施例１と同様に、透明導電膜を用いることで、透過型の液晶表示装置に適した画素構造を持つものも作製できる。
【０１１４】
[実施例５]
本実施例では、実施例１、２、３、及び４で作製したアクティブマトリクス基板で、ＥＬ表示装置を作製する例について説明する。図１１（Ａ）はそのＥＬ表示パネルの上面図を示す。図１１（Ａ）において、１０は基板、１１は画素部、１２はソース側駆動回路、１３はゲート側駆動回路であり、それぞれの駆動回路は配線１４〜１６を経てＦＰＣ１７に至り、外部機器へと接続される。
【０１１５】
図１１（Ａ）のＡ−Ａ'線に対応する断面図を図１１（Ｂ）に示す。このとき少なくとも画素部の上方、好ましくは駆動回路及び画素部の上方に対向板８０を設ける。対向板８０はシール材１９でＴＦＴとＥＬ材料を用いた自発光層が形成されているアクティブマトリクス基板と貼り合わされている。シール剤１９にはフィラー（図示せず）が混入されていて、このフィラーによりほぼ均一な間隔を持って２枚の基板が貼り合わせられている。さらに、シール材１９の外側とＦＰＣ１７の上面及び周辺は封止剤８１で密封する構造とする。封止剤８１はシリコーン樹脂、エポキシ樹脂、フェノール樹脂、ブチルゴムなどの材料を用いる。
【０１１６】
このように、シール剤１９によりアクティブマトリクス基板１０と対向基板８０とが貼り合わされると、その間には空間が形成される。その空間には充填剤８３が充填される。この充填剤８３は対向板８０を接着する効果も合わせ持つ。充填剤８３はＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、自発光層は水分をはじめ湿気に弱く劣化しやすいので、この充填剤８３の内部に酸化バリウムなどの乾燥剤を混入させておくと吸湿効果を保持できるので望ましい。また、自発光層上に窒化シリコン膜や酸化窒化シリコン膜などで形成するパッシベーション膜８２を形成し、充填剤８３に含まれるアルカリ元素などによる腐蝕を防ぐ構造としている。
【０１１７】
また、図１１（Ｂ）において基板１０、下地膜２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）２２及び画素部用ＴＦＴ２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。
【０１１８】
実施例１、２、３及び４で作製したアクティブマトリクス基板からＥＬ表示装置を作製するには、ソース配線、ドレイン配線上に樹脂材料からなる層間絶縁膜（平坦化膜）２６を形成し、その上に画素部用ＴＦＴ２３のドレインと電気的に接続する透明導電膜でなる画素電極２７を形成する。透明導電膜には酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極２７を形成したら、絶縁膜２８を形成し、画素電極２７上に開口部を形成する。
【０１１９】
次に、自発光層２９を形成する。自発光層２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１２０】
自発光層はシャドーマスクを用いて蒸着法、またはインクジェット法、ディスペンサー法などで形成する。いずれにしても、画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１２１】
自発光層２９を形成したら、その上に陰極３０を形成する。陰極３０と自発光層２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で自発光層２９と陰極３０を連続して形成するか、自発光層２９を不活性雰囲気で形成し、大気解放しないで真空中で陰極３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１２２】
そして陰極３０は３１で示される領域において配線１６に接続される。配線１６は陰極３０に所定の電圧を与えるための電源供給線であり、異方性導電性ペースト材料３２を介してＦＰＣ１７に接続される。ＦＰＣ１７上にはさらに樹脂層８０が形成され、この部分の接着強度を高めている。
【０１２３】
３１に示された領域において陰極３０と配線１６とを電気的に接続するために、層間絶縁膜２６及び絶縁膜２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜２８のエッチング時（自発光層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜２８をエッチングする際に、層間絶縁膜２６まで一括でエッチングしても良い。この場合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１２４】
また、配線１６はシール材１９と基板１０との間を隙間（但し封止剤８１で塞がれている。）を通ってＦＰＣ１７に電気的に接続される。なお、ここでは配線１６について説明したが、他の配線１４、１５も同様にしてシーリング材１８の下を通ってＦＰＣ１７に電気的に接続される。
【０１２５】
ここで画素部のさらに詳細な断面構造を図１２に、上面構造を図１３に示す。図１２（Ａ）において、基板２４０１上に設けられたスイッチング用ＴＦＴ２４０２は実施例１の図９（Ｂ）の画素ＴＦＴ７０４と同じ構造で形成する。本実施例ではダブルゲート構造としているがトリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも良い。
【０１２６】
また、電流制御用ＴＦＴ２４０３は、ドレイン側にのみゲート電極とオーバーラップするＬＤＤが設けられた構造であり、ゲートとドレイン間の寄生容量や直列抵抗を低減させて電流駆動能力を高める構造となっている。また、電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴにゲート電極と一部が重なるＬＤＤ領域を設けることでＴＦＴの劣化を防ぎ、動作の安定性を高めることができる。このとき、スイッチング用ＴＦＴ２４０２のドレイン線３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ２４０２のゲート電極３９a、３９bを電気的に接続するゲート線である。
【０１２７】
本実施例では電流制御用ＴＦＴ２４０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１２８】
また、図１３に示すように、電流制御用ＴＦＴ２４０３のゲート電極３７となる配線は２４０４で示される領域で、電流制御用ＴＦＴ２４０３のドレイン線４０と絶縁膜を介して重なる。このとき、２４０４で示される領域ではコンデンサが形成される。このコンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン線４０は電流供給線（電源線）２５０１に接続され、常に一定の電圧が加えられている。
【０１２９】
スイッチング用ＴＦＴ２４０２及び電流制御用ＴＦＴ２４０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される自発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。
【０１３０】
４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２４０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４４が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などのπ共役ポリマー系材料を用いる。
【０１３１】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造の自発光層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０１３２】
図１２（Ｂ）は自発光層の構造を反転させた例を示す。電流制御用ＴＦＴ２６０１は図９のｐチャネル型ＴＦＴ７０２と同じ構造で形成する。作製プロセスは実施例１を参照すれば良い。本実施例では、画素電極（陽極）５０として透明導電膜を用いる。
【０１３３】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子２６０２が形成される。本実施例の場合、発光層５３で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。本実施例のような構造とする場合、電流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成することが好ましい。
【０１３４】
［実施例６］
本発明を実施して形成されたＴＦＴは様々な電気光学装置（代表的にはアクティブマトリクス型液晶ディスプレイ等）に用いることができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本発明を実施できる。
【０１３５】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末機器（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１４、図１５及び図１６に示す。
【０１３６】
図１４（Ａ）はパーソナルコンピュータであり、本体１４０１、画像入力部１４０２、表示部１４０３、キーボード１４０４等を含む。本発明を画像入力部１４０２、表示部１４０３やその他の信号制御回路に適用することができる。
【０１３７】
図１４（Ｂ）はビデオカメラであり、本体１４０５、表示部１４０６、音声入力部１４０７、操作スイッチ１４０８、バッテリー１４０９、受像部１４１０等を含む。本発明を表示部１４０６やその他の信号制御回路に適用することができる。
【０１３８】
図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体１４１１、カメラ部１４１２、受像部１４１３、操作スイッチ１４１４、表示部１４１５等を含む。本発明は表示部１４１５やその他の信号制御回路に適用できる。
【０１３９】
図１４（Ｄ）はゴーグル型ディスプレイであり、本体１４１６、表示部１４１７、アーム部１４１８等を含む。本発明は表示部１４１７やその他の信号制御回路に適用することができる。
【０１４０】
図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１４１９、表示部１４２０、スピーカ部１４２１、記録媒体１４２２、操作スイッチ１４２３等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Digital Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部１４２０やその他の信号制御回路に適用することができる。
【０１４１】
図１４（Ｆ）はデジタルカメラであり、本体１４２４、表示部１４２５、接眼部１４２６、操作スイッチ１４２７、受像部（図示しない）等を含む。本発明を表示部１４２５やその他の信号制御回路に適用することができる。
【０１４２】
図１５（Ａ）はフロント型プロジェクターであり、投射装置１５０１、スクリーン１５０２等を含む。本発明は投射装置１５０１の一部を構成する液晶表示装置１５１４やその他の信号制御回路に適用することができる。
【０１４３】
図１５（Ｂ）はリア型プロジェクターであり、本体１５０３、投射装置１５０４、ミラー１５０５、スクリーン１５０６等を含む。本発明は投射装置１５０４の一部を構成する液晶表示装置１５１４やその他の信号制御回路に適用することができる。
【０１４４】
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置１５０１、１５０４の構造の一例を示した図である。投射装置１５０１、１５０４は、光源光学系１５０７、ミラー１５０８、１５１０〜１５１２、ダイクロイックミラー１５０９、プリズム１５１３、液晶表示装置１５１４、位相差板１５１５、投射光学系１５１６で構成される。投射光学系１５１６は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１４５】
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系１５０７の構造の一例を示した図である。本実施例では、光源光学系１５０７は、リフレクター１５１８、光源１５１９、レンズアレイ１５２０、１５２１、偏光変換素子１５２２、集光レンズ１５２３で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１４６】
ただし、図１５に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置の適用例は図示していない。
【０１４７】
図１６（Ａ）は携帯電話であり、表示用パネル１６０１、操作用パネル１６０２、接続部１６０３、センサー内蔵ディスプレイ１６０４、音声出力部１６０５、操作キー１６０６、電源スイッチ１６０７、音声入力部１６０８、アンテナ１６０９等を含む。本発明をセンサー内蔵ディスプレイ１６０４、音声出力部１６０５、音声入力部１６０８やその他の信号制御回路に適用することができる。
【０１４８】
図１６（Ｂ）は携帯書籍（電子書籍）であり、本体１６０７、表示部１６０８、記憶媒体１６０９、操作スイッチ１６１０、アンテナ１６１１等を含む。本発明は表示部１６０８、記憶媒体１６０９やその他の信号回路に適用することができる。
【０１４９】
図１６（Ｃ）はディスプレイであり、本体１６１２、支持台１６１３、表示部１６１４等を含む。本発明は表示部１６１４に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１５０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【０１５１】
【発明の効果】
本発明により、ＴＦＴを構成する被膜界面の大気による汚染を防ぐことができるので、ＴＦＴ特性のばらつきを小さくし、ＴＦＴの信頼性を向上させることができる。また、電流駆動のために、ＴＦＴ特性のばらつきの影響が大きいＥＬ表示装置の表示ムラを低減することができる。
【０１５２】
また、結晶化前にドーピング処理を行うことで、結晶化によって形成される結晶構造が破壊されるのを防ぐことができるので、結晶質半導体層の結晶性が良くなり、画像な等の高速処理や高速通信等が可能となる。
【図面の簡単な説明】
【図１】 複数の成膜室を有する成膜装置図。
【図２】 洗浄機を付随するレーザー装置図。
【図３】 レーザー装置の断面図。
【図４】 複数の処理装置有する半導体作製装置図。
【図５】 本実施例１のＴＦＴの断面図。
【図６】 本実施例２のＴＦＴの断面図。
【図７】 本実施例１のＴＦＴの断面図。
【図８】 本実施例１のＴＦＴの断面図。
【図９】 本実施例１のＴＦＴの断面図。
【図１０】 本実施例１で作製するアクティブマトリクス基板の画素部の上面図。
【図１１】 本実施例５のＥＬ表示パネルの上面図及び断面図。
【図１２】 本実施例５のＥＬ表示パネルの断面図。
【図１３】 本実施例５のＥＬ表示パネルの上面図。
【図１４】 本実施例６のいろいろな半導体装置を示す図。
【図１５】 本実施例６のいろいろな半導体装置を示す図。
【図１６】 本実施例６のいろいろな半導体装置を示す図。
【図１７】 本実施例１のＴＦＴの断面図。
【図１８】 本実施例４のＴＦＴの断面図。
【図１９】 本実施例４のＴＦＴの断面図。
【図２０】 本実施例４のＴＦＴの断面図。

Claims (7)

  1. 基板上に第１の絶縁膜を形成する第１の工程と、
    前記第１の絶縁膜上に半導体膜を形成する第２の工程と、
    前記半導体膜上に第２の絶縁膜を形成する第３の工程と、
    前記第２の絶縁膜を介して前記半導体膜に不純物を添加する第４の工程と、
    前記不純物の添加をした前記半導体膜を結晶化する第５の工程と、を有し、
    前記第１乃至前記第５の工程を大気雰囲気に曝すことなく行うことを特徴とする半導体装置の作製方法。
  2. 基板上に下地膜を形成する第１の工程と、
    前記下地膜上に非晶質半導体膜を形成する第２の工程と、
    前記非晶質半導体膜表面に結晶化を助長する触媒元素を添加する第３の工程と、
    前記触媒元素を添加した前記非晶質半導体膜上に絶縁膜を形成する第４の工程と、
    前記絶縁膜を介して前記非晶質半導体膜に不純物を添加する第５の工程と、
    前記不純物の添加をした前記非晶質半導体膜を加熱処理により結晶化する第６の工程と、
    前記非晶質半導体膜を結晶化した結晶質半導体膜表面の汚染不純物を除去する第７の工程と、
    前記第７の工程を行った前記結晶質半導体膜にレーザー処理を行う第８の工程とを有する半導体装置の作製方法であって、
    前記第１乃至前記第４の工程を大気雰囲気に曝すことなく連続して行い、かつ前記第７の工程と前記第８の工程を連続して行うことを特徴とする半導体装置の作製方法。
  3. 基板上に下地膜を形成する第１の工程と、
    前記下地膜上に非晶質半導体膜を形成する第２の工程と、
    前記非晶質半導体膜上に絶縁膜を形成する第３の工程と、
    前記絶縁膜を介して前記非晶質半導体膜に不純物を添加する第４の工程と、
    前記不純物の添加をした前記非晶質半導体膜を加熱処理により結晶化する第５の工程と、
    前記非晶質半導体膜を結晶化した結晶質半導体膜表面の汚染不純物を除去する第６の工程と、
    前記第６の工程を行った前記結晶質半導体膜にレーザー処理を行う第７の工程とを有する半導体装置の作製方法であって、
    前記第１乃至前記第３の工程を大気雰囲気に曝すことなく連続して行い、かつ前記第６の工程と前記第７の工程を連続して行うことを特徴とする半導体装置の作製方法。
  4. 請求項２又は請求項３において、
    前記結晶質半導体膜表面の前記汚染不純物を除去する工程は、フッ素を含有する酸性溶液で表面を処理する工程であることを特徴とする半導体装置の作製方法。
  5. 請求項２乃至請求項３のいずれか一において、
    前記結晶質半導体膜表面の前記汚染不純物を除去する工程は、オゾンを容存させた純水で洗浄を行った後に、フッ素を含有する酸性溶液で表面を処理する工程であることを特徴とする半導体装置の作製方法。
  6. 請求項２又は請求項３において、
    前記汚染不純物とは、前記大気雰囲気中に存在する１元素又は複数元素であることを特徴とする半導体装置の作製方法。
  7. 基板上に下地膜を形成する第１の工程と、
    前記下地膜上に非晶質半導体膜を形成する第２の工程と、
    前記非晶質半導体膜を結晶化するための第１のレーザー処理を行う第３の工程と、
    前記非晶質半導体膜を結晶化した結晶質半導体膜上に絶縁膜を形成する第４の工程と、
    前記絶縁膜を介して前記結晶質半導体膜に不純物を添加する第５の工程と、
    前記不純物の添加をした前記結晶質半導体膜の結晶化していない領域を完全に結晶化するために第２のレーザー処理を行う第６の工程とを有し、
    前記第１乃至前記第６の工程を大気雰囲気に曝すことなく行うことを特徴とする半導体装置の作製方法。
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