KR20100132020A - 균일한 결정질 ｓｉ 막들을 제조하는 리소그래피 방법 - Google Patents

균일한 결정질 ｓｉ 막들을 제조하는 리소그래피 방법 Download PDF

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KR20100132020A
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제임스 에스 아이엠
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더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕
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Abstract

위치 제어되는 결정질 결정립들의 영역을 포함하는 결정질 반도체 막; 상기 위치 제어되는 결정진 결정립들의 위치에 대해 정해진 위치에서 상기 결정질 반도체 막 내에 위치되는 디바이스를 포함하는 결정질 막 내의 인지된 위치에 위치결정되는 전자 디바이스에 관한 방법들 및 디바이스들이 설명되어 있다. 상기 방법은 2개 이상의 오버랩하는 조사 단계들을 사용하여 반도체 막의 적어도 일부에 조사하는 단계로서, 각각의 조사 단계는 막의 리소그래피 방식으로 정의된 영역을 적어도 부분적으로 용융하여 측방향으로 결정화시켜서, 측방향 성장 길이에 수직인 적어도 하나의 긴 결정립계를 갖는 측방향으로 성장된 결정질 결정립들의 영역을 획득하는, 조사 단계; 적어도 하나의 긴 결정립계의 위치를 식별하는 단계; 및 상기 긴 결정립계의 상기 위치에 대해 정의되는 위치에서 반도체 막 내에 전자 디바이스를 제조하는 단계를 포함한다.

Description

균일한 결정질 ＳＩ 막들을 제조하는 리소그래피 방법{LITHOGRAPHIC METHOD OF MAKING UNIFORM CRYSTALLINE SI FLIMS}
관련 출원들과의 상호-참조
본 출원은 전체적으로 본원에 참조에 의해 통합되어 있는, 2008년 2월 29일자로 출원되고 명칭이 "LITHOGRAPHY BASED SEQUENTIAL LATERAL SOLIDIFICATION"인 공동-계류중인 미국 출원 번호 제61/032744호에 대해 35 U.S.C. 119(e) 하에서 우선권의 이점을 주장한다.
참조에 의한 통합
본원에 인용된 모든 특허들, 특허 출원들 및 간행물들은 본원에 설명된 본 발명의 날짜로서 당업자들에게 공지된 바와 같은 최첨단 기술을 더 충분히 설명하기 위하여 전체적으로 참조에 의해 본원에 통합된다.
최근에는, 비정질(amorphous) 또는 다결정(polysilicon) 반도체 막을 결정화하거나 또는 그 결정성(crystallinity)을 개선시키기 위하여 다양한 기술들이 연구되었다. 이와 같은 결정화된 박막(thin film)들은 이미지 센서(image sensor)들 및 액티브-매트릭스 액정 디스플레이(Active-Matrix Liquid-Crystal Display: "AMLCD") 디바이스들과 같은 다양한 디바이스들의 제조에서 사용될 수 있다. 후자에서, 규칙적인 어레이(array)의 박막 트랜지스터(Thin-Film Transistor: "TFT")들이 적절한 투명 기판 상에 제조되고, 각각의 트랜지스터는 픽셀 제어기(pixel controller)의 역할을 한다.
실리콘 막(silicon film)들과 같은 반도체 막들은 엑시머 레이저 어닐링(Eximer Laser Annealing: "ELA") 및 순차적 측방향 고상화(Sequencial Lateral Solidification: "SLS") 프로세스들을 포함하는 다양한 레이저 프로세스들을 사용하여 액정 디스플레이들을 위해 프로세싱되었다. SLS는 AMLCD 디바이스들, 뿐만 아니라, 유기 발광 다이오드(Organic Light Emitting Diode: "OLED") 및 액티브-매트릭스 OLED(AMOLED) 디바이스들에서 사용하기 위하여 박막들을 프로세싱하는데 적합하다. SLS의 특징은 엑시머 레이저 조사(laser irradiation)를 사용한 측방향 결정 성장(lateral crystal growth)의 제어이다. 측방향 성장은 조사된 영역들이 완전히 용융되고 마스킹(masking)된 영역 및 마스킹되지 않은 영역 사이의 고상선-액상선 경계면(solidus-liquidus interface)에서 고상화가 개시될 때 개시된다. 측방향 성장 길이(Lateral Growth Length: LGL)는 막 특성들 및 조사 조건들의 함수이다. 종래의 SLS 기술들은 측방향으로 성장된 결정질 영역들의 정밀 위치를 허용하지 않아서, SLS-프로세싱된 막들에서 준비된 디바이스 특성들의 변화를 초래한다.
본 출원은 균일한 폴리-Si 막(poly-Si film)들 또는 더 큰-결정립 Si 막(grain Si film)들을 생성하기 위한 리소그래피 절차들을 설명한다. 본 출원은 또한 방위-제어되는 단결정 영역들을 생성하기 위한 리소그래피 절차들을 설명한다.
하나의 특징에서, 장치는 측방향으로 성장된 결정질 결정립(crystalline grain)들의 적어도 하나의 영역을 갖는 반도체 막 및 상기 결정질 결정립들의 적어도 하나의 긴 결정립계의 위치에 대해 정해진 위치에서 상기 영역 내에 위치되는 디바이스를 포함한다. 상기 결정립들은 측방향 성장의 방향에 수직인 적어도 하나의 긴 결정립계를 포함하고, 약 50%를 초과하는 결정립들이 측방향 성장 길이보다 더 긴 길이를 가지는 실질적으로 균일한 결정립 구조를 갖는다.
하나의 특징에서, 장치는 측방향으로 성장된 결정질 결정립들의 적어도 하나의 영역을 갖는 반도체 막 및 상기 결정질 결정립들의 적어도 하나의 긴 결정립계의 위치에 대해 정해진 위치에서 상기 영역 내에 위치되는 디바이스를 포함한다. 상기 결정립들은 적어도 한 쌍의 실질적으로 평행한 긴 결정립계들 및 인접한 긴 결정립계들 사이에서 걸쳐 있는(spanning) 복수의 측방향으로 성장된 결정립들을 포함하며, 상기 결정립들은 약 50%를 초과하는 결정립들이 측방향 성장 길이보다 더 긴 길이를 가지는 실질적으로 균일한 결정립 구조를 갖는다.
하나 이상의 실시예들에서, 상기 막 상의 상기 긴 결정립계들의 위치는 상기 측방향 성장 길이의 10% 미만의 정확도, 또는 상기 측방향 성장 길이의 5% 미만의 정확도로 인지된다.
하나 이상의 실시예들에서, 디바이스는 채널 소스 및 드레인(channel source and drain)을 포함하는 트랜지스터이며, 예를 들어, 상기 트랜지스터는 전계 효과 트랜지스터(Field Effect Transistor: FET)이고, 상기 FET의 채널은 긴 결정립계를 포함하지 않는 위치에서 상기 영역 내에 위치결정(positioning)되거나, 또는 상기 FET는 자신의 소스 또는 드레인이 긴 결정립계를 포함하지 않는 위치에서 상기 영역 내에 위치결정되거나, 또는 채널이 인지된 위치에서 긴 결정립계와 교차하는 위치에서 영역 내에 위치결정된다.
하나의 특징에서, 장치는 복수의 측방향으로 성장된 결정질 아일랜드(island)들을 포함하는 반도체 막 및 상기 결정질 아일랜드들의 적어도 하나의 긴 결정립계의 위치에 대해 정해진 위치에서 상기 영역 내에 위치되는 디바이스를 포함한다. 상기 아일랜드들은 적어도 하나의 긴 결정립계를 포함하고, 상기 긴 결정립계는 측방향 성장 길이보다 더 큰 아일랜드 중앙으로부터 거리를 두고 상기 아일랜드들 중 하나를 둘러싸고, 90%를 초과하는 아일랜드들은 동일한 결정학적 표면 방위(crystallographic surface orientation)를 갖는다.
하나 이상의 실시예들에서, 상기 결정학적 표면 방위는 {100} 평면(plane)이고, 선택적으로, 결정질 결정립 방위는 {100} 폴(pole)의 약 15°내에서 {100} 표면 방위를 갖는 약 90%의 아일랜드 표면적을 포함한다.
하나 이상의 실시예들에서, 상기 결정학적 표면 방위는 {111} 평면이고, 선택적으로, 결정질 결정립 방위는 {111} 폴의 약 15°내에서 {100} 표면 방위를 갖는 약 90%의 아일랜드 표면적을 포함한다.
하나 이상의 실시예들에서, 상기 막 상의 긴 결정립계들의 위치는 상기 측방향 성장 길이의 20% 미만의 정확도로 인지되거나, 또는 상기 막 상의 긴 결정립계들의 위치는 상기 측방향 성장 길이의 10% 미만의 정확도로 인지된다.
하나 이상의 실시예들에서, 상기 디바이스는 채널 소스 및 드레인을 포함하는 FET이고, 상기 FET는 상기 FET의 채널이 긴 결정립계를 포함하지 않는 위치에서 상기 영역 내에 위치결정된다.
하나의 특징에서, 장치를 제조하는 방법은 막 내의 제 1 경계로부터 제어된 수퍼래터럴 성장(Controlled SuperLateral Growth: C-SLG)을 유도하는 제 1 세트의 조건들 하에서 반도체 막의 제 1 영역에 제 1 조사하는 단계로서, 상기 제 1 경계는 리소그래피 방식으로 정의되는, 제 1 조사 단계; 상기 막 내의 제 2 경계로부터 제어된 수퍼래터럴 성장을 유도하는 제 2 세트의 조건들 하에서 상기 제 1 영역과 단지 부분적으로 오버랩(overlap)하는 상기 막의 제 2 영역에 제 2 조사하는 단계로서, 상기 제 2 경계는 리소그래피 방식으로 정의되는, 제 2 조사 단계; 및 긴 결정립계의 위치에 대해 정해진 위치에서 상기 반도체 막 내에 전자 디바이스를 제조하는 단계를 포함하고, 상기 제 1 및 제 2 조사 단계는 측방향 성장 길이보다 더 긴 길이를 갖는 측방향으로 성장된 결정질 결정립들 및 적어도 하나의 긴 결정립계를 포함하는 막을 제공하고, 상기 긴 결정립계의 위치는 측방향 성장 길이의 20% 내로 인지된다.
하나 이상의 실시예들에서, 상기 제 1 영역, 상기 제 2 영역 또는 상기 영역들 둘 모두의 조사가 반도체 막을 그 두께 전체에 걸쳐 용융한다.
하나 이상의 실시예들에서, 상기 제 1 및 제 2 조사 중 적어도 하나에 대한 조사는 플러드 조사(flood irradiation)이다.
하나 이상의 실시예들에서, 상기 리소그래피 방식으로 정의되는 경계는 상기 막의 적어도 일부 위에 캡 층(cap layer)을 리소그래피 방식으로 형성함으로써 제공된다.
하나 이상의 실시예들에서, 상기 캡은 아래에 놓인 반도체 막을 리소그래피 방식으로 정의된 위치들에서의 조사에 노출시키는 패턴(pattern)을 갖는다.
하나 이상의 실시예들에서, 상기 리소그래피 방식으로 정의되는 경계는 상기 막 아래에 배치되는 하부 층에 의해 제공된다.
하나 이상의 실시예들에서, 상기 하부 층은 열 흡수 재료이고, 상기 반도체 막에 의해 흡수되는 파장을 사용한 조사 도중에, 리소그래피 방식으로 정의되는 위치들에서의 위에 놓인 반도체 막의 온도는 상기 반도체 막의 인접한 영역들의 온도보다 더 낮다.
하나 이상의 실시예들에서, 상기 하부 층은 열 흡수 재료인 재료이고, 상기 반도체 막에 투과적인 파장을 사용한 조사 도중에, 리소그래피 방식으로 정의되는 위치들에서의 위에 놓인 반도체 막의 온도는 상기 반도체 막의 인접한 영역들의 온도보다 더 높다.
하나 이상의 실시예들에서, 상기 캡 층은 조사 에너지에 대해 비투과적인(opaque) 재료로 이루어진다.
하나 이상의 실시예들에서, 상기 캡 층은 조사 에너지에 반사적인(reflective) 재료로 이루어진다.
하나 이상의 실시예들에서, 상기 캡 층은 리소그래피 방식으로 정의되는 도트(dot) 또는 도트들의 어레이들이다.
하나 이상의 실시예들에서, 상기 조사 단계는 제 1 도트 아래의 에어리어(area)가 적어도 부분적으로 고체를 유지하면서 상기 제 1 영역을 용융하기 위하여 제 1 리소그래피 방식으로 정의되는 도트 캡 층 주변의 제 1 영역에 조사하는 단계로서, 상기 용융된 영역이 고체 및 액체 사이의 경계면으로부터 측방향으로 결정화되는, 제 1 영역에 조사하는 단계; 상기 제 1 도트 캡 층을 제거하는 단계; 상기 제 1 조사의 측방향으로 결정화된 부분과 오버랩하는 제 2 도트 캡 층을 리소그래피 방식으로 증착하는 단계; 및 제 2 도트 아래의 에어리어가 적어도 부분적으로 고체를 유지하면서 상기 제 2 영역을 용융하기 위하여 상기 제 2 리소그래피 방식으로 증착된 도트 캡 층 주변의 제 2 영역에 조사하는 단계로서, 상기 용융된 영역이 고체 및 액체 사이의 경계면으로부터 측방향으로 결정화되는, 제 2 영역에 조사하는 단계를 포함한다.
하나 이상의 실시예들에서, 상기 캡 층이 아래에 놓인 반도체 막의 연장된 영역들을 노출시키고, 상기 노출된 영역이 상기 반도체 막의 특징적인 측방향 성장 길이의 2배 미만인 적어도 하나의 디멘젼(dimension)을 갖는 지오메트리(geometry)를 정의한다.
하나 이상의 실시예들에서, 상기 막 상의 상기 긴 결정립계들의 위치는 상기 측방향 성장 길이의 20% 미만의 정확도로 인지된다.
하나 이상의 실시예들에서, 상기 조사 단계는 상기 제 1 캡 층 아래의 에어리어가 적어도 부분적으로 고체를 유지하면서 아래에 놓인 막의 노출되는 연장된 영역들을 완전히 용융하기 위하여 상기 막의 적어도 일부에 조사하는 단계로서, 상기 용융된 영역이 고체 및 액체 사이의 경계면으로부터 측방향으로 결정화되는, 조사 단계; 상기 제 1 캡 층을 제거하는 단계; 상기 제 1 조사의 측방향으로 결정화되는 부분과 오버랩하는 제 2 캡 층을 리소그래피 방식으로 증착하는 단계; 및 상기 제 2 캡 층 아래의 에어리어가 적어도 부분적으로 고체를 유지하면서 아래에 놓인 막의 노출되는 연장된 영역들을 완전히 용융하기 위하여 상기 막의 적어도 일부에 조사하는 단계로서, 상기 용융된 영역이 고체 및 액체 사이의 경계면에서 측방향으로 결정화되는, 조사 단계를 포함한다.
하나 이상의 실시예들에서, 상기 긴 결정립계의 위치는 상기 리소그래피 방식으로 배치된 경계들의 위치 및 상기 결정립들의 측방향 성장 길이에 의해 지시된다.
하나 이상의 실시예들에서, 상기 막 상의 상기 긴 결정립계들의 위치는 상기 측방향 성장 길이의 10% 미만의 정확도로, 또는 상기 측방향 성장 길이의 5% 미만의 정확도로 인지된다.
하나 이상의 실시예들에서, 상기 디바이스는 FET를 포함한다.
또 다른 특징에서, 막을 프로세싱하는 방법은 상기 막 아래에 배치되고 리소그래피 방법을 사용하여 위치결정되는 히트 싱크(heat sink)를 갖는 반도체 막을 제공하는 단계; 상기 히트 싱크 위에 위치된 막 영역을 단지 부분적으로 용융하고 상기 부분적으로 용융된 영역에 인접한 막을 완전히 용융하는데 충분한 에너지 밀도로 막에 조사하는 단계로서, 상기 용융된 영역이 상기 부분적으로 용융된 영역 및 액체의 경계면으로부터 측방향으로 결정화되는, 조사 단계; 측방향으로 결정화되는 막의 일부를 노출시키는 패턴으로 막 위에 캡 층을 위치결정하는 단계; 및 상기 캡 층 아래의 에어리어가 적어도 부분적으로 고체를 유지하면서 상기 노출된 막을 그 두께 전체에 걸쳐 완전히 용융하는데 충분한 에너지 밀도로 막에 조사하는 단계로서, 상기 용융된 영역이 고체 및 액체의 경계면으로부터 측방향으로 결정화되는, 조사 단계를 포함한다.
또 다른 특징에서, 막을 프로세싱하는 방법은 상기 막 위에 배치되고, 상기 막의 일부를 노출시키는 패턴을 가지며, 리소그래피 방법을 사용하여 위치결정되는 제 1 캡 층을 갖는 반도체 막을 제공하는 단계; 상기 제 1 캡 층 아래의 에어리어가 적어도 부분적으로 고체를 유지하면서 상기 막의 노출된 부분을 그 두께 전체에 걸쳐 완전히 용융하는데 충분한 제 1 에너지 밀도로 상기 막에 조사하는 단계로서, 상기 용융된 영역이 상기 부분적으로 용융된 영역 및 액체의 경계면으로부터 측방향으로 결정화되는, 조사 단계; 측방향으로 결정화되는 막의 일부를 노출시키는 패턴으로 막 위에 제 2 캡 층을 위치결정하는 단계; 및 상기 제 2 캡 층 아래의 에어리어가 적어도 부분적으로 고체를 유지하면서 상기 막의 노출된 부분을 그 두께 전체에 걸쳐 완전히 용융하는데 충분한 제 2 에너지 밀도로 상기 막에 조사하는 단계로서, 상기 용융된 영역이 상기 부분적으로 용융된 영역 및 액체의 경계면으로부터 측방향으로 결정화되는, 조사 단계를 포함한다.
또 다른 특징에서, 장치를 제조하는 방법은 2개 이상의 오버랩하는 조사 단계들을 사용하여 반도체 막의 적어도 일부에 조사하는 단계로서, 각각의 조사 단계는 막의 리소그래피 방식으로 정의된 영역을 적어도 부분적으로 용융하여 측방향으로 결정화시켜서, 측방향 성장 길이에 수직인 적어도 하나의 긴 결정립계를 갖는 측방향으로 성장된 결정질 결정립들의 영역을 획득하는, 조사 단계; 적어도 하나의 긴 결정립계의 위치를 식별하는 단계; 및 상기 긴 결정립계의 상기 위치에 대해 정해진 위치에서 반도체 막 내에 전자 디바이스를 제조하는 단계를 포함한다.
본원에 사용된 바와 같은 "긴 결정립계"는 또 다른 세트의 측방향으로 성장한 결정들과의 충돌에 의해서든지 또는 과냉각(supercooling)에 기인한 핵형성(nucleation)에 의해서든지 간에, 막 영역에서의 측방향 결정 성장 전면의 종료에 의해 형성되는 결정립계이다. 긴 경계는 전형적으로 측방향 결정립 성장의 방향에 수직이지만, 항상 측방향 결정립 성장의 방향에 수직인 것은 아니다. 이에 대한 언급되는 예외는 이하에 더 상세히 논의되는 바와 같이, "도트" 캡 층들을 사용한 측방향 성장이다.
본원에 사용된 바와 같은 "측방향으로 성장된 결정들" 또는 "측방향 결정질 성장"은 완전히 용융된 영역 및 시드 결정 포함 영역(seed crystal containing region) 사이의 경계면에서 완전히 용융된 영역들이 고상화될 때 개시되는 결정들의 측방향 성장을 칭한다. 시드 포함 영역은 고체이거나 부분적으로 용융될 수 있다.
"적어도 하나의 긴 결정립계의 위치에 대해 정해진 위치"는 인지되는 긴 결정립계의 위치를 기반으로 한 막 상의 위치를 칭한다.
"리소그래피 방식으로 제어되는"은 조사 및 결정질 결정립들의 측방향 성장에서 사용되는 캡 층들 또는 다른 요소들을 정밀하게 위치시키기 위하여 리소그래피 또는 다른 정밀 증착 방법을 사용하는 것에 의한 긴 결정립계와 같은 피처(feature)의 위치 제어를 칭한다. 피처의 실제 위치는 또한 막 특성들, 조성, 두께, 등, 뿐만 아니라, 조사 조건들, 온도, 파장, 펄스 시간(pulse time), 에너지 밀도, 등의 함수일 것이다.
"리소그래피 방식으로 정의되는"은 위치 및/또는 디멘젼들이 리소그래피에 의해, 예를 들어, 캡 층, 하부 층 또는 히트 싱크, 및 입사 광 에너지와 같이, 리소그래피 방식으로 형성되는 피처를 갖는 막의 상호작용에 의해 정의되는 막의 영역의 특성을 칭한다.
상기 방법들은 디바이스 프로세스와 등가인 정밀도로 위치-제어되는 결정질 영역의 배치, 예를 들어, TFT들의 배치를 허용한다. 오버랩된 측방향 성장을 보증하여 더 균일한 마이크로구조들을 생성하는 리소그래피 기술들이 개발된다. 상기 방법은 그렇게 할 경우에 유연성을 제공한다.
기술의 다양한 특징들이 본 발명을 제한하고자 하는 것이 아니며 단지 설명을 위해 제공되는 첨부 도면들을 참조하여 설명된다.
도 1은 표면 상에 정확하게 위치된 패턴을 제공하기 위한 포지티브 및 네거티브 포토레지스트(positive and negative photoresist)의 사용의 개략도.
도 2는 종래 기술에 따른 전형적인 제어된 수퍼 래터럴 성장(Controlled Super Lateral Growth: C-SLG) 결정립 마이크로구조를 도시한, C-SLG 방법을 사용하여 결정화된 막의 일부의 상면도.
도 3의 (a) 내지 (d)는 하나 이상의 실시예들에 따른 정밀 디바이스들을 생성하는데 적합한 리소그래피 방식으로 제어되는 결정화 프로세스에서의 연속적인 단계들의 단면도.
도 4의 (a) 및 (b)는 하나 이상의 실시예들에 따른 리소그래피 방식으로 결정화되는 반도체 막 상의 위치 배치의 개략도들.
도 5의 (a) 및 (b)는 하나 이상의 실시예들에 따른 2개의 순차적인 조사 단계들에서의 조사에 대해 직사각형 또는 라인 빔 노출 에어리어(area)를 제공하는 캡 층을 사용한 리소그래피 프로세스의 개략도.
도 6의 (a) 내지 (c)는 하나 이상의 실시예들에 따른 3개의 순차적인 조사 단계들에서의 조사에 대해 직사각형 및 라인 빔 노출 에어리어를 제공하는 캡 층을 사용한 리소그래피 프로세스의 개략도.
도 7a는 하나 이상의 실시예들에 따른 사용을 위한 도트 매트릭스 리소그래피 패턴의 개략도이며, 도 7b는 도 7a의 도트 매트릭스 리소그래피 패턴과 함께 사용하기 위한 조사 패턴의 개략도.
도 8은 하나 이상의 실시예들에 따른 순차적인 조사 단계들에서의 조사의 비투과적 도트 형태의 캡 층을 사용한 리소그래피 프로세스의 개략도.
도 9의 (a) 및 (b)는 하나 이상의 실시예들에 따른 반도체 막 내에 정밀하게 위치된 결정질 영역을 제공하기 위한 리소그래피 방식으로 위치된 히트 싱크의 사용의 개략도.
도 10의 (a) 및 (b)는 하나 이상의 실시예들에 따른 반도체 막 내에 정밀하게 위치된 결정질 영역을 제공하기 위한 리소그래피 방식으로 위치된 히트 싱크의 사용의 개략도.
도 11은 플래시 램프 조사 시스템(flash lamp irradiation system)의 개략도.
정밀 디바이스들에 적합한 막들을 생성하기 위하여, 정밀 디바이스를 상부에 생성 및 위치결정하는데 사용되는 정밀도와 동일한 정밀도로 막을 결정화하고 마이크로구조를 생성하는 방법들 및 시스템들이 제공된다. 정밀 디바이스는 종종 정밀 프로세스들, 예를 들어, 리소그래피 방법들을 사용하여 생성된다. 정밀 결정화 방법은 정밀 디바이스의 크기 및 포지션과 동일한 스케일 및 동일한 정밀도로 디펙트(defect)들, 예를 들어, 결정립들 및 결정립계들의 위치 및 크기를 제어한다. 이와 같은 피처들의 위치 및 디멘젼은 본원에서 "정밀 위치"라고 칭해지는 마이크로미터, 서브마이크로미터 및 심지어 나노미터 스케일로 인지될 수 있다.
일부 실시예들에서, 정밀 결정화는 리소그래피 방법들을 사용한다. 리소그래피 패터닝 방법(lithography patterning method), 그리고 특히, 포토리소그래피는 미세한 스케일로 재료를 구조화할 수 있다. 반도체 산업에서 사용되는 마이크로- 및 나노제조 기술들은 웨이퍼(wafer) 상에 정밀하게 배치되는 정확한 디멘젼들의 매우 미세한 피처들을 제공한다. 피처들의 위치결정 정확도 및 디멘젼들은 10 또는 50 나노미터 내로 인지된다. 긴 결정립계들(측방향 결정 성장의 방향에 수직인 것들)의 포지션 정확도는 사용되는 결정화 방법의 유형에 따라, 결정 결정립들의 측방향 성장 길이의 약 20% 미만으로부터 약 10% 내지 약 5% 미만까지의 범위일 수 있다. 전형적인 측방향 성장 길이들은 약 1 ㎛로부터 약 4 ㎛까지의 범위이다. 따라서, 긴 결정립계의 위치는 약 100 nm 내지 약 800 nm만큼 적은 에러 마진(error margin) 내에서 정확하게 배치될 수 있다. 가장 전형적으로, 긴 결정립계의 위치는 약 50 nm 내지 약 300 nm의 에러 마진 내에서 정확하게 배치될 수 있다.
특히, 포토레지스트의 부분들을 선택적으로 제거하여 패턴 피처들의 패턴 및 위치가 정확하게 인지되는 마스킹된 표면을 발생시키기 위하여 포토리소그래피 프로세스가 사용된다. 마스크 세트(mask set), 즉 반도체 제조의 포토리소그래피 단계들에 대한 지오메트리를 정의하는 일련의 전자 데이터는 실리콘 막의 결정화에서 사용하기 위한 마스크 패턴을 정의하는데 사용된다. 마스킹된 표면은 패턴 피처들의 패턴 및 위치는 또한 정확하게 인지되는 막 상에 결정화된 영역들을 제공하기 위하여 조사될 수 있다.
이 프로세스를 예시하는 예시적 포토리소그래피 방법이 도 1에 도시되어 있다. 결정화를 위한 실리콘 박막을 준비하기 위하여, 기판(100) 상의 비정질 또는 낮은 결정성 실리콘 박막(110)이 포토레지스트(120)의 층으로 코팅된다. 포토레지스트 상으로 전사될 패턴을 포함하는 마스크(130)는 포토레지스트 층 위에 위치결정된다. 적어도 2개의 유형들의 공통 포토레지스트: 포지티브 및 네거티브가 존재한다. 포지티브 레지스트들의 경우에, 상기 레지스트는 아래에 놓인 재료가 제거되어야 할 때마다 UV 광으로 노출된다. 이러한 레지스트들에서, UV 광으로의 노출은 상기 레지스트의 화학적 구조를 변화시켜서, 상기 레지스트가 현상제에 더 용해 가능하게 된다. 그 후, 노출된 레지스트는 현상액에 의해 씻겨져서, 그대로의 아래에 놓인 재료의 윈도우(window)들을 남긴다. 그러므로, 마스크는 웨이퍼 상에 유지되어야 하는 패턴의 정확한 카피(copy)를 포함한다. 네거티브 레지스트는 정반대의 방식으로 동작한다. UV 광으로의 노출은 네거티브 레지스트가 중합화되도록 하고, 용해하기 더 어려워지도록 한다. 그러므로, 네거티브 레지스트는 자신이 노출될 때마다 표면 상에 유지되며, 현상액이 노출되지 않은 부분들만을 제거한다. 그러므로, 네거티브 포토레지스트들에 사용된 마스크들은 전사될 패턴의 반대(또는 포토그래픽 "네거티브"(photographic "negative"))를 포함한다. 전형적으로, 포토레지스트 자체는 상기 포토레지스트가 조사 도중에 자신의 무결성(integrity)을 유지하기 위하여 필요한 열 안정성을 갖는다고 가정하면, 커버 층(cover layer)으로서 사용될 수 있다. 포토레지스트는 자신의 강도 및 내열성을 증가시키기 위하여 베이킹(baking)될 수 있다. 다른 실시예들에서, 포토레지스트는 실리콘 웨이퍼로의 커버 층의 전사를 위한 패턴의 역할을 할 수 있다. 예를 들어, 금속화된 막이 커버 층으로서 사용될 때, 금속 층이 박막 표면 위에 증착될 수 있고, 아래의 노출된 박막을 드러내기 위하여 포토레지스트가 제거될 수 있다.
기술이 포토리소그래피와 관련하여 논의되었지만, 박막 표면 상에 정밀하게 위치되는 패터닝된 층을 생성하는 다른 방법들이 사용될 수 있다는 점이 인식된다. 명시적으로 진술되지 않는다면, 포토리소그래피의 사용은 정밀 위치의 패터닝된 층을 발생시키기 위한 공지된 방법들 중 어느 하나로 대체될 수 있다. 상기 방법이 실리콘 박막 결정화로 제한되지 않고 임의의 박막에 대해 실행될 수 있다는 점이 또한 다음의 설명으로부터 명백할 것이다. 다음의 논의의 목적들을 위하여, 구체적으로 언급되지 않는다면, 상기 방법들이 임의의 이와 같은 재료에 사용될 수 있다.
막의 조사는 관심 있는 막을 용융하거나 또는 부분적으로 용융하기 위하여 에너지 밀도를 갖는 펄스형 광원(pulsed light source)으로 수행된다. 펄스형 광원은 큰 표면 및 바람직하게는, 전체 표면을 덮을 수 있는 발산 또는 플러드 광원(divergent or flood light source)일 수 있다. 조사는 전형적으로 플러드 조사 프로세스이어서, 기판 표면의 큰 에어리어들이 단일 펄스에서 조사될 수 있다. 기판, 예를 들어, 유리 패널(glass panel) 상의 전체 막이 동시에 프로세싱될 수 있는 것이 가능하다. 그러므로, 다중-펄스 동작들이 개선된 결정학적 특성을 제공하는데 사용되며, 예를 들어, 레이저-기반 재결정화에서 사용되는 바와 같이 큰 기판 에어리어를 덮기 위하여 스캔형 방식(scanned fashion)으로 사용될 필요가 없다.
하나 이상의 실시예들에서, 조사원(irradiation source)은 펄스형 엑시머 레이저이다. 펄스-당 고에너지 엑시머 레이저들이 얕은 접합들을 생성하기 위한 초 급속 열 어닐링(Rapid Thermal Annealing: RTA)에 대해 현재 고려되고 있다. 펄스 당 고에너지는 높은 에너지가 하나의 펄스로 전체 칩에 방사되도록 한다.
다른 실시예들에서, 예를 들어, ~800 nm에서의 펄스형 레이징(pulsed lasing)이 가능한 다이오드 레이저가 사용될 수 있다. 고 파워 다이오드 레이저(high power diode laser)들은 파워 효율적일 수 있고, 높은 발산성을 가질 수 있어서, 높은 에어리어 커버리지(area coverage)에 적합하게 된다.
다른 실시예들에서, 플래시 램프(flash lamp)가 사용될 수 있다; 상기 플래시 램프는 전체 표면 또는 심지어 유리 패널이 프로세싱되도록 한다. 이상적인 광원은 특정 애플리케이션에 따른다. 플래시 램프는 더 저렴한 프로세싱, 더 긴 측방향 성장이지만, 아마도 또한 더 결함있는 측방향 성장 및 증가된 표면 거칠기(surface roughness)을 제공하면서, 기판 및 (3D-IC에서 전자 디바이스들일 수 있는) 아래에 놓인 구조들에 더 부담스럽다. 표면 거칠기는 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)로 감소될 수 있다.
플래시 레이저 어닐링은 플래시 램프를 사용하여 넓은 파장 범위, 예를 들어, 400 내지 800 nm에 걸쳐 백색 광을 생성한다, 플래시 램프는 매우 짧은 지속기간들 동안 강렬한 비간섭성 전체-스펙트럼 백색 광을 생성하는 가스-충전형 방전 램프이다. 플래시 램프 어닐링 장치는 표면 조사를 위해 백색 광 에너지를 사용하며, 상기 광은 도 11에 도시된 바와 같이, 기판 상으로 광 에너지를 지향시키기 위하여 예를 들어, 타원형 반사기를 사용하여 포커싱(focusing)된다. 도 11은 반사 디바이스(910)를 갖는 플래시 램프 반응기(flash lamp reactor)(900)를 나타내는 간소화된 측면도이다. 플래시 램프 반응기는 지지체(930) 위에 위치된 플래시 램프들(920)의 어레이를 포함할 수 있고, 타겟 에어리어(target area)(950)가 상기 지지체 및 플래시 램프들의 어레이 사이에 놓인다. 반사 디바이스(910)는 변화하는 방사선(960) 양을 플래시 램프들 뒤로부터 타겟 에어리어의 마주하는 측면의 상이한 부분들 쪽으로 반사시키기 위하여 플래시 램프들 위에 위치결정될 수 있다. 타겟 에어리어는 기판(웨이퍼)을 수용하도록 적응될 수 있다.
램프 파워는 마이크로초 내지 밀리초 스케일의 양호하게 정의된 플래시 펄스들을 형성하도록 하는 일련의 커패시터(capacitor)들 및 인덕터(inductor)들(도시되지 않음)에 의해 공급된다. 전형적인 플래시 램프에서, (50 ㎲ 방전에 대해) 3 내지 5 J/cm2 및 1 내지 20 ms 방전에 대해 50 내지 60J/cm2까지의 범위의 광 에너지 밀도들이 획득될 수 있다. 예시적 실시예들에서, 광 에너지 밀도는 약 2 내지 150J/cm2일 수 있다. 플래시 램프 어닐링은 몇십 마이크로초 및 몇십 밀리초, 예를 들어, 10 ㎲ 내지 100 ms 사이에서 단일 광 플래시로 고체 표면들을 고속으로 가열하도록 한다. 박막 결정화의 품질에 영향을 주는 플래시 램프의 변수들은 입사 광의 에너지 강도, 뿐만 아니라, 펄스 지속기간 및 (어떤 드웰 시간(dwell time), 즉, 용융의 지속기간을 발생시키는) 광의 형상을 포함한다.
하나 이상의 실시예들에서, 캡핑 층(capping layer)이 제어된 수퍼 래터널 성장(C-SLG)을 사용하여 용융-유도된 측방향 성장을 정밀하게 위치시키는데 사용될 수 있다. C-SLG 방법에서, 입사 광에 의해 유도된 용융의 위치 및 정도는 포토리소그래피 방식으로 도포되는 캡핑 층을 사용하여 제어되고 막의 특정 영역으로 제한된다. 캡핑 층은 박막의 정밀하게 위치된 영역을 용융으로 노출시키는 패턴을 포함한다. 용융된 영역이 냉각되고 고상화될 때, 결정 결정립들이 종래의 다결정 막들보다 덜 랜덤(random)인 방식으로 상기 영역 내에서 측방향으로 성장한다.
도 2는 C-SLG를 사용하여 결정화되었던 영역(202)을 포함하는 막(200)의 일부의 상면 개략도이다. C-SLG 동안, 처리된 영역(202)이 용융되고, 용융된 영역(202) 및 용융되지 않은 영역들(220, 220') 사이의 고상선-액상선 경계면(205, 205')에서 고상화가 개시된다. 결정질 결정립들(210)은 경계들(205 및 205')로부터 시작하여 처리된 영역(202)의 중앙 쪽으로 측방향으로 성장하여 중앙선(230)에서 만나고, 이는 고상화의 방향에 수직인 긴 결정립계를 형성한다. 각각의 섹션은 결정립계들(213)에 의해 분리되는 결정질 결정립들(210)을 포함한다. 결정립들이 측방향으로 내부로 성장함에 따라, 예를 들어, 또 다른 결정립계와 교차함으로써 225로서 마킹된 오클루전 디펙트(occlusion defect)들이 형성될 수 있다. 각 섹션이 폭은 또한 각 섹션 내의 최대 결정립들의 전형적인 수평 폭인 측방향 성장 길이(LGL)에 의해 정의된다. LGL의 값은 처리된 영역(202)의 폭의 대충 절반이다. LGL은 또한 측방향 고상화가 과냉각된 액체 내의 고체들의 랜덤 핵형성에 의해 중지되기 이전에 전형적인 결정립이 성장할 수 있는 최대 길이인 최대 값(LGLmax)에 의해 제한된다. LGLmax는 입사 광 및 막의 특성들, 예를 들어, 막의 두께와 조성 및 용융 온도에 따른다. 따라서, 전형적인 C-SLG 방법에서, 처리된 영역의 폭은 LGLmax를 초과하지 않아야 한다.
상기 결정화 방법은 처리된 영역들에서 결정립들의 평균 크기를 증가시키고 디펙트들의 수를 감소시킴으로써 처리된 막의 품질을 강화시킨다. 그럼에도불구하고, 이러한 강화들은 여전히 제한된다. 예를 들어, 처리된 영역들은 결정화 경계들 부근에 상대적으로 높은 밀도의 가려진 디펙트(occluded defect)들을 여전히 포함할 수 있다. 또한, C-SLG 처리된 막 내의 결정립들의 크기가 균일하지 않다. 그 대신에, 가려진 결정립들의 크기가 종종 지속성 결정립(persistent grain)들의 크기에 비해 훨씬 더 작다. 더구나, 지속성 결정립들에 대해서도, 길이가 최대값(LGLmax)을 갖는 LGL의 값에 의해 제한된다. 최종적으로, 가려진 결정립들의 존재로 인하여, 결정립계들의 밀도가 균일하지 않다. 결정화 프로세스에서 단일 측방향 성장 단계를 특징으로 하는 C-SLG에서, 50%를 초과하는 결정립들이 가려지거나(occluded) 또는 측방향 성장의 전체 길이에 걸쳐 있지 않다.
랜덤 위치되는 가려진 결정립들의 수를 감소시키기 위하여, 일부 실시예들은 리소그래피 방식으로 위치결정된 캡 층들을 사용한 연속적인 결정화 단계들을 사용하여, 각 단계에서 성장하는 결정 결정립들이 이전 단계들에서 형성된 결정립계들과 오버랩하게 된다. 각각의 반복으로, 처리된 영역의 위치가 시프트(shift)되어, 새롭게 처리된 영역이 이전에 처리된 영역과 부분적으로 오버랩하게 될 수 있다. 연속적인 단계들은 가려진 결정립들의 수를 감소시키고, 정밀 디바이스들에 적합한 결정학적 에어리어들을 형성하는 더 균일한 결정립 구조를 발생시킨다. 오버랩은 적절하게 선택된다면, 디펙트들의 수, 구체적으로는, 가려진 결정립계들의 수를 감소시킬 수 있고, 또한 이전 반복들에서 생성된 결정립들을 확장시킬 수 있다. 하나 이상의 실시예들에서, 50%를 초과하거나 또는 75%를 초과하거나 또는 90%를 초과하는 결정립들이 측방향 성장 길이와 같은정도인 결정립 길이를 가지는데, 즉, 결정립들이 가려지지 않는다.
도 3의 (a) 내지 (d)는 하나 이상의 실시예들에 따른 정밀 디바이스들을 생성하는데 적합한 리소그래피 방식으로 제어되는 결정화 프로세스에서의 연속적인 단계들의 단면도들을 도시한다. 플러드 또는 발산 광원의 사용과 결합하여, 막의 큰 에어리어들을 덮을 수 있는 리소그래피 캡 층의 사용은 몇 개의 단계들에서 고품질 막을 제공한다.
도 3의 (a)는 제 1 단계 동안 리소그래피 방식으로 프로세싱되는 막의 단면도를 도시한다. 실리콘 층(300)은 리소그래피 방식으로 위치결정되는 캡 층들(310, 310')로 덮인다. 캡 층들(310, 310')은 높은 정밀도로 위치결정된다. 예를 들어, 웨이퍼 상의 캡 층들의 위치는 10 내지 100 nm 또는 10 내지 50 nm 내로 제어된다. 그 후, 화살표들(325)로 표시된 바와 같이, 캡핑된 실리콘 층은 예를 들어, 펄스형 레이저 빔 또는 펄스형 플래시 램프로 위로부터 조사된다. 레이저 빔의 에너지 밀도는 캡 층들(310, 310')에 의해 직접적인 조사로부터 차폐되는 캡 층들(310, 310')의 섹션들(320, 320')이 용융되지 않는 반면, 방사선을 받아들이는 실리콘 막(300)의 섹션들(330, 330')이 용융되도록 선택된다.
캡핑 층은 복수의 개구(opening)들을 갖는 연속적인 막일 수 있다. 캡 층은 다양한 재료들로부터 제조될 수 있고, 반사적, 흡수적 또는 반사적이고 흡수적일 수 있다. 캡 층은 종래의 포토레지스트 재료로 제조될 수 있다. 캡 층은 포토레지스트를 카본 그래파이트(carbon graphite)로 변환하기 위한 베이킹 단계보다 앞서서 종래의 포토레지스트 재료로 제조될 수 있다. 캡 층은 또한 고 에너지 밀도 조사 조건들에 내성이 있을 수 있는 다른 재료들로 제조될 수 있다.
일부 실시예들에서, 캡 층은 입사 방사선(incident radiation)에 비-흡수적 또는 비투과적일 수 있다. 다른 실시예들에서, 캡 층은 입사 방사선에 반사적일 수 있다. 흡수적 재료들은 입사 방사선을 흡수하여 뜨거워지는 경향이 있다. 열은 결정화 프로세스에서 아래에 놓인 막에 전달될 수 있다. 반사적 또는 비투과적 재료들은 입사 방사선으로부터 아래에 놓인 재료를 차폐하여, 아래에 놓인 재료가 주변의 노출된 에어리어들보다 더 차갑도록 한다. 캡핑 층이 반사적인 경우에, 상기 캡핑 층은 임의의 반사적 재료, 예를 들어, 알루미늄과 같은 금속 재료로 구성될 수 있다. 금속 확산을 방지하기 위하여 금속 캡 층 및 막 사이에 예를 들어, SiO2와 같은 얇은 배리어 층(barrier layer)을 배치하는 것이 바람직할 수 있다. 일반적으로, 이것은 아래에 놓인 막의 용융 임계값을 시프트시켜야 한다. 전형적으로, 도 3에 의해 기술된 바와 같이, 이것은 상향 시프트일 것이지만, 물론, 예를 들어, 단색 광(즉, 램프가 아니라, 레이저)을 사용할 때 방사방지 코팅을 사용하는 경우에 하향 시프트일 수도 있다.
도 3의 (b)는 측방향 결정화가 조사 프로세스에 의해 발생된 액상선-고상선으로부터 개시되는 제 2 단계 동안 리소그래피 방식으로 프로세싱되는 막의 단면도를 도시한다. 방사선이 없다면, 용융된 섹션들(330 및 330')은 냉각되고, 고체 섹션들(320, 320')을 갖는 이들의 경계들로부터 시작하여 (화살표들(345)로 표시된 바와 같이) 측방향으로 결정화되고, 수직 결정립계(350)에서 종료되는 결정화된 섹션들(340, 340')을 형성한다. 지금까지, 프로세스는 리소그래피 캡이 사용되는 단일 단계 C-SLG와 유사하다.
또 다른 실시예에서, 시스템은 플래시 램프들 또는 다이오드 레이저들로부터 더 긴 파장 방사선을 흡수할 수 있는 하나 이상의 아래에 놓인 흡수 층을 가질 수 있다. 이러한 흡수 층들은 박막 및 기판 사이 또는 기판 아래에 위치결정될 수 있다. 흡수 층들은 더 긴 파장 방사선을 우선적으로 흡수하기 때문에 먼저 뜨거워질 것이며, 방사선으로부터의 열적 에너지를 막으로 전달하여 용융을 유도할 수 있는 반면, 막 내의 다른 영역들은 더 짧은 파장 광에 의해서만 가열되고, 고체를 유지할 수 있다. 플래시 램프들이 넓은 스펙트럼 광을 제공하기 때문에, 이 배열은 플래시 램프 방사선의 전체 에너지 스펙트럼의 가장 효율적인 캡처(capture)를 제공하고, Si에 투과적인 방사선을 또한 캡처하도록 할 수 있다. 이러한 흡수 층들은 임의의 열 흡수 재료, 예를 들어, 금속 물질, 예를 들어, 몰리브덴으로 구성될 수 있다. 따라서, 상기 실시예는 패터닝되지 않은 광원을 사용하여 측방향 성장의 영역들의 위치를 정확하게 정의하는 방식들을 제공한다.
다음 단계에서, 제 1 캡 층들이 당업자들에게 공지된 방법들, 예를 들어, 탄소를 제거하기 위한 산소 플라즈마(oxygen plasma) 또는 금속 막들을 제거하기 위한 습식 화학적 에칭(wet chemical etching)을 사용하여 제거된다.
도 3의 (c)는 제 3 단계 동안의 단면도를 도시한다. 이 단계에서, 실리콘 층(300)은 결정화된 섹션들(340, 340') 각각의 중앙 섹션(365, 365')을 덮는 제 2 리소그래피 방식으로 위치결정되는 캡 층들(360, 360')로 덮인다. 막은 다시 한번 위로부터 조사된다. 조사는 캡 층들(360, 360')에 의해 덮이지 않은 섹션들(370, 370')을 용융한다. 결정화되지 않은 섹션들(320, 320') 뿐만 아니라, 캡 층들(360, 360')에 의해 덮이지 않은 이전에 결정화된 섹션들(340, 340')의 그러한 부분들이 용융되고, 측방향으로 재고상화된다.
결과적인 막은 측방향 성장 길이와 같은정도인 길이를 갖는 50%를 초과하거나 또는 75%를 초과하거나 또는 90%를 초과하는 가려지지 않은 결정립들을 가지는 긴 측방향으로 성장된 층들(380)을 갖는다. 더욱이, 캡핑 층들 및 결과적인 측방향 결정 성장이 정밀하게 행해지기 때문에, 즉, 캡핑 층들의 배치가 인지된 위치의 10 내지 50 nm 이내이기 때문에, 긴 결정립계들(390)이 또한 정밀하게 인지된다. 긴 결정립계들, 즉, 결정 성장 방향에 수직인 결정립계들의 배치의 정확도가 10 nm 내지 800 nm, 또는 100 내지 400 nm, 또는 100 내지 200 nm 이내로 인지될 수 있다. 이하에 상세히 논의되는 바와 같이, 100 내지 200 nm 정확도로 긴 결정립계들을 배치하는 것은 아래에 놓인 결정립 구조의 특성의 인지와 함께 임의의 희망하는 위치에 디바이스들을 배치하도록 한다.
리소그래피 마스크는 당업계에 일반적으로 공지되어 있는 임의의 유형의 결정화 성장 또는 연장을 제공하기 위하여 임의의 구성으로 사용될 수 있다. 예로서, 캡 층들은 직사각형들 또는 스트라이프(stripe)들과 같은 복수의 연장된 개구들을 제공할 수 있다. 캡 층이 이전에 조사된 막의 일부와 오버랩하도록 다시 위치결정되는 일련의 조사들이 행해질 수 있다. 결과적인 막들은 적어도 한 쌍의 실질적으로 평행한 긴 결정립계들 및 긴 결정립계들에 인접하여 걸쳐 있는 복수의 연장된 결정립들을 포함하는 위치-제어되는 결정질 결정립들의 영역들을 제공할 수 있다. 직사각형 에어리어들을 정의하고 수직 결정립계들에 걸쳐 있는 일접한 컬럼들의 수평으로 위치결정되는 연장된 결정립들을 발생시키는 캡 층들을 사용한 3개의 조사들의 시퀀스가 도 5의 (a) 및 (b)에 도시되어 있다. 도 5의 (a)에서, 노출된 직사각형 피처들을 갖는 캡핑 층을 통한 조사가 용융 및 측방향 성장을 겪는 3개의 노출된 에어리어들을 제공한다. 캡핑 층은 전체 웨이퍼의 모두 또는 상당한 부분을 덮을 수 있다. 제 1 캡핑 층이 제거되고, 제 2 캡핑 층이 증착되어, 노출된 직사각형 피처들이 제 1 캡핑 층의 그것들과 부분적으로 오버랩한다. 아래에 놓인 막이 조사되어, 용융 및 측방향 결정 성장을 일으켜서, 긴 결정립계에 수직으로 진행하는 연장된 결정립들을 발생시킨다. 이 방법은 C-SLG에 의해 가능한 것보다, 표면이 더 평활하고, 결정립들을 더 길게 성장시킨다. 도 6의 (a) 내지 (c)에서 설명된 "짧은-스캔 방향성" 또는 3-샷 프로세스(3-shot process) 예에 의해 도시된 바와 같이, 초기 노출 영역들이 더 떨어져 이격되고 추가적인 조사 단계들이 추가되는 경우에 더 긴 결정립 성장조차도 가능하다. 결정들의 순차적인 측방향 성장의 부가적인 세부사항은 본원에 참조에 의해 통합되어 있는 미국 특허 번호 제6555499호에서 발견된다. 이러한 용융 및 측방향 성장 동작들 각각에서, 결정화 전면은 결정립 성장의 방향에 수직으로 진행하는 긴 결정립계에서 종료된다. 용융된 영역의 위치가 캡핑 층 및 막과 조사 조건들을 기반으로 한 결정화에 의해 정밀하게 정의되어, 약 100 내지 200 nm 이내로 긴 결정립계의 위치를 예측하는 것이 가능하다. 이와 같은 경우들에서, 긴 결정립계의 위치는 측방향 성장 길이의 약 5 내지 10% 사이에서 변화할 수 있다.
다른 실시예들에서, 캡 층은 작은 비투과적 영역, 또는 "도트"일 수 있고, 주변 영역은 완전히 용융될 수 있다. 도 7a는 영역들 또는 "도트들"(700)이 비투과적이고 노출된 막(710) 위에 정밀하게, 예를 들어, 리소그래피 방식으로 위치결정되는 예시적인 캡 층을 도시한다. 결정들은 비투과적 중앙으로부터 측방향으로 성장한다. 조사 시에, 도트들(700)에 의해 마스킹된 영역들 이외의 모두가 용융되고, 고체 아일랜드들이 측방향 결정 성장에 대한 시딩 장소(seeding site)들의 역할을 한다. 도트들의 크기 및 위치는 측방향으로 성장되는 영역들이 연속적인 조사들 사이에서 오버랩하도록 선택된다. 결정들의 특징적인 측방향 성장 길이 내에서 후속 "도트" 캡 층들을 거리를 두고 위치시킴으로써, 결정화된 영역이 단결정의 품질에 접근할 수 있다. 하나의 실시예에서, "도트" 캡 층들은 도 7b에 도시된 바와 같이, 측면들이 결정들의 특징적인 측방향 성장 길이보다 더 작은 가상 정사각형(imaginary square)의 4개의 모서리들에 순차적으로 위치된다. 더 많거나 더 적은 도트들을 사용한 다른 조사 패턴들이 또한 고려된다. 수행될 필요가 있는 리소그래피 단계들을 감소시키는 것이 바람직하며, 많은 경우들에서, 3개의 단계들의 패터닝 및 조사가 충분할 수 있다.
3개의 단계들을 사용한 조사 패턴이 도 8에 도시되어 있다. 도트 조사 프로세스에서, 도 8의 (a)에 도시된 바와 같은 도트들(810)의 어레이가 막(800) 상에 리소그래피 방식으로 증착되고 조사된다. 단일 도트에 대해 도 8의 (b)에 도시된 바와 같이, 도트 아래의 영역은 시드 결정들이 결정들의 측방향 성장을 개시할 수 있는 고체 경계를 제공한다. 아일랜드들은 (성장이 방향성인 직사각형 영역들에 대해 상술된 상황과 반대되는 바와 같이) 용융되지 않은 영역으로부터 떨어져 반경방향으로 성장한다. 도트들 사이의 분리 거리가 측방향 성장 길이의 2배보다 더 큰 경우에, 결정들이 작은 결정립형 다결정질 실리콘 영역들에 의해 분리되는 결정질 구조가 형성된다. 분리 거리가 핵형성을 피하기 위하여 측방향 성장 길이보다 더 작거나 이와 동일한 경우에, 결정 아일랜드들이 서로 접하여 정사각형 그리드(square grid)를 형성하는 결정질 구조가 형성된다. 아일랜드들이 (정사각형 어레이의 도트들로 이루어지는 패터닝된 층 때문에) 정사각형 그리드에서 성장하는 경우에, 긴 경계는 원이 아니라, 정사각형에 가까워지므로, 측방향 성장에 수직이 아니다. 그 후, 제 1 캡이 제거되고, 제 2 캡(820)이 도 8의 (c)에 도시된 바와 같이, 제 1 위치로부터 거리를 두고 이격된 위치에 증착된다. 조사, 용융 및 측방향 성장 이후에, 결정립계들의 수가 감소된다(인접한 도트들 사이에 충분한 공간이 존재하는 경우에 결정 아일랜드의 크기가 또한 클 수 있다). 제 3 및 최종적인 도트(830)가 리소그래피저으로 증착되고 조사된다. 3개의 캡 층 증착들 및 조사들 이후에, (나중에 제거되는) 중앙 캡 층을 둘러싸는 긴 결정립계(840)를 갖는 결정 아일랜드가 형성된다. 상기 아일랜드는 실질적으로 평면의 하부 경계면을 가질 것이고, 실질적으로 균일한 두께를 가질 것이며, 두께 변화는 (예를 들어, LGL의 10% 또는 20%만큼 긴 결정립계들로부터 떨어진) 내부 영역에 대해 50% 미만 또는 25% 미만이다). 긴 결정립계들에서 형성되는 돌출부(protrusion)들은 더 큰 두께 변화성, 예를 들어, 100% 또는 심지어 200%까지의 두께 변화성을 나타낼 수 있다. 표면 평활도는 화학적 기계적 연마(CMP)를 사용하여 상당히 강화될 수 있어서, 막 두께 균일성을 예를 들어, 내부 영역들에서 10% 미만 또는 20% 미만의 변화로 더 개선시킨다. 상기 아일랜드는 단일 결정립 형성으로 인하여, 랜덤 결정학적 표면 방위를 갖는 경향이 있을 것이다. 상기 아일랜드의 결함은 표면 결정학적 방위에 따르는 것이 발견되었고, 특수한 경우들은 각각 임의의 평면 디펙트들이 실질적으로 없는 낮은 밀도의 트윈 경계(twin boundary)들 및 내부 영역을 가지는 {111} 및 {100}이다. 동일한 표면 방위를 갖는 복수의 아일랜드를 생성하는데 효율적이고 전형적으로 90%를 초과하는 결정 아일랜드들이 예를 들어, {100} 표면 방위의 15°내에서 실질적으로 동일한 결정학적 표면 방위를 가지는 방법이 미국 공개 출원 번호 제2006/0102901호에 설명되어 있다. 도트 패턴을 사용한 결정들의 순차적인 측방향 성장의 부가적인 세부사항은 본원에 참조에 의해 통합되어 있는 미국 특허 번호 제7,311,778호 및 미국 공개 출원 번호 제2006/0102901호에서 발견된다.
단일 결정립들에 대한 긴 결정립계는 평행한 긴결정립계들과 동일한 정밀도 레벨로 결정되지 않는다. 본원에 참조에 의해 통합되어 있는 미국 공개 출원 번호 제2006/0102901호에서 설명된 바와 같이, 결과적인 단결정 아일랜드들은 상이한 결정학적 결정립 방위들로 이루어질 수 있고, 각각의 방위는 상이한 형상을 갖는 결정 아일랜드를 생성할 것이다. 따라서, 예를 들어, 주로 {100} 표면 방위를 갖는 아일랜드들은 형상이 직사각형일 수 있는 아일랜드들을 발생시키는 패시트형 성장(faceted growth)을 생성할 수 있는 반면, 주로 {111} 표면 방위를 갖는 아일랜드들은 형상이 육각형일 있는 패시트형 성장을 생성할 수 있다. 이와 같은 경우들에서, 긴 결정립계의 위치는 측방향 성장 길이의 약 10 내지 20% 사이에서 변화할 수 있다.
정밀 디바이스들을 사용하는 일부 애플리케이션들에서, 정밀 디바이스는 임의의 디펙트들의 존재를 허용할 수 없다. 일부 디펙트들을 허용할 수 있는 일부 다른 애플리케이션들은 디펙트들의 수 또는 위치가 상이한 디바이스들 사이에서 변화하는 경우에 발생할 수 있는 성능의 균일성의 결여를 허용할 수 없다. 한편, 일부 정밀 디바이스들, 예를 들어, 3D 집적 회로들과 같은 현미경 디바이스는 디펙트들의 존재를 전혀 허용할 수 없거나 또는 디바이스에 의해 덮이는 그러한 디펙트들의 수 또는 위치에서의 변화를 허용할 수 없다. 리소그래피 방식으로 위치되는 결정화된 박막이 결정립계들 및 다른 디펙트들에 대해 막 내에 디바이스를 정밀하게 위치시키는데 사용될 수 있다.
디바이스에 의해 덮이는 (결정립계들과 같은 결정립간 디펙트들 뿐만 아니라, 트위닝(twinning), 적층 폴트(stacking fault)들, 및 결정 포인트 디펙트들과 같은 결정립내 디펙트들을 포함하는 것으로 간주되는) 디펙트들의 수는 디바이스의 크기 및 위치에 따를 수 있다. 더 작은 디바이스들의 성능이 디바이스 내에 포함된 디펙트들의 수에 의해 더 강하게 영향을 받을 수 있다. 더 작은 디바이스들의 경우에, 각각의 디바이스에 의해 덮이는 결정립계들의 수는 막의 대략적으로 주기적인 마이크로구조에 대하여 디바이스의 위치의 심지어 작은 변화들로도 상대적으로 큰 퍼센티지(percentage)만큼 변화한다.
도 4는 긴 결정립계들(420)이 리소그래피 결정화 기술들을 사용하여 정확하게 인지되는 결정화된 표면의 평면도이다. 스패닝 결정립계들(410)은 이들의 위치가 부분적으로 재결정화 프로세스에 의해 결정되기 때문에, 정밀하게 인지되지 않는다. 그러나, 도 3의 (a) 내지 (d), 도 5의 (a) 및 (b), 도 6의 (a) 내지 (c) 및 도 7에서 도시된 바와 같은 다수의 조사 방법의 사용이 결정립계들, 및 인클루젼(inclusion)들, 트위닝, 등과 같은 디펙트들의 수를 개선시킬 수 있는데, 예를 들어, 감소시킬 수 있다. 더욱이, 이와 같은 디펙트들이 디바이스에 미치는 부정적인 영향은 디바이스가 전자 이동성이 측방향 결정립들 및 스패닝 결정립계들(410)의 방향이 되도록 설계되는 경우에 최소화될 수 있다. 도 4의 (a)에서, 디바이스(430)는 TFT의 채널 영역이다. 채널은 2개의 긴 결정립계들(420) 사이에 배치되고, 소스 "S" 및 드레인 "D" 사이의 전자 흐름은 스패닝(spanning) 결정립계들(410)과 평행하다. 대조적으로, 도 4의 (b)에 도시된 디바이스는 수평 결정립계들에 걸쳐 있고, 감소된 전자 이동성을 입증할 것이다. 상기 마이크로구조는 프로젝션 마스크(projection mask)들을 사용한 종래의 SLS 방법들 또는 본 리소그래피 기술 중 하나를 통하여 획득될 수 있다. 그러나, 종래의 SLS에 의하면, 디바이스들이 마이크로구조에 대해 랜덤 배치되는 반면, 본 방법은 디바이스들이 웨이퍼 상의 어딘가에 정확하게 배치되도록 한다. 하나 이상의 실시예들에서, 디바이스는 전체적으로 결정화된 영역(430) 내에 배치되거나 디바이스(440)와 같이 긴 결정립계에 걸쳐 있을 수 있다. 디바이스는 예를 들어, 핫 캐리어 저하(hot carrier degradation)를 감소시키기 위하여 하나의 에지가 결정립계와 오버랩하면서 배치될 수 있다. 이와 같은 디바이스들을 희망하는 위치에 신뢰 가능하고 정확하게 배치하는 능력은 결정화된 막의 긴 결정립계들을 정확하게 위치시킬 수 있는 리소그래피 결정화로부터 발생한다.
예시적 디바이스들은 3D 집적 회로들을 위한 트랜지스터들, 패터닝된 Si 막으로부터 제조된 TFT, 및 인슐레이터(insulator) 상의 연속적인 Si 막으로부터 제조된 MOSFET을 포함한다. (TFT 및 MOS와 같은, 바이폴라 트랜지스터, 전계 효과 트랜지스터를 포함하는) 트랜지스터들이 고려된다. 막이 TFT들을 제조하는데 사용되는 경우에, 막의 부분들 및 긴 결정립계들의 아마도 대부분이 에칭된다. 가장 전형적으로, 일부 긴 결정립계들이 남겨질 것이지만, 도트 캡 층 프로세싱의 경우에, 긴 결정립계가 더 이상 아일랜드를 반드시 둘러싸지는 않을 수 있다. 예를 들어, 아일랜드의 2개의 측면들 상에서, 긴 결정립계가 에칭될 수 있다.
더 큰 디바이스들은 평균적으로 디바이스마다 거의 동일한 수의 디펙트들을 덮으며, 디바이스들 사이의 성능의 상당한 변화성을 입증하지 못할 것이다. 그러나, 디바이스의 배치가 그럼에도불구하고 성능에 영향을 줄 수 있다. 더 큰 크기로 인하여, 그러한 결정립계들의 총 수에 비하여 디바이스에 의해 덮이는 결정립계들의 수의 변화가 작다. 한편, 디바이스에 대한 그러한 결정립계들의 위치가 결정립들에 대한 디바이스의 위치결정을 기반으로 하여 변화할 수 있다. 예를 들어, 디바이스는 (도 4에 설명된 방위를 사용한) 하나의 수평 결정립계가 채널 내에, 그리고 예를 들어, 트랜지스터의 드레인의 위치일 수 있는 디바이스 에지에 매우 가깝게 위치되도록 위치결정될 수 있다. 이와 같은 결정립계들은 드레인 또는 소스의 위치로부터 떨어진 디바이스의 중간에 위치된 결정립계들보다 디바이스의 성능에 훨씬 더 많은 영향을 줄 수 있다.
다른 실시예들은 결정질 영역들의 정밀 위치를 제공하는 방식으로 반도체 막의 용융 및 결정화를 지시하는 캡 층들 이외의 요소들의 리소그래피 배치를 사용할 수 있다. 예로서, 조사된 실리콘 막으로부터 열을 선택적으로 빼내는 요소들, 예를 들어, 히트 싱크들이 (히트 싱크가 없는 경우에) 완전히 용융되거나 (히트 싱크와 접촉하거나 히트 싱크와 매우 근접한 경우에) 용융되지 않거나 부분적으로만 용융되어 결정립 성장이 진행될 수 있고 부분적으로 용융된 영역으로부터 완전히 용융된 영역 내로 측방향으로 확장될 수 있도록 하는 막 내에 정밀하게 위치된 영역들을 발생시키는데 사용될 수 있다. 디바이스 내의 제 2 리소그래피 방식으로 배치된 요소를 사용함으로써 결정질 결정립 성장을 확장시키거나 기존 결정립들의 품질을 개선시키는 후속 조사가 행해질 수 있다.
도 9는 이 원리를 도시하는, 금속 게이트(810)를 포함하는 전자 디바이스(800)의 단면도이다. 상기 디바이스는 종래의 기판, 예를 들어, 실리콘 상에 금속 게이트를 포함한다. 금속 게이트는 임의의 종래의 재료로 준비될 수 있고, 나중에 증착되는 재료들과의 상호작용을 방지하기 위하여 버퍼 또는 확산 층(815)으로 코팅될 수 있다. 실리콘 층(820)이 희망하는 두께로 금속 게이트 위에 증착된다. 그 후, 기판은 금속 게이트 위를 제외한 그 두께 전체에 걸쳐 실리콘 층을 용융하기 위하여 (화살표(830)로 표시된) 에너지 밀도, 펄스 지속기간 및 조사 강도로 조사될 수 있다. 금속 층은 자신과 직접적으로 접촉하는 실리콘으로부터 열을 빼내서, 인접한 실리콘이 부분적으로만 용융되도록 하는(840) 히트 싱크의 역할을 한다. 조사가 철회될 때, 부분적으로 용융된 실리콘은 도 9의 (a)의 화살표들(850)로 표시된 바와 같은 실리콘 층의 측방향 성장에 대한 시드 결정들을 제공한다. 측방향 성장은 핵형성(855)이 발생하는 포인트로 실리콘이 냉각될 때까지 지속될 것이다. 금속 게이트 위의 남아있는 실리콘 영역은 도 9의 (b)에 도시된 바와 같이 제 2 리소그래피 방식으로 배치되는 캡 층(860)을 사용하여 결정화될 수 있다. 상기 캡 층은 적어도 이전 조사로부터 측방향으로부터 성장된 결정들의 에지들을 덮도록 위치결정된다. 그 후, 노출된 영역이 금속 게이트 위에서도, 실리콘 층을 그 두께 전체에 걸쳐 용융하는데 충분한 (화살표(870)로 표시된 바와 같은) 에너지 밀도, 펄스 지속기간 및 조사 강도로 제 2 시간에 조사된다. 이 시간에, 측방향 성장이 캡 층 에지에서 개시되고, 도 9의 (b)의 화살표들(880)로 표시된 바와 같이 중앙 쪽으로 전파된다.
도 10의 (a) 내지 (d)는 반도체 막의 용융 및 결정화를 지시하는 캡 층들 이외의 요소들의 리소그래피 배치를 사용할 수 있는 또 다른 실시예를 도시한다. 도 10의 (a)에 도시된 바와 같이, 비정질 실리콘 층(1000)이 절연 영역들(1020) 및 히트 싱크들(1030)을 갖는 리소그래피 방식으로 구조화된 기판(1010) 상에 증착된다. 그 후, 비정질 실리콘 층은 막에 의해 흡수되는 광 에너지를 갖는 플러드 조사로 조사된다. 도 10의 (b)에 도시된 바와 같이, 막은 절연 영역과 오버랩하는 영역들(1040)에서 자신의 두께를 통하여 용융되고, 히트 싱크들이 막으로부터 열을 빼내기 때문에 히트 싱크들과 오버랩하는 영역들(1050)에서 부분적으로만 용융된다. 조사가 철회될 때, 부분적으로 용융된 실리콘은 도 10의 (b)의 화살표들(1060)로 표시된 바와 같은 실리콘 층의 측방향 성장에 대한 시드 결정들을 제공한다. 결정화 전면들이 만나는 긴 결정립계(1065)가 형성된다. 그 후, 도 10C에 도시된 바와 같이, 비정질 실리콘 캡핑 층(1070)이 부분적으로 용융된 영역들(1050)을 노출된 채로 두면서, 긴 결정립계(1065)와 오버랩하는 위치에서 실리카 층 상에 리소그래피 방식으로 증착된다. 그 후, 상기 막은 제 1 조사보다 에너지 밀도가 더 높은 제 2 조사를 겪어서, 비정질 실리카 캡이 자신의 두께를 통하여 용융된다. 그러나, 아래에 놓인 실리콘(1080)은 용융되지 않고, 이는 측방향 결정 성당에 대한 시드 층의 역할을 한다.
본 발명의 설명 및 실시예의 검토 시에, 당업자들은 본 발명의 본질로부터 벗어남이 없이 본 발명을 실행할 시에 변경들 및 등가의 대체들이 수행될 수 있다는 점을 이해할 것이다. 따라서, 본 발명은 상기에 명시적으로 설명된 실시예들에 의해서 제한되는 것이 아니라, 다음의 청구항들에 의해서만 제한된다.

Claims (38)

  1. 측방향으로 성장된 결정질 결정립(crystalline grain)들의 적어도 하나의 영역을 포함하는 반도체 막으로서, 상기 결정립들은 적어도 한 쌍의 실질적으로 평행한 긴 결정립계들 및 인접한 긴 결정립계들 사이에서 걸쳐 있는 복수의 측방향으로 성장된 결정립들을 포함하며, 상기 결정립들은 약 50%를 초과하는 결정립들이 측방향 성장 길이보다 더 긴 길이를 가지는 실질적으로 균일한 결정립 구조를 갖는 것인 반도체 막과,
    상기 결정질 결정립들의 적어도 하나의 긴 결정립계의 위치에 대해 정해진 위치에서 상기 영역 내에 위치되는 디바이스
    를 포함하는 장치.
  2. 청구항 1에 있어서,
    상기 막 상의 상기 긴 결정립계들의 위치는 상기 측방향 성장 길이의 10% 미만의 정확도로 인지되는 장치.
  3. 청구항 1에 있어서,
    상기 막 상의 상기 긴 결정립계들의 위치는 상기 측방향 성장 길이의 5% 미만의 정확도로 인지되는 장치.
  4. 청구항 1에 있어서,
    상기 디바이스는 트랜지스터인 장치.
  5. 청구항 4에 있어서,
    상기 트랜지스터는 전계 효과 트랜지스터(FET : field effect transistor)이고, 상기 FET의 채널이 긴 결정립계를 포함하지 않는 위치에서 상기 영역 내에 위치결정되는 장치.
  6. 청구항 4에 있어서,
    상기 FET는 자신의 소스 또는 드레인이 긴 결정립계를 포함하지 않는 위치에서 상기 영역 내에 위치결정되는 장치.
  7. 청구항 4에 있어서,
    상기 FET는 채널이 인지된 위치에서 긴 결정립계와 교차하는 위치에서 영역 내에 위치결정되는 장치.
  8. 복수의 측방향으로 성장된 결정질 아일랜드(island)들을 포함하는 반도체 막으로서, 상기 아일랜드들은 적어도 하나의 긴 결정립계를 포함하고, 상기 긴 결정립계는 측방향 성장 길이보다 더 큰 아일랜드 중앙으로부터 거리를 두고 상기 아일랜드들 중 하나를 둘러싸고, 상기 아일랜드의 내부 영역들은 실질적으로 균일한 막 두께를 갖는 것인 반도체 막과,
    상기 결정질 아일랜드들의 적어도 하나의 긴 결정립계의 위치에 대해 정해진 위치에서 상기 영역 내에 위치되는 디바이스
    를 포함하는 장치.
  9. 청구항 8에 있어서,
    90%를 초과하는 상기 아일랜드들은 동일한 표면 결정학적 표면 방위를 갖는 장치.
  10. 청구항 9에 있어서,
    상기 결정학적 표면 방위는 {100} 평면인 장치.
  11. 청구항 9에 있어서,
    상기 결정질 결정립 방위는 {100} 폴(pole)의 약 15°내에서 {100} 표면 방위를 갖는 약 90%의 아일랜드 표면적을 포함하는 장치.
  12. 청구항 9에 있어서,
    상기 결정학적 표면 방위는 {111} 평면인 장치.
  13. 청구항 9에 있어서,
    상기 결정질 결정립 방위는 {111} 폴의 약 15°내에서 {111} 표면 방위를 갖는 약 90%의 아일랜드 표면적을 포함하는 장치.
  14. 청구항 8에 있어서,
    상기 막 상의 긴 결정립계들의 위치는 상기 측방향 성장 길이의 20% 미만의 정확도로 인지되는 장치.
  15. 청구항 8에 있어서,
    상기 막 상의 긴 결정립계들의 위치는 상기 측방향 성장 길이의 10% 미만의 정확도로 인지되는 장치.
  16. 청구항 8에 있어서,
    상기 디바이스는 채널 소스 및 드레인을 포함하는 FET인 장치.
  17. 청구항 16에 있어서,
    상기 FET는 상기 FET의 채널이 긴 결정립계를 포함하지 않는 위치에서 상기 영역 내에 위치결정되는 장치.
  18. 장치 제조 방법으로서,
    막 내의 제 1 경계로부터 제어된 수퍼래터럴 성장(controlled superlateral growth)을 유도하는 제 1 세트의 조건들 하에서 반도체 막의 제 1 영역에 제 1 조사하는 단계로서, 상기 제 1 경계는 리소그래피 방식으로 정의되는, 제 1 조사 단계;
    상기 막 내의 제 2 경계로부터 제어된 수퍼래터럴 성장을 유도하는 제 2 세트의 조건들 하에서 상기 제 1 영역과 단지 부분적으로 오버랩하는 상기 막의 제 2 영역에 제 2 조사하는 단계로서, 상기 제 2 경계는 리소그래피 방식으로 정의되는, 제 2 조사 단계; 및
    긴 결정립계의 위치에 대해 정의되는 위치에서 상기 반도체 막 내에 전자 디바이스를 제조하는 단계를 포함하고,
    상기 제 1 및 제 2 조사 단계는 측방향 성장 길이보다 더 긴 길이 및 적어도 하나의 긴 결정립계를 갖는 측방향으로 성장된 결정질 결정립들을 포함하는 막을 제공하고, 상기 긴 결정립계의 위치는 측방향 성장 길이의 20% 내로 인지되는, 장치 제조 방법.
  19. 청구항 18에 있어서,
    상기 제 1 영역, 상기 제 2 영역 또는 상기 영역들 모두의 조사는 반도체 막을 그 두께 전체에 걸쳐 용융하는, 장치 제조 방법.
  20. 청구항 18에 있어서,
    상기 제 1 및 제 2 조사 중 적어도 하나에 대한 조사는 플러드 조사(flood irradiation)인, 장치 제조 방법.
  21. 청구항 18에 있어서,
    상기 리소그래피 방식으로 정의되는 경계는 상기 막의 적어도 일부 위에 캡 층(cap layer)을 리소그래피 방식으로 형성함으로써 제공되는, 장치 제조 방법.
  22. 청구항 21에 있어서,
    상기 캡은 아래에 놓인 반도체 막을 리소그래피 방식으로 정의된 위치들에서의 조사에 노출시키는 패턴을 갖는, 장치 제조 방법.
  23. 청구항 18에 있어서,
    상기 리소그래피 방식으로 정의되는 경계는 상기 막 아래에 배치되는 하부 층에 의해 제공되는, 장치 제조 방법.
  24. 청구항 23에 있어서,
    상기 하부 층은 열 흡수 재료이고, 상기 반도체 막에 의해 흡수되는 파장을 사용한 조사 도중에, 리소그래피 방식으로 정의되는 위치들에서 위에 놓인 반도체 막의 온도는 상기 반도체 막의 인접한 영역들의 온도보다 더 낮은, 장치 제조 방법.
  25. 청구항 23에 있어서,
    상기 하부 층은 열 흡수 재료인 재료이고, 상기 반도체 막에 대해 투과적인 파장을 사용한 조사 도중에, 리소그래피 방식으로 정의되는 위치들에서 위에 놓인 반도체 막의 온도는 상기 반도체 막의 인접한 영역들의 온도보다 더 높은, 장치 제조 방법.
  26. 청구항 18에 있어서,
    상기 캡 층은 조사 에너지에 대해 비투과적인 재료로 이루어지는, 장치 제조 방법.
  27. 청구항 18에 있어서,
    상기 캡 층은 조사 에너지에 반사적인 재료로 이루어지는, 장치 제조 방법.
  28. 청구항 18에 있어서,
    상기 캡 층은 리소그래피 방식으로 정의되는 도트 또는 도트들의 어레이들인, 장치 제조 방법.
  29. 청구항 28에 있어서,
    상기 조사 단계는,
    제 1 도트 아래의 에어리어(area)가 적어도 부분적으로 고체를 유지하면서 상기 제 1 영역을 용융하기 위하여 제 1 리소그래피 방식으로 정의되는 도트 캡 층 주변의 제 1 영역에 조사하는 단계로서, 상기 용융된 영역이 고체 및 액체 사이의 경계면으로부터 측방향으로 결정화되는, 제 1 영역에 조사하는 단계;
    상기 제 1 도트 캡 층을 제거하는 단계;
    상기 제 1 조사의 측방향으로 결정화된 부분과 오버랩하는 제 2 도트 캡 층을 리소그래피 방식으로 증착하는 단계; 및
    제 2 도트 아래의 에어리어가 적어도 부분적으로 고체를 유지하면서 상기 제 2 영역을 용융하기 위하여 상기 제 2 리소그래피 방식으로 증착된 도트 캡 층 주변의 제 2 영역에 조사하는 단계로서, 상기 용융된 영역이 고체 및 액체 사이의 경계면으로부터 측방향으로 결정화되는, 제 2 영역에 조사하는 단계를 포함하는, 장치 제조 방법.
  30. 청구항 18에 있어서,
    상기 캡 층은 아래에 놓인 반도체 막의 연장된 영역들을 노출시키고, 상기 노출된 영역은 상기 반도체 막의 특징적인 측방향 성장 길이의 2배 미만인 적어도 하나의 디멘젼(dimension)을 갖는 지오메트리(geometry)를 정의하는, 장치 제조 방법.
  31. 청구항 30에 있어서,
    상기 조사 단계는,
    상기 제 1 캡 층 아래의 에어리어가 적어도 부분적으로 고체를 유지하면서 아래에 놓인 막의 노출되는 연장된 영역들을 완전히 용융하기 위하여 상기 막의 적어도 일부에 조사하는 단계로서, 상기 용융된 영역이 고체 및 액체 사이의 경계면으로부터 측방향으로 결정화되는, 조사 단계;
    상기 제 1 캡 층을 제거하는 단계;
    상기 제 1 조사의 측방향으로 결정화되는 부분과 오버랩하는 제 2 캡 층을 리소그래피 방식으로 증착하는 단계; 및
    상기 제 2 캡 층 아래의 에어리어가 적어도 부분적으로 고체를 유지하면서 아래에 놓인 막의 노출되는 연장된 영역들을 완전히 용융하기 위하여 상기 막의 적어도 일부에 조사하는 단계로서, 상기 용융된 영역이 고체 및 액체 사이의 경계면으로부터 측방향으로 결정화되는, 조사 단계를 포함하는, 장치 제조 방법.
  32. 청구항 18에 있어서,
    상기 긴 결정립계의 위치는 상기 리소그래피 방식으로 배치된 경계들의 위치 및 상기 결정립들의 측방향 성장 길이에 의해 지시되는, 장치 제조 방법.
  33. 청구항 18에 있어서,
    상기 막 상의 상기 긴 결정립계들의 위치는 상기 측방향 성장 길이의 10% 미만의 정확도로 인지되는, 장치 제조 방법.
  34. 청구항 18에 있어서,
    상기 막 상의 상기 긴 결정립계들의 위치는 상기 측방향 성장 길이의 5% 미만의 정확도로 인지되는, 장치 제조 방법.
  35. 청구항 29에 있어서,
    상기 막 상의 상기 긴 결정립계들의 위치는 상기 측방향 성장 길이의 20% 미만의 정확도로 인지되는 장치 제조 방법.
  36. 청구항 18에 있어서,
    상기 디바이스는 FET를 포함하는, 장치 제조 방법.
  37. 막을 프로세싱하는 방법으로서,
    상기 막 아래에 배치되고 리소그래피 방법을 사용하여 위치결정되는 히트 싱크(heat sink)를 갖는 반도체 막을 제공하는 단계;
    상기 히트 싱크 위에 위치된 막 영역을 단지 부분적으로 용융하고 상기 부분적으로 용융된 영역에 인접한 막을 완전히 용융하는데 충분한 에너지 밀도로 막에 조사하는 단계로서, 상기 용융된 영역이 상기 부분적으로 용융된 영역 및 액체의 경계면으로부터 측방향으로 결정화되는, 조사 단계;
    측방향으로 결정화되는 막의 일부를 노출시키는 패턴으로 막 위에 캡 층을 위치결정하는 단계; 및
    상기 캡 층 아래의 에어리어가 적어도 부분적으로 고체를 유지하면서 상기 노출된 막을 그 두께 전체에 걸쳐 완전히 용융하는데 충분한 에너지 밀도로 막에 조사하는 단계로서, 상기 용융된 영역이 고체 및 액체의 경계면으로부터 측방향으로 결정화되는, 조사 단계를 포함하는, 막 프로세싱 방법.
  38. 막을 프로세싱하는 방법으로서,
    상기 막 위에 배치되고 상기 막의 일부를 노출시키는 패턴을 가지며, 리소그래피 방법을 사용하여 위치결정되는 제 1 캡 층을 갖는 반도체 막을 제공하는 단계;
    상기 제 1 캡 층 아래의 에어리어가 적어도 부분적으로 고체를 유지하면서 상기 막의 노출된 부분을 그 두께 전체에 걸쳐 완전히 용융하는데 충분한 제 1 에너지 밀도로 상기 막에 조사하는 단계로서, 상기 용융된 영역이 상기 부분적으로 용융된 영역 및 액체의 경계면으로부터 측방향으로 결정화되는, 조사 단계;
    측방향으로 결정화되는 막의 일부를 노출시키는 패턴으로 막 위에 제 2 캡 층을 위치결정하는 단계; 및
    상기 제 2 캡 층 아래의 에어리어가 적어도 부분적으로 고체를 유지하면서 상기 막의 노출된 부분을 그 두께 전체에 걸쳐 완전히 용융하는데 충분한 제 2 에너지 밀도로 상기 막에 조사하는 단계로서, 상기 용융된 영역이 상기 부분적으로 용융된 영역 및 액체의 경계면으로부터 측방향으로 결정화되는, 조사 단계를 포함하는, 막 프로세싱 방법.
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