KR101531667B1 - 게이트-드레인 및 게이트-소스의 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치 및 방법 - Google Patents

게이트-드레인 및 게이트-소스의 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치 및 방법 Download PDF

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KR101531667B1 KR1020140066080A KR20140066080A KR101531667B1 KR 101531667 B1 KR101531667 B1 KR 101531667B1 KR 1020140066080 A KR1020140066080 A KR 1020140066080A KR 20140066080 A KR20140066080 A KR 20140066080A KR 101531667 B1 KR101531667 B1 KR 101531667B1
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황준석
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Abstract

본 발명은 다결정 박막 트랜지스터에서 결정립계가 존재하지 않는 경우의 게이트-드레인, 게이트-소스의 커패시턴스-전압 특성과 결정립계가 존재하는 경우의 게이트-드레인, 게이트-소스의 커패시턴스-전압 특성의 차를 이용하여 결정립계의 위치에 의존하는 커패시턴스의 변화(
Figure 112014051566361-pat00036
)를 추출하고 최종적으로는 결정립계의 위치를 계산을 통해 추출하는 장치 및 방법을 제공하기 위한 것으로서, 결정립계가 소자의 채널 내에 존재하지 않는 경우의 커패시턴스-전압 특성 및 결정립계가 소자의 채널 내에 존재하는 경우의 커패시턴스-전압 특성을 각각 검출하는 커패시턴스-전압 특성 검출모듈과, 상기 커패시턴스-전압 특성 검출모듈에서 검출된 각각의 커패시턴스-전압 특성을 서로 비교하고 그 결과의 차를 이용하여 커패시턴스의 변화(
Figure 112014051566361-pat00037
)를 추출하는 커패시턴스 변화 추출부와, 상기 커패시턴스 변화 추출부에서 추출된 커패시턴스의 변화를 이용하여 소자의 채널 내 결정립계의 위치를 산출하는 결정립 경계위치 산출부를 포함하여 구성되는데 있다.

Description

게이트-드레인 및 게이트-소스의 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치 및 방법{Analysis apparatus and method for lateral distribution of grain boundary by using gate-to-drain and gate-to-source C-V configurations in LTPS TFTs}
본 발명은 게이트-드레인 및 게이트-소스의 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치 및 방법에 관한 것으로, 특히 결정립 경계의 트랩의 영향으로 인한 게이트 전압 변화에 따른 커패시턴스의 변화를 이용하여 결정립 경계의 정확한 위치를 추출하는 장치 및 방법에 관한 것이다.
투과전자현미경은 수 nm 이하의 두께의 시료에 평행한 전자선을 조사하여 이로 인한 투과 및 회절되는 전자선의 간섭에 따라 0.2nm 정도의 분해능으로 결정구조를 관찰할 수 있는 장치이다. 특히 투과전자현미경은 결정구조 또는 결정의 방위관계를 확인하고 이를 통하여 결정립계의 특성을 파악하는 데 유용하게 사용된다.
따라서 다결정 실리콘 박막 트랜지스터 채널 내의 결정립계는 SEM(Scanning Electron Microscope) 또는 TEM(Transmission Electron Microscope) 등과 같은 투과전자현미경을 사용하여 물리적인 위치를 파악할 수 있다.
재료에서 결정립계 특성은 재료의 물성에 크게 기여하므로 결정립계 특성을 규명하는 것은 아주 중요하다. 결정립계 특성은 결정립계를 CSL(coincident site lattice) 모델에 따라 정량화하거나 결정립계의 법선벡터를 분석하여 규명하고 있다. 투과전자현미경은 전자가 결정면을 통과할 때 회절되는 특성을 이용하여 다결정 재료의 결정립의 방위관계와 결정립계의 구조를 분석할 수 있을 뿐만 아니라, 이를 응용하여 결정립계의 법선벡터를 분석할 수 있다.
그러나 이러한 투과전자현미경은 시편 제작 시 소자가 파괴되어 해당 소자를 다시 사용할 수 없어 채널 내에 무작위하게 분포하는 결정립계의 특성을 분석하기 위한 용도로 적합하지 않다.
또한 시뮬레이션을 활용하여 다결정 실리콘 박막 트랜지스터의 전류-전압 특성에 결정립계 트랩의 영향을 분석한 기술은 시뮬레이션 방법이 복작하며, 결정립계의 위치에 따른 전류-전압 특성의 변화는 설명할 수 있지만 전류-전압 특성 변화를 이용한 결정립계의 위치를 알아내는 데에는 그 한계가 있는 문제점이 있다.
등록특허공보 제10-1034770호 : 투과전자현미경의 고니오미터를 이용한 결정립계의 법선벡터 측정장치 및 그에 의한 결정립계 법선벡터 측정방법
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 다결정 박막 트랜지스터에서 결정립계가 존재하지 않는 경우의 게이트-드레인, 게이트-소스의 커패시턴스-전압 특성과 결정립계가 존재하는 경우의 게이트-드레인, 게이트-소스의 커패시턴스-전압 특성의 차를 이용하여 결정립계의 위치에 의존하는 커패시턴스의 변화(
Figure 112014051566361-pat00001
)를 추출하고 최종적으로는 결정립계의 위치를 계산을 통해 추출하는 장치 및 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트-드레인 및 게이트-소스의 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치의 특징은 결정립계가 소자의 채널 내에 존재하지 않는 경우의 커패시턴스-전압 특성 및 결정립계가 소자의 채널 내에 존재하는 경우의 커패시턴스-전압 특성을 각각 검출하는 커패시턴스-전압 특성 검출모듈과, 상기 커패시턴스-전압 특성 검출모듈에서 검출된 각각의 커패시턴스-전압 특성을 서로 비교하고 그 결과의 차를 이용하여 커패시턴스의 변화(
Figure 112014051566361-pat00002
)를 추출하는 커패시턴스 변화 추출부와, 상기 커패시턴스 변화 추출부에서 추출된 커패시턴스의 변화를 이용하여 소자의 채널 내 결정립계의 위치를 산출하는 결정립 경계위치 산출부를 포함하여 구성되는데 있다.
바람직하게 상기 커패시턴스-전압 특성 검출모듈은 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나 이상의 커패시턴스-전압 특성을 검출하는 것을 특징으로 한다.
바람직하게 상기 커패시턴스-전압 특성 검출모듈은 결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 존재하지 않는 소자의 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나를 검출하는 제 1 검출부와, 결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 존재하는 소자의 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나를 검출하는 제 2 검출부를 포함하여 구성되는 것을 특징으로 한다.
바람직하게 상기 커패시턴스-전압 특성 검출모듈은 결정립계가 소자의 채널 내에 2개 이상 존재하는 경우, 일 측으로 게이트-드레인 간 커패시턴스-전압 특성을 검출하고, 타 측으로 게이트-소스 간 커패시턴스-전압 특성을 검출하며, 상기 결정립 경계위치 산출부는 일 측의 게이트-드레인 간에서 검출된 커패시턴스-전압 특성을 기반으로 소자의 제 1 채널 내 결정립계의 위치를 산출하고, 타 측의 게이트-소스 간에서 검출된 커패시턴스-전압 특성을 기반으로 소자의 제 2 채널 내 결정립계의 위치를 산출하는 것을 특징으로 하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트-드레인 및 게이트-소스의 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 방법의 특징은 (A) 채널 내에 결정립계가 존재하지 않는 소자의 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나인 제 1 커패시턴스-전압 특성을 검출하는 단계와, (B) 채널 내에 결정립계가 존재하는 소자의 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나인 제 2 커패시턴스-전압 특성을 검출하는 단계와, (C) 상기 검출된 제 1, 2 커패시턴스-전압 특성을 서로 비교하고 그 결과의 차를 이용하여 결정립계의 위치에 의존하는 커패시턴스의 변화(
Figure 112014051566361-pat00003
)를 추출하는 단계와, (D) 상기 추출된 커패시턴스의 변화를 이용하여 소자의 채널 내 결정립계의 위치를 산출하는 단계를 포함하여 이루어지는데 있다.
바람직하게 상기 (D) 단계는 수식
Figure 112014051566361-pat00004
를 이용하여 소자의 채널 내 결정립계의 위치(
Figure 112014051566361-pat00005
)를 산출하며, 이때, 상기
Figure 112014051566361-pat00006
는 소자(게이트)의 두께, 상기
Figure 112014051566361-pat00007
는 커패시턴스의 변화값, 상기
Figure 112014051566361-pat00008
는 결정립계가 채널 내에 존재하지 않는 소자에서 검출된 커패시턴스 값을 나타내는 것을 특징으로 한다.
바람직하게 상기 (B) 단계는 결정립계가 소자의 채널 내에 2개 이상 존재하는 경우, 일 측으로 게이트-드레인 간 커패시턴스-전압 특성을 검출하는 단계와, 타 측으로 게이트-소스 간 커패시턴스-전압 특성을 검출하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게 상기 (D) 단계는 결정립계가 소자의 채널 내에 2개가 존재하는 경우, 일 측의 게이트-드레인 간에서 검출된 커패시턴스-전압 특성을 기반으로 소자의 제 1 채널 내 결정립계의 위치를 산출하는 단계와, 타 측의 게이트-소스 간에서 검출된 커패시턴스-전압 특성을 기반으로 소자의 제 2 채널 내 결정립계의 위치를 산출하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이상에서 설명한 바와 같은 본 발명에 따른 게이트-드레인 및 게이트-소스의 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치 및 방법은 본 발명을 통해 결정립계의 위치 추출로 결정립계의 위치에 의존하는 소자의 특성을 재료, 공정, 소자의 개발 및 최적화 단계에서부터 예측하면서 개발 결과들을 모니터링 할 수 있으며, 물리적인 소자의 파괴없이 결정립계의 위치를 전기적인 방법으로 파악할 수 있다는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 게이트-드레인 및 게이트-소스의 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치의 구성을 나타낸 블록도
도 2 는 본 발명의 실시예에 따른 게이트-드레인 및 게이트-소스의 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 방법을 설명하기 위한 흐름도
도 3a는 도 2에서 게이트-드레인 간 커패시턴스-전압 특성을 검출하는 과정을 설명하기 위한 도면
도 3b는 도 3a를 통해 검출된 제 1, 2 커패시턴스-전압 특성을 나타낸 그래프
도 4a 및 도 4b는 결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 2개가 존재하는 경우에 검출된 제 1, 2 커패시턴스-전압 특성을 나타낸 그래프
본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 게이트-드레인 및 게이트-소스의 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치 및 방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1 은 본 발명의 실시예에 따른 게이트-드레인 및 게이트-소스의 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치의 구성을 나타낸 블록도이다.
도 1에서 도시하고 있는 것과 같이, 본 발명의 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치는 결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 존재하지 않는 경우 및 존재하는 경우의 게이트-드레인 및/또는 게이트-소스 간 커패시턴스-전압 특성을 시뮬레이션하여 커패시턴스-전압 특성을 각각 검출하는 커패시턴스-전압 특성 검출모듈(100)과, 상기 커패시턴스-전압 특성 검출모듈(100)에서 검출된 각각의 커패시턴스-전압 특성을 서로 비교하고 그 결과의 차를 이용하여 결정립계의 위치에 의존하는 커패시턴스의 변화(
Figure 112014051566361-pat00009
)를 추출하는 커패시턴스 변화 추출부(200)와, 상기 커패시턴스 변화 추출부(200)에서 추출된 커패시턴스의 변화를 이용하여 저온 공정 다결정 박막 트랜지스터의 채널 내 결정립계의 위치를 산출하는 결정립 경계위치 산출부(300)로 구성된다.
이때, 상기 커패시턴스-전압 특성 검출모듈(100)은 결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 존재하지 않는 소자의 게이트-드레인 및/또는 게이트-소스 간 커패시턴스-전압 특성을 시뮬레이션하여 검출하는 제 1 검출부(110)와, 결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 존재하는 소자의 게이트-드레인 및/또는 게이트-소스 간 커패시턴스-전압 특성을 시뮬레이션하여 검출하는 제 2 검출부(120)로 구성된다.
그리고 상기 결정립 경계위치 산출부(300)는 결정립계의 위치에 따라 상이한 결과를 보이는 커패시턴스-전압 특성을 토대로 결정립계의 위치를 추출하기 위한 구성으로, 이는 결정립계의 위치에 따른 소자의 성능, 즉 문턱전압, 문턱전압 이하의 전류 변화율, 동작모드에서 전류의 크기 등을 통해 커패시턴스-전압 특성이 변화되는 결과로 결정립계의 위치 추출로 예측되게 된다.
한편, 상기 결정립 경계위치 산출부(300)는 다음 수학식 1을 이용하여 저온 공정 다결정 박막 트랜지스터의 채널 내 결정립계의 위치(
Figure 112014051566361-pat00010
)를 산출한다.
Figure 112014051566361-pat00011
이때, 상기
Figure 112014051566361-pat00012
는 소자(게이트)의 두께, 상기
Figure 112014051566361-pat00013
는 커패시턴스의 변화값, 상기
Figure 112014051566361-pat00014
는 결정립계가 채널 내에 존재하지 않는 소자에서 검출된 커패시턴스 값을 나타낸다.
그리고 상기 결정립 경계위치 산출부(300)는 결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 2개가 존재하는 경우, 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성을 각각 이용하여 동시에 2개의 결정립계의 위치를 추출할 수 있다.
이와 같이 구성된 본 발명에 따른 게이트-드레인 및 게이트-소스의 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다. 도 1 또는 도 2와 동일한 참조부호는 동일한 기능을 수행하는 동일한 부재를 지칭한다.
도 2 는 본 발명의 실시예에 따른 게이트-드레인 및 게이트-소스의 커패시턴스-전압 특성을 이용한 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 방법을 설명하기 위한 흐름도이다.
도 2를 참조하여 설명하면, 먼저 커패시턴스-전압 특성 검출모듈(100)의 제 1 검출부(110)를 이용하여 저온 공정 다결정 박막 트랜지스터의 채널 내에 결정립계가 존재하지 않는 소자의 게이트-드레인 또는 게이트-소스 간 커패시턴스-전압 특성을 시뮬레이션하여 제 1 커패시턴스-전압 특성을 검출한다(S10). 이때 상기 검출되는 제 1 커패시턴스-전압 특성은 이후 결정립계의 위치에 의존하는 커패시턴스의 변화를 검출하기 위한 기준값을 갖게 된다.
이어 커패시턴스-전압 특성 검출모듈(100)의 제 2 검출부(120)를 이용하여 도 3a에서 도시하고 있는 것과 같이, 저온 공정 다결정 박막 트랜지스터의 채널 내에 결정립계가 존재하는 소자의 게이트-드레인 또는 게이트-소스 간 커패시턴스-전압 특성을 시뮬레이션하여 제 2 커패시턴스-전압 특성을 검출한다(S20). 도 3a는 게이트-드레인 간 커패시턴스-전압 특성을 시뮬레이션하여 제 2 커패시턴스-전압 특성을 검출한 실시예를 나타내고 있으며, 도 3b는 상기 S10 단계 및 S20 단계를 통해 검출된 제 1, 2 커패시턴스-전압 특성을 나타낸 그래프이다.
아울러, 도 3a에서는 기재하고 있지 않지만 게이트-소스 간 커패시턴스-전압 특성을 동일한 방법으로 시뮬레이션하여 제 2 커패시턴스-전압 특성을 검출할 수도 있다.
도 3a에서 도시하고 있는 것과 같이, 검출된 제 1, 2 커패시턴스-전압 특성은 게이트 바이어스가 A->B->C->D로 변화함에 따라 채널이 점점 더 컨덕티브(conductive)해지고 유효한 채널의 길이가 점점 더 길어짐을 알 수 있다.
그리고 게이트-드레인 간 제 1 커패시턴스-전압(
Figure 112014051566361-pat00015
)이 A 전압인 경우는 결정립 경계 트랩(trap)의 영향을 받지 않아 결정립 경계가 존재하지 않는 경우의 게이트-드레인 간 제 2 커패시턴스-전압특성과 동일한 것을 알 수 있다. 또한 게이트-드레인 간 제 1 커패시턴스-전압(
Figure 112014051566361-pat00016
)이 B-C 전압인 경우는 결정립 경계 트랩(trap)의 영향으로 게이트 바이어스 변화에 따른 커패시턴스 변화량이 감소하는 것을 알 수 있다.
이에 따라, 커패시턴스 변화 추출부(200)를 이용하여 상기 S10 단계 및 S20 단계를 통해 검출된 제 1, 2 커패시턴스-전압 특성을 서로 비교하고 그 결과의 차를 이용하여 결정립계의 위치에 의존하는 커패시턴스의 변화(
Figure 112014051566361-pat00017
)를 추출한다(S30).
그리고 결정립 경계위치 산출부(300)를 이용하여 상기 추출된 커패시턴스의 변화를 상기 수학식 1에 적용하여 저온 공정 다결정 박막 트랜지스터의 채널 내 결정립계의 위치를 산출한다(S40).
한편, 결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 2개가 존재하는 경우는 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성을 각각 이용하여 동시에 2개의 결정립계의 위치를 동시에 추출할 수 있다.
도 4a 및 도 4b는 결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 2개가 존재하는 경우에 검출된 제 1, 2 커패시턴스-전압 특성을 나타낸 그래프이다.
도 4a에서 도시하고 있는 것과 같이, 결정립 경계가 1개 존재하는 경우(
Figure 112014051566361-pat00018
=200nm)와 비교하여 결정립 경계가 2개 존재하는 경우(
Figure 112014051566361-pat00019
=200nm,
Figure 112014051566361-pat00020
=40nm)에도
Figure 112014051566361-pat00021
위치의 결정립 경계 트랩의 영향으로 커패시턴스의 변화(
Figure 112014051566361-pat00022
)는 동일하지만,
Figure 112014051566361-pat00023
위치의 결정립 경계의 영향으로 음의 게이트 전압 영역에서의 커패시턴스-전압 특성은 상이한 것을 알 수 있다.
아울러, 도 4b에서 도시하고 있는 것과 같이, 게이트-드레인 간 커패시턴스-전압 특성이 아닌 게이트-소스 간 커패시턴스-전압 특성을 기준으로 해당 기술을 적용하여 소스에 가까운 결정립 경계의 위치를 추적한다.
이처럼, 결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 2개가 존재하는 경우에도 2개의 결정립 경계 위치를 각각 추출할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술적 분야의 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (9)

  1. 결정립계가 소자의 채널 내에 존재하지 않는 경우의 커패시턴스-전압 특성 및 결정립계가 소자의 채널 내에 존재하는 경우의 커패시턴스-전압 특성을 각각 검출하는 커패시턴스-전압 특성 검출모듈과,
    상기 커패시턴스-전압 특성 검출모듈에서 검출된 각각의 커패시턴스-전압 특성을 서로 비교하고 그 결과의 차를 이용하여 커패시턴스의 변화(
    Figure 112014051566361-pat00024
    )를 추출하는 커패시턴스 변화 추출부와,
    상기 커패시턴스 변화 추출부에서 추출된 커패시턴스의 변화를 이용하여 소자의 채널 내 결정립계의 위치를 산출하는 결정립 경계위치 산출부를 포함하여 구성되는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치.
  2. 제 1 항에 있어서,
    상기 커패시턴스-전압 특성 검출모듈은 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나 이상의 커패시턴스-전압 특성을 검출하는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치.
  3. 제 2 항에 있어서, 상기 커패시턴스-전압 특성 검출모듈은
    결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 존재하지 않는 소자의 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나를 검출하는 제 1 검출부와,
    결정립계가 저온 공정 다결정 박막 트랜지스터의 채널 내에 존재하는 소자의 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나를 검출하는 제 2 검출부를 포함하여 구성되는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치.
  4. 제 1 항에 있어서,
    상기 커패시턴스-전압 특성 검출모듈은 결정립계가 소자의 채널 내에 2개 이상 존재하는 경우, 일 측으로 게이트-드레인 간 커패시턴스-전압 특성을 검출하고, 타 측으로 게이트-소스 간 커패시턴스-전압 특성을 검출하며,
    상기 결정립 경계위치 산출부는 일 측의 게이트-드레인 간에서 검출된 커패시턴스-전압 특성을 기반으로 소자의 제 1 채널 내 결정립계의 위치를 산출하고, 타 측의 게이트-소스 간에서 검출된 커패시턴스-전압 특성을 기반으로 소자의 제 2 채널 내 결정립계의 위치를 산출하는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치.
  5. 제 1 항에 있어서,
    상기 결정립 경계위치 산출부는 수식
    Figure 112014051566361-pat00025
    를 이용하여 소자의 채널 내 결정립계의 위치(
    Figure 112014051566361-pat00026
    )를 산출하며,
    이때, 상기
    Figure 112014051566361-pat00027
    는 소자(게이트)의 두께, 상기
    Figure 112014051566361-pat00028
    는 커패시턴스의 변화값, 상기
    Figure 112014051566361-pat00029
    는 결정립계가 채널 내에 존재하지 않는 소자에서 검출된 커패시턴스 값을 나타내는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 장치.
  6. (A) 채널 내에 결정립계가 존재하지 않는 소자의 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나인 제 1 커패시턴스-전압 특성을 검출하는 단계와,
    (B) 채널 내에 결정립계가 존재하는 소자의 게이트-드레인 및 게이트-소스 간 커패시턴스-전압 특성 중 적어도 하나인 제 2 커패시턴스-전압 특성을 검출하는 단계와,
    (C) 상기 검출된 제 1, 2 커패시턴스-전압 특성을 서로 비교하고 그 결과의 차를 이용하여 결정립계의 위치에 의존하는 커패시턴스의 변화(
    Figure 112014051566361-pat00030
    )를 추출하는 단계와,
    (D) 상기 추출된 커패시턴스의 변화를 이용하여 소자의 채널 내 결정립계의 위치를 산출하는 단계를 포함하여 이루어지는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 방법.
  7. 제 6 항에 있어서, 상기 (D) 단계는
    수식
    Figure 112014051566361-pat00031
    를 이용하여 소자의 채널 내 결정립계의 위치(
    Figure 112014051566361-pat00032
    )를 산출하며,
    이때, 상기
    Figure 112014051566361-pat00033
    는 소자(게이트)의 두께, 상기
    Figure 112014051566361-pat00034
    는 커패시턴스의 변화값, 상기
    Figure 112014051566361-pat00035
    는 결정립계가 채널 내에 존재하지 않는 소자에서 검출된 커패시턴스 값을 나타내는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 방법.
  8. 제 6 항에 있어서, 상기 (B) 단계는
    결정립계가 소자의 채널 내에 2개 이상 존재하는 경우,
    일 측으로 게이트-드레인 간 커패시턴스-전압 특성을 검출하는 단계와,
    타 측으로 게이트-소스 간 커패시턴스-전압 특성을 검출하는 단계를 포함하여 이루어지는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 방법.
  9. 제 8 항에 있어서,
    상기 (D) 단계는 결정립계가 소자의 채널 내에 2개가 존재하는 경우,
    일 측의 게이트-드레인 간에서 검출된 커패시턴스-전압 특성을 기반으로 소자의 제 1 채널 내 결정립계의 위치를 산출하는 단계와,
    타 측의 게이트-소스 간에서 검출된 커패시턴스-전압 특성을 기반으로 소자의 제 2 채널 내 결정립계의 위치를 산출하는 단계를 포함하여 이루어지는 것을 특징으로 하는 저온 다결정 실리콘 박막 트랜지스터의 결정립 경계위치를 추적하는 방법.
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