KR20090065246A - 박막 트랜지스터의 소스-드레인 전류 모델링 방법 및 장치 - Google Patents

박막 트랜지스터의 소스-드레인 전류 모델링 방법 및 장치 Download PDF

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Abstract

본 발명은 표본 입력값 및 표본 출력값을 포함하는 표본 데이터를 입력받는 단계, 상기 표본 데이터에 상응하여 모델링 변수를 조정하는 단계, 상기 조정된 모델링 변수에 상응하여 전류 모델값을 계산하는 단계, 상기 계산된 전류 모델값 및 상기 표본 출력값을 비교한 결과값이 미리 설정된 기준 값보다 적은 경우에는 상기 조정된 모델링 변수를 전류 모델에 적용하여 전류 모델을 피팅(fitting)하는 단계, 상기 피팅된 전류 모델에 실제 입력 데이터를 입력하는 단계 및 상기 실제 입력 데이터에 상응하여 결과치를 출력하는 단계를 포함하되, 상기 전류 모델은 박막트랜지스터의 소스-드레인 전류를 예측하는 모델인 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 방법을 제공할 수 있다.
TFT 모델, 드레인-소스 전류, 산화물 TFT

Description

박막 트랜지스터의 소스-드레인 전류 모델링 방법 및 장치{Apparatus and Method for modeling of source-drain current of Thin Film Transistor}
본 발명은 박막 트랜지스터의 소스-드레인 전류 모델링 방법 및 장치에 관한 것이다. 특히 본 발명은 산화물 박막 트랜지스터 및 유기물 박막 트랜지스터를 모델링 할 수 있는 박막 트랜지스터의 소스-드레인 전류 모델링 방법 및 장치에 관한 것이다.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-079-02, 과제명: 투명전자소자를 이용한 스마트창]
현재 AM(Active Matrix)-LCD나 AM-OLED(Organic Light-Emitting Diode)와 같은 디스플레이의 스위칭 혹은 구동 트랜지스터로 사용되는 비결정질 실리콘 혹은 다결정 실리콘 박막 트랜지스터(TFT)의 경우 기존의 실리콘 MOSFET의 연장선에서 트랜지스터 예측 모델링 기법(AIM-SPICE, Silvaco-UTMOST 등)이 개발되어왔다. 그 러나 최근 투명 패널 및 플랙서블 패널 등에 그 응용이 기대되고 있는 산화물(ZnO 기반) 반도체 TFT의 경우에는 기존의 실리콘 계열 TFT의 예측 모델이 잘 적용되지 못하여 소자의 분석 및 회로 설계에 있어서 많은 어려움이 있었다.
이는 산화물 반도체를 이용하는 TFT의 경우 미소 결정성(nano-crystalline)을 가지므로 수많은 결정 경계에 존재하는 결함이 게이트 바이어스에 의해 유도되는 대부분의 전자들을 트랩(trapping)하기 때문으로 전자 운동성 자체가 게이트 바이어스의 함수로 표현되는 특수성에 기인된다. 또한 IGZO(InGa-ZnO) TFT의 경우에도 비결정질 물질이나 역시 많은 결함 밀도로 인해 비결정질 실리콘 TFT에 적용되는 모델을 바로 적용하기에는 역시 애로점이 있다. 그래서 산화물 TFT 뿐만 아니라 비결정질실리콘 TFT 및 유기 TFT까지도 예측할 수 있는 예측 모델링 방법이 필요하게 되었다.
본 발명은 박막 트랜지스터의 소스-드레인 전류 모델링 방법 및 장치를 제공하는 것을 목적으로 한다.
또한 본 발명은 기존의 비결정질 박막 트랜지스터 뿐만 아니라 산화물 박막 트랜지스터 및 유기물 박막 트랜지스터의 소스-드레인 전류 모델링 방법 및 장치를 제공하는 것을 목적으로 한다.
상술한 목적들을 달성하기 위하여, 본 발명의 일 측면에 따르면, 표본 입력값 및 표본 출력값을 포함하는 표본 데이터를 입력받는 단계, 상기 표본 데이터에 상응하여 모델링 변수를 조정하는 단계, 상기 조정된 모델링 변수에 상응하여 전류 모델값을 계산하는 단계, 상기 계산된 전류 모델값 및 상기 표본 출력값을 비교한 결과값이 미리 설정된 기준 값보다 적은 경우에는 상기 조정된 모델링 변수를 전류 모델에 적용하여 전류 모델을 피팅(fitting)하는 단계, 상기 피팅된 전류 모델에 실제 입력 데이터를 입력하는 단계 및 상기 실제 입력 데이터에 상응하여 결과치를 출력하는 단계를 포함하되, 상기 전류 모델은 박막트랜지스터의 소스-드레인 전류를 예측하는 모델인 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 방법을 제공할 수 있다.
바람직한 실시예에 있어서, 상기 전류 모델은 IDS = Ileak + (1/Ib+1/Ia)-1 의 수식에 따라 결정되며, 여기서 IDS는 드레인-소스 전류이고, Ileak는 박막트랜지스터의 누설 전류이며, Ib는 문턱 전압(threshold voltage) 이하의 영역에서 계산되는 소스-드레인 전류값인 제1 전류값이고, Ia는 문턱 전압 이상의 영역에서 계산되는 소스-드레인 전류값인 제2 전류값인 것을 특징으로 할 수 있다. 또한, 상기 박막 트랜지스터는 유기물 반도체, 산화물 반도체 및 비정실 실리콘 반도체 중 어느 하나로 구성되는 것을 특징으로 할 수 있다. 또한, 상기 표본 입력값은 특정 드레인 전압 및 특정 게이트 전압이고 표본 출력값은 상기 표본 입력값에 상응하여 측정되는 특정 소스-드레인 전류인 것을 특징으로 할 수 있다.
또한, 상기 제1 전류값은
Ib = (WC/L) (Kb/(b+2)) (VGF b+2-(VGF-VD)b+2) when VGF > 0,
Ib = 0 when VGF ≤ 0 의 수식에 상응하여 결정되고, 여기서 VGF는 게이트 전압과 평탄 대역 전압의 차이값이며, W는 채널 넓이, C는 게이트 절연 커패시턴스, L은 채널 길이, VD는 드레인 전압이고, Kb 및 b는 모델링을 위한 변수값인 것을 특징으로 할 수 있다. 또한, 상기 제2 전류값은
Ia = (WC/L) (Ka/(a+2)) (VGTe a+2-(VGTe-VD)a+2)의 수식에 상응하여 결정되고,
여기서 VGTe는 (Vmin/2)(1+(VGT/Vmin)+(Δ2+(VGT/Vmin-1)2)0.5)로 정의되고, VGT는 게이트 전압과 문턱 전압(threshold voltage)의 차이값이며, W는 채널 넓이, C는 게이트 절연 커패시턴스, L은 채널 길이, VD는 드레인 전압이고, Vmin는 최소 전압이고,Ka 및 a는 모델링을 위한 변수값이고, Δ는 수렴 강도를 나타내는 변수인 것을 특징으로 할 수 있다.
또한, 표본 입력값 및 표본 출력값을 포함하는 표본 데이터를 입력받는 표본 데이터 입력부, 상기 표본 데이터에 상응하여 모델링 변수를 조정하는 변수 조정부, 상기 조정된 모델링 변수에 상응하여 전류 모델값을 계산하는 모델 계산부, 상기 계산된 전류 모델값 및 상기 표본 출력값과의 차이값을 계산하는 에러 계산부, 상기 차이값이 미리 설정된 기준 값보다 적은지 판단하여 상기 기준값 보다 적다면 상기 조정된 모델링 변수를 확정하는 에러 판단부, 상기 에러 판단부에서 확정된 모델링 변수를 상기 전류 모델에 적용하는 모델 적용부 및 상기 적용된 전류 모델에 실제 입력 데이터를 입력하고, 상기 실제 입력 데이터에 상응하여 결과치를 출력하는 결과치 출력부를 포함하되, 상기 전류 모델은 박막트랜지스터의 소스-드레인 전류를 예측하는 모델인 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 장치를 제공할 수 있다.
바람직한 실시예에 있어서, 상기 전류 모델은 IDS = Ileak + (1/Ib+1/Ia)-1 의 수식에 따라 결정되며, 여기서 IDS는 드레인-소스 전류이고, Ileak는 박막트랜지스터의 누설 전류이며, Ib는 문턱 전압(threshold voltage) 이하의 영역에서 계산되는 소스-드레인 전류값인 제1 전류값이고, Ia는 문턱 전압 이상의 영역에서 계산되는 소스-드레인 전류값인 제2 전류값인 것을 특징으로 할 수 있다. 또한, 상기 제1 전류값 및 제2 전류값은 문턱 전압(threshold voltage)에 상응하여 적용되는 것을 특징으로 할 수 있다. 또한, 상기 박막 트랜지스터는 유기물 반도체, 산화물 반도체 및 비정실 실리콘 반도체 중 어느 하나로 구성되는 것을 특징으로 할 수 있다. 또한, 상기 표본 입력값은 특정 드레인 전압 및 특정 게이트 전압이고 표본 출력값은 상기 표본 입력값에 상응하여 측정되는 특정 소스-드레인 전류인 것을 특징으로 할 수 있다. 또한, 상기 제1 전류값은
Ib = (WC/L) (Kb/(b+2)) (VGF b+2-(VGF-VD)b+2) when VGF > 0,
Ib = 0 when VGF ≤ 0 의 수식에 상응하여 결정되고, 여기서 VGF는 게이트 전압과 평탄 대역 전압의 차이값이며, W는 채널 넓이, C는 게이트 절연 커패시턴스, L은 채널 길이, VD는 드레인 전압이고, Kb 및 b는 모델링을 위한 변수값인 것을 특징으로 할 수 있다. 또한,
상기 제2 전류값은
Ia = (WC/L) (Ka/(a+2)) (VGTe a+2-(VGTe-VD)a+2)의 수식에 상응하여 결정되고,
여기서 VGTe는 (Vmin/2)(1+(VGT/Vmin)+(Δ2+(VGT/Vmin-1)2)0.5)로 정의되고, VGT는 게이트 전압과 기준 전압(threshold voltage)의 차이값이며, W는 채널 넓이, C는 게이트 절연 커패시턴스, L은 채널 길이, VD는 드레인 전압이고, Vmin는 최소 전압이고,Ka 및 a는 모델링을 위한 변수값이고, Δ는 수렴 강도를 나타내는 변수인 것을 특징으로 할 수 있다.
본 발명은 박막 트랜지스터의 소스-드레인 전류 모델링 방법 및 장치를 제공할 수 있다.
또한 본 발명은 기존의 비결정질 박막 트랜지스터 뿐만 아니라 산화물 박막 트랜지스터 및 유기물 박막 트랜지스터의 소스-드레인 전류 모델링 방법 및 장치를 제공할 수 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 박막 트랜지스터의 소스-드레인 전류 모델링 방법 및 장치에 대하여 상세히 설명한다.
도 1은 본 발명이 적용되는 박막 트랜지스터의 소스-드레인 전류 모델링 장치의 구성을 나타내는 도면이다.
도 1을 참조하면 본 발명에 따른 소스-드레인 전류 모델링 장치(100)는 모델링 공식 피팅(fitting)부(110) 및 모델링 공식 실행부(120)로 크게 나눠지며, 상기 모델링 공식 피팅(fitting)부는 표본 데이터 입력부(101), 변수 조정부(103), 모델 링 공식 계산부(105), 에러 계산부(107), 에러 판단부(109)를 포함한다.
또한, 모델링 공식 실행부(120)는 모델링 공식 적용부(111) 및 결과치 출력부(113)를 포함한다.
모델링 공식 피팅(fitting)부(110)는 본 발명에 따른 모델링 공식을 실제 입력 데이터에 적합하게 동작하도록, 모델링 변수들을 확정하는 부분이다.
표본 데이터 입력부(101)는 외부로부터 본 발명에 따른 모델링을 적용하기위한 표본 데이터를 입력받는 부분이다. 모델링 방법은 소수의 표본 데이터를 입력으로 받아, 모델링에 적용되는 공식을 이용하여 모델링 변수를 변경함으로서 여러 가지 다른 상황에서의 최종값을 예측하는 방법으로, 초기에 모델링을 실행하기 위한 표본 데이터가 필요하므로 이를 입력받는 역할을 담당한다. 특히 이러한 표본 데이터의 입력은 본 발명에 따른 모델링 공식에서 사용되는 입력값 및 그에 따른 출력값을 모두 포함한다. 즉, 실험적으로 결정된 입력값 및 출력값을 표본 데이터로 하여 입력하는 부분이다.
변수 조정부(103)는 본 발명에 따른 모델링 공식에 표본데이터 입력부로부터 수신된 표본데이터를 대입하고, 입력된 표본 데이터와 가장 잘 맞는 모델링 변수를 추출하기 위하여 각 모델링 변수값들을 조정하는 부분이다. 이러한 부분은 일반적으로 한번에 결정되지 아니하며, 수치해석적인 방법을 이용하여 반복적으로 에러를 수정하는 단계를 포함한다.
모델링 공식 계산부(105)는 상기 변수 조정부(103)에서 임시적으로 결정된 모델링 변수를 이용하여 모델링 공식에 의한 임시 출력값을 도출하는 부분이다. 이 러한 모델링 공식 계산부는 변수 조정부에서 조정된 변수의 값에 따라 그 결과가 달라진다.
에러 계산부(107)는 상기 모델링 공식 계산부(105)에서 계산된 임시 출력값과 상기 표본 데이터 입력부(101)에 포함된 표본 출력값과의 차이값을 계산하는 부분이다.
에러 판단부(109)는 상기 에러 계산부에서 계산된 차이값이 미리 설정된 일정한 기준 값의 이하인지를 판단하여 기준값의 이하라면 이때의 모델링 변수를 실제로 모델링 공식에 적용할 모델링 변수로서 확정하고, 그렇지 않다면 좀더 정확한 모델링 변수의 확정을 위하여 다시 변수를 조정하도록 하는 부분이다. 이러한 과정을 일반적으로는 모델링 과정에서 피팅(fitting) 과정이라고 한다.
모델링 공식 실행부(120)는 상기 모델링 공식 피팅(fitting)부(110)에서 모델링 변수들이 확정되면 그 공식에 여러 입력치들을 입력하여 실제 결과를 예측하는 부분이다.
모델링 공식 적용부(111)는 실제로 확정된 모델링 변수들을 모델링 공식에 적용하여 모델링 공식을 확정하고, 실제로 출력값을 구하기 위하여 실제 입력 데이터들을 입력하여 출력값을 계산하는 부분이다.
결과치 출력부(113)는 상기 모델링 공식 적용부(111)에서 적용된 결과값을 입력치와 함께 출력하는 부분으로 일반적으로 그래프 형태로 출력될 수 있다.
이러한 과정을 거치는 박막 트랜지스터 소스-드레인 전류 모델링 장치에서 가장 중요한 부분은 무엇보다도 모델링 공식일 것이다.
본 발명에서 적용되는 모델링 공식은
IDS = Ileak + (1/Ib+1/Ia)-1 로서 표현될 수 있다.
여기서 IDS는 드레인-소스 전류이고, Ileak는 박막트랜지스터의 누설 전류이며, Ib는 제1 전류값이고, Ia는 제2 전류값이다. 특히 Ib는 기준(threshold) 영역의 아래 값에서의 드레인-소스 전류를 나타내며, Ia는 기준 영역의 상위 값에서의 드레인-소스 전류를 나타낸다. 특히, Ileak는 박막트랜지스터의 누설 전류를 사용할 수도 있으며, 산화물 박막트랜지스터에 좀더 적합한 공식을 사용할 수도 있지만, 적당한 상수로 설정할 수도 있다.
또한, 여기서 Ia및 Ib는
Ib = (WC/L) (Kb/(b+2)) (VGF b+2-(VGF-VD)b+2) when VGF > 0,
Ib = 0 when VGF ≤ 0 로 나타나며,
Ia = (WC/L) (Ka/(a+2)) (VGTe a+2-(VGTe-VD)a+2)의 수식에 상응하여 결정된다.
여기서, VGF는 게이트 전압과 평탄 대역 전압의 차이값이며, W는 채널 넓이, C는 게이트 절연 커패시턴스, L은 채널 길이, VD는 드레인 전압이고, Kb 및 b는 모델링을 위한 변수값이며, VGTe는 (Vmin/2)(1+(VGT/Vmin)+(Δ2+(VGT/Vmin-1)2)0.5)로 정의되 고, VGT는 게이트 전압과 기준 전압(threshold voltage)의 차이값이며, Vmin는 최소 전압이고,Ka 및 a는 모델링을 위한 변수값이고, Δ는 수렴 강도를 나타내는 변수이다.
이러한 수식은 박막 트랜지스터 소자를 딥 상태와 테일 상태로 나누어 딥 상태의 경우 자유 전자 밀도가 (VG-VF)2Td/T-1 에 비례하고 테일 상태의 경우에는 (VG-VT)2Tt/T-1에 비례함이 알려져 있고, 게이트 바이어스에 의하여 유도된 총 자유 전자의 개수는 단순히 (VG-VF) 또는 (VG-VT)에 비례하므로 이미 알려진 전자 평균 이동도에 관한
Figure 112007090755490-PAT00001
의 수식에 대입하면
Figure 112007090755490-PAT00002
는 기준 영역 아래에서는 (VG-VF)b 에 비례하고 기준 영역의 위에서는 (VG-VT)a 에 비례하는 값이 되는 것을 전제로 유도되는 것으로, 이러한 전제에 의하여 각각의 영역에서 전류값을 구하면
Figure 112007090755490-PAT00003
Figure 112007090755490-PAT00004
의 수식으로 표현될 수 있다.
여기서 Ka 및 Kb는 비례 상수 값이다. 그런데, 상기와 같은 수식에서 VG-VT<0 이 될 경우에는 상기 Ia에 관한 수식은 성립되지 않고 발산될 수 있다.
그에 따라, 상기 Ia의 수식에서 (VG-VT)를 대신하는 VGTe를
VGTe = (Vmin/2)(1+(VGT/Vmin)+(Δ2+(VGT/Vmin-1)2)0.5) 와 같이 정의한다.
이 때 VGT는 단순히 VG-VT를 나타내는데, 상기 VGTe의 수식에 의하면 VG-VT<0 이어도 발산하지 않고 Vmin에 수렴할 수 있게 된다.
이와 같은 수식에 의하여 본 발명의 모델링 공식에 적용되는 Ia 및 Ib 의 수식이 성립되고, 최종 IDS에 관한 수식을 수립할 수 있게 된다.
상기와 같은 유도 과정에 의하여 결정된 본 발명 모델링 공식은 하기의 도 3 및 도 4에서 설명하는 바와 같이 기존의 모델링 공식에서 예측하기 힘들던 유기물 반도체, 산화물 반도체 및 비정실 실리콘 반도체에서도 소스-드레인 전류값을 매우 정확하게 예측할 수 있다.
도 2는 본 발명이 적용되는 박막 트랜지스터의 소스-드레인 전류 모델링 방법을 나타내는 순서도이다.
도 2를 참조하면 본 발명에 따른 박막 트랜지스터의 소스-드레인 전류 모델링 방법은 우선 외부로부터 표본 데이터를 입력받는다(단계 201). 이러한 표본 데 이터는 모델링 방법에서 사용되는 모델링 공식을 실행시키기 위하여 초기에 필요한 데이터로서, 표본 입력값 및 표본 출력값을 모두 포함하다.
그런 다음 상기 입력된 표본 데이터에 상응하여 본 발명에 따른 모델링 공식에서 확정되지 않은 모델링 변수를 조정한다(단계 203). 본 발명에서 적용되는 모델링 공식은 상기 도면 1의 설명에서 언급한 바와 같이,
IDS = Ileak + (1/Ib+1/Ia)-1
Ib = (WC/L) (Kb/(b+2)) (VGF b+2-(VGF-VD)b+2) when VGF > 0,
Ib = 0 when VGF ≤ 0 ,
Ia = (WC/L) (Ka/(a+2)) (VGTe a+2-(VGTe-VD)a+2)
의 수식으로 결정되며, 여기서 필요한 모델링 변수는 a, b, Kb, Ka, VGTe 등이 될 수 있다. 물론 VGTe = (Vmin/2)(1+(VGT/Vmin)+(Δ2+(VGT/Vmin-1)2)0.5) 로서 정의될 것이다.
상기의 모델링 공식에 적용되는 모델링 변수의 조정은 일반적으로 한번에 결정되지 아니하며, 수치해석적인 방법을 이용하여 반복적으로 에러를 수정하는 단계를 포함한다.
그런 다음 상기 변수 조정 단계에서 임시로 결정된 모델링 변수를 본 발명에서 적용되는 모델링 공식에 적용하여 임시 모델링 결과값을 계산한다(단계 205). 이는 모델링 공식을 적용하여 계산한 결과값이기는 하지만, 변수 조정이 아직 끝나지 않은 단계에서 도출해낸 임시 결과값으로 실제 결과값과는 차이가 있다.
상기와 같이 모델링 공식에 의한 임시 결과값을 도출한 후, 상기 표본 데이터에 포함된 표본 출력값과 상기 임시 결과값을 비교하여 그 차이값인 에러값을 계산한다(단계207).
그 후, 상기 에러값의 크기를 판단하여(단계 209), 미리 결정된 에러값의 크기보다 적어서 모델링 공식을 실제로 적용하는데 문제가 없을 정도라고 판단되면 모델링 공식에 조정된 모델링 변수를 실제로 적용하고, 그렇지 않다면 다시 변수 조정하도록 한다(단계 203).
상기 참조번호 209 단계에서 에러값의 크기가 미리 결정된 수치보다 적다면 그때의 모델링 변수를 모델링 공식에 적용할 모델링 변수로 결정하고 실제로 결과 수치를 알고 싶은 부분의 입력데이터를 모델링 공식에 입력한다(단계 211). 이러한 경우 일반적으로 에러값의 기준치는 5%일 수 있다.
상기의 단계에서 모델링 공식이 확정되면 상기 입력된 입력 데이터에 따라 모델링 공식을 적용한다(단계 213). 이렇게 모델링 공식을 실제로 적용하면 입력된 드레인 전압 및 게이트 전압에 따라 본 발명에 따른 모델링 공식이 계산되어 결과값인 소스-드레인 전류값이 출력된다(단계 215).
상기와 같은 방법에 의하여 기존의 모델링 공식에서 예측하기 힘들던 유기물 반도체, 산화물 반도체 및 비정실 실리콘 반도체에서도 소스-드레인 전류값을 매우 정확하게 예측할 수 있다.
도 3 내지 도 5는 본 발명의 바람직한 일 실시예에 따른 박막 트랜지스터의 모델링 결과값을 나타내는 도면이다.
도 3은 본 발명의 바람직한 일 실시예에 따른 IGZO 박막 트랜지스터의 모델링 결과값을 나타내는 도면이다.
도 3에서 참조 번호 301 그래프는 게이트 전압을 변경시키면서 측정한 그래프이다. 그래프에서 점으로 나타난 부분은 실제로 측정된 수치를 나타내며, 실선으로 표시된 부분은 본 발명에 따른 모델링 공식을 적용하여 나타낸 그래프이다.
또한 참조 번호 303의 그래프는 드레인 전압을 변경시키며 측정한 그래프이다. 역시 점으로 나타난 부분은 실제로 측정된 수치이며, 실선은 본 발명의 모델링 공식을 적용한 값이다. 상기에서 살펴볼 수 있는 바와 같이. IGZO와 같은 기존의 TFT 모델링 기법으로 확인하기 힘들었던 박막트랜지스터에서도 본 발명에 따른 모델링 기법을 사용할 경우에는 잘 맞아 떨어짐을 알 수 있다.
도 4는 본 발명의 바람직한 일 실시예에 따른 ZnO 박막 트랜지스터의 모델링 결과값을 나타내는 도면이다.
도 4에서 참조 번호 401 그래프는 게이트 전압을 변경시키면서 측정한 그래프이다. 그래프에서 점으로 나타난 부분은 실제로 측정된 수치를 나타내며, 실선으로 표시된 부분은 본 발명에 따른 모델링 공식을 적용하여 나타낸 그래프이다.
또한 참조 번호 403의 그래프는 드레인 전압을 변경시키며 측정한 그래프이다. 역시 점으로 나타난 부분은 실제로 측정된 수치이며, 실선은 본 발명의 모델링 공식을 적용한 값이다. 상기에서 살펴볼 수 있는 바와 같이. ZnO와 같은 산화물 기반 박막트랜지스터에서도 본 발명에 따른 모델링 기법을 사용할 경우에는 잘 맞아 떨어짐을 알 수 있다.
도 5는 본 발명의 일 실시예에 적용된 ZnO 및 IGZO 박막 트랜지스터에 사용된 파라미터 값을 구한 표이다. 상기 표에서 확인 할 수 있는 바와 같이 본 발명의 모델링 방식을 이용하면, 기존의 모델링 방식으로 구하기 힘들었던, 산화물 트랜지스터나 IGZO 계열을 트랜지스터에서도 필요한 파라미터를 쉽게 예측할 수 있음을 확인할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
도 1은 본 발명이 적용되는 박막 트랜지스터의 소스-드레인 전류 모델링 장치의 구성을 나타내는 도면.
도 2는 본 발명이 적용되는 박막 트랜지스터의 소스-드레인 전류 모델링 방법을 나타내는 순서도.
도 3은 본 발명의 바람직한 일 실시예에 따른 IGZO 박막 트랜지스터의 모델링 결과값을 나타내는 도면.
도 4는 본 발명의 바람직한 일 실시예에 따른 ZnO 박막 트랜지스터의 모델링 결과값을 나타내는 도면.
도 5는 본 발명의 일 실시예에 적용된 ZnO 및 IGZO 박막 트랜지스터에 사용된 파라미터 값을 구한 표.
<도면의 주요 부분에 대한 부호의 설명>
100 : 소스-드레인 전류 모델링 장치 110 : 모델링 공식 피팅(fitting)부
120 : 모델링 공식 실행부 101 : 표본 데이터 입력부
103 : 변수 조정부 105 : 모델링 공식 계산부
107 : 에러 계산부 109 : 에러 판단부(109)
111 : 모델링 공식 적용부 113: 결과치 출력부

Claims (13)

  1. 표본 입력값 및 표본 출력값을 포함하는 표본 데이터를 입력받는 단계;
    상기 표본 데이터에 상응하여 모델링 변수를 조정하는 단계;
    상기 조정된 모델링 변수에 상응하여 전류 모델값을 계산하는 단계;
    상기 계산된 전류 모델값 및 상기 표본 출력값을 비교한 결과값이 미리 설정된 기준 값보다 적은 경우에는 상기 조정된 모델링 변수를 전류 모델에 적용하여 전류 모델을 피팅(fitting)하는 단계;
    상기 피팅된 전류 모델에 실제 입력 데이터를 입력하는 단계 및
    상기 실제 입력 데이터에 상응하여 결과치를 출력하는 단계를 포함하되,
    상기 전류 모델은 박막트랜지스터의 소스-드레인 전류를 예측하는 모델인 것
    을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 방법.
  2. 제1 항에 있어서,
    상기 전류 모델은 IDS = Ileak + (1/Ib+1/Ia)-1 의 수식에 따라 결정되며, 여기서 IDS는 드레인-소스 전류이고, Ileak는 박막트랜지스터의 누설 전류이며, Ib는 문턱 전압(threshold voltage) 이하의 영역에서 계산되는 소스-드레인 전류값인 제1 전류값이고, Ia는 문턱 전압 이상의 영역에서 계산되는 소스-드레인 전류값인 제2 전류값인 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 방법.
  3. 제1항에 있어서,
    상기 박막 트랜지스터는 유기물 반도체, 산화물 반도체 및 비정실 실리콘 반도체 중 어느 하나로 구성되는 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 방법.
  4. 제1항에 있어서,
    상기 표본 입력값은 특정 드레인 전압 및 특정 게이트 전압이고 표본 출력값은 상기 표본 입력값에 상응하여 측정되는 특정 소스-드레인 전류인 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 방법.
  5. 제2항에 있어서,
    상기 제1 전류값은
    Ib = (WC/L) (Kb/(b+2)) (VGF b+2-(VGF-VD)b+2) when VGF > 0,
    Ib = 0 when VGF ≤ 0 의 수식에 상응하여 결정되고, 여기서 VGF는 게이트 전압과 평탄 대역 전압의 차이값이며, W는 채널 넓이, C는 게이트 절연 커패시턴스, L은 채널 길이, VD는 드레인 전압이고, Kb 및 b는 모델링을 위한 변수값인 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 방법.
  6. 제2항에 있어서,
    상기 제2 전류값은
    Ia = (WC/L) (Ka/(a+2)) (VGTe a+2-(VGTe-VD)a+2)의 수식에 상응하여 결정되고,
    여기서 VGTe는 (Vmin/2)(1+(VGT/Vmin)+(Δ2+(VGT/Vmin-1)2)0.5)로 정의되고, VGT는 게이트 전압과 문턱 전압(threshold voltage)의 차이값이며, W는 채널 넓이, C는 게이트 절연 커패시턴스, L은 채널 길이, VD는 드레인 전압이고, Vmin는 최소 전압이고,Ka 및 a는 모델링을 위한 변수값이고, Δ는 수렴 강도를 나타내는 변수인 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 방법.
  7. 표본 입력값 및 표본 출력값을 포함하는 표본 데이터를 입력받는 표본 데이터 입력부;
    상기 표본 데이터에 상응하여 모델링 변수를 조정하는 변수 조정부;
    상기 조정된 모델링 변수에 상응하여 전류 모델값을 계산하는 모델 계산부;
    상기 계산된 전류 모델값 및 상기 표본 출력값과의 차이값을 계산하는 에러 계산부;
    상기 차이값이 미리 설정된 기준 값보다 적은지 판단하여 상기 기준값 보다 적다면 상기 조정된 모델링 변수를 확정하는 에러 판단부;
    상기 에러 판단부에서 확정된 모델링 변수를 상기 전류 모델에 적용하는 모 델 적용부 및
    상기 적용된 전류 모델에 실제 입력 데이터를 입력하고, 상기 실제 입력 데이터에 상응하여 결과치를 출력하는 결과치 출력부를 포함하되,
    상기 전류 모델은 박막트랜지스터의 소스-드레인 전류를 예측하는 모델인 것
    을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 장치.
  8. 제7항에 있어서,
    상기 전류 모델은 IDS = Ileak + (1/Ib+1/Ia)-1 의 수식에 따라 결정되며, 여기서 IDS는 드레인-소스 전류이고, Ileak는 박막트랜지스터의 누설 전류이며, Ib는 문턱 전압(threshold voltage) 이하의 영역에서 계산되는 소스-드레인 전류값인 제1 전류값이고, Ia는 문턱 전압 이상의 영역에서 계산되는 소스-드레인 전류값인 제2 전류값인 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 장치.
  9. 제8항에 있어서,
    상기 제1 전류값 및 제2 전류값은 문턱 전압(threshold voltage)에 상응하여 적용되는 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 장치.
  10. 제7항에 있어서,
    상기 박막 트랜지스터는 유기물 반도체, 산화물 반도체 및 비정실 실리콘 반 도체 중 어느 하나로 구성되는 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 장치.
  11. 제7항에 있어서,
    상기 표본 입력값은 특정 드레인 전압 및 특정 게이트 전압이고 표본 출력값은 상기 표본 입력값에 상응하여 측정되는 특정 소스-드레인 전류인 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 장치.
  12. 제8항에 있어서,
    상기 제1 전류값은
    Ib = (WC/L) (Kb/(b+2)) (VGF b+2-(VGF-VD)b+2) when VGF > 0,
    Ib = 0 when VGF ≤ 0 의 수식에 상응하여 결정되고, 여기서 VGF는 게이트 전압과 평탄 대역 전압의 차이값이며, W는 채널 넓이, C는 게이트 절연 커패시턴스, L은 채널 길이, VD는 드레인 전압이고, Kb 및 b는 모델링을 위한 변수값인 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 장치.
  13. 제8항에 있어서,
    상기 제2 전류값은
    Ia = (WC/L) (Ka/(a+2)) (VGTe a+2-(VGTe-VD)a+2)의 수식에 상응하여 결정되고,
    여기서 VGTe는 (Vmin/2)(1+(VGT/Vmin)+(Δ2+(VGT/Vmin-1)2)0.5)로 정의되고, VGT는 게이트 전압과 기준 전압(threshold voltage)의 차이값이며, W는 채널 넓이, C는 게이트 절연 커패시턴스, L은 채널 길이, VD는 드레인 전압이고, Vmin는 최소 전압이고,Ka 및 a는 모델링을 위한 변수값이고, Δ는 수렴 강도를 나타내는 변수인 것을 특징으로 하는 박막 트랜지스터의 소스-드레인 전류 모델링 장치.
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