JP2725941B2 - Ａｂ級プッシュプルドライブ回路 - Google Patents
Ａｂ級プッシュプルドライブ回路Info
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- JP2725941B2 JP2725941B2 JP4055121A JP5512192A JP2725941B2 JP 2725941 B2 JP2725941 B2 JP 2725941B2 JP 4055121 A JP4055121 A JP 4055121A JP 5512192 A JP5512192 A JP 5512192A JP 2725941 B2 JP2725941 B2 JP 2725941B2
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- transistor
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、低い電源電圧下で入
力電圧を下げても動作可能なＡＢ級プッシュプルドライ
ブ回路に関するものである。
力電圧を下げても動作可能なＡＢ級プッシュプルドライ
ブ回路に関するものである。
【０００２】
【従来の技術】図２は、本願出願人の出願に係る特願平
２−１８９９０８号に開示された従来のＡＢ級プッシュ
プルドライブ回路を示す回路図である。このＡＢ級プッ
シュプルドライブ回路は、バッファ回路１０，電圧−電
流変換回路２０および反転形増幅回路（電流−電圧変換
回路）３０を含む。
２−１８９９０８号に開示された従来のＡＢ級プッシュ
プルドライブ回路を示す回路図である。このＡＢ級プッ
シュプルドライブ回路は、バッファ回路１０，電圧−電
流変換回路２０および反転形増幅回路（電流−電圧変換
回路）３０を含む。
【０００３】バッファ回路１０は、ＮチャネルＭＯＳト
ランジスタＱ3 ，ＰチャネルＭＯＳトランジスタＱ4 お
よび定電流源Ｉ1 ，Ｉ4 より成る。トランジスタＱ3 の
ゲートは入力端子１に接続され、ソースはトランジスタ
Ｑ4 のソースに接続されるとともに定電流源Ｉ4 を介し
て接地され、ドレインは電源電圧ＶCCを与える電源端子
１００に接続されている。トランジスタＱ4 のゲート・
ドレインは共通に接続され、その共通のゲート・ドレイ
ンは第１のソース接地トランジスタとしてのＮチャネル
ＭＯＳトランジスタＱ1 のゲートに接続されるととも
に、定電流源Ｉ1を介して接地されている。
ランジスタＱ3 ，ＰチャネルＭＯＳトランジスタＱ4 お
よび定電流源Ｉ1 ，Ｉ4 より成る。トランジスタＱ3 の
ゲートは入力端子１に接続され、ソースはトランジスタ
Ｑ4 のソースに接続されるとともに定電流源Ｉ4 を介し
て接地され、ドレインは電源電圧ＶCCを与える電源端子
１００に接続されている。トランジスタＱ4 のゲート・
ドレインは共通に接続され、その共通のゲート・ドレイ
ンは第１のソース接地トランジスタとしてのＮチャネル
ＭＯＳトランジスタＱ1 のゲートに接続されるととも
に、定電流源Ｉ1を介して接地されている。
【０００４】電流−電圧変換回路２０は、ＮチャネルＭ
ＯＳトランジスタＱ5 ，Ｑ8 および抵抗Ｒ1 ，Ｒ3 ，Ｒ
4 より成る。トランジスタＱ8 のゲートは自身のドレイ
ンに接続されるとともにトランジスタＱ5 のゲートに接
続され、その接続点は抵抗Ｒ1 を介してバッファ回路１
０内のトランジスタＱ3 のソースに接続されている。ト
ランジスタＱ8 のソースは抵抗Ｒ3 を介して接地され、
トランジスタＱ5 のソースは抵抗Ｒ4 を介して接地され
ている。
ＯＳトランジスタＱ5 ，Ｑ8 および抵抗Ｒ1 ，Ｒ3 ，Ｒ
4 より成る。トランジスタＱ8 のゲートは自身のドレイ
ンに接続されるとともにトランジスタＱ5 のゲートに接
続され、その接続点は抵抗Ｒ1 を介してバッファ回路１
０内のトランジスタＱ3 のソースに接続されている。ト
ランジスタＱ8 のソースは抵抗Ｒ3 を介して接地され、
トランジスタＱ5 のソースは抵抗Ｒ4 を介して接地され
ている。
【０００５】反転形増幅回路（電流−電圧変換回路）３
０は、ＰチャネルＭＯＳトランジスタＱ6 ，Ｑ7 、定電
流源Ｉ2 および抵抗Ｒ2 より成る。トランジスタＱ6 の
ソースは電源端子１００に接続され、ドレインは第２の
ソース接地トランジスタとしてのＰチャネルＭＯＳトラ
ンジスタＱ2 のゲートおよび抵抗Ｒ2 の一端に接続され
ている。抵抗Ｒ2 の他端は、トランジスタＱ7 のゲート
および電圧−電流変換回路２０内のトランジスタＱ5 の
ドレインに接続されるとともに、定電流源Ｉ3を介して
接地されている。トランジスタＱ7 のソースはトランジ
スタＱ6 のゲートに接続されるとともに、定電流源Ｉ2
を介して電源端子１００に接続され、ドレインは接地さ
れている。
０は、ＰチャネルＭＯＳトランジスタＱ6 ，Ｑ7 、定電
流源Ｉ2 および抵抗Ｒ2 より成る。トランジスタＱ6 の
ソースは電源端子１００に接続され、ドレインは第２の
ソース接地トランジスタとしてのＰチャネルＭＯＳトラ
ンジスタＱ2 のゲートおよび抵抗Ｒ2 の一端に接続され
ている。抵抗Ｒ2 の他端は、トランジスタＱ7 のゲート
および電圧−電流変換回路２０内のトランジスタＱ5 の
ドレインに接続されるとともに、定電流源Ｉ3を介して
接地されている。トランジスタＱ7 のソースはトランジ
スタＱ6 のゲートに接続されるとともに、定電流源Ｉ2
を介して電源端子１００に接続され、ドレインは接地さ
れている。
【０００６】トランジスタＱ1 のドレインは出力端子２
に接続され、ソースは接地されている。またトランジス
タＱ2 のドレインは出力端子２に接続され、ソースは電
源端子１００に接続されている。
に接続され、ソースは接地されている。またトランジス
タＱ2 のドレインは出力端子２に接続され、ソースは電
源端子１００に接続されている。
【０００７】このＡＢ級プッシュプルドライブ回路で
は、出力段のドライブトランジスタとして、出力端子２
と電源端子１００の間に第２のソース接地トランジスタ
としてのＰチャネル型のトランジスタＱ2 を設けるとと
もに、出力端子２と接地間には第１のソース接地トラン
ジスタとしてのＮチャネル型のトランジスタＱ1 を設け
ている。そして入力端子１の入力電圧にかかわらず、ト
ランジスタＱ1 ，Ｑ2 のベース間電位差が常に一定にな
るように、バッファ回路１０，電圧−電流変換回路２０
および反転形増幅回路（電流−電圧変換回路）３０を設
けている。すなわち、バッファ回路１０は高インピーダ
ンスの入力信号を低インピーダンスの信号に変換し、ト
ランジスタＱ1 のゲートには、入力端子１の入力電圧に
応じた電圧がバッファ回路１０から与えられる。一方、
電圧−電流変換回路２０は、入力電圧に応じた電流を生
成する。この電流は、反転形増幅回路（電流−電圧変換
回路）３０で再び電圧に変換されるが、その際、反転形
増幅回路３０は、入力電圧が上昇（下降）しトランジス
タＱ1 のゲート・ソース間電圧ＶGS1 が大きく（小さ
く）なったとき、これに応じてトランジスタＱ2 のソー
ス・ゲート間電圧ＶSG2を小さく（大きく）するような
電圧を出力する。これにより、（ＶGS1 ＋ＶSG2）は常
に一定に保たれ、トランジスタＱ1 ，Ｑ2 のゲート間電
位差（すなわちＶCC−（ＶGS1 ＋ＶSG2 ））も常に一定
に保たれる。
は、出力段のドライブトランジスタとして、出力端子２
と電源端子１００の間に第２のソース接地トランジスタ
としてのＰチャネル型のトランジスタＱ2 を設けるとと
もに、出力端子２と接地間には第１のソース接地トラン
ジスタとしてのＮチャネル型のトランジスタＱ1 を設け
ている。そして入力端子１の入力電圧にかかわらず、ト
ランジスタＱ1 ，Ｑ2 のベース間電位差が常に一定にな
るように、バッファ回路１０，電圧−電流変換回路２０
および反転形増幅回路（電流−電圧変換回路）３０を設
けている。すなわち、バッファ回路１０は高インピーダ
ンスの入力信号を低インピーダンスの信号に変換し、ト
ランジスタＱ1 のゲートには、入力端子１の入力電圧に
応じた電圧がバッファ回路１０から与えられる。一方、
電圧−電流変換回路２０は、入力電圧に応じた電流を生
成する。この電流は、反転形増幅回路（電流−電圧変換
回路）３０で再び電圧に変換されるが、その際、反転形
増幅回路３０は、入力電圧が上昇（下降）しトランジス
タＱ1 のゲート・ソース間電圧ＶGS1 が大きく（小さ
く）なったとき、これに応じてトランジスタＱ2 のソー
ス・ゲート間電圧ＶSG2を小さく（大きく）するような
電圧を出力する。これにより、（ＶGS1 ＋ＶSG2）は常
に一定に保たれ、トランジスタＱ1 ，Ｑ2 のゲート間電
位差（すなわちＶCC−（ＶGS1 ＋ＶSG2 ））も常に一定
に保たれる。
【０００８】この回路で、バッファ回路１０内のトラン
ジスタＱ3 のソース電圧ＶS3に関しては、バッファ回路
１０内のトランジスタＱ4 のソース・ゲート間電圧をＶ
SG4、出力ドライブ用のトランジスタＱ1 のゲート・ソ
ース間電圧をＶGS1 、電圧−電流変換回路２０内のトラ
ンジスタＱ8 のゲート・ソース間電圧をＶGS8 、ドレイ
ン・ソース電流をＩDS8 と置くと、
ジスタＱ3 のソース電圧ＶS3に関しては、バッファ回路
１０内のトランジスタＱ4 のソース・ゲート間電圧をＶ
SG4、出力ドライブ用のトランジスタＱ1 のゲート・ソ
ース間電圧をＶGS1 、電圧−電流変換回路２０内のトラ
ンジスタＱ8 のゲート・ソース間電圧をＶGS8 、ドレイ
ン・ソース電流をＩDS8 と置くと、
【０００９】
【数１】
【００１０】
【数２】
【００１１】が成立する。なお、数２におけるＲ1 ，Ｒ
3 は電圧−電流変換回路２０内の抵抗Ｒ1 ，Ｒ3 の抵抗
値である。
3 は電圧−電流変換回路２０内の抵抗Ｒ1 ，Ｒ3 の抵抗
値である。
【００１２】上記数１，数２より、トランジスタＱ8 の
ドレイン・ソース電流ＩDS8 は
ドレイン・ソース電流ＩDS8 は
【００１３】
【数３】
【００１４】で求められる。電流−電圧変換回路２０内
のトランジスタＱ5 とＱ8 はミラー比が１：１のカレン
トミラーを構成するものとし、かつトランジスタＱ5 の
ドレイン電流をＩDS5 とすると
のトランジスタＱ5 とＱ8 はミラー比が１：１のカレン
トミラーを構成するものとし、かつトランジスタＱ5 の
ドレイン電流をＩDS5 とすると
【００１５】
【数４】
【００１６】が成立する。
【００１７】一方、出力ドライブ用のトランジスタＱ2
のソース・ゲート間電圧をＶSG2 、反転形増幅回路３０
内のトランジスタＱ6 のソース・ゲート間電圧を
ＶSG6 、ドレイン電流をＩD6、反転形増幅回路３０内の
トランジスタＱ7 のソース・ゲート間電圧をＶSG7 と置
くと、
のソース・ゲート間電圧をＶSG2 、反転形増幅回路３０
内のトランジスタＱ6 のソース・ゲート間電圧を
ＶSG6 、ドレイン電流をＩD6、反転形増幅回路３０内の
トランジスタＱ7 のソース・ゲート間電圧をＶSG7 と置
くと、
【００１８】
【数５】
【００１９】が成立する。ここでＲ2 は反転形増幅回路
３０内の抵抗Ｒ2 の抵抗値である。
３０内の抵抗Ｒ2 の抵抗値である。
【００２０】定電流源Ｉ3 によるバイアス定電流をＩB3
とすると、ＩD6は
とすると、ＩD6は
【００２１】
【数６】
【００２２】と表せるから、次の数７が成立する。
【００２３】
【数７】
【００２４】ここで、トランジスタＱ1 のドレイン電流
をＩD1、その形状で決まる定数をβ1 、トランジスタＱ
2 のドレイン電流をＩD2、その形状で決まる定数を
β2 、トランジスタＱ4 の形状で決まる定数をβ4 、ト
ランジスタＱ6 の形状で決まる定数をβ6 、トランジス
タＱ7 の形状で決まる定数をβ7 、トランジスタＱ8 の
形状で決まる定数をβ8 と置く。また、各トランジスタ
のうちＮチャネルＭＯＳトランジスタの閾値電圧をＶ
THON、ＰチャネルＭＯＳトランジスタの閾値電圧をＶ
THOPとする。トランジスタＱ4 とＱ7 のソース・ドレイ
ン電流はそれぞれ定電流源Ｉ1 ，Ｉ2 より与えられるバ
イアス定電流ＩB1，ＩB2と等しいから、
をＩD1、その形状で決まる定数をβ1 、トランジスタＱ
2 のドレイン電流をＩD2、その形状で決まる定数を
β2 、トランジスタＱ4 の形状で決まる定数をβ4 、ト
ランジスタＱ6 の形状で決まる定数をβ6 、トランジス
タＱ7 の形状で決まる定数をβ7 、トランジスタＱ8 の
形状で決まる定数をβ8 と置く。また、各トランジスタ
のうちＮチャネルＭＯＳトランジスタの閾値電圧をＶ
THON、ＰチャネルＭＯＳトランジスタの閾値電圧をＶ
THOPとする。トランジスタＱ4 とＱ7 のソース・ドレイ
ン電流はそれぞれ定電流源Ｉ1 ，Ｉ2 より与えられるバ
イアス定電流ＩB1，ＩB2と等しいから、
【００２５】
【数８】
【００２６】
【数９】
【００２７】
【数１０】
【００２８】
【数１１】
【００２９】
【数１２】
【００３０】
【数１３】
【００３１】が成立する。
【００３２】数８〜数１３を変形すると、それぞれ
【００３３】
【数１４】
【００３４】
【数１５】
【００３５】
【数１６】
【００３６】
【数１７】
【００３７】
【数１８】
【００３８】
【数１９】
【００３９】となる。ここで数１７に数６を代入すると
【００４０】
【数２０】
【００４１】となり、さらに数４を用いると
【００４２】
【数２１】
【００４３】となる。
【００４４】数１４〜１６，１８，１９，２１を数７に
代入すると次の数２２が得られる。
代入すると次の数２２が得られる。
【００４５】
【数２２】
【００４６】ここで、簡単のため、Ｒ1 ＋Ｒ3 ＝Ｒ2 と
置くと、
置くと、
【００４７】
【数２３】
【００４８】が成立する。
【００４９】したがって
【００５０】
【数２４】
【００５１】となる。ＩB1，ＩB2，ＩB3は定電流である
ので、ＩDS8 の変化が小さいとすれば、数２４の右辺は
ほぼ一定である。よって
ので、ＩDS8 の変化が小さいとすれば、数２４の右辺は
ほぼ一定である。よって
【００５２】
【数２５】
【００５３】と置くことができる。
【００５４】また、数７において、簡単のためにＲ1 ＋
Ｒ3 ＝Ｒ2 と置くと、数７は次のように変形できる。
Ｒ3 ＝Ｒ2 と置くと、数７は次のように変形できる。
【００５５】
【数２６】
【００５６】ＩB1，ＩB2は定電流であるので、上記数１
６，数１８よりＶSG4 ，ＶSG7 は一定である。また、上
述のようにＩDS8 の変化が小さいとすれば、上記数１
９，数２１よりＶGS8 ，ＶSG6 もほぼ一定となる。よっ
て、Ｒ2 ＩB3を適当に設定することにより、（ＶGS1 ＋
ＶSG2 ）を常に一定に保つことができる。トランジスタ
Ｑ1 ，Ｑ2 のゲート間電位差はＶCC−（ＶGS1 ＋
ＶSG2 ）であるので、（ＶGS1 ＋ＶSG2 ）を一定に保つ
ことにより、トランジスタＱ1 ，Ｑ2 のゲート間電位差
を常に一定に保つことができる。
６，数１８よりＶSG4 ，ＶSG7 は一定である。また、上
述のようにＩDS8 の変化が小さいとすれば、上記数１
９，数２１よりＶGS8 ，ＶSG6 もほぼ一定となる。よっ
て、Ｒ2 ＩB3を適当に設定することにより、（ＶGS1 ＋
ＶSG2 ）を常に一定に保つことができる。トランジスタ
Ｑ1 ，Ｑ2 のゲート間電位差はＶCC−（ＶGS1 ＋
ＶSG2 ）であるので、（ＶGS1 ＋ＶSG2 ）を一定に保つ
ことにより、トランジスタＱ1 ，Ｑ2 のゲート間電位差
を常に一定に保つことができる。
【００５７】いま、出力端子２に負荷電流が流れていな
い時に、トランジスタＱ2 のドレインからトランジスタ
Ｑ1 のドレインに向かって流れる電流をアイドル電流Ｉ
idleとすると、
い時に、トランジスタＱ2 のドレインからトランジスタ
Ｑ1 のドレインに向かって流れる電流をアイドル電流Ｉ
idleとすると、
【００５８】
【数２７】
【００５９】となるから、数２４より次式が成立する。
【００６０】
【数２８】
【００６１】アイドル電流Ｉidleは、上記数２８より、
Ｒ2 ＩB3 を大きくすることによって十分小さな値に抑
えることができる。
Ｒ2 ＩB3 を大きくすることによって十分小さな値に抑
えることができる。
【００６２】一方、出力端子２に負荷が接続され、流出
電流Ｉsourceがある時には、トランジスタＱ2 のソース
・ゲート間電圧ＶSG2 が大きくなる。このとき、数２６
で説明したように、トランジスタＱ1 ，Ｑ2 のゲート間
電位差はほぼ一定であるから、トランジスタＱ1 のゲー
ト・ソース間電圧ＶGS1 は小さくなり、結果としてトラ
ンジスタＱ1 のドレイン電流ＩD1は小さくなる。
電流Ｉsourceがある時には、トランジスタＱ2 のソース
・ゲート間電圧ＶSG2 が大きくなる。このとき、数２６
で説明したように、トランジスタＱ1 ，Ｑ2 のゲート間
電位差はほぼ一定であるから、トランジスタＱ1 のゲー
ト・ソース間電圧ＶGS1 は小さくなり、結果としてトラ
ンジスタＱ1 のドレイン電流ＩD1は小さくなる。
【００６３】この状態において、出力端子２の最高電圧
Ｖ2maxは、トランジスタＱ2 のソース・ドレイン間電圧
をＶSD2 と置くと、次のようになる。
Ｖ2maxは、トランジスタＱ2 のソース・ドレイン間電圧
をＶSD2 と置くと、次のようになる。
【００６４】
【数２９】
【００６５】ここで、トランジスタＱ2 のＶSD2 は十分
小さな値（例えば０．２Ｖ以下）とすることができるの
で、電源電圧ＶCC近くまで高い電圧を出力することがで
きる。
小さな値（例えば０．２Ｖ以下）とすることができるの
で、電源電圧ＶCC近くまで高い電圧を出力することがで
きる。
【００６６】一方、上述とは逆に、出力端子２に負荷が
接続され、流入電流Ｉsinkがある時には、トランジスタ
Ｑ1 のゲート・ソース間電圧ＶGS1 が大きくなる。この
場合、数２６で説明したように、トランジスタＱ1 ，Ｑ
2 のゲート間電位差はほぼ一定であるから、トランジス
タＱ2 のソース・ゲート間電圧ＶSG2 は小さくなり、結
果としてトランジスタＱ2 のドレイン電流ＩD2は小さく
なる。
接続され、流入電流Ｉsinkがある時には、トランジスタ
Ｑ1 のゲート・ソース間電圧ＶGS1 が大きくなる。この
場合、数２６で説明したように、トランジスタＱ1 ，Ｑ
2 のゲート間電位差はほぼ一定であるから、トランジス
タＱ2 のソース・ゲート間電圧ＶSG2 は小さくなり、結
果としてトランジスタＱ2 のドレイン電流ＩD2は小さく
なる。
【００６７】この状態において、出力端子２の最低電圧
Ｖ2minは、トランジスタＱ1 のドレイン・ソース間電圧
をＶDS1 と置くと、次のようになる。
Ｖ2minは、トランジスタＱ1 のドレイン・ソース間電圧
をＶDS1 と置くと、次のようになる。
【００６８】
【数３０】
【００６９】ここで、トランジスタＱ1 のＶDS1 は十分
小さな値（例えば０．２Ｖ以下）にすることができるの
で、接地電位近くまで低い電圧を出力することができ
る。
小さな値（例えば０．２Ｖ以下）にすることができるの
で、接地電位近くまで低い電圧を出力することができ
る。
【００７０】本回路の動作電圧を考えると、各トランジ
スタは、飽和領域内で動作しているから、次式が得られ
る。
スタは、飽和領域内で動作しているから、次式が得られ
る。
【００７１】
【数３１】
【００７２】ただし、
【００７３】
【数３２】
【００７４】
【数３３】
【００７５】
【数３４】
【００７６】
【数３５】
【００７７】
【数３６】
【００７８】
【数３７】
【００７９】
【数３８】
【００８０】
【数３９】
【００８１】が成立する。なお、トランジスタＱ5 のゲ
ート・ソース間電圧をＶGS5 、ドレイン・ソース間電圧
をＶDS5 、形状で決まる定数をβ5 とする。
ート・ソース間電圧をＶGS5 、ドレイン・ソース間電圧
をＶDS5 、形状で決まる定数をβ5 とする。
【００８２】入力電圧Ｖ1 は、トランジスタＱ3 のゲー
ト・ソース間電圧をＶGS3 とすると次式で表せる。
ト・ソース間電圧をＶGS3 とすると次式で表せる。
【００８３】
【数４０】
【００８４】ただし、トランジスタＱ1 ，Ｑ3 ，Ｑ4 は
飽和領域内にあるから、
飽和領域内にあるから、
【００８５】
【数４１】
【００８６】
【数４２】
【００８７】
【数４３】
【００８８】である。したがって、数４０に数４１，４
２，４３を代入すると、
２，４３を代入すると、
【００８９】
【数４４】
【００９０】となる。
【００９１】トランジスタＱ3 のドレイン電流ＩD3は、
定電流ＩB1，ＩB4及びトランジスタＱ8 のドレイン・ソ
ース電流ＩD8に分流するから、
定電流ＩB1，ＩB4及びトランジスタＱ8 のドレイン・ソ
ース電流ＩD8に分流するから、
【００９２】
【数４５】
【００９３】である。よって数４４は
【００９４】
【数４６】
【００９５】と書ける。
【００９６】すなわち、入力電圧Ｖ1 を小さくするとＩ
D1，ＩDS8 は少なくなり、その結果、抵抗Ｒ2 の両端電
圧も下がるため、トランジスタＱ2 のソース・ゲート間
電圧ＶSG2 は大きくなりそのドレイン電流ＩD2が多くな
る。逆に入力電圧Ｖ1 を大きくすると、ＩD1，ＩDS8 は
多くなり、その結果、抵抗Ｒ2 の両端電圧も上がるた
め、トランジスタＱ2 のソース・ゲート間電圧ＶSG2 は
小さくなりそのドレイン電流ＩD2がは少なくなる。
D1，ＩDS8 は少なくなり、その結果、抵抗Ｒ2 の両端電
圧も下がるため、トランジスタＱ2 のソース・ゲート間
電圧ＶSG2 は大きくなりそのドレイン電流ＩD2が多くな
る。逆に入力電圧Ｖ1 を大きくすると、ＩD1，ＩDS8 は
多くなり、その結果、抵抗Ｒ2 の両端電圧も上がるた
め、トランジスタＱ2 のソース・ゲート間電圧ＶSG2 は
小さくなりそのドレイン電流ＩD2がは少なくなる。
【００９７】
【発明が解決しようとする課題】従来のＡＢ級プッシュ
プルドライブ回路は以上のように構成されており、動作
電源電圧ＶCCは数３１より求められる。数３１の右辺に
おいて、可変の項はＩDS 8 ・Ｒ1 とＶDS5 とＩD6・Ｒ2
であり、これらを小さく設定することにより動作電源電
圧ＶCCはかなり低くすることができる。一方、出力トラ
ンジスタである第１，第２のソース接地トランジスタＱ
1 ，Ｑ2 を駆動するのに必要な入力電圧Ｖ1 は、バッフ
ァ回路１０を構成するトランジスタＱ3 ，Ｑ4 を飽和領
域内で動作させ、かつ、第１のソース接地トランジスタ
Ｑ1 をも飽和領域内で動作させる必要があるため、ある
程度の大きさの電圧が必要となる。したがって、電源電
圧ＶCCを数３１による限界近くまで下げた場合、最低限
必要とされる入力電圧が電源電圧付近やこれを超えたり
することがある。その様な場合には、出力電圧がある電
圧値にはり付いてしまい、入出力間の線形的関係が損な
われてしまう。したがって、実際には、電源電圧ＶCCを
あまり下げることはできないなどの問題点があった。
プルドライブ回路は以上のように構成されており、動作
電源電圧ＶCCは数３１より求められる。数３１の右辺に
おいて、可変の項はＩDS 8 ・Ｒ1 とＶDS5 とＩD6・Ｒ2
であり、これらを小さく設定することにより動作電源電
圧ＶCCはかなり低くすることができる。一方、出力トラ
ンジスタである第１，第２のソース接地トランジスタＱ
1 ，Ｑ2 を駆動するのに必要な入力電圧Ｖ1 は、バッフ
ァ回路１０を構成するトランジスタＱ3 ，Ｑ4 を飽和領
域内で動作させ、かつ、第１のソース接地トランジスタ
Ｑ1 をも飽和領域内で動作させる必要があるため、ある
程度の大きさの電圧が必要となる。したがって、電源電
圧ＶCCを数３１による限界近くまで下げた場合、最低限
必要とされる入力電圧が電源電圧付近やこれを超えたり
することがある。その様な場合には、出力電圧がある電
圧値にはり付いてしまい、入出力間の線形的関係が損な
われてしまう。したがって、実際には、電源電圧ＶCCを
あまり下げることはできないなどの問題点があった。
【００９８】この発明は上記のような問題点を解消する
ためになされたもので、低い電源電圧のもとで、入力電
圧を下げても動作できるＡＢ級プッシュプルドライブ回
路を得ることを目的とする。
ためになされたもので、低い電源電圧のもとで、入力電
圧を下げても動作できるＡＢ級プッシュプルドライブ回
路を得ることを目的とする。
【００９９】
【課題を解決するための手段】この発明に係るＡＢ級プ
ッシュプルドライブ回路は、第１の中間ノードと接地電
位端子との間に接続され、ゲート電極が入力端子に接続
されるＰタイプのＭＯＳトランジスタと、前記第１の中
間ノードに定電流を与える定電流源とを有するバッファ
回路、前記第１の中間ノードに一端が接続される抵抗素
子と、この抵抗素子の他端と前記接地電位端子との間に
接続される入力側のＮタイプのＭＯＳトランジスタと、
第２の中間ノードと前記接地電位端子との間に接続さ
れ、前記入力側ＭＯＳトランジスタのゲート電極にゲー
ト電極が接続される出力側のＮタイプのＭＯＳトランジ
スタとを有するカレントミラー回路を有する電圧−電流
変換回路、第３の中間ノードと前記接地電位端子との間
に接続され、ゲート電極が前記第２の中間ノードに接続
されるＰタイプのＭＯＳトランジスタと、前記第３の中
間ノードに定電流を与える定電流源と、前記第２の中間
ノードと第４の中間ノードとの間に接続される抵抗素子
と、前記第４の中間ノードと電源電位端子との間に接続
され、ゲート電極が前記第３の中間ノードに接続される
ＰタイプのＭＯＳトランジスタとを有する反転形増幅回
路、出力端子と前記接地電位端子との間に接続され、ゲ
ート電極が前記入力端子に接続されるＮタイプのＭＯＳ
トランジスタと、前記出力端子と前記電源電位端子との
間に接続され、ゲート電極が前記第４の中間ノードに接
続されるＰタイプのＭＯＳトランジスタとを有する出力
回路を備えて構成されている。
ッシュプルドライブ回路は、第１の中間ノードと接地電
位端子との間に接続され、ゲート電極が入力端子に接続
されるＰタイプのＭＯＳトランジスタと、前記第１の中
間ノードに定電流を与える定電流源とを有するバッファ
回路、前記第１の中間ノードに一端が接続される抵抗素
子と、この抵抗素子の他端と前記接地電位端子との間に
接続される入力側のＮタイプのＭＯＳトランジスタと、
第２の中間ノードと前記接地電位端子との間に接続さ
れ、前記入力側ＭＯＳトランジスタのゲート電極にゲー
ト電極が接続される出力側のＮタイプのＭＯＳトランジ
スタとを有するカレントミラー回路を有する電圧−電流
変換回路、第３の中間ノードと前記接地電位端子との間
に接続され、ゲート電極が前記第２の中間ノードに接続
されるＰタイプのＭＯＳトランジスタと、前記第３の中
間ノードに定電流を与える定電流源と、前記第２の中間
ノードと第４の中間ノードとの間に接続される抵抗素子
と、前記第４の中間ノードと電源電位端子との間に接続
され、ゲート電極が前記第３の中間ノードに接続される
ＰタイプのＭＯＳトランジスタとを有する反転形増幅回
路、出力端子と前記接地電位端子との間に接続され、ゲ
ート電極が前記入力端子に接続されるＮタイプのＭＯＳ
トランジスタと、前記出力端子と前記電源電位端子との
間に接続され、ゲート電極が前記第４の中間ノードに接
続されるＰタイプのＭＯＳトランジスタとを有する出力
回路を備えて構成されている。
【０１００】
【作用】この発明において、入力端子に入力される電圧
は、出力回路を構成するＮタイプのＭＯＳトランジスタ
を飽和領域内にて動作させることができなければならな
いが、該ＮタイプのＭＯＳトランジスタのゲートが入力
端子に直結されているので、その電圧値は小さくて済
む。またその小さい電圧により、バッファ回路、電圧−
電流変換回路および反転形増幅回路を介して、出力回路
を構成するＰタイプのＭＯＳトランジスタをも飽和領域
内にて動作させることが可能である。
は、出力回路を構成するＮタイプのＭＯＳトランジスタ
を飽和領域内にて動作させることができなければならな
いが、該ＮタイプのＭＯＳトランジスタのゲートが入力
端子に直結されているので、その電圧値は小さくて済
む。またその小さい電圧により、バッファ回路、電圧−
電流変換回路および反転形増幅回路を介して、出力回路
を構成するＰタイプのＭＯＳトランジスタをも飽和領域
内にて動作させることが可能である。
【０１０１】
【実施例】図１は、この発明によるＡＢ級プッシュプル
ドライブ回路の一実施例を示す回路図である。この実施
例の回路において、図２の従来回路と異なる点は、第１
のソース接地トランジスタＱ1 のゲート・ソース間電圧
をバッファ回路１０を介さずに入力端子１から直接印加
するようにし、バッファ回路１０は第２のソース接地ト
ランジスタＱ2 側のみをドライブするようにした点であ
る。
ドライブ回路の一実施例を示す回路図である。この実施
例の回路において、図２の従来回路と異なる点は、第１
のソース接地トランジスタＱ1 のゲート・ソース間電圧
をバッファ回路１０を介さずに入力端子１から直接印加
するようにし、バッファ回路１０は第２のソース接地ト
ランジスタＱ2 側のみをドライブするようにした点であ
る。
【０１０２】すなわち、トランジスタＱ1 のゲートは入
力端子１に直接に接続される。バッファ回路１０は、Ｐ
チャネルＭＯＳトランジスタＱ31および定電流源Ｉ11よ
り成る。トランジスタＱ31のゲートは入力端子１に接続
され、ソースは定電流源Ｉ11を介して電源端子１００に
接続されるとともに電流−電圧変換回路２０内の抵抗Ｒ
1 の一端に接続され、ドレインは接地されている。その
他の構成は図２の従来回路と同様である。
力端子１に直接に接続される。バッファ回路１０は、Ｐ
チャネルＭＯＳトランジスタＱ31および定電流源Ｉ11よ
り成る。トランジスタＱ31のゲートは入力端子１に接続
され、ソースは定電流源Ｉ11を介して電源端子１００に
接続されるとともに電流−電圧変換回路２０内の抵抗Ｒ
1 の一端に接続され、ドレインは接地されている。その
他の構成は図２の従来回路と同様である。
【０１０３】この回路において、トランジスタＱ1 ，Ｑ
2 のゲート間電位差（すなわちＶCC−（ＶGS1 ＋
ＶSG2 ））が常に一定に保たれる動作は図２の従来回路
で説明したのと同じである。
2 のゲート間電位差（すなわちＶCC−（ＶGS1 ＋
ＶSG2 ））が常に一定に保たれる動作は図２の従来回路
で説明したのと同じである。
【０１０４】一方、この回路で、バッファ回路１０のト
ランジスタＱ31のソース電圧ＶS31は、トランジスタＱ
8 のゲート・ソース間電圧をＶGS8 、ドレイン・ソース
電流をＩDS8 と置くと、
ランジスタＱ31のソース電圧ＶS31は、トランジスタＱ
8 のゲート・ソース間電圧をＶGS8 、ドレイン・ソース
電流をＩDS8 と置くと、
【０１０５】
【数４７】
【０１０６】となる。
【０１０７】また、入力端子１への入力電圧Ｖ1 は第１
のソース接地トランジスタＱ1 のゲート・ソース間電圧
ＶGS1 と等しいから、
のソース接地トランジスタＱ1 のゲート・ソース間電圧
ＶGS1 と等しいから、
【０１０８】
【数４８】
【０１０９】が成立する。さらに、トランジスタＱ31の
ソース・ゲート間電圧ＶSG31より
ソース・ゲート間電圧ＶSG31より
【０１１０】
【数４９】
【０１１１】が成立する。
【０１１２】数４７〜数４９より、トランジスタＱ8 の
ドレイン・ソース電流ＩDS8 は
ドレイン・ソース電流ＩDS8 は
【０１１３】
【数５０】
【０１１４】と表せる。トランジスタＱ5 とＱ8 はミラ
ー比１：１のカレントミラーを構成するから、トランジ
スタＱ5 のドレイン電流ＩD5は
ー比１：１のカレントミラーを構成するから、トランジ
スタＱ5 のドレイン電流ＩD5は
【０１１５】
【数５１】
【０１１６】である。
【０１１７】第２のソース接地トランジスタＱ2 につい
て見ると、図２の従来回路に関し述べたように数５，数
６が成立するから、
て見ると、図２の従来回路に関し述べたように数５，数
６が成立するから、
【０１１８】
【数５２】
【０１１９】となる。
【０１２０】トランジスタＱ31のドレイン電流を
ＩD31 、形状で決まる定数をβ31と置くと、
ＩD31 、形状で決まる定数をβ31と置くと、
【０１２１】
【数５３】 である。この数５３より
【０１２２】
【数５４】
【０１２３】が得られる。
【０１２４】数５２に数１４，１５，１８，１９，２
１，５４を代入すると、数２２（図２）に対応するもの
として、次の数５５（図１）が得られる。
１，５４を代入すると、数２２（図２）に対応するもの
として、次の数５５（図１）が得られる。
【０１２５】
【数５５】
【０１２６】ここで、簡単のため、Ｒ1 ＋Ｒ3 ＝Ｒ2 と
置くと、数２３に対応するものとして、
置くと、数２３に対応するものとして、
【０１２７】
【数５６】
【０１２８】が成立する。
【０１２９】したがって、数２４に対応するものとし
て、
て、
【０１３０】
【数５７】
【０１３１】となる。ＩB1，ＩB2，ＩB3は定電流である
ので、ＩDS8 ，ＩD31 の変化が小さいとすれば、数５７
の右辺はほぼ一定である。よって
ので、ＩDS8 ，ＩD31 の変化が小さいとすれば、数５７
の右辺はほぼ一定である。よって
【０１３２】
【数５８】
【０１３３】と置くことができる。
【０１３４】また、数５２において、簡単のためにＲ1
＋Ｒ3 ＝Ｒ2 と置くと、数５２は次のように変形でき
る。
＋Ｒ3 ＝Ｒ2 と置くと、数５２は次のように変形でき
る。
【０１３５】
【数５９】
【０１３６】ＩB2は定電流であるので、前記数１８より
ＶSG7 は一定である。また、上述のようにＩDS8 ，Ｉ
D31 の変化が小さいとすれば、前記数１９，数２１，数
５４よりＶGS8 ，ＶSG6 ，ＶSG31もほぼ一定となる。よ
って、Ｒ2 ＩB3を適当に設定することにより、（ＶGS1
＋ＶSG2 ）を常に一定に保つことができる。トランジス
タＱ1 ，Ｑ2 のゲート間電位差はＶCC−（ＶGS1 ＋Ｖ
SG2 ）であるので、（ＶGS1＋ＶSG2 ）を一定に保つこ
とにより、トランジスタＱ1 ，Ｑ2 のゲート間電位差を
常に一定に保つことができる。
ＶSG7 は一定である。また、上述のようにＩDS8 ，Ｉ
D31 の変化が小さいとすれば、前記数１９，数２１，数
５４よりＶGS8 ，ＶSG6 ，ＶSG31もほぼ一定となる。よ
って、Ｒ2 ＩB3を適当に設定することにより、（ＶGS1
＋ＶSG2 ）を常に一定に保つことができる。トランジス
タＱ1 ，Ｑ2 のゲート間電位差はＶCC−（ＶGS1 ＋Ｖ
SG2 ）であるので、（ＶGS1＋ＶSG2 ）を一定に保つこ
とにより、トランジスタＱ1 ，Ｑ2 のゲート間電位差を
常に一定に保つことができる。
【０１３７】出力端子２に負荷電流が流れていない時、
数２７から、数５７は
数２７から、数５７は
【０１３８】
【数６０】
【０１３９】となる。これにより、トランジスタＱ2 の
ドレインからトランジスタＱ1 のドレインに向かって流
れるアイドル電流Ｉidleは、Ｒ2 ＩB3を大きくすること
により、十分小さな値に抑えることができるのがわか
る。
ドレインからトランジスタＱ1 のドレインに向かって流
れるアイドル電流Ｉidleは、Ｒ2 ＩB3を大きくすること
により、十分小さな値に抑えることができるのがわか
る。
【０１４０】出力端子２に出力される出力電圧Ｖ2 は、
最大は数２９、最小は数３０から得られる。したがっ
て、図２の従来回路と同様に、接地電位近くの電圧か
ら、電源電圧ＶCC近くまでの電圧が出力端子２より出力
される。
最大は数２９、最小は数３０から得られる。したがっ
て、図２の従来回路と同様に、接地電位近くの電圧か
ら、電源電圧ＶCC近くまでの電圧が出力端子２より出力
される。
【０１４１】次に動作電圧について考える。各トランジ
スタは飽和領域内で動作しているから、数３１（図２）
に対応するものとして、
スタは飽和領域内で動作しているから、数３１（図２）
に対応するものとして、
【０１４２】
【数６１】
【０１４３】が成立する。ただし
【０１４４】
【数６２】
【０１４５】
【数６３】
【０１４６】
【数６４】
【０１４７】
【数６５】
【０１４８】
【数６６】
【０１４９】
【数６７】
【０１５０】
【数６８】
【０１５１】
【数６９】
【０１５２】が成立する。
【０１５３】図１の回路において、動作電源電圧ＶCCに
ついては、数６１より求められる。数６１の右辺におい
て、可変の項はＩDS8 ・Ｒ1 とＩD6・Ｒ2 とＶSG31であ
り、これらを小さく設定することにより動作電源電圧Ｖ
CCはかなり低くすることができる。
ついては、数６１より求められる。数６１の右辺におい
て、可変の項はＩDS8 ・Ｒ1 とＩD6・Ｒ2 とＶSG31であ
り、これらを小さく設定することにより動作電源電圧Ｖ
CCはかなり低くすることができる。
【０１５４】一方、入力電圧Ｖ1 については、数４８よ
り、数４０（図２）に対応するものとして、
り、数４０（図２）に対応するものとして、
【０１５５】
【数７０】
【０１５６】が成立する必要がある。また同時に、数５
０より、数４６（図２）に対応するものとして、
０より、数４６（図２）に対応するものとして、
【０１５７】
【数７１】
【０１５８】が成立する必要がある。
【０１５９】すなわち、トランジスタＱ1 を飽和領域内
で動作させつつ（数７０を満足）、トランジスタＱ31も
飽和領域内で動作させる（数７１を満足）ような範囲に
入力電圧Ｖ1 を置けば良い。したがって、数７１のＩ
DS8 （Ｒ1 ＋Ｒ3 ）の項を調整することにより、数７０
で与えられる入力電圧Ｖ1 の値を最小値にすることがで
きる。この最小値は、図２の従来回路で要求される入力
電圧Ｖ1 の最小値と比べるとかなり低くすることが可能
である。
で動作させつつ（数７０を満足）、トランジスタＱ31も
飽和領域内で動作させる（数７１を満足）ような範囲に
入力電圧Ｖ1 を置けば良い。したがって、数７１のＩ
DS8 （Ｒ1 ＋Ｒ3 ）の項を調整することにより、数７０
で与えられる入力電圧Ｖ1 の値を最小値にすることがで
きる。この最小値は、図２の従来回路で要求される入力
電圧Ｖ1 の最小値と比べるとかなり低くすることが可能
である。
【０１６０】
【発明の効果】以上説明したように、この発明によれ
ば、出力回路を構成するＮタイプのＭＯＳトランジスタ
のゲート電極を入力端子に直結するとともに、出力回路
を構成するＰタイプのＭＯＳトランジスタのゲート電極
を、バッファ回路、電流−電圧変換回路および反転形増
幅回路を介して入力端子に連結し、しかも、バッファ回
路として、ゲート電極が入力端子に接続されるＰタイプ
のＭＯＳトランジスタを有するものとし、電圧−電流変
換回路として、バッファ回路のＰタイプのＭＯＳトラン
ジスタに接続される抵抗素子と、この抵抗素子に接続さ
れる入力側のＮタイプのＭＯＳトランジスタ及び出力側
のＮタイプのＭＯＳトランジスタを有するカレントミラ
ー回路を有するものとしたので、入力電圧を出力回路を
構成するＮタイプのＭＯＳトランジスタが飽和領域内で
動作できる限界電圧まで下げることができ、かつ、低い
電源電圧のもとでも動作でき、接地電圧近くから電源電
圧近くまでの広い出力電圧を得られるという効果があ
る。また、素子点数を減らすことができるという効果も
ある。さらに、反転増幅回路として、図１に示す通りの
所定の接続関係を有するＰタイプのＭＯＳトランジスタ
と、定電流源と、抵抗素子と、ＰタイプのＭＯＳトラン
ジスタとを有するものとしたので、反転形増幅回路を構
成する抵抗素子と定電流源を所定の値に設定することに
より、出力端子に負荷電流が流れていない時、つまり、
入力端子に入力信号が印加されない時及び入力信号の値
が印加されていない時と同じ値である時に、出力回路を
構成するＰタイプ及びＮタイプの両ＭＯＳトランジスタ
に十分小さなアイドル電流Ｉ idel （数６０を参照）を流
すことができ、出力回路における消費電力をそれ程増加
させることなく、入力信号の印加に対して出力信号が早
い追従を示し、周波数特性が良好であるとともに、か
つ、入力信号に対する出力信号のクロスオーバー歪みを
抑制できるという効果を有する。しかも、出力回路を構
成するＰタイプのＭＯＳトランジスタに流れる最大電
流、つまり出力回路を構成するＮタイプのＭＯＳトラン
ジスタがオフ状態の時に流れる電流を、反転形増幅回
路、特に、反転形増幅回路を構成する抵抗素子及び定電
流源によって容易に決定できるため、出力回路を構成す
るＰタイプのＭＯＳ トランジスタの破壊を容易に防げる
回路構成とすることができるという効果を有する。
ば、出力回路を構成するＮタイプのＭＯＳトランジスタ
のゲート電極を入力端子に直結するとともに、出力回路
を構成するＰタイプのＭＯＳトランジスタのゲート電極
を、バッファ回路、電流−電圧変換回路および反転形増
幅回路を介して入力端子に連結し、しかも、バッファ回
路として、ゲート電極が入力端子に接続されるＰタイプ
のＭＯＳトランジスタを有するものとし、電圧−電流変
換回路として、バッファ回路のＰタイプのＭＯＳトラン
ジスタに接続される抵抗素子と、この抵抗素子に接続さ
れる入力側のＮタイプのＭＯＳトランジスタ及び出力側
のＮタイプのＭＯＳトランジスタを有するカレントミラ
ー回路を有するものとしたので、入力電圧を出力回路を
構成するＮタイプのＭＯＳトランジスタが飽和領域内で
動作できる限界電圧まで下げることができ、かつ、低い
電源電圧のもとでも動作でき、接地電圧近くから電源電
圧近くまでの広い出力電圧を得られるという効果があ
る。また、素子点数を減らすことができるという効果も
ある。さらに、反転増幅回路として、図１に示す通りの
所定の接続関係を有するＰタイプのＭＯＳトランジスタ
と、定電流源と、抵抗素子と、ＰタイプのＭＯＳトラン
ジスタとを有するものとしたので、反転形増幅回路を構
成する抵抗素子と定電流源を所定の値に設定することに
より、出力端子に負荷電流が流れていない時、つまり、
入力端子に入力信号が印加されない時及び入力信号の値
が印加されていない時と同じ値である時に、出力回路を
構成するＰタイプ及びＮタイプの両ＭＯＳトランジスタ
に十分小さなアイドル電流Ｉ idel （数６０を参照）を流
すことができ、出力回路における消費電力をそれ程増加
させることなく、入力信号の印加に対して出力信号が早
い追従を示し、周波数特性が良好であるとともに、か
つ、入力信号に対する出力信号のクロスオーバー歪みを
抑制できるという効果を有する。しかも、出力回路を構
成するＰタイプのＭＯＳトランジスタに流れる最大電
流、つまり出力回路を構成するＮタイプのＭＯＳトラン
ジスタがオフ状態の時に流れる電流を、反転形増幅回
路、特に、反転形増幅回路を構成する抵抗素子及び定電
流源によって容易に決定できるため、出力回路を構成す
るＰタイプのＭＯＳ トランジスタの破壊を容易に防げる
回路構成とすることができるという効果を有する。
【図１】この発明の一実施例によるＡＢ級プッシュプル
ドライブ回路を示す回路図である。
ドライブ回路を示す回路図である。
【図２】従来のＡＢ級プッシュプルドライブ回路を示す
回路図である。
回路図である。
１ 入力端子 ２ 出力端子 Ｑ1 第１のソース接地トランジスタ Ｑ2 第２のソース接地トランジスタ １０ バッファ回路 ２０ 電圧−電流変換回路 ３０ 反転形増幅回路 １００ 電源端子
Claims (2)
- 【請求項１】 第１の中間ノードと接地電位端子との間
に接続され、ゲート電極が入力端子に接続されるＰタイ
プのＭＯＳトランジスタと、前記第１の中間ノードに定
電流を与える定電流源とを有するバッファ回路、 前記第１の中間ノードに一端が接続される抵抗素子と、
この抵抗素子の他端と前記接地電位端子との間に接続さ
れる入力側のＮタイプのＭＯＳトランジスタと、第２の
中間ノードと前記接地電位端子との間に接続され、前記
入力側ＭＯＳトランジスタのゲート電極にゲート電極が
接続される出力側のＮタイプのＭＯＳトランジスタとを
有するカレントミラー回路を有する電圧−電流変換回
路、 第３の中間ノードと前記接地電位端子との間に接続さ
れ、ゲート電極が前記第２の中間ノードに接続されるＰ
タイプのＭＯＳトランジスタと、前記第３の中間ノード
に定電流を与える定電流源と、前記第２の中間ノードと
第４の中間ノードとの間に接続される抵抗素子と、前記
第４の中間ノードと電源電位端子との間に接続され、ゲ
ート電極が前記第３の中間ノードに接続されるＰタイプ
のＭＯＳトランジスタとを有する反転形増幅回路、 出力端子と前記接地電位端子との間に接続され、ゲート
電極が前記入力端子に接続されるＮタイプのＭＯＳトラ
ンジスタと、前記出力端子と前記電源電位端子との間に
接続され、ゲート電極が前記第４の中間ノードに接続さ
れるＰタイプのＭＯＳトランジスタとを有する出力回路
を備えた ＡＢ級プッシュプルドライブ回路。 - 【請求項２】 前記電圧−電流変換回路は、前記入力側
ＭＯＳトランジスタと前記接地電位端子との間に接続さ
れる抵抗素子と、前記出力側ＭＯＳトランジスタと前記
接地電位端子との間に接続される抵抗素子とをさらに備
えていることを特徴とする請求項１記載のＡＢ級プッシ
ュプルドライブ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055121A JP2725941B2 (ja) | 1992-03-13 | 1992-03-13 | Ａｂ級プッシュプルドライブ回路 |
| US08/018,537 US5334950A (en) | 1992-03-13 | 1993-02-17 | Class-AB push-pull drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055121A JP2725941B2 (ja) | 1992-03-13 | 1992-03-13 | Ａｂ級プッシュプルドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259754A JPH05259754A (ja) | 1993-10-08 |
| JP2725941B2 true JP2725941B2 (ja) | 1998-03-11 |
Family
ID=12989929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4055121A Expired - Lifetime JP2725941B2 (ja) | 1992-03-13 | 1992-03-13 | Ａｂ級プッシュプルドライブ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5334950A (ja) |
| JP (1) | JP2725941B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825228A (en) * | 1996-01-29 | 1998-10-20 | Linear Technology Corp. | Low quiescent power, high output power rail-to rail amplifier output stages and methods for using same |
| JP3532365B2 (ja) * | 1996-11-15 | 2004-05-31 | 株式会社ルネサステクノロジ | 増幅回路 |
| JP4015405B2 (ja) * | 2001-11-07 | 2007-11-28 | 富士通株式会社 | プッシュプル増幅回路 |
| US7839994B1 (en) | 2005-03-01 | 2010-11-23 | Marvell International Ltd. | Class A-B line driver for gigabit Ethernet |
| KR100938675B1 (ko) * | 2007-12-17 | 2010-01-25 | 한국전자통신연구원 | 박막 트랜지스터의 소스-드레인 전류 모델링 방법 및 장치 |
| JP2011049945A (ja) * | 2009-08-28 | 2011-03-10 | Renesas Electronics Corp | プッシュプル増幅回路およびこれを用いた演算増幅回路 |
| CN114640329B (zh) * | 2022-05-18 | 2022-08-12 | 深圳市时代速信科技有限公司 | 一种驱动电路、驱动芯片以及电子设备 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5198938A (ja) * | 1975-02-26 | 1976-08-31 | ||
| US4529948A (en) * | 1983-02-22 | 1985-07-16 | Intersil, Inc. | Class AB amplifier |
| JP2543872B2 (ja) * | 1986-08-13 | 1996-10-16 | 株式会社東芝 | 増幅回路 |
| JPH04185005A (ja) * | 1990-11-20 | 1992-07-01 | Toshiba Corp | 増幅回路 |
-
1992
- 1992-03-13 JP JP4055121A patent/JP2725941B2/ja not_active Expired - Lifetime
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1993
- 1993-02-17 US US08/018,537 patent/US5334950A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| US5334950A (en) | 1994-08-02 |
| JPH05259754A (ja) | 1993-10-08 |
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