JP4015405B2 - プッシュプル増幅回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、CMOSプロセスを使用して形成されたIC等に搭載されるプッシュプル増幅回路に関する。
【0002】
【従来の技術】
図2は、従来の単一入力単一出力のプッシュプル増幅回路を示している。この回路は、オペアンプの出力段として使用できる。その場合、nチャネルトランジスタを入力とする差動増幅回路の出力を、プッシュプル増幅回路の入力とすることが望ましい。
プッシュプル増幅回路は、pチャネルMOSFET21、25(以下、単にpMOS21、25と称する)、nチャネルMOSFET22、23、24、26(以下、単にnMOS22、23、24、26と称する)、定電流源27、位相補償用の容量28、入力信号Vinを受ける入力端子IN、および出力信号を出力する出力端子OUTを有している。入力信号Vinは、pMOS21、25、およびnMOS23に直接供給されている。pMOS25およびnMOS26によりプッシュプル回路(出力段)が構成されている。
【0003】
pMOS21は、ゲート電極、ソース電極、およびドレイン電極を、それぞれ入力端子IN、電源線VDD、ノードND21に接続している。以下、ゲート電極、ソース電極、およびドレイン電極を、単にゲート、ソース、ドレインと称する。nMOS22は、ゲートおよびドレインをノードND21に接続し、ソースを接地線VSSに接続している。nMOS23は、ゲート、ソース、およびドレインを、それぞれ入力端子IN、ノードND22、およびノードND23に接続している。nMOS24は、ゲート、ソース、およびドレインを、それぞれノードND21、接地線VSS、およびノードND22に接続している。pMOS25は、ゲート、ソース、およびドレインを、それぞれ入力端子IN、電源線VDD、および出力端子OUTに接続している。nMOS26は、ゲート、ソース、およびドレインを、それぞれノードND22、接地線VSS、および出力端子OUTに接続している。電流源27は、ノードND23に定電流I27を供給する。容量28は、入力端子INと出力端子OUTとの間に挿入されている。
【0004】
図2に示したプッシュプル増幅回路の出力段では、pMOS25のゲートは、入力信号Vinを直接受けている。このため、入力信号Vinに対するpMOS25のゲート電圧の電圧利得は、"1"である。これに対し、nMOS26のゲートは、pMOS21、nMOS23とカレントミラー回路(nMOS22、24)を介して入力信号Vinを受けている。このため、入力信号Vinに対するnMOS26のゲート電圧の電圧利得は、pMOS25のゲート電圧の電圧利得と同じにははならない。
【0005】
以下、入力信号Vinに対するnMOS26のゲート電圧の電圧利得dVn/dVinを求める。ここで、pMOS21の伝達コンダクタンスおよびドレイン・ソース間抵抗をgm21、Rds21、nMOS22の伝達コンダクタンスおよびドレイン・ソース間抵抗をgm22、Rds22、nMOS23の伝達コンダクタンスおよびドレイン・ソース間抵抗をgm23、Rds23、nMOS24の伝達コンダクタンスおよびドレイン・ソース間抵抗をgm24、Rds24とする。また、nMOS23のドレイン・接地間電圧(ノードND22の電圧)をV23、nMOS24のゲート・ソース間電圧をVx、nMOS26のゲート・ソース間電圧をVn、定電流源27の内部抵抗をRds27とする。
【0006】
まず、上記パラメータより、式(1)〜式(3)が成立する。
【数1】
【数2】
【数3】
式(1)〜式(3)より、入力信号Vinに対するnMOS26のゲート電圧Vnの電圧利得dVn/dVinは、式(4)で示される。
【0007】
【数4】
一般にgm・Rds>>1であることにより、式(4)を近似すると次式(5)が求められる。
【数5】
さらに、カレントミラー回路を構成するnMOS22のgm22とnMOS24のgm24とが等しいとき、電圧利得dVn/dVinは、次式(6)となる。
【0008】
【数6】
【0009】
【発明が解決しようとする課題】
ところで、出力段のnMOS26のゲート電圧Vnは、nMOS26の閾値電圧より少し高い程度の値になる場合がある。その場合、入力信号Vinとの電圧差Vin-Vn、すなわちnMOS23のゲート・ソース間電圧を大きく取り得るようにする必要がある。つまり、nMOS23のゲート長を長くするなどして、nMOS23の閾値電圧を高く設定したり、nMOS23の利得係数βを小さくしなければならない。その結果、gm23は小さくなる。式(6)で示したように、gm23が小さくなると、電圧利得dVn/dVinは、大きくなる。
【0010】
したがって、図2に示したプッシュプル増幅回路では、出力段におけるpMOS25までの利得(=1)と、nMOS26までの利得(式(6)に示した2・(gm21/gm23)+1)との差は、大きくなってしまう。この結果、pMOS25が主に動作する出力端子OUTへの電流出力時と、nMOS26が主に動作する出力端子OUTからの電流入力時とで、利得が変わるため、安定して動作するプッシュプル増幅回路を設計することが困難となってしまう。
【0011】
また、nチャネルトランジスタ側の経路の利得が大きくなることで、例えば、プッシュプル増幅回路を出力段に使用するオペアンプ全体の利得が大きくなってしまう。この結果、位相補償用の容量28の容量値が大きくなるという問題があった。一般のCMOSプロセスでは、ゲート絶縁膜を利用して容量を形成する。このため、容量値の増加は、プッシュプル増幅回路およびプッシュプル増幅回路を出力段に使用するオペアンプのレイアウト面積を増加させてしまう。
【0012】
本発明の目的は、入力信号に対する出力段のプッシュプルトランジスタ間の利得差を小さくし、安定して動作するプッシュプル増幅回路を提供することにある。
【0013】
【課題を解決するための手段】
請求項1のプッシュプル増幅回路では、第1電流出力トランジスタは、入力信号をゲートで受け、入力信号に応じた入力電流を出力する。電流伝達回路は、入力電流を受け、この入力電流と第1ノードに供給する出力電流との和を一定にする。プッシュプル回路は、入力信号をゲートで直接受ける第1トランジスタと、第1ノードをゲートに接続した第2トランジスタとを有している。プッシュプル回路は入力信号に応答して、第1および第2トランジスタを交互に動作させることで出力信号を出力する。
【0014】
このプッシュプル増幅回路では、入力信号を受ける第1電流出力トランジスタの電圧利得は、"1"以下になる。このため、入力信号に対する第2トランジスタのゲート電圧の利得を小さくできる。第1トランジスタと第2トランジスタとの電圧利得の差を小さくできるため、安定して動作するプッシュプル増幅回路を容易に設計できる。
【0015】
また、プッシュプル増幅回路をオペアンプの出力段に使用した場合、差動増幅回路の出力をこの出力段に伝える回路の利得を小さくできる。このため、入力端子と出力端子との間に挿入される位相補償用の容量の容量値を小さくできる。この結果、プッシュプル増幅回路およびオペアンプのレイアウト面積(チップ面積)を削減でき、製造コストを削減できる。さらに、高域での利得が上がるため、広帯域で増幅が可能になる。
【0016】
さらに、電流伝達回路は、第1カレントミラー回路と、第2カレントミラー回路と、第2ノードに定電流を供給する定電流源とを有している。第1カレントミラー回路は、入力電流がドレインおよびゲートに供給される第1入力トランジスタと、ドレインが第2ノードに接続され、入力電流と同じ値の第1出力電流を発生する第1出力トランジスタとで構成されている。第2カレントミラー回路は、ドレインおよびゲートが第2ノードに接続され、第2入力電流を発生する第2入力トランジスタと、ドレインが第1ノードに接続され、第2入力電流と同じ値の出力電流を第1ノードに供給する第2出力トランジスタとで構成されている。
【0017】
第1カレントミラー回路において、第1入力トランジスタを流れるドレイン電流(入力電流)と、第1出力トランジスタを流れるドレイン電流(第1出力電流)とは同じ値になる。第2カレントミラー回路において、第2入力トランジスタを流れるドレイン電流(第2入力電流)と、第2出力トランジスタを流れるドレイン電流(第2出力電流)とは同じ値になる。
【0018】
第1カレントミラー回路の第1出力トランジスタのドレインおよび第2カレントミラー回路の第2入力トランジスタのドレインは、ともに第2ノードに接続されている。このため、第1出力トランジスタを流れる第1出力電流と第2入力トランジスタを流れる第2入力電流の和は、定電流源により一定に保たれる。したがって、第1出力電流(=入力電流)の増加に伴い、第2入力電流(=第1ノードに供給される第2出力電流)は減少する。反対に、第1出力電流(=入力電流)の減少に伴い、第2入力電流(=第2出力電流)は増加する。このように、2つのカレントミラー回路を並列に接続するだけで、入力電流と出力電流の和が一定になる電流伝達回路を容易に構成できる。
【0019】
請求項2のプッシュプル増幅回路では、ゲートが定電圧源に接続された負荷トランジスタが、第1電流出力トランジスタの出力と電流伝達回路の入力との間に配置されている。負荷トランジスタのゲートに定電圧源を直接接続することで、負荷トランジスタのゲート・ソース間電圧は一定になる。このため、常に飽和領域で動作する負荷トランジスタにより、第1電流出力トランジスタに供給される電源電圧が変動した場合にも、その変動が第1カレントミラー回路に影響することを防止できる。
【0020】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図1は、本発明のプッシュプル増幅回路の一実施形態を示している。プッシュプル増幅回路は、nチャネルMOSFET1、2、3、4、6、9、11、12(以下、単にnMOS1、2、3、4、6、9、11、12と称する)、pチャネルMOSFET5(以下、単にpMOS5と称する)、定電流源7、10、位相補償用の容量8、定電圧源13、入力信号Vinを受ける入力端子IN、および出力信号を出力する出力端子OUTを有している。入力信号Vinは、pMOS5およびnMOS3に直接供給されている。
【0021】
この実施形態では、nMOS1により電流出力回路14が構成されている。nMOS9(負荷トランジスタ)および定電圧源13により負荷回路15が構成されている。nMOS2、11、12、4および定電流源10により電流伝達回路16が構成されている。電流伝達回路16は、nMOS2(第1入力トランジスタ)およびnMOS11(第1出力トランジスタ)で構成される第1カレントミラー回路16aと、nMOS12(第2入力トランジスタ)およびnMOS4(第2出力トランジスタ)で構成される第2カレントミラー回路16bとを有している。また、pMOS5(第1トランジスタ)およびnMOS6(第2トランジスタ)によりプッシュプル回路17(出力段)が構成されている。
【0022】
nMOS1は、ゲート電極、ソース電極、およびドレイン電極を、それぞれ入力端子IN、ノードND1、電源線VDDに接続している。以下、ゲート電極、ソース電極、およびドレイン電極を、単にゲート、ソース、ドレインと称する。nMOS9は、ゲート、ソース、およびドレインを、それぞれ定電圧源13、ノードND2、およびノードND1に接続している。nMOS2は、ゲートおよびドレインを、ノードND2に接続し、ソースを接地線VSSに接続している。nMOS11は、ゲート、ソース、およびドレインを、それぞれノードND2、接地線VSS、およびノードND3に接続している。nMOS12は、ゲートおよびドレインを、ノードND3に接続し、ソースを接地線VSSに接続している。
【0023】
nMOS4は、ゲート、ソース、およびドレインを、それぞれノードND3、接地線VSS、およびノードND4に接続している。nMOS3は、ゲート、ソース、およびドレインを、それぞれ入力端子IN、ノードND4、およびノードND5に接続している。pMOS5は、ゲート、ソース、およびドレインを、それぞれ入力端子IN、電源線VDD、および出力端子OUTに接続している。nMOS6は、ゲート、ソース、およびドレインを、それぞれノードND4、接地線VSS、および出力端子OUTに接続している。
【0024】
定電流源10は、ノードND3に定電流I10を供給する。定電流源7は、ノードND5に定電流I7を供給する。容量8は、入力端子INと出力端子OUTとの間に挿入されている。
上述したプッシュプル増幅回路は、以下のように動作する。
まず、入力電圧Vinが増加すると、pMOS5のゲート・ソース間電圧Vgs5が小さくなり、pMOS5を流れる電流Id5は、減少する。nMOS1のゲート・ソース間電圧が大きくなるため、nMOS1を流れる電流Id1(入力電流)は増加する。第1カレントミラー回路16aのnMOS2には、入力電流Id1と同じ電流Id2が流れ、nMOS11には、電流Id2と同じ電流Id11(第1出力電流)が流れる。すなわち、nMOS11を流れる電流Id11も増加する。
【0025】
ここで、nMOS9のゲートには、定電圧が供給されているため、ゲート・ソース間電圧は一定になり、nMOS9は、常に飽和領域で動作する。nMOS9により、電源電圧VDDの変動が第1カレントミラー回路16aに影響することを防止できる。
第1カレントミラー回路16aのnMOS11のドレインおよび第2カレントミラー回路16bのnMOS12のドレインは、ともにノードND3(第2ノード)に接続されている。このため、nMOS11を流れる電流Id11とnMOS12を流れるId12(第2入力電流)の和は、定電流源10により一定(=I10)に保たれる。したがって、電流Id11の増加に伴い、電流Id12は減少する。電流Id12の減少に伴い、第2カレントミラー回路16bのnMOS4を流れる電流Id4(第2出力電流)も減少する。このように、2つのカレントミラー回路16a、16bを並列に接続することで、入力電流(Id1、Id2)と出力電流(Id4)の和が一定になる電流伝達回路16を容易に構成できる。
【0026】
入力電圧Vinが増加すると、nMOS3のゲート・ソース間電圧が大きくなるため、nMOS3を流れる電流Id3は増加する。電流Id4の減少と電流Id3の増加により、ノードND4(第1ノード)の電圧、すなわち、nMOS6のゲート・ソース間電圧Vgs6(=Vn)が大きくなる。そして、プッシュプル増幅回路の出力段であるnMOS6を流れる電流Id6が増加する。
【0027】
入力電圧Vinが減少した場合、各トランジスタは、上述と反対の動作をする。その結果、pMOS5を流れる電流Id5は増加し、nMOS6を流れる電流Id6は減少する。このようにして、プッシュプル動作が行われる。
以下、入力信号Vinに対するnMOS6のゲート電圧の電圧利得dVn/dVinを求める。nMOS1の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm1、Rds1、およびId1、nMOS2の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm2、Rds2、およびId2、nMOS11の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm11、Rds11、およびId11、nMOS12の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm12、Rds12、およびId12、nMOS3の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm3、Rds3、およびId3、nMOS4の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm4、Rds4、およびId4、nMOS6の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm6、Rds6、およびId6、pMOS5の伝達コンダクタンス、ドレイン・ソース間抵抗、およびドレイン電流をそれぞれgm5、Rds5、およびId5とする。
【0028】
また、nMOS2のドレイン・接地間電圧(ノードND2の電圧)をVgs2、nMOS11のゲート・ソース間電圧をVgs11(=Vx)、nMOS12のゲート・ソース間電圧をVgs12、nMOS3のゲート・ソース間電圧をVgs3、nMOS4のゲート・ソース間電圧をVgs4(=Vy)、nMOS4のドレイン・接地間電圧をV7、nMOS6のゲート・ソース間電圧をVgs6(=Vn)、pMOS5のゲート・ソース間電圧をVgs5、定電流源10、7の内部抵抗をそれぞれRds10、Rds7とする。
【0029】
まず、上記パラメータより、式(7)〜式(10)が成立する。
【数7】
【数8】
【数9】
【数10】
式(7)〜式(10)より、入力信号Vinに対するnMOS6のゲート電圧Vnの電圧利得dVn/dVinは、式(11)で示される。
【0030】
【数11】
一般にgm・Rds>>1であることにより、式(11)を近似すると次式(12)が求められる。
【数12】
さらに、第1カレントミラー回路16aを構成するnMOS2のgm2とnMOS11のgm11が等しく、第2カレントミラー回路16bを構成するnMOS12のgm12とnMOS4のgm4とが等しいとき、電圧利得dVn/dVinは、次式(13)となる。
【0031】
【数13】
式(13)において、gm1とgm2が並列になっている。したがって、gm1・gm2/(gm1+gm2)は、gm1より小さい値になる。gm1=gm2とすると、式(14)が求まる。
【数14】
式(14)から明らかなように、入力信号Vinに対するnMOS6のゲート電圧Vnの電圧利得dVn/dVinは、従来の値(式(6))の半分になる。すなわち、入力信号Vinに対するプッシュプル回路17のpMOS5およびnMOS6での入力電圧の利得差が小さくなる。
【0032】
以上、本実施形態では、入力信号をゲートで受け、入力信号に応じた入力電流を出力するnMOS 1を形成したので、入力信号に対するプッシュプル回路17のnMOS6のゲート電圧の利得を小さくできる。プッシュプル回路17において、pMOS5のゲート電圧の利得とnMOS6ゲート電圧の利得との差を小さくできるため、安定して動作するプッシュプル増幅回路を容易に設計できる。
【0033】
プッシュプル増幅回路をオペアンプの出力段に使用した場合、オペアンプの差動増幅回路の出力をこの出力段に伝える回路の利得を小さくできる。このため、位相補償用の容量8の容量値を小さくできる。この結果、プッシュプル増幅回路およびオペアンプのレイアウト面積(チップ面積)を削減でき、製造コストを削減できる。さらに、高域の利得が上がるため、広帯域で増幅が可能になる。
【0034】
第1および第2カレントミラー回路16a、16bを並列に接続して、電流伝達回路16を構成したので、入力電流(Id1=Id2)と出力電流(Id4)の和が一定になる電流伝達回路16を容易に構成できる。
ゲートが定電圧源13に接続されたnMOS9を、電流出力回路14の出力(ノードND1)と電流伝達回路16の入力(ノードND2)との間に配置した。このため、電流出力回路14に供給される電源電圧VDDが変動した場合にも、その変動が第1カレントミラー回路16aに影響することを防止できる。
【0035】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【0036】
【発明の効果】
請求項1のプッシュプル増幅回路では、安定して動作するプッシュプル増幅回路を容易に設計できる。プッシュプル増幅回路およびプッシュプル増幅回路を出力段に使用するオペアンプのレイアウト面積(チップ面積)を削減でき、製造コストを削減できる。さらに、高域の利得が上がるため、広帯域で増幅が可能になる。
また、入力電流と出力電流の和が一定になる電流伝達回路を容易に構成できる。
【0037】
請求項2のプッシュプル増幅回路では、電流出力トランジスタに供給される電源電圧が変動した場合にも、その変動が第1カレントミラー回路に影響することを防止できる。
【図面の簡単な説明】
【図1】本発明のプッシュプル増幅回路の一実施形態を示す回路図である。
【図2】従来のプッシュプル増幅回路を示す回路図である。
【符号の説明】
1、2、3、4、6、9、11、12 nMOSトランジスタ
5 pMOSトランジスタ
7、10 定電流源
8 容量
13 定電圧源
14 電流出力回路
15 負荷回路
16 電流伝達回路
17 プッシュプル回路
IN 入力端子
OUT 出力端子
Vin 入力信号
Claims (2)
- 入力信号をゲートで受け、該入力信号に応じた入力電流を出力する第1電流出力トランジスタと、
前記入力電流を受け、該入力電流と第1ノードに供給する出力電流との和を一定にする電流伝達回路と、
前記入力信号をゲートで受け、ソースが前記第1ノードに接続された第2電流出力トランジスタと、
前記第2電流出力トランジスタのドレインに定電流を供給する定電流源と、
前記入力信号をゲートで直接受ける第1トランジスタ、および前記第1ノードをゲートに接続した第2トランジスタで構成されたプッシュプル回路とを備え、
前記電流伝達回路は、
前記入力電流がドレインおよびゲートに供給される第1入力トランジスタと、ドレインが第2ノードに接続され、前記入力電流と同じ値の第1出力電流が流れる第1出力トランジスタとで構成された第1カレントミラー回路と、
ドレインおよびゲートが前記第2ノードに接続され、第2入力電流が流れる第2入力トランジスタと、ドレインが前記第1ノードに接続され、前記第2入力電流と同じ値の前記出力電流を前記第1ノードに供給する第2出力トランジスタとで構成された第2カレントミラー回路と、
前記第2ノードに定電流を供給する定電流源とを備え、
前記第1電流出力トランジスタの伝達コンダクタンスと、前記第1入力トランジスタの伝達コンダクタンスは、互いに等しく設定され、
前記第1出力電流と前記第2入力電流の和は、前記第2ノードに供給される前記定電流に等しいことを特徴とするプッシュプル増幅回路。 - 請求項1記載のプッシュプル増幅回路において、
前記第1電流出力トランジスタの出力と前記電流伝達回路の入力との間に配置され、ゲートが定電圧源に接続された負荷トランジスタを備えていることを特徴とするプッシュプル増幅回路。
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