JP5163437B2 - 差動出力回路および通信装置 - Google Patents
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Description
本発明は、カレントミラー回路を差動で用いる差動出力回路および通信装置に関するものである。
図１は、カレントミラー回路を差動で用いた一般的な差動出力回路の構成例を示す図である。
差動出力回路１は、図１に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＱ１〜Ｑ４、電流源Ｉ１，Ｉ２、バイアス電源ＶＢ、負荷抵抗Ｒｌｏａｄ１，Ｒｌｏａｄ２を有する。
図１において、Ｃ１，Ｃ２は容量を示す。
図１において、Ｃ１，Ｃ２は容量を示す。
これらの構成要素のうち、ＰＭＯＳトランジスタＱ１，Ｑ２、電流源Ｉ１、負荷抵抗Ｒｌｏａｄ１、容量Ｃ１を含んで第１のカレントミラー回路ＣＭ１が形成されている。
ＰＭＯＳトランジスタＱ３，Ｑ４、電流源Ｉ２、負荷抵抗Ｒｌｏａｄ２、容量Ｃ２を含んで第２のカレントミラー回路ＣＭ２が形成されている。
ＰＭＯＳトランジスタＱ１、Ｑ３はゲートとドレインが接続されるダイオード接続されている。
ＰＭＯＳトランジスタＱ３，Ｑ４、電流源Ｉ２、負荷抵抗Ｒｌｏａｄ２、容量Ｃ２を含んで第２のカレントミラー回路ＣＭ２が形成されている。
ＰＭＯＳトランジスタＱ１、Ｑ３はゲートとドレインが接続されるダイオード接続されている。
差動出力回路１において、第１のカレントミラー回路ＣＭ１のマスター電流ＩｉｎＰを増減したときのゲートＧ１の電圧変化はトランジスタＱ１のダイオード微分抵抗とゲートＧ１のもつ容量Ｃ１で決まる。
たとえば、大電流にバイアスされた状態でのダイオード微分抵抗は小さいことからその状態でのゲート電圧の遷移は速く、したがってスレーブＱ２の出力の変化も速い。
逆に小電流にバイアスされた状態では微分抵抗が高くゲート電位とスレーブ電流の遷移は遅い。
たとえば、大電流にバイアスされた状態でのダイオード微分抵抗は小さいことからその状態でのゲート電圧の遷移は速く、したがってスレーブＱ２の出力の変化も速い。
逆に小電流にバイアスされた状態では微分抵抗が高くゲート電位とスレーブ電流の遷移は遅い。
ところが、電流の変動が大きいとき遷移は増電流変化のときと減電流変化のときのスレーブ電流の変化は対称ではない。
したがって、カレントミラーを２個用いてマスター電流に差動の電流信号を与えたとしても、スレーブ出力電流の遷移は差動の対称乱れによって同相ノイズが生じる。
したがって、カレントミラーを２個用いてマスター電流に差動の電流信号を与えたとしても、スレーブ出力電流の遷移は差動の対称乱れによって同相ノイズが生じる。
図２は、スレーブ出力に負荷抵抗をつないだときに得られる典型的な差動出力波形を示す図である。
差動出力の平均値すなわち同相成分に変動が生じる。
このノイズは差動信号を遠距離に伝送するときに輻射を生じやすいという問題があった。
また、差動信号とは別の同相信号を非同期的に重畳した場合には、このような差動カレントミラーの出力の遷移に伴って出力される同相成分が同相信号のノイズとなって通信を妨害するという不利益がある。
差動出力の平均値すなわち同相成分に変動が生じる。
このノイズは差動信号を遠距離に伝送するときに輻射を生じやすいという問題があった。
また、差動信号とは別の同相信号を非同期的に重畳した場合には、このような差動カレントミラーの出力の遷移に伴って出力される同相成分が同相信号のノイズとなって通信を妨害するという不利益がある。
本発明は、同相ノイズの発生を抑止することが可能な差動出力回路および通信装置を提供することにある。
本発明の第１の観点の差動出力回路は、第１のカレントミラー回路と、第２のカレントミラー回路と、一端同士が接続された第１の負荷抵抗および第２の負荷抵抗と、上記第１の負荷抵抗と上記第２の負荷抵抗の上記一端同士の接続ノードを所定電位にバイアスするバイアス電源と、を少なくとも有し、上記第１のカレントミラー回路は、ゲートとドレインが接続された第１のマスター側トランジスタと、上記第１のマスター側トランジスタのドレインに接続された第１の電流源と、ドレインが上記第１の負荷抵抗の他端に接続された第１のスレーブ側トランジスタと、立ち上がりと立ち下がりのスルーレートが等しく、上記第１のマスター側トランジスタのゲート電圧を上記第１のスレーブ側トランジスタのゲートに供給する第１のボルテージフォロワと、を含み、上記第２のカレントミラー回路は、ゲートとドレインが接続された第２のマスター側トランジスタと、上記第２のマスター側トランジスタのドレインに接続された第２の電流源と、ドレインが上記第２の負荷抵抗の他端に接続された第２のスレーブ側トランジスタと、立ち上がりと立ち下がりのスルーレートが等しく、上記第２のマスター側トランジスタのゲート電圧を上記第２のスレーブ側トランジスタのゲートに供給する第２のボルテージフォロワと、を含む。
本発明の第２の観点の差動出力回路は、一端同士が接続された第１の負荷抵抗および第２の負荷抵抗と、上記第１の負荷抵抗と上記第２の負荷抵抗の上記一端同士の接続ノードを所定電位にバイアスするバイアス電源と、ゲート駆動回路と、ゲートとドレインが接続された第１のマスター側トランジスタと、上記第１のマスター側トランジスタのドレインに接続された第１の電流源と、ドレインが上記第１の負荷抵抗の他端に接続された第１のスレーブ側トランジスタと、ゲートとドレインが接続された第２のマスター側トランジスタと、上記第２のマスター側トランジスタのドレインに接続された第２の電流源と、ドレインが上記第２の負荷抵抗の他端に接続された第２のスレーブ側トランジスタと、を含み、上記ゲート駆動回路は、上記第１のマスター側トランジスタおよび第２のマスター側トランジスタのゲート電圧が供給され、上記第１のスレーブ側トランジスタおよび上記第２のスレーブ側トランジスタのゲート電圧に上下のクランプレベルを設定し、一方のクランプレベルから一定のスルーレートで他方のクランプレベルまで電圧を遷移し、当該電圧を上記第１のスレーブ側トランジスタおよび上記第２のスレーブ側トランジスタのゲートに供給し、上記第１のマスター側トランジスタと上記第１のスレーブ側トランジスタとによりカレントミラーを形成し、上記第２のマスター側トランジスタと上記第２のスレーブ側トランジスタとによりカレントミラーを形成し、または、上記第１のマスター側トランジスタと上記第２のスレーブ側トランジスタとによりカレントミラーを形成し、上記第２のマスター側トランジスタと上記第１のスレーブ側トランジスタとによりカレントミラーを形成する。
本発明の第３の観点の通信装置は、一対の差動伝送路の両端側に配置された複数の送信器を有し、上記各送信器は、上記差動伝送路に差動出力可能な差動出力回路を含み、上記差動出力回路は、第１のカレントミラー回路と、第２のカレントミラー回路と、一端同士が接続された第１の負荷抵抗および第２の負荷抵抗と、上記第１の負荷抵抗と上記第２の負荷抵抗の上記一端同士の接続ノードを所定電位にバイアスするバイアス電源と、を少なくとも有し、上記第１のカレントミラー回路は、ゲートとドレインが接続された第１のマスター側トランジスタと、上記第１のマスター側トランジスタのドレインに接続された第１の電流源と、ドレインが上記第１の負荷抵抗の他端に接続された第１のスレーブ側トランジスタと、立ち上がりと立ち下がりのスルーレートが等しく、上記第１のマスター側トランジスタのゲート電圧を上記第１のスレーブ側トランジスタのゲートに供給する第１のボルテージフォロワと、を含み、上記第２のカレントミラー回路は、ゲートとドレインが接続された第２のマスター側トランジスタと、上記第２のマスター側トランジスタのドレインに接続された第２の電流源と、ドレインが上記第２の負荷抵抗の他端に接続された第２のスレーブ側トランジスタと、立ち上がりと立ち下がりのスルーレートが等しく、上記第２のマスター側トランジスタのゲート電圧を上記第２のスレーブ側トランジスタのゲートに供給する第２のボルテージフォロワと、を含む。
本発明の第４の観点の通信装置は、一対の差動伝送路の両端側に配置された複数の送信器を有し、上記各送信器は、上記差動伝送路に差動出力可能な差動出力回路を含み、上記差動出力回路は、一端同士が接続された第１の負荷抵抗および第２の負荷抵抗と、上記第１の負荷抵抗と上記第２の負荷抵抗の上記一端同士の接続ノードを所定電位にバイアスするバイアス電源と、ゲート駆動回路と、ゲートとドレインが接続された第１のマスター側トランジスタと、上記第１のマスター側トランジスタのドレインに接続された第１の電流源と、ドレインが上記第１の負荷抵抗の他端に接続された第１のスレーブ側トランジスタと、ゲートとドレインが接続された第２のマスター側トランジスタと、上記第２のマスター側トランジスタのドレインに接続された第２の電流源と、ドレインが上記第２の負荷抵抗の他端に接続された第２のスレーブ側トランジスタと、を含み、上記ゲート駆動回路は、上記第１のマスター側トランジスタおよび第２のマスター側トランジスタのゲート電圧が供給され、上記第１のスレーブ側トランジスタおよび上記第２のスレーブ側トランジスタのゲート電圧に上下のクランプレベルを設定し、一方のクランプレベルから一定のスルーレートで他方のクランプレベルまで電圧を遷移し、当該電圧を上記第１のスレーブ側トランジスタおよび上記第２のスレーブ側トランジスタのゲートに供給し、上記第１のマスター側トランジスタと上記第１のスレーブ側トランジスタとによりカレントミラーを形成し、上記第２のマスター側トランジスタと上記第２のスレーブ側トランジスタとによりカレントミラーを形成し、または、上記第１のマスター側トランジスタと上記第２のスレーブ側トランジスタとによりカレントミラーを形成し、上記第２のマスター側トランジスタと上記第１のスレーブ側トランジスタとによりカレントミラーを形成する。
本発明によれば、たとえばカレントミラー回路にてマスター側トランジスタのゲート電圧を立ち上がりと立ち下りのスルーレートが等しいボルテージフォロアを介してスレーブのゲートに与える。これにより、マスター側の電流を増減させたときのスレーブ側の増電流と減電流の遷移を対称にする。
このカレントミラーを差動で用いると遷移においても同相ノイズを出さない。
このカレントミラーを差動で用いると遷移においても同相ノイズを出さない。
本発明によれば、同相ノイズの発生を抑止することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（差動出力回路の第１の構成例）
２．第２の実施形態（差動出力回路の第２の構成例）
３．第３の実施形態（差動出力回路の第３の構成例）
４．第４の実施形態（差動出力回路の第４の構成例）
５．第５の実施形態（差動出力回路の第５の構成例）
６．第６の実施形態（差動出力回路の第６の構成例）
７．第７の実施形態（通信装置の第１の構成例）
８．第８の実施形態（通信装置の第２の構成例）
９．第９の実施形態（通信装置の第３の構成例）
１０．第１０の実施形態（通信装置の第４の構成例）
１１．第１１の実施形態（通信装置の第５の構成例）
１２．第１２の実施形態（終端回路の構成例）
なお、説明は以下の順序で行う。
１．第１の実施形態（差動出力回路の第１の構成例）
２．第２の実施形態（差動出力回路の第２の構成例）
３．第３の実施形態（差動出力回路の第３の構成例）
４．第４の実施形態（差動出力回路の第４の構成例）
５．第５の実施形態（差動出力回路の第５の構成例）
６．第６の実施形態（差動出力回路の第６の構成例）
７．第７の実施形態（通信装置の第１の構成例）
８．第８の実施形態（通信装置の第２の構成例）
９．第９の実施形態（通信装置の第３の構成例）
１０．第１０の実施形態（通信装置の第４の構成例）
１１．第１１の実施形態（通信装置の第５の構成例）
１２．第１２の実施形態（終端回路の構成例）
＜１．第１の実施形態＞
図３は、本発明の第１の実施形態に係る差動出力回路の構成例を示す回路図である。
図３は、本発明の第１の実施形態に係る差動出力回路の構成例を示す回路図である。
本差動出力回路１０は、第１のカレントミラー回路１１、第２のカレントミラー回路１２、および一端同士が接続された第１の負荷抵抗Ｒｌｏａｄ１１および第２の負荷抵抗Ｒｌｏａｄ１２を有する。
さらに、差動出力回路１０は、第１の負荷抵抗Ｒｌｏａｄ１１と第２の負荷抵抗Ｒｌｏａｄ１２の一端同士の接続ノードＮＤ１１を所定電位Ｖｂｉａｓにバイアスするバイアス電源ＶＢ１１を有する。
さらに、差動出力回路１０は、第１の負荷抵抗Ｒｌｏａｄ１１と第２の負荷抵抗Ｒｌｏａｄ１２の一端同士の接続ノードＮＤ１１を所定電位Ｖｂｉａｓにバイアスするバイアス電源ＶＢ１１を有する。
第１のカレントミラー回路１１は、第１のマスター側トランジスタＱ１１、第１の電流源Ｉ１１、第１のスレーブ側トランジスタＱ１２、第１のボルテージフォロワＡ１１、および容量Ｃ１１を含んで構成されている。
第１のマスター側トランジスタＱ１１は、第１導電型、たとえばｐチャネル型（Ｐ型）の電界効果トランジスタであるＰＭＯＳトランジスタにより形成される。
第１のマスター側トランジスタＱ１１は、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが電源電位源ＶＤＤに接続され、ドレインが電流源Ｉ１１に接続されている。
第１のマスター側トランジスタＱ１１は、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが電源電位源ＶＤＤに接続され、ドレインが電流源Ｉ１１に接続されている。
第１のスレーブ側トランジスタＱ１２は、第１導電型、たとえばＰ型の電界効果トランジスタであるＰＭＯＳトランジスタにより形成される。
第１のスレーブ側トランジスタＱ１２は、ドレインが第１の負荷抵抗Ｒｌｏａｄ１１の他端に接続され、その接続点により第１の出力ノードＮＤ１２が形成されている。第１の出力ノードＮＤ１２からは差動出力信号のうち、一方の差動出力信号ＶｏｕｔＰが出力される。
第１のスレーブ側トランジスタＱ１２は、ソースが電源電位源ＶＤＤに接続され、ゲートは第１のボルテージフォロワＡ１１の出力に接続されている。
また、トランジスタＱ１２のゲートと電源電位源ＶＤＤとの間に容量Ｃ１１が存在する。
第１のスレーブ側トランジスタＱ１２は、ドレインが第１の負荷抵抗Ｒｌｏａｄ１１の他端に接続され、その接続点により第１の出力ノードＮＤ１２が形成されている。第１の出力ノードＮＤ１２からは差動出力信号のうち、一方の差動出力信号ＶｏｕｔＰが出力される。
第１のスレーブ側トランジスタＱ１２は、ソースが電源電位源ＶＤＤに接続され、ゲートは第１のボルテージフォロワＡ１１の出力に接続されている。
また、トランジスタＱ１２のゲートと電源電位源ＶＤＤとの間に容量Ｃ１１が存在する。
第１のボルテージフォロワＡ１１は、立ち上がりと立ち下がりのスルーレートが等しく、第１のマスター側トランジスタＱ１１のゲート電圧を第１のスレーブ側トランジスタＱ１２のゲートに供給する。
第２のカレントミラー回路１２は、第２のマスター側トランジスタＱ１３、第２の電流源Ｉ１２、第２のスレーブ側トランジスタＱ１４、第２のボルテージフォロワＡ１２、および容量Ｃ１２を含んで構成されている。
第２のマスター側トランジスタＱ１３は、第１導電型、たとえばＰ型の電界効果トランジスタであるＰＭＯＳトランジスタにより形成される。
第２のマスター側トランジスタＱ１３は、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが電源電位源ＶＤＤに接続され、ドレインが電流源Ｉ１２に接続されている。
第２のマスター側トランジスタＱ１３は、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが電源電位源ＶＤＤに接続され、ドレインが電流源Ｉ１２に接続されている。
第２のスレーブ側トランジスタＱ１４は、第１導電型、たとえばＰ型の電界効果トランジスタであるＰＭＯＳトランジスタにより形成される。
第２のスレーブ側トランジスタＱ１４は、ドレインが第２の負荷抵抗Ｒｌｏａｄ１２の他端に接続され、その接続点により第２の出力ノードＮＤ１３が形成されている。第２の出力ノードＮＤ１３からは差動出力信号のうち、他方の差動出力信号ＶｏｕｔＮが出力される。
第２のスレーブ側トランジスタＱ１４は、ソースが電源電位源ＶＤＤに接続され、ゲートは第２のボルテージフォロワＡ１２の出力に接続されている。
また、トランジスタＱ１４のゲートと電源電位源ＶＤＤとの間に容量Ｃ１１が存在する。
第２のスレーブ側トランジスタＱ１４は、ドレインが第２の負荷抵抗Ｒｌｏａｄ１２の他端に接続され、その接続点により第２の出力ノードＮＤ１３が形成されている。第２の出力ノードＮＤ１３からは差動出力信号のうち、他方の差動出力信号ＶｏｕｔＮが出力される。
第２のスレーブ側トランジスタＱ１４は、ソースが電源電位源ＶＤＤに接続され、ゲートは第２のボルテージフォロワＡ１２の出力に接続されている。
また、トランジスタＱ１４のゲートと電源電位源ＶＤＤとの間に容量Ｃ１１が存在する。
第２のボルテージフォロワＡ１２は、立ち上がりと立ち下がりのスルーレートが等しく、第２のマスター側トランジスタＱ１３のゲート電圧を第２のスレーブ側トランジスタＱ１４のゲートに供給する。
このように、第１の実施形態に係る差動出力回路１０は、ＰＭＯＳカレントミラーで構成された電流ソース型出力回路として形成されている。
本差動出力回路１０において、第１のカレントミラー回路１１側を例に説明する。
カレントミラー回路１１において、第１のマスター側トランジスタＱ１１と第１のスレーブ側トランジスタＱ１２の間に立ち上がりと立ち下がりのスルーレートが等しいボルテージフォロワＡ１１が配置されている。
第１のマスター側トランジスタＱ１１のゲートＧ１１には、マスター電流ＩｉｎＰの電流源Ｉ１１と、第１のマスター側トランジスタＱ１１と第１のボルテージフォロワＡ１１の寄生容量しかつかない。
したがって、電流源Ｉ１１の電流ＩｉｎＰの出力をステップ的に変動させたときのゲートＧ１１における遷移時間は差動出力回路１０が出すべき出力遷移時間よりはるかに短くすることができる。
カレントミラー回路１１において、第１のマスター側トランジスタＱ１１と第１のスレーブ側トランジスタＱ１２の間に立ち上がりと立ち下がりのスルーレートが等しいボルテージフォロワＡ１１が配置されている。
第１のマスター側トランジスタＱ１１のゲートＧ１１には、マスター電流ＩｉｎＰの電流源Ｉ１１と、第１のマスター側トランジスタＱ１１と第１のボルテージフォロワＡ１１の寄生容量しかつかない。
したがって、電流源Ｉ１１の電流ＩｉｎＰの出力をステップ的に変動させたときのゲートＧ１１における遷移時間は差動出力回路１０が出すべき出力遷移時間よりはるかに短くすることができる。
ゲートＧ１１の入力が遷移した後、第１のボルテージフォロワＡ１１は第１のスレーブ側トランジスタＱ１２のゲートＧ１２の電位をゲートＧ１１の電位に追従させるべく一定のスルーレートでゲートＧ１２を駆動してゆく。
このスルーレートは、第１のボルテージフォロワＡ１１の出力電流とゲートＧ１２の容量で決まり、第１のマスター側トランジスタＱ１１のバイアス状態によらない。
したがって、電流の増加方向の変化にも減少方向の変化にも同じスルーレートで第１のスレーブ側トランジスタＱ１２のゲートＧ１２を駆動することが可能である。
このスルーレートは、第１のボルテージフォロワＡ１１の出力電流とゲートＧ１２の容量で決まり、第１のマスター側トランジスタＱ１１のバイアス状態によらない。
したがって、電流の増加方向の変化にも減少方向の変化にも同じスルーレートで第１のスレーブ側トランジスタＱ１２のゲートＧ１２を駆動することが可能である。
このようなボルテージフォロアを介したカレントミラー対にして電流信号源で差動電流信号を与えると次のようになる。
すなわち、第１および第２のカレントミラー回路１１，１２の第１および第２のスレーブ側トランジスタＱ１２、Ｑ１４のゲートＧ１２、Ｇ１４の電圧は極性反転対称に電圧が遷移する。
その結果、第１および第２のスレーブ側トランジスタＱ１２、Ｑ１４の出力する電流もおおむね対称になり総和がほぼ一定の同相成分の少ない差動信号を出力することができる。
トランジスタの非線形性による電流歪みによって遷移中の出力電流の総和は厳密には一定にならない。
しかし、その変動はボルテージフォロアが無い場合のトランジスタＱ１１とＱ１２のダイオード抵抗の変動によるゲートＧ１１とＧ１２の非対称遷移による電流総和の変動よりは小さい。
また、トランジスタと電源の間に線形抵抗を挿入することで歪による電流総和の変動をさらに小さくすることができる。
すなわち、第１および第２のカレントミラー回路１１，１２の第１および第２のスレーブ側トランジスタＱ１２、Ｑ１４のゲートＧ１２、Ｇ１４の電圧は極性反転対称に電圧が遷移する。
その結果、第１および第２のスレーブ側トランジスタＱ１２、Ｑ１４の出力する電流もおおむね対称になり総和がほぼ一定の同相成分の少ない差動信号を出力することができる。
トランジスタの非線形性による電流歪みによって遷移中の出力電流の総和は厳密には一定にならない。
しかし、その変動はボルテージフォロアが無い場合のトランジスタＱ１１とＱ１２のダイオード抵抗の変動によるゲートＧ１１とＧ１２の非対称遷移による電流総和の変動よりは小さい。
また、トランジスタと電源の間に線形抵抗を挿入することで歪による電流総和の変動をさらに小さくすることができる。
ここで、本実施形態の差動出力回路１０の差動電流の相補性について、図１の回路との比較において考察する。
本実施形態の差動出力回路１０は、第１のスレーブ側トランジスタＱ１２と第２のスレーブ側トランジスタＱ１４のドレイン電流の和が常に一定である。
図１の回路においては、たとえ信号源電流ＩｉｎＰ、ＩｉｎＮが完全な相補性を持って変化していたとしてもトランジスタＱ２とＱ４に寄生する容量に変動電流の一部が流れ込む。
このため、ダイオード接続のマスター側トランジスタＱ１とＱ３が流す電流の瞬時値は相補性を保つことができない。
その結果、トランジスタＱ１のゲートＧ１の電位とトランジスタＱ３のゲートＧ３の電位に制御されたトランジスタＱ２とＱ４からの出力電流においても相補性を保つこができない。
このため、ダイオード接続のマスター側トランジスタＱ１とＱ３が流す電流の瞬時値は相補性を保つことができない。
その結果、トランジスタＱ１のゲートＧ１の電位とトランジスタＱ３のゲートＧ３の電位に制御されたトランジスタＱ２とＱ４からの出力電流においても相補性を保つこができない。
これに対して、本実施形態の差動出力回路１０では第１のボルテージフォロワＡ１１と第２のボルテージフォロワＡ１２の挿入により寄生容量を分離した。
このために、Ｇ１とＧ３の時定数は信号源電流の変化に対して十分小さくすることができる。
すなわちダイオード接続された第１のマスター側トラジスタＱ１１と第２のマスター側トランジスタＱ１３の電流は信号源電流にほぼ完全に追従して変化し、和が一定という相補性を保つことができる。
第１のボルテージフォロワＡ１１がゲートＧ１１の電位からゲートＧ１２を、第２のボルテージフォロワＡ１２がゲートＧ１３の電位からゲートＧ１４の電位を再生することでスレーブ側トランジスタＱ１２とＱ１４の出力電流も相補性を保つことができる。
このために、Ｇ１とＧ３の時定数は信号源電流の変化に対して十分小さくすることができる。
すなわちダイオード接続された第１のマスター側トラジスタＱ１１と第２のマスター側トランジスタＱ１３の電流は信号源電流にほぼ完全に追従して変化し、和が一定という相補性を保つことができる。
第１のボルテージフォロワＡ１１がゲートＧ１１の電位からゲートＧ１２を、第２のボルテージフォロワＡ１２がゲートＧ１３の電位からゲートＧ１４の電位を再生することでスレーブ側トランジスタＱ１２とＱ１４の出力電流も相補性を保つことができる。
第１の実施形態によれば、同相信号成分の少ない差動信号を駆動でき、その結果、低輻射の通信が可能となる利点がある。
＜２．第２の実施形態＞
図４は、本発明の第２の実施形態に係る差動出力回路を示す回路図である。
図４は、本発明の第２の実施形態に係る差動出力回路を示す回路図である。
第２の実施形態の差動出力回路１０Ａが第１の実施形の差動出力回路１０と異なる点は以下の点にある。
第２の実施形態の差動出力回路１０Ａは、第１の実施形態に差動出力回路１０がＰＭＯＳカレントミラーで形成された電流ソース型差動出力回路として形成されたのに対し、極性を入れ替えて電流シンク型差動出力回路１０Ａとして形成されている。
さらに、第２の実施形態の差動出力回路１０Ａは、第１のカレントミラー回路１１Ａおよび第２のカレントミラー回路１２Ａに差動信号ＩｉｎＰ・ＩｉｎＮとともに同相信号Ｉｃｏｍを重畳できるように電流源Ｉ２１、Ｉ２２が接続されている。
電流源Ｉ２１およびその接続回路により重畳部２１が形成され、電流源Ｉ２２およびその接続回路により重畳部２２が形成される。
第２の実施形態の差動出力回路１０Ａは、第１の実施形態に差動出力回路１０がＰＭＯＳカレントミラーで形成された電流ソース型差動出力回路として形成されたのに対し、極性を入れ替えて電流シンク型差動出力回路１０Ａとして形成されている。
さらに、第２の実施形態の差動出力回路１０Ａは、第１のカレントミラー回路１１Ａおよび第２のカレントミラー回路１２Ａに差動信号ＩｉｎＰ・ＩｉｎＮとともに同相信号Ｉｃｏｍを重畳できるように電流源Ｉ２１、Ｉ２２が接続されている。
電流源Ｉ２１およびその接続回路により重畳部２１が形成され、電流源Ｉ２２およびその接続回路により重畳部２２が形成される。
なお、図４のおいては、理解を容易にするために、図３と同一構成部分は同一符号をもって表している。
第１のマスター側トランジスタＱ１１Ａは、第２導電型、たとえばｎチャネル型（Ｎ型）の電界効果トランジスタであるＮＭＯＳトランジスタにより形成される。
第１のマスター側トランジスタＱ１１Ａは、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが基準電圧源ＶＳＳに接続され、ドレインおよびゲートが電流源Ｉ１１および電流源Ｉ２１に接続されている。
第１のマスター側トランジスタＱ１１Ａは、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが基準電圧源ＶＳＳに接続され、ドレインおよびゲートが電流源Ｉ１１および電流源Ｉ２１に接続されている。
第１のスレーブ側トランジスタＱ１２Ａは、第２導電型、たとえばＮ型の電界効果トランジスタであるＮＭＯＳトランジスタにより形成される。
第１のスレーブ側トランジスタＱ１２Ａは、ドレインが第１の負荷抵抗Ｒｌｏａｄ１１の他端に接続され、その接続点により第１の出力ノードＮＤ１２Ａが形成されている。
第１のスレーブ側トランジスタＱ１２Ａは、ソースが基準電位源ＶＳＳに接続され、ゲートは第１のボルテージフォロワＡ１１の出力に接続されている。
また、トランジスタＱ１２Ａのゲートと基準電位源ＶＳＳとの間に容量Ｃ１１が存在する。
第１のスレーブ側トランジスタＱ１２Ａは、ドレインが第１の負荷抵抗Ｒｌｏａｄ１１の他端に接続され、その接続点により第１の出力ノードＮＤ１２Ａが形成されている。
第１のスレーブ側トランジスタＱ１２Ａは、ソースが基準電位源ＶＳＳに接続され、ゲートは第１のボルテージフォロワＡ１１の出力に接続されている。
また、トランジスタＱ１２Ａのゲートと基準電位源ＶＳＳとの間に容量Ｃ１１が存在する。
第２のマスター側トランジスタＱ１３Ａは、第２導電型、Ｎ型の電界効果トランジスタであるＮＭＯＳトランジスタにより形成される。
第２のマスター側トランジスタＱ１３Ａは、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが基準電圧源ＶＳＳに接続され、ドレインおよびゲートが電流源Ｉ１２および電流源Ｉ２２に接続されている。
第２のマスター側トランジスタＱ１３Ａは、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが基準電圧源ＶＳＳに接続され、ドレインおよびゲートが電流源Ｉ１２および電流源Ｉ２２に接続されている。
第２のスレーブ側トランジスタＱ１４Ａは、第２導電型、たとえばＮ型の電界効果トランジスタであるＮＭＯＳトランジスタにより形成される。
第２のスレーブ側トランジスタＱ１４Ａは、ドレインが第２の負荷抵抗Ｒｌｏａｄ１２の他端に接続され、その接続点により第２の出力ノードＮＤ１３Ａが形成されている。
第２のスレーブ側トランジスタＱ１４Ａは、ソースが基準電位源ＶＳＳに接続され、ゲートは第２のボルテージフォロワＡ１２の出力に接続されている。
また、トランジスタＱ１２Ａのゲートと基準電位源ＶＳＳとの間に容量Ｃ１２が存在する。
第２のスレーブ側トランジスタＱ１４Ａは、ドレインが第２の負荷抵抗Ｒｌｏａｄ１２の他端に接続され、その接続点により第２の出力ノードＮＤ１３Ａが形成されている。
第２のスレーブ側トランジスタＱ１４Ａは、ソースが基準電位源ＶＳＳに接続され、ゲートは第２のボルテージフォロワＡ１２の出力に接続されている。
また、トランジスタＱ１２Ａのゲートと基準電位源ＶＳＳとの間に容量Ｃ１２が存在する。
本第２の差動出力回路１０Ａによれば、基本的にその他の構成は第１の実施形態の差動出力回路１０と同様であり、上述した第１の実施形態と同様の効果を得ることができることはもとより、差動信号と同相信号を独立に駆動することが可能である。
＜３．第３の実施形態＞
図５は、本発明の第３の実施形態に係る差動出力回路を示す回路図である。
図５は、本発明の第３の実施形態に係る差動出力回路を示す回路図である。
第３の実施形態の差動出力回路１０Ｂが第１の実施形の差動出力回路１０と異なる点は以下の点にある。
第３の実施形態の差動出力回路１０Ｂは、第１の実施形態に差動出力回路１０がＰＭＯＳカレントミラーで形成された電流ソース型差動出力回路に加えて、電流シンク型出力回路を並列に用いてプッシュプル型の差動出力回路として形成されている。
第３の実施形態の差動出力回路１０Ｂは、第１の実施形態に差動出力回路１０がＰＭＯＳカレントミラーで形成された電流ソース型差動出力回路に加えて、電流シンク型出力回路を並列に用いてプッシュプル型の差動出力回路として形成されている。
具体的には、第１のカレントミラー回路１１および第２のカレントミラー回路１２に加えて、第１の出力ノードＮＤ１２に対して第３のカレントミラー回路１３が接続され、第２の出力ノードＮＤ１３に対して第４のカレントミラー回路１４が接続されている。
第３のカレントミラー回路１３は、第３のマスター側トランジスタＱ１５、第３の電流源Ｉ１３、第３のスレーブ側トランジスタＱ１６、第３のボルテージフォロワＡ１３、および容量Ｃ１３を含んで構成されている。
第３のマスター側トランジスタＱ１５は、第２導電型、たとえばＮ型の電界効果トランジスタであるＮＭＯＳトランジスタにより形成される。
第３のマスター側トランジスタＱ１５は、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが基準電位源ＶＳＳに接続され、ドレインが電流源Ｉ１３に接続されている。
第３のマスター側トランジスタＱ１５は、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが基準電位源ＶＳＳに接続され、ドレインが電流源Ｉ１３に接続されている。
第３のスレーブ側トランジスタＱ１６は、第２導電型、たとえばＮ型の電界効果トランジスタであるＮＭＯＳトランジスタにより形成される。
第３のスレーブ側トランジスタＱ１６は、ドレインが第１の負荷抵抗Ｒｌｏａｄ１１の他端、すなわち第１の出力ノードＮＤ１２に接続されている。第１の出力ノードＮＤ１２からは差動出力信号のうち、一方の差動出力信号ＶｏｕｔＰが出力される。
第３のスレーブ側トランジスタＱ１６は、ソースが基準電位源ＶＳＳに接続され、ゲートは第３のボルテージフォロワＡ１３の出力に接続されている。
また、トランジスタＱ１６のゲートと基準電位源ＶＳＳとの間に容量Ｃ１３が存在する。
第３のスレーブ側トランジスタＱ１６は、ドレインが第１の負荷抵抗Ｒｌｏａｄ１１の他端、すなわち第１の出力ノードＮＤ１２に接続されている。第１の出力ノードＮＤ１２からは差動出力信号のうち、一方の差動出力信号ＶｏｕｔＰが出力される。
第３のスレーブ側トランジスタＱ１６は、ソースが基準電位源ＶＳＳに接続され、ゲートは第３のボルテージフォロワＡ１３の出力に接続されている。
また、トランジスタＱ１６のゲートと基準電位源ＶＳＳとの間に容量Ｃ１３が存在する。
第３のボルテージフォロワＡ１３は、立ち上がりと立ち下がりのスルーレートが等しく、第３のマスター側トランジスタＱ１５のゲート電圧を第３のスレーブ側トランジスタＱ１６のゲートに供給する。
第４のカレントミラー回路１４は、第４のマスター側トランジスタＱ１７、第４の電流源Ｉ１４、第４のスレーブ側トランジスタＱ１８、第４のボルテージフォロワＡ１４、および容量Ｃ１４を含んで構成されている。
第４のマスター側トランジスタＱ１７は、第２導電型、たとえばＮ型の電界効果トランジスタであるＮＭＯＳトランジスタにより形成される。
第４のマスター側トランジスタＱ１７は、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが基準電位源ＶＳＳに接続され、ドレインが電流源Ｉ１４に接続されている。
第４のマスター側トランジスタＱ１７は、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが基準電位源ＶＳＳに接続され、ドレインが電流源Ｉ１４に接続されている。
第４のスレーブ側トランジスタＱ１８は、第２導電型、たとえばＮ型の電界効果トランジスタであるＮＭＯＳトランジスタにより形成される。
第４のスレーブ側トランジスタＱ１８は、ドレインが第２の負荷抵抗Ｒｌｏａｄ１１の他端、すなわち第２の出力ノードＮＤ１３に接続されている。第２の出力ノードＮＤ１３からは差動出力信号のうち、他方の差動出力信号ＶｏｕｔＮが出力される。
第４のスレーブ側トランジスタＱ１８は、ソースが基準電位源ＶＳＳに接続され、ゲートは第４のボルテージフォロワＡ１４の出力に接続されている。
また、トランジスタＱ１８のゲートと基準電位源ＶＳＳとの間に容量Ｃ１４が存在する。
第４のスレーブ側トランジスタＱ１８は、ドレインが第２の負荷抵抗Ｒｌｏａｄ１１の他端、すなわち第２の出力ノードＮＤ１３に接続されている。第２の出力ノードＮＤ１３からは差動出力信号のうち、他方の差動出力信号ＶｏｕｔＮが出力される。
第４のスレーブ側トランジスタＱ１８は、ソースが基準電位源ＶＳＳに接続され、ゲートは第４のボルテージフォロワＡ１４の出力に接続されている。
また、トランジスタＱ１８のゲートと基準電位源ＶＳＳとの間に容量Ｃ１４が存在する。
第４のボルテージフォロワＡ１４は、立ち上がりと立ち下がりのスルーレートが等しく、第４のマスター側トランジスタＱ１７のゲート電圧を第４のスレーブ側トランジスタＱ１８のゲートに供給する。
このように、第３の実施形態に係る差動出力回路１０Ｂは、ＰＭＯＳカレントミラーで構成された電流ソース型出力回路と並列に電流シンク型出力回路を用いたプッシュプル型の差動出力回路として形成されている。
本第３の差動出力回路１０Ｂによれば、上述した第１の実施形態と同様の効果を得ることができることはもとより、出力に同じ差動電圧を与えるのに要する回路電流が第１の実施形態の約半分になるという利点がある。
＜４．第４の実施形態＞
図６は、本発明の第４の実施形態に係る差動出力回路を示す回路図である。
図６は、本発明の第４の実施形態に係る差動出力回路を示す回路図である。
本差動出力回路３０は、一端同士が接続された第１の負荷抵抗Ｒｌｏａｄ３１および第２の負荷抵抗Ｒｌｏａｄ３２を有する。
差動出力回路３０は、第１の負荷抵抗Ｒｌｏａｄ３１と第２の負荷抵抗Ｒｌｏａｄ３２の一端同士の接続ノードＮＤ３１を所定電位Ｖｂｉａｓにバイアスするバイアス電源ＶＢ３１を有する。
差動出力回路３０は、第１のマスター側トランジスタＱ３１、第１の電流源Ｉ３１、第１のスレーブ側トランジスタＱ３２、および容量Ｃ３１を含んで構成されている。
差動出力回路３０は、第２のマスター側トランジスタＱ３３、第２の電流源Ｉ３２、第２のスレーブ側トランジスタＱ３４、および容量Ｃ３２を含んで構成されている。
そして、差動出力回路３０は、ゲート駆動回路３１を有する。
差動出力回路３０は、第１の負荷抵抗Ｒｌｏａｄ３１と第２の負荷抵抗Ｒｌｏａｄ３２の一端同士の接続ノードＮＤ３１を所定電位Ｖｂｉａｓにバイアスするバイアス電源ＶＢ３１を有する。
差動出力回路３０は、第１のマスター側トランジスタＱ３１、第１の電流源Ｉ３１、第１のスレーブ側トランジスタＱ３２、および容量Ｃ３１を含んで構成されている。
差動出力回路３０は、第２のマスター側トランジスタＱ３３、第２の電流源Ｉ３２、第２のスレーブ側トランジスタＱ３４、および容量Ｃ３２を含んで構成されている。
そして、差動出力回路３０は、ゲート駆動回路３１を有する。
ゲート駆動回路３１は、第１のマスター側トランジスタＱ３１および第２のマスター側トランジスタＱ３３のゲート電圧が供給され、第１のスレーブ側トランジスタＱ３１および第２のスレーブ側トランジスタＱ３３のゲート電圧に上下のクランプレベルを設定する。
そして、ゲート駆動回路３１は、設定したクランプレベルの一方のクランプレベルから一定のスルーレートで他方のクランプレベルまで電圧を遷移し、この電圧を第１のスレーブ側トランジスタＱ３２および第２のスレーブ側トランジスタＱ３４のゲートに供給する。
これにより、ゲート駆動回路３１は、第１のマスター側トランジスタＱ３１と第１のスレーブ側トランジスタＱ３２によりカレントミラーを形成し、第２のマスター側トランジスタＱ３３と第２のスレーブ側トランジスタＱ３４によりカレントミラーを形成する。
または、ゲート駆動回路３１は、第１のマスター側トランジスタＱ３１と第２のスレーブ側トランジスタＱ３４によりカレントミラーを形成し、第２のマスター側トランジスタＱ３３と第１のスレーブ側トランジスタＱ３２によりカレントミラーを形成する。
そして、ゲート駆動回路３１は、設定したクランプレベルの一方のクランプレベルから一定のスルーレートで他方のクランプレベルまで電圧を遷移し、この電圧を第１のスレーブ側トランジスタＱ３２および第２のスレーブ側トランジスタＱ３４のゲートに供給する。
これにより、ゲート駆動回路３１は、第１のマスター側トランジスタＱ３１と第１のスレーブ側トランジスタＱ３２によりカレントミラーを形成し、第２のマスター側トランジスタＱ３３と第２のスレーブ側トランジスタＱ３４によりカレントミラーを形成する。
または、ゲート駆動回路３１は、第１のマスター側トランジスタＱ３１と第２のスレーブ側トランジスタＱ３４によりカレントミラーを形成し、第２のマスター側トランジスタＱ３３と第１のスレーブ側トランジスタＱ３２によりカレントミラーを形成する。
第１のマスター側トランジスタＱ３１は、第１導電型、たとえばＰ型の電界効果トランジスタであるＰＭＯＳトランジスタにより形成される。
第１のマスター側トランジスタＱ３１は、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが電源電位源ＶＤＤに接続され、ドレインが電流源Ｉ３１に接続されている。
第１のマスター側トランジスタＱ３１は、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが電源電位源ＶＤＤに接続され、ドレインが電流源Ｉ３１に接続されている。
第１のスレーブ側トランジスタＱ３２は、第１導電型、たとえばＰ型の電界効果トランジスタであるＰＭＯＳトランジスタにより形成される。
第１のスレーブ側トランジスタＱ３２は、ドレインが第１の負荷抵抗Ｒｌｏａｄ３１の他端に接続され、その接続点により第１の出力ノードＮＤ３２が形成されている。第１の出力ノードＮＤ３２からは差動出力信号のうち、一方の差動出力信号ＶｏｕｔＰが出力される。
第１のスレーブ側トランジスタＱ３２は、ソースが電源電位源ＶＤＤに接続され、ゲートは第１のゲート駆動回路３１の出力に接続されている。
また、トランジスタＱ３２のゲートと電源電位源ＶＤＤとの間に容量Ｃ３１が存在する。
第１のスレーブ側トランジスタＱ３２は、ドレインが第１の負荷抵抗Ｒｌｏａｄ３１の他端に接続され、その接続点により第１の出力ノードＮＤ３２が形成されている。第１の出力ノードＮＤ３２からは差動出力信号のうち、一方の差動出力信号ＶｏｕｔＰが出力される。
第１のスレーブ側トランジスタＱ３２は、ソースが電源電位源ＶＤＤに接続され、ゲートは第１のゲート駆動回路３１の出力に接続されている。
また、トランジスタＱ３２のゲートと電源電位源ＶＤＤとの間に容量Ｃ３１が存在する。
第２のマスター側トランジスタＱ３３は、第１導電型、たとえばＰ型の電界効果トランジスタであるＰＭＯＳトランジスタにより形成される。
第２のマスター側トランジスタＱ３３は、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが電源電位源ＶＤＤに接続され、ドレインが電流源Ｉ３２に接続されている。
第２のマスター側トランジスタＱ３３は、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが電源電位源ＶＤＤに接続され、ドレインが電流源Ｉ３２に接続されている。
第２のスレーブ側トランジスタＱ３４は、第１導電型、たとえばＰ型の電界効果トランジスタであるＰＭＯＳトランジスタにより形成される。
第２のスレーブ側トランジスタＱ３４は、ドレインが第２の負荷抵抗Ｒｌｏａｄ３２の他端に接続され、その接続点により第２の出力ノードＮＤ３３が形成されている。第２の出力ノードＮＤ３３からは差動出力信号のうち、他方の差動出力信号ＶｏｕｔＮが出力される。
第２のスレーブ側トランジスタＱ３４は、ソースが電源電位源ＶＤＤに接続され、ゲートはゲート駆動回路３１の出力に接続されている。
また、トランジスタＱ３４のゲートと電源電位源ＶＤＤとの間に容量Ｃ３２が存在する。
第２のスレーブ側トランジスタＱ３４は、ドレインが第２の負荷抵抗Ｒｌｏａｄ３２の他端に接続され、その接続点により第２の出力ノードＮＤ３３が形成されている。第２の出力ノードＮＤ３３からは差動出力信号のうち、他方の差動出力信号ＶｏｕｔＮが出力される。
第２のスレーブ側トランジスタＱ３４は、ソースが電源電位源ＶＤＤに接続され、ゲートはゲート駆動回路３１の出力に接続されている。
また、トランジスタＱ３４のゲートと電源電位源ＶＤＤとの間に容量Ｃ３２が存在する。
ゲート駆動回路３１は、電流源Ｉ３３〜Ｉ３６、第１導電型、たとえばＰ型のＰＭＯＳトランジスタＱ３５，Ｑ３６，Ｑ３７、第２導電型、たとえばＮ型のＮＭＯＳトランジスタＱ３８、Ｑ３９，Ｑ４０、およびスイッチＳＷ３１，ＳＷ３２を有する。
ＰＭＯＳトランジスタＱ３５は、ゲートが第１のマスター側トランジスタＱ３１のゲートおよびドレインに接続され、ソースが電源電位源ＶＤＤに接続された電流源Ｉ３３に接続され、ドレインが基準電位源ＶＳＳに接続されている。
ＮＭＯＳトランジスタＱ３８は、ゲートが第２のマスター側トランジスタＱ３３のゲートおよびドレインに接続され、ソースが基準電位源ＶＳＳに接続された電流源Ｉ３４に接続され、ドレインが電源電位源ＶＤＤに接続されている。
ＮＭＯＳトランジスタＱ３９のドレインが電源電位源ＶＤＤに接続され、ソースがＰＭＯＳトランジスタＱ３６のソースに接続され、その接続点によりノードＮＤ３４が形成されている。ＰＭＯＳトランジスタＱ３６のドレインが基準電位源ＶＳＳに接続されている。
ＮＭＯＳトランジスタＱ４０のドレインが電源電位源ＶＤＤに接続され、ソースがＰＭＯＳトランジスタＱ３７のソースに接続され、その接続点によりノードＮＤ３５が形成されている。ＰＭＯＳトランジスタＱ３７のドレインが基準電位源ＶＳＳに接続されている。
そして、ＮＭＯＳトランジスタＱ３９、Ｑ４０のゲートがＰＭＯＳトランジスタＱ３５のソースに接続されている。
ＰＭＯＳトランジスタＱ３６，Ｑ３７のゲートがＮＭＯＳトランジスタＱ３８のソースに接続されている。
ノードＮＤ３４は、第１のスレーブ側トランジスタＱ３２のゲートに接続され、ノードＮＤ３５が第２のスレーブ側トランジスタＱ３４のゲートに接続されている。
ＮＭＯＳトランジスタＱ４０のドレインが電源電位源ＶＤＤに接続され、ソースがＰＭＯＳトランジスタＱ３７のソースに接続され、その接続点によりノードＮＤ３５が形成されている。ＰＭＯＳトランジスタＱ３７のドレインが基準電位源ＶＳＳに接続されている。
そして、ＮＭＯＳトランジスタＱ３９、Ｑ４０のゲートがＰＭＯＳトランジスタＱ３５のソースに接続されている。
ＰＭＯＳトランジスタＱ３６，Ｑ３７のゲートがＮＭＯＳトランジスタＱ３８のソースに接続されている。
ノードＮＤ３４は、第１のスレーブ側トランジスタＱ３２のゲートに接続され、ノードＮＤ３５が第２のスレーブ側トランジスタＱ３４のゲートに接続されている。
スイッチＳＷ３１は、固定端子ａが電源電位源ＶＤＤに接続された電流源Ｉ３５に接続され、端子ｂがノードＮＤ３４に接続され、端子ｃがノードＮＤ３５に接続されている。
スイッチＳＷ３２は、固定端子ａが基準電位源ＶＳＳに接続された電流源Ｉ３６に接続され、端子ｂがノードＮＤ３４に接続され、端子ｃがノードＮＤ３５に接続されている。
スイッチＳＷ３２は、固定端子ａが基準電位源ＶＳＳに接続された電流源Ｉ３６に接続され、端子ｂがノードＮＤ３４に接続され、端子ｃがノードＮＤ３５に接続されている。
次に、第４の実施形態の動作を、ゲート駆動回路３１を中心に説明する。
差動出力回路３０において、差動出力トランジスタ対である第１および第２のスレーブ側トランジスタＱ３２とＱ３４のゲートＧ３１とＧ３２は、電流源Ｉ３５とＩ３６とスイッチＳＷ３１とＳＷ３２で駆動される。
そして、第１および第２のスレーブ側トランジスタＱ３２とＱ３４のゲートＧ３１とＧ３２は、トランジスタＱ３６，Ｑ３７，Ｑ３９，Ｑ４０でクランプされている。
スイッチＳＷ３１が端子ａと端子ｂが接続され、第１のスレーブ側トランジスタＱ３２側のゲートＧ３１を選択したとき、電位はトランジスタＱ３６によってクランプされる。
電流源Ｉ３５で駆動されたトランジスタＱ３６のゲート‐ソース間電圧（ＧＳ間）電圧が電流源Ｉ３４で駆動されたトランジスタＱ３８のＧＳ間電圧と等しくなるように電流源Ｉ３４が調整されている。
これにより、第１のスレーブ側トランジスタＱ３２のゲートＧ３１の電圧はトランジスタＱ３８のゲート電圧Ｇｈｉｇｈに等しくなり、第１のスレーブ側トランジスタＱ３２と第２のマスター側トランジスタＱ３３によりカレントミラーが形成される。
そして、第１および第２のスレーブ側トランジスタＱ３２とＱ３４のゲートＧ３１とＧ３２は、トランジスタＱ３６，Ｑ３７，Ｑ３９，Ｑ４０でクランプされている。
スイッチＳＷ３１が端子ａと端子ｂが接続され、第１のスレーブ側トランジスタＱ３２側のゲートＧ３１を選択したとき、電位はトランジスタＱ３６によってクランプされる。
電流源Ｉ３５で駆動されたトランジスタＱ３６のゲート‐ソース間電圧（ＧＳ間）電圧が電流源Ｉ３４で駆動されたトランジスタＱ３８のＧＳ間電圧と等しくなるように電流源Ｉ３４が調整されている。
これにより、第１のスレーブ側トランジスタＱ３２のゲートＧ３１の電圧はトランジスタＱ３８のゲート電圧Ｇｈｉｇｈに等しくなり、第１のスレーブ側トランジスタＱ３２と第２のマスター側トランジスタＱ３３によりカレントミラーが形成される。
このとき、スイッチＳＷ３２は端子ａと端子ｃが接続され、第２のスレーブ側トランジスタＱ３４のゲートＧ３２を選択している。そして、ゲートＧ３２はトランジスタＱ４０によってクランプされている。
トランジスタＱ４０とＱ３５のＧＳ間電圧が同じになるように電流源Ｉ３３が調整されている。
これにより、第２のスレーブ側トランジスタＱ３４のゲートＧ３２の電圧はトランジスタＱ３５のゲート電圧Ｇｌｏｗと等しくなり、第２のスレーブ側トランジスタＱ３４と第１のマスター側トランジスタＱ３１によりカレントミラーが形成される。
トランジスタＱ４０とＱ３５のＧＳ間電圧が同じになるように電流源Ｉ３３が調整されている。
これにより、第２のスレーブ側トランジスタＱ３４のゲートＧ３２の電圧はトランジスタＱ３５のゲート電圧Ｇｌｏｗと等しくなり、第２のスレーブ側トランジスタＱ３４と第１のマスター側トランジスタＱ３１によりカレントミラーが形成される。
第１のマスター側トランジスタＱ３１と第２のマスター側トランジスタＱ３３に流す電流が第１および第２のスレーブ側トランジスタＱ３２とＱ３４が出力する最大電流と最小電流に固定されている。
これにより、第１および第２のスレーブ側トランジスタＱ３２，Ｑ３４のゲートＧ３１とＧ３２がクランプされた状態での出力電流をカレントミラーにより定めることができる。
これにより、第１および第２のスレーブ側トランジスタＱ３２，Ｑ３４のゲートＧ３１とＧ３２がクランプされた状態での出力電流をカレントミラーにより定めることができる。
この状態からスイッチＳＷ３１とＳＷ３２を切り替えると第１および第２のスレーブ側トランジスタＱ３２，Ｑ３４のゲートＧ３１とＧ３２が遷移し出力も遷移する。
第１のスレーブ側トランジスタＱ３２のゲートＧ３１はＳＷ３２を介した電流源Ｉ３６により容量Ｃ３１が放電することによって電圧が下がっていく。このときトランジスタＱ３６はカットオフしてクランプは機能しない。
第１のスレーブ側トランジスタＱ３２のゲートＧ３１はＳＷ３２を介した電流源Ｉ３６により容量Ｃ３１が放電することによって電圧が下がっていく。このときトランジスタＱ３６はカットオフしてクランプは機能しない。
第１のスレーブ側トランジスタＱ３２のゲートＧ３１の電圧がＧｌｏｗまで下がるとトランジスタＱ３９がオンして、第１のスレーブ側トランジスタＱ３２のゲートＧ３１の電圧をクランプする。
第２のスレーブ側トランジスタＱ３４のゲートＧ３２の電圧はＧ１とは逆にＧｌｏｗ電圧からＧｈｉｇｈ電圧まで充電されてゆく。
第２のスレーブ側トランジスタＱ３４のゲートＧ３２の電圧はＧ１とは逆にＧｌｏｗ電圧からＧｈｉｇｈ電圧まで充電されてゆく。
電流源Ｉ３５，Ｉ３６が同じ大きさの電流を出力し、容量Ｃ３１とＣ３２が等しければ第１のスレーブ側トランジスタＱ３２のゲートＧ３１と第２のスレーブ側トランジスタＷ３４のゲートＧ３２の遷移は対称になる。
その結果、第１および第２のスレーブ側トランジスタＱ３２とＱ３４の出力する電流もおおむね対称になり総和がほぼ一定になるので同相成分の少ない差動信号を出力することができる。
その結果、第１および第２のスレーブ側トランジスタＱ３２とＱ３４の出力する電流もおおむね対称になり総和がほぼ一定になるので同相成分の少ない差動信号を出力することができる。
本第４の実施形態によれば、同相信号成分の少ない差動信号を駆動でき、その結果、低輻射の通信が可能となる利点がある。
＜５．第５の実施形態＞
図７は、本発明の第５の実施形態に係る差動出力回路を示す回路図である。
図７は、本発明の第５の実施形態に係る差動出力回路を示す回路図である。
第５の実施形態の差動出力回路３０Ａが第４の実施形の差動出力回路３０と異なる点は、極性を入れ替えて形成されていることにある。
なお、図７のおいては、理解を容易にするために、図６と同一構成部分は同一符号をもって表している。
図７の第２のゲート駆動回路３１Ａは、図６のゲート駆動回路と同様の構成を有している。また、図７においては図６の符号に符号Ａを付して各構成要素を示している。
図７の第２のゲート駆動回路３１Ａは、図６のゲート駆動回路と同様の構成を有している。また、図７においては図６の符号に符号Ａを付して各構成要素を示している。
第１のマスター側トランジスタＱ３１Ａは、第２導電型、たとえばＮ型の電界効果トランジスタであるＮＭＯＳトランジスタにより形成される。
第１のマスター側トランジスタＱ３１Ａは、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが基準電圧源ＶＳＳに接続され、ドレインおよびゲートが電流源Ｉ３１に接続されている。
第１のマスター側トランジスタＱ３１Ａは、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが基準電圧源ＶＳＳに接続され、ドレインおよびゲートが電流源Ｉ３１に接続されている。
第１のスレーブ側トランジスタＱ３２Ａは、第２導電型、たとえばＮ型の電界効果トランジスタであるＮＭＯＳトランジスタにより形成される。
第１のスレーブ側トランジスタＱ３２Ａは、ドレインが第１の負荷抵抗Ｒｌｏａｄ３１の他端に接続され、その接続点により第１の出力ノードＮＤ３２Ａが形成されている。
第１のスレーブ側トランジスタＱ３２Ａは、ソースが基準電位源ＶＳＳに接続され、ゲートはゲート駆動回路３１Ａの出力に接続されている。
また、トランジスタＱ３２Ａのゲートと基準電位源ＶＳＳとの間に容量Ｃ３１が存在する。
第１のスレーブ側トランジスタＱ３２Ａは、ドレインが第１の負荷抵抗Ｒｌｏａｄ３１の他端に接続され、その接続点により第１の出力ノードＮＤ３２Ａが形成されている。
第１のスレーブ側トランジスタＱ３２Ａは、ソースが基準電位源ＶＳＳに接続され、ゲートはゲート駆動回路３１Ａの出力に接続されている。
また、トランジスタＱ３２Ａのゲートと基準電位源ＶＳＳとの間に容量Ｃ３１が存在する。
第２のマスター側トランジスタＱ３３Ａは、第２導電型、Ｎ型の電界効果トランジスタであるＮＭＯＳトランジスタにより形成される。
第２のマスター側トランジスタＱ３３Ａは、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが基準電圧源ＶＳＳに接続され、ドレインおよびゲートが電流源Ｉ３２に接続されている。
第２のマスター側トランジスタＱ３３Ａは、ドレインとゲートが接続された、いわゆるダイオード接続されており、ソースが基準電圧源ＶＳＳに接続され、ドレインおよびゲートが電流源Ｉ３２に接続されている。
第２のスレーブ側トランジスタＱ３４Ａは、第２導電型、たとえばＮ型の電界効果トランジスタであるＮＭＯＳトランジスタにより形成される。
第２のスレーブ側トランジスタＱ３４Ａは、ドレインが第２の負荷抵抗Ｒｌｏａｄ３２の他端に接続され、その接続点により第２の出力ノードＮＤ３３Ａが形成されている。
第２のスレーブ側トランジスタＱ３４Ａは、ソースが基準電位源ＶＳＳに接続され、ゲートはゲート駆動回路３１Ａの出力に接続されている。
また、トランジスタＱ３４Ａのゲートと基準電位源ＶＳＳとの間に容量Ｃ３２が存在する。
第２のスレーブ側トランジスタＱ３４Ａは、ドレインが第２の負荷抵抗Ｒｌｏａｄ３２の他端に接続され、その接続点により第２の出力ノードＮＤ３３Ａが形成されている。
第２のスレーブ側トランジスタＱ３４Ａは、ソースが基準電位源ＶＳＳに接続され、ゲートはゲート駆動回路３１Ａの出力に接続されている。
また、トランジスタＱ３４Ａのゲートと基準電位源ＶＳＳとの間に容量Ｃ３２が存在する。
本第５の差動出力回路３０Ａによれば、上述した第１の実施形態と同様の効果を得ることができる。
＜６．第６の実施形態＞
図８は、本発明の第６の実施形態に係る差動出力回路を示す回路図である。
図８は、本発明の第６の実施形態に係る差動出力回路を示す回路図である。
第６の実施形態の差動出力回路３０Ｂが第４および第５の実施形態の差動出力回路３０，３０Ａと異なる点は以下の点にある。
第６の実施形態の差動出力回路３０Ｂは、第４の実施形態の差動出力回路３０がＰＭＯＳカレントミラーで形成された電流ソース型差動出力回路に加えて、第５の実施形態の電流シンク型出力回路を並列に用いてプッシュプル型の差動出力回路として形成されている。
第６の実施形態の差動出力回路３０Ｂは、第４の実施形態の差動出力回路３０がＰＭＯＳカレントミラーで形成された電流ソース型差動出力回路に加えて、第５の実施形態の電流シンク型出力回路を並列に用いてプッシュプル型の差動出力回路として形成されている。
この場合、第１の負荷抵抗Ｒｌｏａｄ３１、第２の負荷抵抗Ｒｌｏａｄ３２、バイアス電源ＶＢ３１、出力ノードＮＤ３２，ＮＤ３３が共有されている。
本第６の差動出力回路３０Ｂによれば、上述した第４および第５の実施形態と同様の効果を得ることができることはもとより、出力に同じ差動電圧を与えるのに要する回路電流が第１の実施形態の約半分になるという利点がある。
次に、上記差動出力回路１０，１０Ａ、１０Ｂ、３０，３０Ａ，３０Ｂが適用可能な通信装置について説明する。
＜７．第７の実施形態＞
図９は、本発明の第７の実施形態に係る通信装置の構成例を示す図である。
図９の通信装置１００は、本発明の実施形態に係る差動出力回路を含むドライバを送信器に有する。
図９は、本発明の第７の実施形態に係る通信装置の構成例を示す図である。
図９の通信装置１００は、本発明の実施形態に係る差動出力回路を含むドライバを送信器に有する。
この通信装置１００は、差動伝送路１１０の両端側に配置された送信器１２０，１３０を有し、双方向通信可能に構成されている。
送信器１２０，１３０は、上述した第１から第６の実施形態の差動出力回路１０，１０Ａ、１０Ｂ、３０，３０Ａ，３０Ｂのいずれかを含んで構成されている。
そして、通信装置１００は、差動伝送路１１０に対して送信器１２０，１３０にそれぞれ並列に受信器１４０，１５０を有する。
差動伝送路１１０の一端側では、送信器１３０の近傍で１本の終端抵抗Ｒｔｅｒｍ１で終端され、送信器１２０の出力は２本の終端抵抗Ｒｔｅｒｍ２を介して差動伝送路１１０に接続されている。
差動伝送路１１０の他端側では、送信器１２０の近傍で１本の終端抵抗Ｒｔｅｒｍ１で終端され、２本の終端抵抗Ｒｔｅｒｍ２を介してＤＣのバイアス電源ＶＢ１００に接続されている。
そして、通信装置１００は、差動伝送路１１０に対して送信器１２０，１３０にそれぞれ並列に受信器１４０，１５０を有する。
差動伝送路１１０の一端側では、送信器１３０の近傍で１本の終端抵抗Ｒｔｅｒｍ１で終端され、送信器１２０の出力は２本の終端抵抗Ｒｔｅｒｍ２を介して差動伝送路１１０に接続されている。
差動伝送路１１０の他端側では、送信器１２０の近傍で１本の終端抵抗Ｒｔｅｒｍ１で終端され、２本の終端抵抗Ｒｔｅｒｍ２を介してＤＣのバイアス電源ＶＢ１００に接続されている。
通信装置１００においては、たとえば負荷には両端の送信器１２０，１３０が出力しようとした信号の綺麗な和信号が生成される。
差動伝送路１１０の両端に送信器１２０，１３０と並列に設けた受信器１４０，１５０は負荷に生じた和信号から並列の送信器１２０，１３０の目標出力を減算することによって他端の送信器の信号を得ることができる。
差動伝送路１１０の両端に送信器１２０，１３０と並列に設けた受信器１４０，１５０は負荷に生じた和信号から並列の送信器１２０，１３０の目標出力を減算することによって他端の送信器の信号を得ることができる。
本第７の実施形態によれば、低輻射の双方向同時通信が可能になる。
＜８．第８の実施形態＞
図１０は、本発明の第８の実施形態に係る通信装置の構成例を示す図である。
図１０は、本発明の第８の実施形態に係る通信装置の構成例を示す図である。
本第８の実施形態に係る通信装置１００Ａは、第７の実施形態に係る通信装置１００の構成に、送信器１２０側にさらに送信器１６０が配置され、送信器１３０側に受信器１７、およびバイアス電源１８０が配置されている。
差動伝送路１１０の一端側では、送信器１２０の近傍で１本の終端抵抗Ｒｔｅｒｍ１で終端され、送信器１２０の出力は２本の終端抵抗Ｒｔｅｒｍ２を介して差動伝送路１１０に接続されている。
差動伝送路１１０の他端側では、送信器１３０の近傍で１本の終端抵抗Ｒｔｅｒｍ１で終端され、２本の終端抵抗Ｒｔｅｒｍ２を介してＤＣのバイアス電源１８０に接続されている。
また、差動伝送路１１０の他端側には受信器１７０が接続されている。
差動伝送路１１０の一端側では、送信器１２０の近傍で１本の終端抵抗Ｒｔｅｒｍ１で終端され、送信器１２０の出力は２本の終端抵抗Ｒｔｅｒｍ２を介して差動伝送路１１０に接続されている。
差動伝送路１１０の他端側では、送信器１３０の近傍で１本の終端抵抗Ｒｔｅｒｍ１で終端され、２本の終端抵抗Ｒｔｅｒｍ２を介してＤＣのバイアス電源１８０に接続されている。
また、差動伝送路１１０の他端側には受信器１７０が接続されている。
送信器１２０，１３０は、たとえば上述した第１から第６の実施形態の差動出力回路１０，１０Ａ、１０Ｂ、３０，３０Ａ，３０Ｂのいずれかを含んで構成されている。
本実施形態の差動出力回路（出力回路）は出力の電位によらない正確な差動電流を常に出力する。したがって、差動信号対に同相電位で別の信号を重畳しても差動信号に乱れが生じることがなく、また同相信号にとってのノイズとなる差動信号駆動に付随する同相信号への漏洩が小さい。
本実施形態の差動出力回路（出力回路）は出力の電位によらない正確な差動電流を常に出力する。したがって、差動信号対に同相電位で別の信号を重畳しても差動信号に乱れが生じることがなく、また同相信号にとってのノイズとなる差動信号駆動に付随する同相信号への漏洩が小さい。
上述したように、本第８の実施形態の通信装置１００Ａでは、差動伝送路１１０が送信器１２０の近傍で１本の抵抗Ｒｔｅｒｍ１と２本直列の抵抗Ｒｔｅｒｍ２（−１、−２）で並列に終端されている。そして、Ｒｔｅｒｍ２の結節点に送信器１２０側ではローインピーダンスの信号電圧を加え、送信器１３０側ではＤＣ電圧でバイアスされている。
差動伝送路１１０側から送信器を見たインピーダンスは差動モードでは終端抵抗Ｒｔｅｒｍ１と終端抵抗Ｒｔｅｒｍ２の並列抵抗が、同相モードでは２並列の抵抗Ｒｔｅｒｍ２が見える。
たとえば、終端抵抗Ｒｔｅｒｍ１を１ｋΩ、終端抵抗Ｒｔｅｒｍ２を５６Ωとすると、差動で約１００Ω、同相で２８Ωで終端されたことになり、電磁界結合のある対になった伝送路としては典型的な差動１００Ω、同相３０Ωにインピーダンス整合する。
このような伝送路に送信器１６０で同相電圧信号を送り込むと、受信器１７０は差動対の平均電圧として信号を受信できる。
この伝送は送信器１２０から受信器１５０への差動信号伝送および送信器１３０から受信器１４０への差動信号伝送と干渉せずに実現する。
差動伝送路１１０側から送信器を見たインピーダンスは差動モードでは終端抵抗Ｒｔｅｒｍ１と終端抵抗Ｒｔｅｒｍ２の並列抵抗が、同相モードでは２並列の抵抗Ｒｔｅｒｍ２が見える。
たとえば、終端抵抗Ｒｔｅｒｍ１を１ｋΩ、終端抵抗Ｒｔｅｒｍ２を５６Ωとすると、差動で約１００Ω、同相で２８Ωで終端されたことになり、電磁界結合のある対になった伝送路としては典型的な差動１００Ω、同相３０Ωにインピーダンス整合する。
このような伝送路に送信器１６０で同相電圧信号を送り込むと、受信器１７０は差動対の平均電圧として信号を受信できる。
この伝送は送信器１２０から受信器１５０への差動信号伝送および送信器１３０から受信器１４０への差動信号伝送と干渉せずに実現する。
上述したように、本第８の実施形態の通信装置１００Ａによれば、同相信号駆動回路を付加することにより差動信号によるデータとは別のデータを同時かつ非同期に伝送することができる。第１から第６の実施形態の差動出力回路は差動信号の遷移に伴う同相電圧の乱れが小さいことから、安定な同相信号通信を実現する。
＜９．第９の実施形態＞
図１１は、本発明の第９の実施形態に係る通信装置の構成例を示す図である。
図１１は、本発明の第９の実施形態に係る通信装置の構成例を示す図である。
本第９の実施形態に係る通信装置１００Ｂは、差動伝送路１１０の一端側の送信器１６０に並列に受信器２００が配置され、他端側にも同様に送信器１９０および送信器２１０が並列に接続されている。
この通信装置１００Ｂにおいては、同相信号も送信器１６０から受信器２１０への伝送と、送信器１９０から受信器２００への双方向伝送が同時並列に干渉することなく実現する。
＜１０．第１０の実施形態＞
図１２は、本発明の第１０の実施形態に係る通信装置の構成例を示す図である。
図１２は、本発明の第１０の実施形態に係る通信装置の構成例を示す図である。
本第１０の実施形態に係る通信装置１００Ｃが、第８の実施形態の通信装置１００Ａと異なる点は、差動伝送路１１０の一端側の送信器１２０Ｃに、第２の実施形態の差動出力回路１０Ａが適用されていることにある。
また、通信装置１００Ｃは、送信器１６０の代わりにバイアス電源２２０を有し、差動伝送路１１０の一端側も抵抗Ｒｔｅｒｍ２を通してＤＣ電圧でバイアスされている。
また、通信装置１００Ｃは、送信器１６０の代わりにバイアス電源２２０を有し、差動伝送路１１０の一端側も抵抗Ｒｔｅｒｍ２を通してＤＣ電圧でバイアスされている。
本第１０の実施形態によれば、差動信号の遷移中でも同相信号を揺らさないことから差動同時双方向通信と同時かつ非同期に小振幅の同相信号による通信を重畳できる。そして、単純な駆動回路で差動信号と同相信号の同時非同期通信が実現できる。
＜１１．第１１の実施形態＞
図１３は、本発明の第１１の実施形態に係る通信装置の構成例を示す図である。
図１３は、本発明の第１１の実施形態に係る通信装置の構成例を示す図である。
本第１１の実施形態に係る通信装置１００Ｄが、第１０の実施形態の通信装置１００Ｃと異なる点は、差動伝送路１１０の他端側の送信器１３０Ｄにも、第２の実施形態の差動出力回路１０Ａが適用されていることにある。
そして、送信器１２０Ｃに並列に受信器２３０が接続されている。
そして、送信器１２０Ｃに並列に受信器２３０が接続されている。
本第１１の実施形態によれば、第２の実施形態の差動出力回路１０Ａを用いて同相信号の同時双方向伝送を行うことができる。
そして、本第１１の実施形態によれば、差動信号の遷移中でも同相信号を揺らさないことから差動同時双方向通信と同時かつ非同期に小振幅の同相信号による通信を重畳できる。そして、単純な駆動回路で差動信号と同相信号の同時非同期通信が実現できる。
そして、本第１１の実施形態によれば、差動信号の遷移中でも同相信号を揺らさないことから差動同時双方向通信と同時かつ非同期に小振幅の同相信号による通信を重畳できる。そして、単純な駆動回路で差動信号と同相信号の同時非同期通信が実現できる。
＜１２．第１２の実施形態＞
図１４（Ａ）および（Ｂ）は、本発明の第１２の実施形態に係る通信系の終端回路の構成例を示す図である。
図１４（Ａ）は終端回路３００を示し、図１４（Ｂ）は終端回路３００Ａを示している。
図１４（Ａ）および（Ｂ）は、本発明の第１２の実施形態に係る通信系の終端回路の構成例を示す図である。
図１４（Ａ）は終端回路３００を示し、図１４（Ｂ）は終端回路３００Ａを示している。
差動伝送路１１０を形成する二つの伝送路１１１，１１２の間に電磁気結合がまったく無い場合、次のようになる。
両伝送路１１１，１１２に同じ信号を印加した場合に生じる偶モード伝送の特性インピーダンスは両伝送路に極性が反転した差動信号を印加した場合の奇モードのインピーダンスの４分の１になる。
したがって、奇モード特性インピーダンスの半分の値の抵抗Ｒｔｅｒｍで図１４（Ａ）の終端回路３００に示すように、抵抗Ｒｔｅｒｍで終端をすれば偶奇両モードに整合終端する。
両伝送路１１１，１１２に同じ信号を印加した場合に生じる偶モード伝送の特性インピーダンスは両伝送路に極性が反転した差動信号を印加した場合の奇モードのインピーダンスの４分の１になる。
したがって、奇モード特性インピーダンスの半分の値の抵抗Ｒｔｅｒｍで図１４（Ａ）の終端回路３００に示すように、抵抗Ｒｔｅｒｍで終端をすれば偶奇両モードに整合終端する。
しかし、ＵＴＰ、ＳＴＰ、マイクロストリップラインなどで形成した差動伝送路では、二つの伝送路が近接し電磁気結合が無視できないので偶モード伝送の特性インピーダンスは奇モードのインピーダンスの４分の１にならない。
この場合、図１４（Ｂ）に示すように、２種類の抵抗の組み合わせ抵抗Ｒｔｅｒｍ１とＲｔｅｒｍ２もしくはＲｔｅｒｍ３とＲｔｅｒｍ４を使うと偶奇両モードに整合終端することができる。
整合に必要な回路定数は、次の通りである。
この場合、図１４（Ｂ）に示すように、２種類の抵抗の組み合わせ抵抗Ｒｔｅｒｍ１とＲｔｅｒｍ２もしくはＲｔｅｒｍ３とＲｔｅｒｍ４を使うと偶奇両モードに整合終端することができる。
整合に必要な回路定数は、次の通りである。
［数１］
Ｒｔｅｒｍ２ / ２ ＝ 偶モード特性インピーダンス
１/Ｒｔｅｒｍ１ ＋ １/（２＊Ｒｔｅｒｍ２）＝ １／奇モード特性インピーダンス
Ｒｔｅｒｍ３ / ２ ＋ Ｒｔｅｒｍ４ ＝偶モード特性インピーダンス
２＊Ｒｔｅｒｍ３ ＝ 奇モード特性インピーダンス
Ｒｔｅｒｍ２ / ２ ＝ 偶モード特性インピーダンス
１/Ｒｔｅｒｍ１ ＋ １/（２＊Ｒｔｅｒｍ２）＝ １／奇モード特性インピーダンス
Ｒｔｅｒｍ３ / ２ ＋ Ｒｔｅｒｍ４ ＝偶モード特性インピーダンス
２＊Ｒｔｅｒｍ３ ＝ 奇モード特性インピーダンス
たとえば偶モード特性インピーダンスが３０Ωで奇モード特性インピーダンスが１００Ωの伝送路に偶奇両モード整合終端するための回路定数は次のようになる。
［数２］
Ｒｔｅｒｍ１＝６００Ω
Ｒｔｅｒｍ２＝６０Ω
Ｒｔｅｒｍ３＝５０Ω
Ｒｔｅｒｍ４＝５Ω
Ｒｔｅｒｍ１＝６００Ω
Ｒｔｅｒｍ２＝６０Ω
Ｒｔｅｒｍ３＝５０Ω
Ｒｔｅｒｍ４＝５Ω
本第１２の実施形態によれば、対内で電磁気干渉を持つ一般的な差動伝送路を偶奇両モードで整合終端できるので差動伝送路にどのような信号が流れても終端にて反射を生じることなく吸収でき、反射ノイズによらない安定な通信が可能になる。
また、反射による輻射の増大を抑制することができる。
この終端回路を適用した通信装置によれば、反射ノイズが生じないので差動信号と同相信号の同時かつ非同期重畳通信が安定に実現できる。
また、反射による輻射の増大を抑制することができる。
この終端回路を適用した通信装置によれば、反射ノイズが生じないので差動信号と同相信号の同時かつ非同期重畳通信が安定に実現できる。
なお、第２の実施形態の同相信号を重畳する重畳部を有する構成は、第３から第６の実施形態に係る差動出力回路にも適用することが可能である。
１０，１０Ａ，１０Ｂ・・・差動出力回路、１１・・・第１のカレントミラー回路、１２・・・第２のカレントミラー回路、１３・・・第３のカレントミラー回路、１４・・・第４のカレントミラー回路、Ｑ１１・・・第１のマスター側トランジスタ、Ｑ１２・・・第１のスレーブ側トランジスタ、Ｑ１３・・・第２のマスター側トランジスタ、Ｑ１４・・・第２のスレーブ側トランジスタ、Ｑ１５・・・第３のマスター側トランジスタ、Ｑ１６・・・第３のスレーブ側トランジスタ、Ｑ１７・・・第４のマスター側トランジスタ、Ｑ１８・・・第４のスレーブ側トランジスタ、Ｉ１１・・・第１の電流源、Ｉ１２・・・第２の電流源、Ｉ１３・・・第３の電流源、Ｉ１４・・・第４の電流源、Ｒｌｏａｄ１１，Ｒｌｏａｄ１２・・・負荷抵抗、ＶＢ１１・・・バイアス電源、
３０，３０Ａ，３０Ｂ・・・差動出力回路、Ｑ３１・・・第１のマスター側トランジスタ、Ｑ３２・・・第１のスレーブ側トランジスタ、Ｑ３３・・・第２のマスター側トランジスタ、Ｑ３４・・・第２のスレーブ側トランジスタ、３１・・・ゲート駆動回路（第１のゲート駆動回路）、３１Ａ・・・第２のゲート駆動回路、Ｉ３１・・・第１の電流源、Ｉ３２・・・第２の電流源、Ｉ３１Ａ・・・第３の電流源、Ｉ３２Ａ・・・第４の電流源、Ｒｌｏａｄ３１，Ｒｌｏａｄ３２・・・負荷抵抗、ＶＢ３１・・・バイアス電源、１００，１００Ａ〜１００Ｄ・・・通信装置、３００，３００Ａ・・・終端装置。
３０，３０Ａ，３０Ｂ・・・差動出力回路、Ｑ３１・・・第１のマスター側トランジスタ、Ｑ３２・・・第１のスレーブ側トランジスタ、Ｑ３３・・・第２のマスター側トランジスタ、Ｑ３４・・・第２のスレーブ側トランジスタ、３１・・・ゲート駆動回路（第１のゲート駆動回路）、３１Ａ・・・第２のゲート駆動回路、Ｉ３１・・・第１の電流源、Ｉ３２・・・第２の電流源、Ｉ３１Ａ・・・第３の電流源、Ｉ３２Ａ・・・第４の電流源、Ｒｌｏａｄ３１，Ｒｌｏａｄ３２・・・負荷抵抗、ＶＢ３１・・・バイアス電源、１００，１００Ａ〜１００Ｄ・・・通信装置、３００，３００Ａ・・・終端装置。
Claims (9)
- 一端同士が接続された第１の負荷抵抗および第２の負荷抵抗と、
上記第１の負荷抵抗と上記第２の負荷抵抗の上記一端同士の接続ノードを所定電位にバイアスするバイアス電源と、
ゲート駆動回路と、
ゲートとドレインが接続された第１のマスター側トランジスタと、
上記第１のマスター側トランジスタのドレインに接続された第１の電流源と、
ドレインが上記第１の負荷抵抗の他端に接続された第１のスレーブ側トランジスタと、
ゲートとドレインが接続された第２のマスター側トランジスタと、
上記第２のマスター側トランジスタのドレインに接続された第２の電流源と、
ドレインが上記第２の負荷抵抗の他端に接続された第２のスレーブ側トランジスタと、を含み、
上記ゲート駆動回路は、
上記第１のマスター側トランジスタおよび第２のマスター側トランジスタのゲート電圧が供給され、上記第１のスレーブ側トランジスタおよび上記第２のスレーブ側トランジスタのゲート電圧に上下のクランプレベルを設定し、一方のクランプレベルから一定のスルーレートで他方のクランプレベルまで電圧を遷移し、当該電圧を上記第１のスレーブ側トランジスタおよび上記第２のスレーブ側トランジスタのゲートに供給し、
上記第１のマスター側トランジスタと上記第１のスレーブ側トランジスタとによりカレントミラーを形成し、上記第２のマスター側トランジスタと上記第２のスレーブ側トランジスタとによりカレントミラーを形成し、または、
上記第１のマスター側トランジスタと上記第２のスレーブ側トランジスタとによりカレントミラーを形成し、上記第２のマスター側トランジスタと上記第１のスレーブ側トランジスタとによりカレントミラーを形成する
差動出力回路。 - ゲートとドレインが接続された第３のマスター側トランジスタと、
上記第３のマスター側トランジスタのドレインに接続された第３の電流源と、
ドレインが上記第１の負荷抵抗の他端に接続された第３のスレーブ側トランジスタと、
ゲートとドレインが接続された第４のマスター側トランジスタと、
上記第４のマスター側トランジスタのドレインに接続された第４の電流源と、
ドレインが上記第２の負荷抵抗の他端に接続された第４のスレーブ側トランジスタと、
第１のゲート駆動回路と、
第２のゲート駆動回路と、を含み、
上記第１のマスター側トランジスタ、上記第２のマスター側トランジスタ、上記第１のスレーブ側トランジスタ、および上記第２のスレーブ側トランジスタは、第１導電型のトランジスタにより形成され、
上記第３のマスター側トランジスタ、上記第４のマスター側トランジスタ、上記第３のスレーブ側トランジスタ、および上記第４のスレーブ側トランジスタは、第２導電型のトランジスタにより形成され、
上記第１のゲート駆動回路は、
上記第１のマスター側トランジスタおよび第２のマスター側トランジスタのゲート電圧が供給され、上記第１のスレーブ側トランジスタおよび上記第２のスレーブ側トランジスタのゲート電圧に上下のクランプレベルを設定し、一方のクランプレベルから一定のスルーレートで他方のクランプレベルまで電圧を遷移し、当該電圧を上記第１のスレーブ側トランジスタおよび上記第２のスレーブ側トランジスタのゲートに供給し、
上記第１のマスター側トランジスタと上記第１のスレーブ側トランジスタとによりカレントミラーを形成し、上記第２のマスター側トランジスタと上記第２のスレーブ側トランジスタとによりカレントミラーを形成し、または、
上記第１のマスター側トランジスタと上記第２のスレーブ側トランジスタとによりカレントミラーを形成し、上記第２のマスター側トランジスタと上記第１のスレーブ側トランジスタとによりカレントミラーを形成する
上記第２のゲート駆動回路は、
上記第３のマスター側トランジスタおよび第４のマスター側トランジスタのゲート電圧が供給され、上記第３のスレーブ側トランジスタおよび上記第４のスレーブ側トランジスタのゲート電圧に上下のクランプレベルを設定し、一方のクランプレベルから一定のスルーレートで他方のクランプレベルまで電圧を遷移し、当該電圧を上記第３のスレーブ側トランジスタおよび上記第４のスレーブ側トランジスタのゲートに供給し、
上記第３のマスター側トランジスタと上記第３のスレーブ側トランジスタとによりカレントミラーを形成し、上記第４のマスター側トランジスタと上記第４のスレーブ側トランジスタとによりカレントミラーを形成し、または、
上記第３のマスター側トランジスタと上記第４のスレーブ側トランジスタとによりカレントミラーを形成し、上記第４のマスター側トランジスタと上記第３のスレーブ側トランジスタとによりカレントミラーを形成する
請求項１記載の差動出力回路。 - 上記各カレントミラー回路のマスター側電流に、差動信号とともに同相信号を重畳する重畳部を含む
請求項１または２記載の差動出力回路。 - 一対の差動伝送路の両端側に配置された複数の送信器を有し、
上記各送信器は、上記差動伝送路に差動出力可能な差動出力回路を含み、
上記差動出力回路は、
一端同士が接続された第１の負荷抵抗および第２の負荷抵抗と、
上記第１の負荷抵抗と上記第２の負荷抵抗の上記一端同士の接続ノードを所定電位にバイアスするバイアス電源と、
ゲート駆動回路と、
ゲートとドレインが接続された第１のマスター側トランジスタと、
上記第１のマスター側トランジスタのドレインに接続された第１の電流源と、
ドレインが上記第１の負荷抵抗の他端に接続された第１のスレーブ側トランジスタと、
ゲートとドレインが接続された第２のマスター側トランジスタと、
上記第２のマスター側トランジスタのドレインに接続された第２の電流源と、
ドレインが上記第２の負荷抵抗の他端に接続された第２のスレーブ側トランジスタと、を含み、
上記ゲート駆動回路は、
上記第１のマスター側トランジスタおよび第２のマスター側トランジスタのゲート電圧が供給され、上記第１のスレーブ側トランジスタおよび上記第２のスレーブ側トランジスタのゲート電圧に上下のクランプレベルを設定し、一方のクランプレベルから一定のスルーレートで他方のクランプレベルまで電圧を遷移し、当該電圧を上記第１のスレーブ側トランジスタおよび上記第２のスレーブ側トランジスタのゲートに供給し、
上記第１のマスター側トランジスタと上記第１のスレーブ側トランジスタとによりカレントミラーを形成し、上記第２のマスター側トランジスタと上記第２のスレーブ側トランジスタとによりカレントミラーを形成し、または、
上記第１のマスター側トランジスタと上記第２のスレーブ側トランジスタとによりカレントミラーを形成し、上記第２のマスター側トランジスタと上記第１のスレーブ側トランジスタとによりカレントミラーを形成する
通信装置。 - ゲートとドレインが接続された第３のマスター側トランジスタと、
上記第３のマスター側トランジスタのドレインに接続された第３の電流源と、
ドレインが上記第１の負荷抵抗の他端に接続された第３のスレーブ側トランジスタと、 ゲートとドレインが接続された第４のマスター側トランジスタと、
上記第４のマスター側トランジスタのドレインに接続された第４の電流源と、
ドレインが上記第２の負荷抵抗の他端に接続された第４のスレーブ側トランジスタと、
第１のゲート駆動回路と、
第２のゲート駆動回路と、を含み、
上記第１のマスター側トランジスタ、上記第２のマスター側トランジスタ、上記第１のスレーブ側トランジスタ、および上記第２のスレーブ側トランジスタは、第１導電型のトランジスタにより形成され、
上記第３のマスター側トランジスタ、上記第４のマスター側トランジスタ、上記第３のスレーブ側トランジスタ、および上記第４のスレーブ側トランジスタは、第２導電型のトランジスタにより形成され、
上記第１のゲート駆動回路は、
上記第１のマスター側トランジスタおよび第２のマスター側トランジスタのゲート電圧が供給され、上記第１のスレーブ側トランジスタおよび上記第２のスレーブ側トランジスタのゲート電圧に上下のクランプレベルを設定し、一方のクランプレベルから一定のスルーレートで他方のクランプレベルまで電圧を遷移し、当該電圧を上記第１のスレーブ側トランジスタおよび上記第２のスレーブ側トランジスタのゲートに供給し、
上記第１のマスター側トランジスタと上記第１のスレーブ側トランジスタとによりカレントミラーを形成し、上記第２のマスター側トランジスタと上記第２のスレーブ側トランジスタとによりカレントミラーを形成し、または、
上記第１のマスター側トランジスタと上記第２のスレーブ側トランジスタとによりカレントミラーを形成し、上記第２のマスター側トランジスタと上記第１のスレーブ側トランジスタとによりカレントミラーを形成する
上記第２のゲート駆動回路は、
上記第３のマスター側トランジスタおよび第４のマスター側トランジスタのゲート電圧が供給され、上記第３のスレーブ側トランジスタおよび上記第４のスレーブ側トランジスタのゲート電圧に上下のクランプレベルを設定し、一方のクランプレベルから一定のスルーレートで他方のクランプレベルまで電圧を遷移し、当該電圧を上記第３のスレーブ側トランジスタおよび上記第４のスレーブ側トランジスタのゲートに供給し、
上記第３のマスター側トランジスタと上記第３のスレーブ側トランジスタとによりカレントミラーを形成し、上記第４のマスター側トランジスタと上記第４のスレーブ側トランジスタとによりカレントミラーを形成し、または、
上記第３のマスター側トランジスタと上記第４のスレーブ側トランジスタとによりカレントミラーを形成し、上記第４のマスター側トランジスタと上記第３のスレーブ側トランジスタとによりカレントミラーを形成する
請求項４記載の通信装置。 - 上記各カレントミラー回路のマスター側電流に、差動信号とともに同相信号を重畳する重畳部を含む
請求項４または５記載の通信装置。 - 差動伝送路の同相電位を用いて差動信号と同時非同期の同相信号を伝送する
請求項４から６のいずれか一に記載の通信装置。 - 同相伝送信号が同時双方向通信である
請求項７記載の通信装置。 - デルタ結合もしくはＹ結合された３本の抵抗により差動伝送路の奇モード伝播にも偶モード伝播にも整合する終端回路を有する
請求項４から８のいずれか一に記載の通信装置。
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