JP5578070B2 - 全二重伝送回路、及び電子機器 - Google Patents

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Description

本発明は、全二重伝送回路、及び電子機器に関する。
これまで、全二重双方向データ伝送を実現する装置には、抵抗とオペアンプとにより構成されるハイブリッド回路が利用されてきた。例えば、このハイブリッド回路は、電話回線を用いたデータ通信用モデムやＡＤＳＬモデムのアナログフロントエンド回路などに広く利用されている。また、高速な差動データ伝送を実現するために、送信信号に応じた電流を出力する電流源と負荷抵抗とで構成される送信バッファ、及び増幅率の異なる２つの増幅器とで構成される受信バッファを組み合わせたハイブリッド回路が考案された。例えば、下記の非特許文献１には、このようなハイブリッド回路の回路構成が示されている。
YasumotoTomita, et al., "A 20Gb/s Bidirectional TransceiverUsing a Resistor-Transconductor Hybrid," ISSCC Dig.Tech. Papers, pp. 518-519, Feb. 2006.
上記のハイブリッド回路においては、送信バッファの出力端子とハイブリッド回路の出力端子との間に抵抗が直列に挿入されている。また、送信バッファの内部に負荷抵抗が挿入されている。さらに、受信バッファを構成する増幅器の一方は、電力を消費しながら受信信号の増幅率を減ずるように作用してしまう。このような構成は消費電力の増大を招いてしまう。また、全二重双方向データ伝送を実現する装置においてはデータ伝送時に送信バッファと受信バッファとが共に動作状態となるため、半二重双方向データ伝送を実現する装置に比べて消費電力が大きい。そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、高速動作が可能で消費電力が低い全二重伝送回路、及び電子機器を提供することにある。
上記課題を解決するために、本発明のある観点によれば、送信信号が入力される第１の内部入力端子と、前記送信信号に比べて振幅が１／２であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、前記外部入出力端子から入力された受信信号が出力される内部出力端子と、ソースが電流源及び前記外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記内部出力端子に接続された第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレイン及び前記内部出力端子に接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、を備え、前記第１及び第２のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記電流源の電流、及び、前記第１及び第２のＭＯＳトランジスタのトランジスタサイズが設定されている、全二重伝送回路が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、送信信号が入力される第１の内部入力端子と、前記送信信号に比べて振幅が１／２であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、前記外部入出力端子から入力された受信信号が出力される内部出力端子と、エミッタが電流源及び前記外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記内部出力端子に接続された第１のバイポーラトランジスタと、エミッタが前記第１のバイポーラトランジスタのコレクタ及び前記内部出力端子に接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、を備え、前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記電流源の電流が設定されている、全二重伝送回路が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、第１の差動信号が入力される第１の内部入力端子と、前記第１の差動信号に比べて振幅が１／２であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、前記第２の差動信号に比べて振幅が１／２であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、ソースが第１の電流源及び前記第１の外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記第１の内部出力端子に接続された第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレイン及び前記第１の内部出力端子に接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、ソースが第２の電流源及び前記第２の外部入出力端子に接続され、ゲートが前記第３の内部入力端子に接続され、ドレインが第４のＭＯＳトランジスタのソース及び前記第２の内部出力端子に接続された第３のＭＯＳトランジスタと、ソースが前記第３のＭＯＳトランジスタのドレイン及び前記第２の内部出力端子に接続され、ゲートが前記第４の内部入力端子に接続された第４のＭＯＳトランジスタと、を備え、前記第１及び第２のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第１の電流源の電流、及び、前記第１及び第２のＭＯＳトランジスタのトランジスタサイズが設定され、前記第３及び第４のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第２の電流源の電流、及び、前記第３及び第４のＭＯＳトランジスタのトランジスタサイズが設定されている、全二重伝送回路が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、第１の差動信号が入力される第１の内部入力端子と、前記第１の差動信号に比べて振幅が１／２であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、前記第２の差動信号に比べて振幅が１／２であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、エミッタが第１の電流源及び前記第１の外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記第１の内部出力端子に接続された第１のバイポーラトランジスタと、エミッタが前記第１のバイポーラトランジスタのコレクタ及び前記第１の内部出力端子に接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、エミッタが第２の電流源及び前記第２の外部入出力端子に接続され、ベースが前記第３の内部入力端子に接続され、コレクタが第４のバイポーラトランジスタのエミッタ及び前記第２の内部出力端子に接続された第３のバイポーラトランジスタと、エミッタが前記第３のバイポーラトランジスタのコレクタ及び前記第２の内部出力端子に接続され、ベースが前記第４の内部入力端子に接続された第４のバイポーラトランジスタと、を備え、前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第１の電流源の電流が設定され、前記第２のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第２の電流源の電流が設定されている、全二重伝送回路が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、送信信号が入力される第１の内部入力端子と、前記送信信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、前記外部入出力端子から入力された受信信号が出力される内部出力端子と、ソースが第１の電流源及び前記外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記内部出力端子に接続された第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインと、第２の電流源と、前記内部出力端子とに接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、を備え、前記第１のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第１の電流源の電流、及び、前記第１のＭＯＳトランジスタのトランジスタサイズが設定され、前記第２のＭＯＳトランジスタのトランスコンダクタンスが前記第１のＭＯＳトランジスタのトランスコンダクタンスに比べて１／Ｇ倍となるように、前記第２の電流源の電流、及び、前記第２のＭＯＳトランジスタのトランジスタサイズが設定されている、全二重伝送回路が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、送信信号が入力される第１の内部入力端子と、前記送信信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、前記外部入出力端子から入力された受信信号が出力される内部出力端子と、エミッタが第１の電流源及び前記外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記内部出力端子に接続された第１のバイポーラトランジスタと、エミッタが前記第１のバイポーラトランジスタのコレクタと、第２の電流源と、前記内部出力端子とに接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、を備え、前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第１の電流源の電流が設定され、前記第２のバイポーラトランジスタのエミッタ抵抗が前記第１のバイポーラトランジスタのエミッタ抵抗に比べてＧ倍となるように、前記第２の電流が設定されている、全二重伝送回路が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、第１の差動信号が入力される第１の内部入力端子と、前記第１の差動信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、前記第２の差動信号に比べて振幅がＧ／２倍であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、ソースが第１の電流源及び前記第１の外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記第１の内部出力端子に接続された第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインと、第２の電流源と、前記第１の内部出力端子とに接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、ソースが第３の電流源及び前記第２の外部入出力端子に接続され、ゲートが前記第３の内部入力端子に接続され、ドレインが第４のＭＯＳトランジスタのソース及び前記第２の内部出力端子に接続された第３のＭＯＳトランジスタと、ソースが前記第３のＭＯＳトランジスタのドレインと、第４の電流源と、前記第２の内部出力端子とに接続され、ゲートが前記第４の内部入力端子に接続された第４のＭＯＳトランジスタと、を備え、前記第１のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第１の電流源の電流、及び、前記第１のＭＯＳトランジスタのトランジスタサイズが設定され、前記第２のＭＯＳトランジスタのトランスコンダクタンスが前記第１のＭＯＳトランジスタのトランスコンダクタンスに比べて１／Ｇ倍となるように、前記第２の電流源の電流、及び、前記第２のＭＯＳトランジスタのトランジスタサイズが設定され、前記第３のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第３の電流源の電流、及び、前記第３のＭＯＳトランジスタのトランジスタサイズが設定され、前記第４のＭＯＳトランジスタのトランスコンダクタンスが前記第３のＭＯＳトランジスタのトランスコンダクタンスに比べて１／Ｇ倍となるように、前記第４の電流源の電流、及び、前記第４のＭＯＳトランジスタのトランジスタサイズが設定されている、全二重伝送回路が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、第１の差動信号が入力される第１の内部入力端子と、前記第１の差動信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、前記第２の差動信号に比べて振幅がＧ／２倍であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、エミッタが第１の電流源及び前記第１の外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記第１の内部出力端子に接続された第１のバイポーラトランジスタと、エミッタが前記第１のバイポーラトランジスタのコレクタと、第２の電流源と、前記第１の内部出力端子とに接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、エミッタが第３の電流源及び前記第２の外部入出力端子に接続され、ベースが前記第３の内部入力端子に接続され、コレクタが第４のバイポーラトランジスタのエミッタ及び前記第２の内部出力端子に接続された第３のバイポーラトランジスタと、エミッタが前記第３のバイポーラトランジスタのコレクタと、第４の電流源と、前記第２の内部出力端子とに接続され、ベースが前記第４の内部入力端子に接続された第４のバイポーラトランジスタと、を備え、前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第１の電流源の電流が設定され、前記第２のバイポーラトランジスタのエミッタ抵抗が前記第１のバイポーラトランジスタのエミッタ抵抗に比べてＧ倍となるように、前記第２の電流が設定され、前記第３のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第３の電流源の電流が設定され、前記第４のバイポーラトランジスタのエミッタ抵抗が前記第３のバイポーラトランジスタのエミッタ抵抗に比べてＧ倍となるように、前記第４の電流が設定されている、全二重伝送回路が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、送信信号が入力される第１の内部入力端子と、前記送信信号に比べて振幅が１／２であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、前記外部入出力端子から入力された受信信号が出力される内部出力端子と、ソースが電流源及び前記外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記内部出力端子に接続された第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレイン及び前記内部出力端子に接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、を有し、前記第１及び第２のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記電流源の電流、及び、前記第１及び第２のＭＯＳトランジスタのトランジスタサイズが設定されている、第１及び第２の全二重伝送回路と、前記第１の全二重伝送回路が有する外部入出力端子と、前記第２の全二重伝送回路が有する外部入出力端子とを結ぶ伝送路と、を備える、電子機器が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、送信信号が入力される第１の内部入力端子と、前記送信信号に比べて振幅が１／２であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、前記外部入出力端子から入力された受信信号が出力される内部出力端子と、エミッタが電流源及び前記外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記内部出力端子に接続された第１のバイポーラトランジスタと、エミッタが前記第１のバイポーラトランジスタのコレクタ及び前記内部出力端子に接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、を有し、前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記電流源の電流が設定されている、第１及び第２の全二重伝送回路と、前記第１の全二重伝送回路が有する外部入出力端子と、前記第２の全二重伝送回路が有する外部入出力端子とを結ぶ伝送路と、を備える、電子機器が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、第１の差動信号が入力される第１の内部入力端子と、前記第１の差動信号に比べて振幅が１／２であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、前記第２の差動信号に比べて振幅が１／２であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、ソースが第１の電流源及び前記第１の外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記第１の内部出力端子に接続された第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレイン及び前記第１の内部出力端子に接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、ソースが第２の電流源及び前記第２の外部入出力端子に接続され、ゲートが前記第３の内部入力端子に接続され、ドレインが第４のＭＯＳトランジスタのソース及び前記第２の内部出力端子に接続された第３のＭＯＳトランジスタと、ソースが前記第３のＭＯＳトランジスタのドレイン及び前記第２の内部出力端子に接続され、ゲートが前記第４の内部入力端子に接続された第４のＭＯＳトランジスタと、を有し、前記第１及び第２のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第１の電流源の電流、及び、前記第１及び第２のＭＯＳトランジスタのトランジスタサイズが設定され、前記第３及び第４のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第２の電流源の電流、及び、前記第３及び第４のＭＯＳトランジスタのトランジスタサイズが設定されている、第１及び第２の全二重伝送回路と、前記第１の全二重伝送回路が有する第１及び第２の外部入出力端子と、前記第２の全二重伝送回路が有する第１及び第２の外部入出力端子とを結ぶ第１及び第２の伝送路と、を備える、電子機器が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、第１の差動信号が入力される第１の内部入力端子と、前記第１の差動信号に比べて振幅が１／２であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、前記第２の差動信号に比べて振幅が１／２であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、エミッタが第１の電流源及び前記第１の外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記第１の内部出力端子に接続された第１のバイポーラトランジスタと、エミッタが前記第１のバイポーラトランジスタのコレクタ及び前記第１の内部出力端子に接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、エミッタが第２の電流源及び前記第２の外部入出力端子に接続され、ベースが前記第３の内部入力端子に接続され、コレクタが第４のバイポーラトランジスタのエミッタ及び前記第２の内部出力端子に接続された第３のバイポーラトランジスタと、エミッタが前記第３のバイポーラトランジスタのコレクタ及び前記第２の内部出力端子に接続され、ベースが前記第４の内部入力端子に接続された第４のバイポーラトランジスタと、を有し、前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第１の電流源の電流が設定され、前記第２のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第２の電流源の電流が設定されている、第１及び第２の全二重伝送回路と、前記第１の全二重伝送回路が有する第１及び第２の外部入出力端子と、前記第２の全二重伝送回路が有する第１及び第２の外部入出力端子とを結ぶ第１及び第２の伝送路と、を備える、電子機器が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、送信信号が入力される第１の内部入力端子と、前記送信信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、前記外部入出力端子から入力された受信信号が出力される内部出力端子と、ソースが第１の電流源及び前記外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記内部出力端子に接続された第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインと、第２の電流源と、前記内部出力端子とに接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、を有し、前記第１のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第１の電流源の電流、及び、前記第１のＭＯＳトランジスタのトランジスタサイズが設定され、前記第２のＭＯＳトランジスタのトランスコンダクタンスが前記第１のＭＯＳトランジスタのトランスコンダクタンスに比べて１／Ｇ倍となるように、前記第２の電流源の電流、及び、前記第２のＭＯＳトランジスタのトランジスタサイズが設定されている、第１及び第２の全二重伝送回路と、前記第１の全二重伝送回路が有する外部入出力端子と、前記第２の全二重伝送回路が有する外部入出力端子とを結ぶ伝送路と、を備える、電子機器が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、送信信号が入力される第１の内部入力端子と、前記送信信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、前記外部入出力端子から入力された受信信号が出力される内部出力端子と、エミッタが第１の電流源及び前記外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記内部出力端子に接続された第１のバイポーラトランジスタと、
エミッタが前記第１のバイポーラトランジスタのコレクタと、第２の電流源と、前記内部出力端子とに接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、を有し、前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第１の電流源の電流が設定され、前記第２のバイポーラトランジスタのエミッタ抵抗が前記第１のバイポーラトランジスタのエミッタ抵抗に比べてＧ倍となるように、前記第２の電流が設定されている、第１及び第２の全二重伝送回路と、前記第１の全二重伝送回路が有する外部入出力端子と、前記第２の全二重伝送回路が有する外部入出力端子とを結ぶ伝送路と、を備える、電子機器が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、第１の差動信号が入力される第１の内部入力端子と、前記第１の差動信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、前記第２の差動信号に比べて振幅がＧ／２倍であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、ソースが第１の電流源及び前記第１の外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記第１の内部出力端子に接続された第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインと、第２の電流源と、前記第１の内部出力端子とに接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、ソースが第３の電流源及び前記第２の外部入出力端子に接続され、ゲートが前記第３の内部入力端子に接続され、ドレインが第４のＭＯＳトランジスタのソース及び前記第２の内部出力端子に接続された第３のＭＯＳトランジスタと、ソースが前記第３のＭＯＳトランジスタのドレインと、第４の電流源と、前記第２の内部出力端子とに接続され、ゲートが前記第４の内部入力端子に接続された第４のＭＯＳトランジスタと、を有し、前記第１のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第１の電流源の電流、及び、前記第１のＭＯＳトランジスタのトランジスタサイズが設定され、前記第２のＭＯＳトランジスタのトランスコンダクタンスが前記第１のＭＯＳトランジスタのトランスコンダクタンスに比べて１／Ｇ倍となるように、前記第２の電流源の電流、及び、前記第２のＭＯＳトランジスタのトランジスタサイズが設定され、前記第３のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第３の電流源の電流、及び、前記第３のＭＯＳトランジスタのトランジスタサイズが設定され、前記第４のＭＯＳトランジスタのトランスコンダクタンスが前記第３のＭＯＳトランジスタのトランスコンダクタンスに比べて１／Ｇ倍となるように、前記第４の電流源の電流、及び、前記第４のＭＯＳトランジスタのトランジスタサイズが設定されている、第１及び第２の全二重伝送回路と、前記第１の全二重伝送回路が有する第１及び第２の外部入出力端子と、前記第２の全二重伝送回路が有する第１及び第２の外部入出力端子とを結ぶ第１及び第２の伝送路と、を備える、電子機器が提供される。
また、上記課題を解決するために、本発明の別の観点によれば、第１の差動信号が入力される第１の内部入力端子と、前記第１の差動信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、前記第２の差動信号に比べて振幅がＧ／２倍であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、エミッタが第１の電流源及び前記第１の外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記第１の内部出力端子に接続された第１のバイポーラトランジスタと、エミッタが前記第１のバイポーラトランジスタのコレクタと、第２の電流源と、前記第１の内部出力端子とに接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、エミッタが第３の電流源及び前記第２の外部入出力端子に接続され、ベースが前記第３の内部入力端子に接続され、コレクタが第４のバイポーラトランジスタのエミッタ及び前記第２の内部出力端子に接続された第３のバイポーラトランジスタと、エミッタが前記第３のバイポーラトランジスタのコレクタと、第４の電流源と、前記第２の内部出力端子とに接続され、ベースが前記第４の内部入力端子に接続された第４のバイポーラトランジスタと、を有し、前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第１の電流源の電流が設定され、前記第２のバイポーラトランジスタのエミッタ抵抗が前記第１のバイポーラトランジスタのエミッタ抵抗に比べてＧ倍となるように、前記第２の電流が設定され、前記第３のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第３の電流源の電流が設定され、前記第４のバイポーラトランジスタのエミッタ抵抗が前記第３のバイポーラトランジスタのエミッタ抵抗に比べてＧ倍となるように、前記第４の電流が設定されている、第１及び第２の全二重伝送回路と、前記第１の全二重伝送回路が有する第１及び第２の外部入出力端子と、前記第２の全二重伝送回路が有する第１及び第２の外部入出力端子とを結ぶ第１及び第２の伝送路と、を備える、電子機器が提供される。
また、上記の電子機器は、画像データの信号を出力する演算処理部と、前記画像データを表示する表示部と、をさらに備えていてもよい。この場合、前記画像データの信号は、前記第１の全二重伝送回路が有する内部入力端子に入力され、前記伝送路を介して前記第２の全二重伝送回路に伝送され、前記第２の全二重伝送回路が有する内部出力端子から出力され、前記表示部に入力される。
以上説明したように本発明によれば、高速動作が可能で消費電力が低い全二重伝送回路、及び電子機器を提供することが可能になる。
本発明の一実施形態に係るＭＯＳトランジスタを用いた全二重伝送回路の回路構成例を示す説明図である。 同実施形態に係るバイポーラトランジスタを用いた全二重伝送回路の回路構成例を示す説明図である。 本発明の一実施形態に係るＭＯＳトランジスタを用いた全二重伝送回路の回路構成例（差動伝送方式）を示す説明図である。 同実施形態に係るバイポーラトランジスタを用いた全二重伝送回路の回路構成例（差動伝送方式）を示す説明図である。 同実施形態に係るＭＯＳトランジスタを用いた全二重伝送回路の回路構成例を示す説明図である。 同実施形態に係るバイポーラトランジスタを用いた全二重伝送回路の回路構成例を示す説明図である。 本発明の一実施形態に係るＭＯＳトランジスタを用いた全二重伝送回路の回路構成例（差動伝送方式）を示す説明図である。 同実施形態に係るバイポーラトランジスタを用いた全二重伝送回路の回路構成例（差動伝送方式）を示す説明図である。 抵抗とオペアンプで構成される一般的なハイブリッド回路を用いた全二重伝送回路の一例を示す説明図である。 抵抗とオペアンプで構成される一般的なハイブリッド回路を用いた全二重伝送回路の一例を示す説明図である。 一般的な半二重双方向伝送を実現する装置の一例を示す説明図である。 同実施形態に係るＭＯＳトランジスタを用いた全二重伝送回路の動作を説明するための説明図である。 同実施形態に係るＭＯＳトランジスタを用いた全二重伝送回路の動作を説明するための説明図である。 同実施形態に係るＭＯＳトランジスタを用いた全二重伝送回路の動作を説明するための説明図である。 同実施形態に係るＭＯＳトランジスタを用いた全二重伝送回路の動作を説明するための説明図である。 同実施形態に係るＭＯＳトランジスタを用いた全二重伝送回路の動作を説明するための説明図である。 同実施形態に係るＭＯＳトランジスタを用いた全二重伝送回路の動作を説明するための説明図である。 同実施形態に係る電子機器の構成例に関し、全二重双方向データ伝送に関する構成について説明するための説明図である。 同実施形態に係る電子機器の構成例に関し、全二重双方向データ伝送に関する構成について説明するための説明図である。 同実施形態に係る電子機器の構成例に関し、全二重双方向データ伝送に関する構成について説明するための説明図である。 同実施形態に係る電子機器の構成例に関し、全二重双方向データ伝送に関する構成について説明するための説明図である。
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
［説明の流れについて］
ここで、以下に記載する本発明の実施形態に関する説明の流れについて簡単に述べる。まず、図９及び図１０を参照しながら、一般的な全二重伝送回路の構成について簡単に説明し、一般的な全二重伝送回路が抱える技術的課題について簡単に説明する。次いで、図１〜図８を参照しながら、本実施形態に係る全二重伝送回路の構成について説明する。次いで、図１２〜図１７を参照しながら、本実施形態に係る全二重伝送回路の動作について説明する。次いで、図１８〜図２１を参照しながら、本実施形態に係る全二重伝送回路を機器内伝送へ適用する方法について説明する。最後に、同実施形態の技術的思想について纏め、当該技術的思想から得られる作用効果について簡単に説明する。
（説明項目）
１：はじめに（一般的な全二重伝送回路について）
２：実施形態
２−１：全二重伝送回路の構成（原理説明）
２−１−１：第１構成（ＭＯＳトランジスタ型の基本構成）
２−１−２：第２構成（バイポーラトランジスタ型の基本構成）
２−１−３：第３構成（ＭＯＳトランジスタ型の差動構成）
２−１−４：第４構成（バイポーラトランジスタ型の差動構成）
２−１−５：第５構成（ＭＯＳトランジスタ型の変形例）
２−１−６：第６構成（バイポーラトランジスタ型の変形例）
２−１−７：第７構成（ＭＯＳトランジスタ型の変形例の差動構成）
２−１−８：第８構成（バイポーラトランジスタ型の変形例の差動構成）
２−２：全二重伝送回路の動作
２−２−１：第１構成（基本構成）の動作
２−２−２：第５構成（変形例）の動作
２−３：機器内伝送への適用例
２−３−１：第１構成（基本構成）の適用例
２−３−２：第５構成（変形例）の適用例
２−３−３：第３構成（差動構成）の適用例
２−３−４：第７構成（変形例の差動構成）の適用例
３：まとめ
＜１：はじめに（一般的な全二重伝送回路について）＞
はじめに、一般的な全二重伝送回路の構成及び一般的な全二重伝送回路が抱える課題について簡単に説明する。
（全二重伝送回路の例＃１）
まず、図９を参照する。図９は、抵抗とオペアンプで構成されるハイブリッド回路を用いた全二重伝送回路の一例を示す説明図である。
この全二重伝送回路は、送信バッファ１１１及び受信バッファ（増幅器１１２、抵抗Ｒ２、Ｒ３）を含むハイブリッド回路１１０と、送信部１３０と、受信部１４０と、伝送線路１２０とにより構成される。以下、簡単のため、伝送線路１２０のインピーダンスＺは実数とする。また、増幅器１１２を理想的なオペアンプと見なす。つまり、常にｃ＝ｄが成り立つとする。また、送信バッファ１１１の出力端子を理想的な電圧源と見なし、その出力インピーダンスを０Ωとする。
ハイブリッド回路１１０の端子ｃを外部から見たインピーダンスはＲ１である。また、ハイブリッド回路１１０と伝送線路１２０とのインピーダンス整合を実現するためには、Ｒ１＝Ｚを満たすようにＲ１を設定すればよい。さらに、増幅回路１１２を介して送信バッファ１１１の出力ｄが受信部１４０へ回り込むのを防ぐには、Ｒ２／Ｒ３＝Ｒ１／Ｚ＝１の関係を満たすようにＲ２及びＲ３を設定すればよい。
送信部１３０からハイブリッド回路１１０へ入力された信号ａは、送信バッファ１１１からｄへと出力され、抵抗Ｒ１を通って伝送線路１２０へと出力される。ハイブリッド回路１１０の出力ｃは、送信バッファ１１１の出力ｄにおけるＲ１とＺとの抵抗分割より、ｃ＝ｄ＊Ｚ／（Ｒ１＋Ｚ）＝ｄ／２となる。つまり、伝送線路１２０へと出力される電力と同じ大きさの電力がハイブリッド回路１１０の抵抗Ｒ１で消費されてしまう。
以上、理想的な電圧出力を持つ送信バッファ１１１と、増幅器１１２及び抵抗Ｒ２、Ｒ３により構成される受信バッファとで構成されるハイブリッド回路の構成及び当該ハイブリッド回路を用いた全二重伝送回路の構成について説明した。
（全二重伝送回路の構成例＃２）
最近、数Ｇｂｐｓを超えるような高速の差動データ伝送が広く利用されるようになってきた。このような用途の場合、送信信号に応じた電流を出力する電流源と内蔵の抵抗負荷とを組み合わせた送信バッファ２１１、及び、２つの異なるトランスコンダクタンスｇｍを持つ増幅器２１２、２１３を組み合わせた受信バッファで構成される全二重伝送回路（図１０を参照）が用いられる。伝送線路２２０とのインピーダンス整合を確保するには、送信バッファ２１１内の負荷抵抗Ｒ０と、ハイブリッド回路２１０内の抵抗Ｒ１とが、Ｒ０＋Ｒ１＝Ｚの関係を満たすようにすればよい。以下、簡単のため、Ｒ０＝Ｒ１＝１／２＊Ｚとする。
送信バッファ２１１内では、送信部２３０から入力された送信信号ａに応じて電流出力ｉｏｕｔが生ずる。この電流によりｄ＝３／８＊ｉｏｕｔ＊Ｚ、及び、ｃ＝２／８＊ｉｏｕｔ＊Ｚの電圧が生じる。このとき、Ｒ０、Ｒ１、Ｚで消費される電力は、それぞれ、９／３２＊ｉｏｕｔ＊ｉｏｕｔ＊Ｚ、１／３２＊ｉｏｕｔ＊ｉｏｕｔ＊Ｚ、２／３２＊ｉｏｕｔ＊ｉｏｕｔ＊Ｚとなる。つまり、伝送線路２２０へと出力される電力の４．５倍の電力が送信バッファ２１１の負荷抵抗で消費され、１／２倍の電力がハイブリッド回路２１０の抵抗Ｒ１で消費されてしまう。
なお、２つの増幅器２１２、２１３が有するトランスインピーダンスをそれぞれ−２＊ｇｍ、３＊ｇｍと設定すると、送信バッファ２１１の出力が増幅器２１２、２１３の出力で相殺され、送信部２３０から受信部２４０へのデータの回りこみを無くすことができる。
また、伝送線路２２０から入力された受信電流ｉｉｎは、ｃ及びｄにそれぞれｃ＝ｉｉｎ＊Ｚ、ｄ＝１／２＊ｉｉｎ＊Ｚの電圧を発生させる。このとき、Ｒ１、Ｒ０で消費される電力は、それぞれ１／２＊ｉｉｎ＊ｉｉｎ＊Ｚ、１／２＊ｉｉｎ＊ｉｉｎ＊Ｚとなる。ｃ及びｄに発生する電圧はそれぞれ増幅器２１３、２１２に入力される。そして、ｂ＝ＲＬ＊（３＊ｇｍ＊ｉｉｎ＊Ｚ−２＊ｇｍ＊１／２＊ｉｉｎ＊Ｚ）＝ＲＬ＊２＊ｇｍ＊ｉｉｎ＊Ｚの受信信号が得られる。ここで、増幅回路２１２は、受信信号に対して反転増幅器として働くため、増幅器２１３の増幅率を減ずるように作用する。つまり、受信動作において、増幅回路２１２は、電力を消費しながら増幅率を減少させてしまう。
以上、高速の差動データ伝送に適用される全二重伝送回路の構成について簡単に説明した。
上記のように、抵抗と増幅器で構成されるハイブリッド回路を用いた全二重双方向伝送装置は、送信バッファの出力端子とハイブリッド回路の出力端子の間に抵抗Ｒ１が直列に挿入されている。そのため、高速化を実現するために抵抗負荷を有する送信バッファにおいて出力効率が著しく低下してしまう。さらに、２つの異なるｇｍをもつ増幅器の組み合わせで受信バッファを構成する例において、一方の増幅器は電力を消費しながら受信信号の増幅率を減ずるという副作用があった。また、当然のことながら、何れの方式においても、送信バッファと受信バッファが全二重双方向伝送時において常に動作状態にあり、それぞれ個々に電力を消費する。そのため、例えば、図１１に示すような時分割で双方向伝送を実現する半二重伝送回路と比較すると消費電力が大きい。
このように、一般的な全二重伝送回路は消費電力の大きさに関して課題を抱えている。そこで、本件発明者は、高速動作が可能で消費電力の少ない全二重伝送回路を考案した。
＜２：実施形態＞
ここでは本発明の一実施形態について説明する。
［２−１：全二重伝送回路の構成（原理説明）］
以下、本実施形態に係る全二重伝送回路の構成について説明する。
（２−１−１：第１構成（ＭＯＳトランジスタ型の基本構成））
まず、図１を参照しながら、ＭＯＳトランジスタを用いた本実施形態に係る全二重伝送回路の構成（ＭＯＳトランジスタ型の基本構成）について説明する。以下、図１に示した回路構成を第１構成と呼ぶ場合がある。なお、本稿においてＭＯＳは、Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略である。
図１に示すように、第１構成の全二重伝送回路は、電流源１０と、ＭＯＳトランジスタ１１ａ、１２ａと、内部入力端子ＴＸ０、ＴＸ１と、内部出力端子ＲＸと、外部入出力端子ＩＯと、により構成される。また、外部入出力端子ＩＯは、特性インピーダンスＺを持つ伝送路１３に接続されている。
ＭＯＳトランジスタ１１ａのソースは、電流源１０、及び外部入出力端子ＩＯに接続されている。また、ＭＯＳトランジスタ１１ａのゲートは、内部入力端子ＴＸ０に接続されている。さらに、ＭＯＳトランジスタ１１ａのドレインは、ＭＯＳトランジスタ１２ａのソース、及び内部出力端子ＲＸに接続されている。また、ＭＯＳトランジスタ１２ａのソースは、ＭＯＳトランジスタ１１ａのドレイン及び内部出力端子ＲＸに接続されている。そして、ＭＯＳトランジスタ１２ａのゲートは、内部入力端子ＴＸ１に接続されている。
なお、内部入力端子ＴＸ０には、送信信号が入力される。また、内部入力端子ＴＸ１には、内部入力端子ＴＸ０に入力される送信信号と同相で、その送信信号に比べて振幅が１／２倍の信号（以下、キャンセル信号）が入力される。
また、電流源１０から出力される電流ＩＢ、及びＭＯＳトランジスタ１１ａのトランジスタサイズは、ＭＯＳトランジスタ１１ａのトランスコンダクタンスｇｍが１／Ｚに等しくなるように設定されている。このような設定にすることで、外部入出力端子ＩＯと伝送路１３とのインピーダンス整合が実現される。また、ＭＯＳトランジスタ１２ａのトランジスタサイズは、そのトランスコンダクタンスがｇｍ（ＭＯＳトランジスタ１１ａのトランスコンダクタンス）となるように設定されている。
内部入力端子ＴＸ０に送信信号が入力されると、この送信信号は、ＭＯＳトランジスタ１１ａのソースから外部入出力端子ＩＯへと非反転増幅して出力される。また、この送信信号は、ＭＯＳトランジスタ１１ａのドレインから内部出力端子ＲＸへと反転増幅して出力される。また、内部入力端子ＴＸ１にキャンセル信号が入力されると、このキャンセル信号は、ＭＯＳトランジスタ１２ａのソースから内部出力端子ＲＸへと非反転増幅して出力される。ＭＯＳトランジスタ１２ａのソースから非反転増幅して出力されたキャンセル信号は、ＭＯＳトランジスタ１１ａのドレインから反転増幅して出力された送信信号と打ち消し合う。そのため、電流が内部出力端子ＲＸに抜けることを抑制できる。
一方、外部入出力端子ＩＯから入力された受信信号は、ゲート接地されたＭＯＳトランジスタ１１ａのソース抵抗Ｚで終端され、ＭＯＳトランジスタ１１ａのドレインから内部出力端子ＲＸへと非反転増幅して出力される。
このように、ＭＯＳトランジスタ１１ａは、電源からＧＮＤへ貫通して流れる１本の電流系路上において、外部入出力端子ＩＯから入力された受信信号に対する初段の（ゲート接地）増幅回路として機能する。また、ＭＯＳトランジスタ１１ａは、内部入力端子ＴＸ０に入力された送信信号を外部入出力端子ＩＯへと出力する最終段の（ソースフォロア）増幅回路として機能する。一方、ＭＯＳトランジスタ１２ａは、内部入力端子ＴＸ０から内部出力端子ＲＸへと回り込む信号をキャンセルするためのソースフォロア増幅回路として機能する。
以上、ＭＯＳトランジスタを用いた本実施形態に係る全二重伝送回路の構成（ＭＯＳトランジスタ型の基本構成）について説明した。
（２−１−２：第２構成（バイポーラトランジスタ型の基本構成））
次に、図２を参照しながら、バイポーラトランジスタを用いた本実施形態に係る全二重伝送回路の構成（バイポーラトランジスタ型の基本構成）について説明する。以下、図２に示した回路構成を第２構成と呼ぶ場合がある。
図２に示すように、第２構成の全二重伝送回路は、電流源１０と、バイポーラトランジスタ１１ｂ、１２ｂと、内部入力端子ＴＸ０、ＴＸ１と、内部出力端子ＲＸと、外部入出力端子ＩＯと、により構成される。また、外部入出力端子ＩＯは、特性インピーダンスＺを持つ伝送路１３に接続されている。
バイポーラトランジスタ１１ｂのエミッタは、電流源１０、及び外部入出力端子ＩＯに接続されている。また、バイポーラトランジスタ１１ｂのベースは、内部入力端子ＴＸ０に接続されている。さらに、バイポーラトランジスタ１１ｂのコレクタは、バイポーラトランジスタ１２ｂのエミッタ、及び内部出力端子ＲＸに接続されている。また、バイポーラトランジスタ１２ｂのエミッタは、バイポーラトランジスタ１１ｂのコレクタ、及び内部出力端子ＲＸに接続されている。そして、バイポーラトランジスタ１２ｂのベースは、内部入力端子ＴＸ１に接続されている。
なお、内部入力端子ＴＸ０には、送信信号が入力される。また、内部入力端子ＴＸ１には、内部入力端子ＴＸ０に入力される送信信号と同相で、その送信信号に比べて振幅が１／２倍の信号（キャンセル信号）が入力される。
また、電流源１０から出力される電流ＩＢ０は、バイポーラトランジスタ１１ｂのエミッタ抵抗ｒｅがＺに等しくなるように設定されている。このような設定にすることで、外部入出力端子ＩＯと伝送路１３とのインピーダンス整合が実現される。
内部入力端子ＴＸ０に送信信号が入力されると、この送信信号は、バイポーラトランジスタ１１ｂのエミッタから外部入出力端子ＩＯへと非反転増幅して出力される。また、この送信信号は、バイポーラトランジスタ１１ｂのコレクタから内部出力端子ＲＸへと反転増幅して出力される。また、内部入力端子ＴＸ１にキャンセル信号が入力されると、このキャンセル信号は、バイポーラトランジスタ１２ｂのエミッタから内部出力端子ＲＸへと非反転増幅して出力される。バイポーラトランジスタ１２ｂのエミッタから非反転増幅して出力されたキャンセル信号は、バイポーラトランジスタ１１ｂのコレクタから反転増幅して出力された送信信号と打ち消し合う。そのため、電流が内部出力端子ＲＸに抜けることを抑制できる。
一方、外部入出力端子ＩＯから入力された受信信号は、ベース接地されたバイポーラトランジスタ１１ｂのエミッタ抵抗Ｚで終端され、バイポーラトランジスタ１１ｂのコレクタから内部出力端子ＲＸへと非反転増幅して出力される。
このように、バイポーラトランジスタ１１ｂは、電源からＧＮＤへ貫通して流れる１本の電流系路上において、外部入出力端子ＩＯから入力された受信信号に対する初段の（ベース接地）増幅回路として機能する。また、バイポーラトランジスタ１１ｂは、内部入力端子ＴＸ０に入力された送信信号を外部入出力端子ＩＯへと出力する最終段の（エミッタフォロア）増幅回路として機能する。一方、バイポーラトランジスタ１２ｂは、内部入力端子ＴＸ０から内部出力端子ＲＸへと回り込む信号をキャンセルするためのエミッタフォロア増幅回路として機能する。
以上、バイポーラトランジスタを用いた本実施形態に係る全二重伝送回路の構成（バイポーラトランジスタ型の基本構成）について説明した。
（２−１−３：第３構成（ＭＯＳトランジスタ型の差動構成））
次に、図３を参照しながら、ＭＯＳトランジスタを用いた本実施形態に係る全二重伝送回路の構成（ＭＯＳトランジスタ型の差動構成）について説明する。以下、図３に示した回路構成を第３構成と呼ぶ場合がある。なお、第３構成は、差動伝送に適用できるように第１構成を変形したものである。
図３に示すように、第３構成の全二重伝送回路は、電流源２０、２３と、ＭＯＳトランジスタ２１ａ、２２ａ、２４ａ、２５ａと、内部入力端子ＴＸ０、ＴＸ１、ＴＸ０Ｘ、ＴＸ１Ｘと、内部出力端子ＲＸ、ＲＸＸと、外部入出力端子ＩＯ、ＩＯＸと、により構成される。また、外部入出力端子ＩＯ、ＩＯＸは、それぞれ特性インピーダンスＺを持つ伝送路２６、２７に接続されている。
ＭＯＳトランジスタ２１ａのソースは、電流源２０、及び外部入出力端子ＩＯに接続されている。また、ＭＯＳトランジスタ２１ａのゲートは、内部入力端子ＴＸ０に接続されている。さらに、ＭＯＳトランジスタ２１ａのドレインは、ＭＯＳトランジスタ２２ａのソース、及び内部出力端子ＲＸに接続されている。また、ＭＯＳトランジスタ２２ａのソースは、ＭＯＳトランジスタ２１ａのドレイン及び内部出力端子ＲＸに接続されている。そして、ＭＯＳトランジスタ２２ａのゲートは、内部入力端子ＴＸ１に接続されている。
また、ＭＯＳトランジスタ２４ａのソースは、電流源２３、及び外部入出力端子ＩＯＸに接続されている。また、ＭＯＳトランジスタ２４ａのゲートは、内部入力端子ＴＸ０Ｘに接続されている。さらに、ＭＯＳトランジスタ２４ａのドレインは、ＭＯＳトランジスタ２５ａのソース、及び内部出力端子ＲＸＸに接続されている。また、ＭＯＳトランジスタ２５ａのソースは、ＭＯＳトランジスタ２４ａのドレイン、及び内部出力端子ＲＸＸに接続されている。そして、ＭＯＳトランジスタ２５ａのゲートは、内部入力端子ＴＸ１Ｘに接続されている。
なお、内部入力端子ＴＸ０には、第１の差動信号が入力される。また、内部入力端子ＴＸ１には、内部入力端子ＴＸ０に入力される第１の差動信号と同相で、その第１の差動信号に比べて振幅が１／２倍の信号（キャンセル信号）が入力される。同様に、内部入力端子ＴＸ０Ｘには、第１の差動信号と対を成す第２の差動信号が入力される。また、内部入力端子ＴＸ１Ｘには、内部入力端子ＴＸ０Ｘに入力される第２の差動信号と同相で、その第２の差動信号に比べて振幅が１／２倍の信号（キャンセル信号）が入力される。
また、電流源２０、２３から出力される電流ＩＢ、及びＭＯＳトランジスタ２１ａ、２４ａのトランジスタサイズは、ＭＯＳトランジスタ２１ａ、２４ａのトランスコンダクタンスｇｍが１／Ｚに等しくなるように設定されている。さらに、ＭＯＳトランジスタ２２ａ、２５ａのトランジスタサイズは、そのトランスコンダクタンスがｇｍ（ＭＯＳトランジスタ２１ａ、２４ａのトランスコンダクタンス）となるように設定されている。
以上、ＭＯＳトランジスタを用いた本実施形態に係る全二重伝送回路の構成（ＭＯＳトランジスタ型の差動構成）について説明した。
（２−１−４：第４構成（バイポーラトランジスタ型の差動構成））
次に、図４を参照しながら、バイポーラトランジスタを用いた本実施形態に係る全二重伝送回路の構成（バイポーラトランジスタ型の差動構成）について説明する。以下、図４に示した回路構成を第４構成と呼ぶ場合がある。なお、第４構成は、差動伝送に適用できるように第２構成を変形したものである。
図４に示すように、第４構成の全二重伝送回路は、電流源２０、２３と、バイポーラトランジスタ２１ｂ、２２ｂ、２４ｂ、２５ｂと、内部入力端子ＴＸ０、ＴＸ１、ＴＸ０Ｘ、ＴＸ１Ｘと、内部出力端子ＲＸ、ＲＸＸと、外部入出力端子ＩＯ、ＩＯＸと、により構成される。また、外部入出力端子ＩＯ、ＩＯＸは、特性インピーダンスＺを持つ伝送路２６、２７に接続されている。
バイポーラトランジスタ２１ｂのエミッタは、電流源２０、及び外部入出力端子ＩＯに接続されている。また、バイポーラトランジスタ２１ｂのベースは、内部入力端子ＴＸ０に接続されている。さらに、バイポーラトランジスタ２１ｂのコレクタは、バイポーラトランジスタ２２ｂのエミッタ、及び内部出力端子ＲＸに接続されている。また、バイポーラトランジスタ２２ｂのエミッタは、バイポーラトランジスタ２１ｂのコレクタ、及び内部出力端子ＲＸに接続されている。そして、バイポーラトランジスタ２２ｂのベースは、内部入力端子ＴＸ１に接続されている。
また、バイポーラトランジスタ２４ｂのエミッタは、電流源２３、及び外部入出力端子ＩＯＸに接続されている。また、バイポーラトランジスタ２４ｂのベースは、内部入力端子ＴＸ０Ｘに接続されている。さらに、バイポーラトランジスタ２４ｂのコレクタは、バイポーラトランジスタ２５ｂのエミッタ、及び内部出力端子ＲＸＸに接続されている。また、バイポーラトランジスタ２５ｂのエミッタは、バイポーラトランジスタ２４ｂのコレクタ、及び内部出力端子ＲＸＸに接続されている。そして、バイポーラトランジスタ２５ｂのベースは、内部入力端子ＴＸ１Ｘに接続されている。
なお、内部入力端子ＴＸ０には、第１の差動信号が入力される。また、内部入力端子ＴＸ１には、内部入力端子ＴＸ０に入力される第１の差動信号と同相で、その第１の差動信号に比べて振幅が１／２倍の信号（キャンセル信号）が入力される。同様に、内部入力端子ＴＸ０Ｘには、第１の差動信号と対を成す第２の差動信号が入力される。また、内部入力端子ＴＸ１Ｘには、内部入力端子ＴＸ０Ｘに入力される第２の差動信号と同相で、その第２の差動信号に比べて振幅が１／２倍の信号（キャンセル信号）が入力される。
また、電流源２０、２３から出力される電流ＩＢ０は、バイポーラトランジスタ２１ｂ、２４ｂのエミッタ抵抗ｒｅがＺに等しくなるように設定されている。このような設定にすることで、全二重伝送回路と伝送路２６、２７とのインピーダンス整合が実現される。
以上、バイポーラトランジスタを用いた本実施形態に係る全二重伝送回路の構成（バイポーラトランジスタ型の差動構成）について説明した。
（２−１−５：第５構成（ＭＯＳトランジスタ型の変形例））
次に、図５を参照しながら、ＭＯＳトランジスタを用いた本実施形態の変形例に係る全二重伝送回路の構成（ＭＯＳトランジスタ型の変形例）について説明する。以下、図５に示した回路構成を第５構成と呼ぶ場合がある。
図５に示すように、第５構成の全二重伝送回路は、電流源３０、３３と、ＭＯＳトランジスタ３１ａ、３２ａと、内部入力端子ＴＸ０、ＴＸ１と、内部出力端子ＲＸと、外部入出力端子ＩＯと、により構成される。また、外部入出力端子ＩＯは、特性インピーダンスＺを持つ伝送路３４に接続されている。
ＭＯＳトランジスタ３１ａのソースは、電流源３０、及び外部入出力端子ＩＯに接続されている。また、ＭＯＳトランジスタ３１ａのゲートは、内部入力端子ＴＸ０に接続されている。さらに、ＭＯＳトランジスタ３１ａのドレインは、ＭＯＳトランジスタ３２ａのソース、及び内部出力端子ＲＸに接続されている。また、ＭＯＳトランジスタ３２ａのソースは、ＭＯＳトランジスタ３１ａのドレイン、電流源３３、及び内部出力端子ＲＸに接続されている。そして、ＭＯＳトランジスタ３２ａのゲートは、内部入力端子ＴＸ１に接続されている。
なお、内部入力端子ＴＸ０には、送信信号が入力される。また、内部入力端子ＴＸ１には、内部入力端子ＴＸ０に入力される送信信号と同相で、バイアスポイントが異なり、その送信信号に比べて振幅がＧ／２倍の信号（キャンセル信号）が入力される。
また、電流源３０から出力される電流ＩＢ０、及びＭＯＳトランジスタ３１ａのトランジスタサイズは、ＭＯＳトランジスタ３１ａのトランスコンダクタンスｇｍ０が１／Ｚに等しくなるように設定されている。このような設定にすることで、外部入出力端子ＩＯと伝送路３４とのインピーダンス整合が実現される。また、電流源３３から出力される電流ＩＢ１、及びＭＯＳトランジスタ３２ａのトランジスタサイズは、ＭＯＳトランジスタ３２ａのトランスコンダクタンスｇｍ１がＭＯＳトランジスタ３１ａのトランスコンダクタンスｇｍ０に比べて１／Ｇ倍（但し、１＜Ｇ＜４程度）となるように設定されている。
内部入力端子ＴＸ０に送信信号が入力されると、この送信信号は、ＭＯＳトランジスタ３１ａのソースから外部入出力端子ＩＯへと非反転増幅して出力される。また、この送信信号は、ＭＯＳトランジスタ３１ａのドレインから内部出力端子ＲＸへと反転増幅して出力される。また、内部入力端子ＴＸ１にキャンセル信号が入力されると、このキャンセル信号は、ＭＯＳトランジスタ３２ａのソースから内部出力端子ＲＸへと非反転増幅して出力される。ＭＯＳトランジスタ３２ａのソースから非反転増幅して出力されたキャンセル信号は、ＭＯＳトランジスタ３１ａのドレインから反転増幅して出力された送信信号と打ち消し合う。そのため、電流が内部出力端子ＲＸに抜けることを抑制できる。
一方、外部入出力端子ＩＯから入力された受信信号は、ゲート接地されたＭＯＳトランジスタ３１ａのソース抵抗Ｚで終端され、ＭＯＳトランジスタ３１ａのドレインから内部出力端子ＲＸへと非反転増幅して出力される。
以上、ＭＯＳトランジスタを用いた本実施形態の変形例に係る全二重伝送回路の構成（ＭＯＳトランジスタ型の変形例）について説明した。
（２−１−６：第６構成（バイポーラトランジスタ型の変形例））
次に、図６を参照しながら、バイポーラトランジスタを用いた本実施形態の変形例に係る全二重伝送回路の構成（バイポーラトランジスタ型の変形例）について説明する。以下、図６に示した回路構成を第６構成と呼ぶ場合がある。
図６に示すように、第６構成の全二重伝送回路は、電流源３０、３３と、バイポーラトランジスタ３１ｂ、３２ｂと、内部入力端子ＴＸ０、ＴＸ１と、内部出力端子ＲＸと、外部入出力端子ＩＯと、により構成される。また、外部入出力端子ＩＯは、特性インピーダンスＺを持つ伝送路３４に接続されている。
バイポーラトランジスタ３１ｂのエミッタは、電流源３０、及び外部入出力端子ＩＯに接続されている。また、バイポーラトランジスタ３１ｂのベースは、内部入力端子ＴＸ０に接続されている。さらに、バイポーラトランジスタ３１ｂのコレクタは、バイポーラトランジスタ３２ｂのエミッタ、及び内部出力端子ＲＸに接続されている。また、バイポーラトランジスタ３２ｂのエミッタは、電流源３３、バイポーラトランジスタ３１ｂのコレクタ、及び内部出力端子ＲＸに接続されている。そして、バイポーラトランジスタ３２ｂのベースは、内部入力端子ＴＸ１に接続されている。
なお、内部入力端子ＴＸ０には、送信信号が入力される。また、内部入力端子ＴＸ１には、内部入力端子ＴＸ０に入力される送信信号と同相で、その送信信号に比べて振幅がＧ／２倍の信号（キャンセル信号）が入力される。
また、電流源３０から出力される電流ＩＢ０は、バイポーラトランジスタ３１ｂのエミッタ抵抗ｒｅ０がＺに等しくなるように設定されている。このような設定にすることで、外部入出力端子ＩＯと伝送路３４とのインピーダンス整合が実現される。さらに、電流源３３から出力される電流ＩＢ１は、バイポーラトランジスタ３２ｂのエミッタ抵抗ｒｅ１がバイポーラトランジスタ３１ｂのエミッタ抵抗ｒｅ０に比べてＧ倍（但し、１＜Ｇ＜４程度）となるように設定されている。
内部入力端子ＴＸ０に送信信号が入力されると、この送信信号は、バイポーラトランジスタ３１ｂのエミッタから外部入出力端子ＩＯへと非反転増幅して出力される。また、この送信信号は、バイポーラトランジスタ３１ｂのコレクタから内部出力端子ＲＸへと反転増幅して出力される。また、内部入力端子ＴＸ１にキャンセル信号が入力されると、このキャンセル信号は、バイポーラトランジスタ３２ｂのエミッタから内部出力端子ＲＸへと非反転増幅して出力される。バイポーラトランジスタ３２ｂのエミッタから非反転増幅して出力されたキャンセル信号は、バイポーラトランジスタ３１ｂのコレクタから反転増幅して出力された送信信号と打ち消し合う。そのため、電流が内部出力端子ＲＸに抜けることを抑制できる。
一方、外部入出力端子ＩＯから入力された受信信号は、ベース接地されたバイポーラトランジスタ３１ｂのエミッタ抵抗Ｚで終端され、バイポーラトランジスタ３１ｂのコレクタから内部出力端子ＲＸへと非反転増幅して出力される。
以上、バイポーラトランジスタを用いた本実施形態の変形例に係る全二重伝送回路の構成（バイポーラトランジスタ型の変形例）について説明した。
（２−１−７：第７構成（ＭＯＳトランジスタ型の変形例の差動構成）
次に、図７を参照しながら、ＭＯＳトランジスタを用いた本実施形態の変形例に係る全二重伝送回路の構成（ＭＯＳトランジスタ型の変形例の差動構成）について説明する。以下、図７に示した回路構成を第７構成と呼ぶ場合がある。なお、第７構成は、差動伝送に適用できるように第５構成を変形したものである。
図７に示すように、第７構成の全二重伝送回路は、電流源４０、４３、４５、４８と、ＭＯＳトランジスタ４１ａ、４２ａ、４６ａ、４７ａと、内部入力端子ＴＸ０、ＴＸ１、ＴＸ０Ｘ、ＴＸ１Ｘと、内部出力端子ＲＸ、ＲＸＸと、外部入出力端子ＩＯ、ＩＯＸと、により構成される。また、外部入出力端子ＩＯ、ＩＯＸは、それぞれ特性インピーダンスＺを持つ伝送路４４、４９に接続されている。
ＭＯＳトランジスタ４１ａのソースは、電流源４０、及び外部入出力端子ＩＯに接続されている。また、ＭＯＳトランジスタ４１ａのゲートは、内部入力端子ＴＸ０に接続されている。さらに、ＭＯＳトランジスタ４１ａのドレインは、ＭＯＳトランジスタ４２ａのソース、及び内部出力端子ＲＸに接続されている。また、ＭＯＳトランジスタ４２ａのソースは、ＭＯＳトランジスタ４１ａのドレイン、電流源４３、及び内部出力端子ＲＸに接続されている。そして、ＭＯＳトランジスタ４２ａのゲートは、内部入力端子ＴＸ１に接続されている。
また、ＭＯＳトランジスタ４６ａのソースは、電流源４５、及び外部入出力端子ＩＯＸに接続されている。また、ＭＯＳトランジスタ４６ａのゲートは、内部入力端子ＴＸ０Ｘに接続されている。さらに、ＭＯＳトランジスタ４６ａのドレインは、ＭＯＳトランジスタ４７ａのソース、及び内部出力端子ＲＸＸに接続されている。また、ＭＯＳトランジスタ４７ａのソースは、ＭＯＳトランジスタ４６ａのドレイン、電流源４８、及び内部出力端子ＲＸＸに接続されている。そして、ＭＯＳトランジスタ４７ａのゲートは、内部入力端子ＴＸ１Ｘに接続されている。
なお、内部入力端子ＴＸ０には、第１の差動信号が入力される。また、内部入力端子ＴＸ１には、内部入力端子ＴＸ０に入力される第１の差動信号と同相で、バイアスポイントが異なり、その第１の差動信号に比べて振幅がＧ／２倍の信号（キャンセル信号）が入力される。同様に、内部入力端子ＴＸ０Ｘには、第１の差動信号と対を成す第２の差動信号が入力される。また、内部入力端子ＴＸ１Ｘには、内部入力端子ＴＸ０Ｘに入力される第２の差動信号と同相で、バイアスポイントが異なり、その第２の差動信号に比べて振幅がＧ／２倍の信号（キャンセル信号）が入力される。
また、電流源４０、４５から出力される電流ＩＢ０、及びＭＯＳトランジスタ４１ａ、４６ａのトランジスタサイズは、ＭＯＳトランジスタ４１ａ、４６ａのトランスコンダクタンスｇｍ０が１／Ｚに等しくなるように設定されている。このような設定にすることで、外部入出力端子ＩＯと伝送路４４、４９とのインピーダンス整合が実現される。また、電流源４３、４８から出力される電流ＩＢ１、及びＭＯＳトランジスタ４２ａ、４７ａのトランジスタサイズは、ＭＯＳトランジスタ４２ａ、４７ａのトランスコンダクタンスｇｍ１がＭＯＳトランジスタ４１ａ、４６ａのトランスコンダクタンスｇｍ０に比べて１／Ｇ倍（但し、１＜Ｇ＜４程度）となるように設定されている。
以上、ＭＯＳトランジスタを用いた本実施形態の変形例に係る全二重伝送回路の構成（ＭＯＳトランジスタ型の変形例の差動構成）について説明した。
（２−１−８：第８構成（バイポーラトランジスタ型の変形例の差動構成）
次に、図８を参照しながら、バイポーラトランジスタを用いた本実施形態の変形例に係る全二重伝送回路の構成（バイポーラトランジスタ型の変形例の差動構成）について説明する。以下、図８に示した回路構成を第８構成と呼ぶ場合がある。なお、第８構成は、差動伝送に適用できるように第６構成を変形したものである。
図８に示すように、第８構成の全二重伝送回路は、電流源４０、４３、４５、４８と、バイポーラトランジスタ４１ｂ、４２ｂ、４６ｂ、４７ｂと、内部入力端子ＴＸ０、ＴＸ１、ＴＸ０Ｘ、ＴＸ１Ｘと、内部出力端子ＲＸ、ＲＸＸと、外部入出力端子ＩＯ、ＩＯＸと、により構成される。また、外部入出力端子ＩＯ、ＩＯＸは、それぞれ特性インピーダンスＺを持つ伝送路４４、４９に接続されている。
バイポーラトランジスタ４１ｂのエミッタは、電流源４０、及び外部入出力端子ＩＯに接続されている。また、バイポーラトランジスタ４１ｂのベースは、内部入力端子ＴＸ０に接続されている。さらに、バイポーラトランジスタ４１ｂのコレクタは、バイポーラトランジスタ４２ｂのエミッタ、及び内部出力端子ＲＸに接続されている。また、バイポーラトランジスタ４２ｂのエミッタは、電流源４３、バイポーラトランジスタ４１ｂのコレクタ、及び内部出力端子ＲＸに接続されている。そして、バイポーラトランジスタ４２ｂのベースは、内部入力端子ＴＸ１に接続されている。
また、バイポーラトランジスタ４６ｂのエミッタは、電流源４５、及び外部入出力端子ＩＯＸに接続されている。また、バイポーラトランジスタ４６ｂのベースは、内部入力端子ＴＸ０Ｘに接続されている。さらに、バイポーラトランジスタ４６ｂのコレクタは、バイポーラトランジスタ４７ｂのエミッタ、及び内部出力端子ＲＸＸに接続されている。また、バイポーラトランジスタ４７ｂのエミッタは、電流源４８、バイポーラトランジスタ４６ｂのコレクタ、及び内部出力端子ＲＸＸに接続されている。そして、バイポーラトランジスタ４７ｂのベースは、内部入力端子ＴＸ１Ｘに接続されている。
なお、内部入力端子ＴＸ０には、第１の差動信号が入力される。また、内部入力端子ＴＸ１には、内部入力端子ＴＸ０に入力される第１の差動信号と同相で、その第１の差動信号に比べて振幅がＧ／２倍の信号（キャンセル信号）が入力される。同様に、内部入力端子ＴＸ０Ｘには、第１の差動信号と対を成す第２の差動信号が入力される。また、内部入力端子ＴＸ１Ｘには、内部入力端子ＴＸ０Ｘに入力される第２の差動信号と同相で、その第２の差動信号に比べて振幅がＧ／２倍の信号（キャンセル信号）が入力される。
また、電流源４０、４５から出力される電流ＩＢ０は、バイポーラトランジスタ４１ｂ、４６ｂのエミッタ抵抗ｒｅ０がＺに等しくなるように設定されている。このような設定にすることで、外部入出力端子ＩＯと伝送路４４、４９とのインピーダンス整合が実現される。さらに、電流源４３、４８から出力される電流ＩＢ１は、バイポーラトランジスタ４２ｂ、４７ｂのエミッタ抵抗ｒｅ１がバイポーラトランジスタ４１ｂ、４６ｂのエミッタ抵抗ｒｅ０に比べてＧ倍（但し、１＜Ｇ＜４程度）となるように設定されている。
以上、バイポーラトランジスタを用いた本実施形態の変形例に係る全二重伝送回路の構成（バイポーラトランジスタ型の変形例の差動構成）について説明した。
以上、本実施形態に係る全二重伝送回路の構成について説明した。
以上説明した構成により、電源からＧＮＤへ貫通して流れる１本のバイアス電流にて、送信バッファ、受信バッファ、ハイブリッド回路の機能を全て実現し、半二重伝送回路と同等の消費電流で全二重データ伝送を実現することが可能となる。
特に、図５〜図８に示すように、内部出力端子ＲＸに対する送信信号の回り込みをキャンセルするためにトランジスタに並列して電流源を配置することにより、トランジスタに流れる電流値を調整できるようになる。そして、この電流値を調整することにより、ソース（エミッタ）抵抗を伝送路の特性インピーダンスＺより高く設定することが可能になる。また、トランスインピーダンス増幅器の電圧増幅率を１倍以上にすることも可能になるため、受信バッファの初段回路における電圧増幅率を高めるができる。また、図３、図４、図７、図８に示すように、差動構成とすることが容易である。
［２−２：全二重伝送回路の動作］
次に、本実施形態に係る全二重伝送回路の動作について説明する。なお、ここでは第１及び第５構成の動作を例に挙げて当該全二重伝送回路の動作について説明し、その他の構成に関する動作の説明は省略する。
（２−２−１：第１構成（基本構成）の動作）
まず、図１２〜図１４を参照しながら、第１構成に係る全二重伝送回路の動作について説明する。なお、異なる符号を用いているが、図１に示した回路構成と、図１２〜図１４に示した回路構成とは同じものである。
ＭＯＳトランジスタ４１１のトランスコンダクタンスｇｍがｇｍ＝１／Ｚとなるようにバイアス電流ＩＢの値が設定されている。そのため、ＭＯＳトランジスタ４１１のソース抵抗はＺとなる。一方、電流源４１０の出力インピーダンスは、理想的には無限大である。その結果、外部入出力端子ＩＯを伝送路４１３の特性インピーダンスＺと整合させることが可能になる。
図１２に示すように、内部入力端子ＴＸ０から送信電圧信号ＶＴＸ０を入力すると、この送信電圧信号ＶＴＸ０は、ＭＯＳトランジスタ４１１のソース抵抗Ｚと、伝送路４１３の特性インピーダンスＺとで抵抗分割され、電圧増幅率１／２で外部入出力端子ＩＯから出力される。つまり、外部入出力端子ＩＯから電圧信号ＶＩＯ（ＶＩＯ＝ＶＴＸ０／２）が出力される。このとき、ＭＯＳトランジスタ４１１のゲート−ソース間電圧はＶＴＸ０−ＶＩＯ＝ＶＴＸ０／２だけ変化し、その変化によりドレイン電流がｇｍ＊ＶＴＸ０／２だけ変化する。
また、このドレイン電流の変化は、そのままＭＯＳトランジスタ４１２のソース電流の変化となり、そのゲート−ソース間電圧をｇｍ＊ＶＴＸ０／２／ｇｍ＝ＶＴＸ０／２だけ変化させる。仮に、内部入力端子ＴＸ１の電圧を一定にした場合、そのゲート−ソース間電圧の変化は、そのまま内部出力端子ＲＸの出力となる。つまり、内部入力端子ＴＸ０から入力された送信電圧信号ＶＴＸ０の成分が内部出力端子ＲＸに回り込んでしまう。
しかし、図１３に示すように、内部入力端子ＴＸ１にＡＣ成分がＶＴＸ１＝ＶＴＸ０／２となるキャンセル信号を入力することで、ＭＯＳトランジスタ４１２のゲート−ソース間電圧の変化をキャンセルすることができる。つまり、このようなキャンセル信号を内部入力端子ＴＸ１に入力することにより、送信電圧信号ＶＴＸ０が内部出力端子ＲＸへと回り込んでしまうのを抑制することが可能になる。
一方、図１４に示すように、外部入出力端子ＩＯを介して受信電圧信号ＶＩＯが入力された場合、内部入力端子ＴＸ０、ＴＸ１はＡＣ ＧＮＤとみなすことができる。そのため、外部入出力端子ＩＯを入力端子、内部出力端子ＲＸを出力端子と捉えると、図１４に示した全二重伝送回路は、トランスインピーダンスアンプとみなすことができる。この場合、入力抵抗が１／ｇｍ＝Ｚ、出力抵抗が１／ｇｍ＝Ｚであるため、電圧増幅率は１倍となる。
以上、第１構成に係る全二重伝送回路の動作について説明した。
（２−２−２：第５構成（変形例）の動作）
次に、図１５〜図１７を参照しながら、第５構成に係る全二重伝送回路の動作について説明する。なお、異なる符号を用いているが、図５に示した回路構成と、図１５〜図１７に示した回路構成とは同じものである。
ＭＯＳトランジスタ５１１のトランスコンダクタンスｇｍがｇｍ＝１／Ｚとなるように、バイアス電流ＩＢの値が設定されている。そのため、ＭＯＳトランジスタ５１１のソース抵抗はＺとなる。一方、電流源５１０の出力インピーダンスは、理想的には無限大である。その結果、外部入出力端子ＩＯを伝送路５１４の特性インピーダンスＺと整合させることが可能になる。
また、ＭＯＳトランジスタ５１２のトランスコンダクタンスがｇｍ＝１／Ｚ／Ｇとなるように、バイアス電流がＩＢ／Ｇに設定される。以下、簡単のためにＧ＝２とする。基板バイアス効果などを無視すると、バイアス電流をＩＢ／２に設定した場合、ＭＯＳトランジスタ５１２のゲート幅をＭＯＳトランジスタ５１１のゲート幅の１／２に設定すれば、ＭＯＳトランジスタ５１２のトランスコンダクタンスをｇｍ＝１／（２＊Ｚ）にできる。
図１５に示すように、内部入力端子ＴＸ０から入力された送信電圧信号ＶＴＸ０は、ＭＯＳトランジスタ５１１のソース抵抗Ｚと、伝送路５１４の特性インピーダンスＺとで抵抗分割され、電圧増幅率１／２で外部入出力端子ＩＯから出力される。つまり、外部入出力端子ＩＯから電圧信号ＶＩＯ＝ＶＴＸ０／２が出力される。このとき、ＭＯＳトランジスタ５１１のゲート−ソース間電圧はＶＴＸ０−ＶＩＯ＝ＶＴＸ０／２だけ変化し、その変化によりドレイン電流がｇｍ＊ＶＴＸ０／２だけ変化する。
また、このドレイン電流の変化はそのままＭＯＳトランジスタ５１２のソース電流の変化となり、ゲート−ソース間電圧をｇｍ＊ＶＴＸ０／２／（ｇｍ／２）＝ＶＴＸ０だけ変化させる。仮に、内部入力端子ＴＸ１の電圧を一定にした場合には、このゲート−ソース間電圧の変化は、そのまま内部出力端子ＲＸの出力となる。つまり、内部入力端子ＴＸ０から入力された送信電圧信号ＶＴＸ０の成分が内部出力端子ＲＸへと回り込んでしまう。
しかし、図１６に示すように、内部入力端子ＴＸ１にＡＣ成分がＶＴＸ１＝ＶＴＸ０となるキャンセル信号を入力すると、ＭＯＳトランジスタ５１２のゲート−ソース間電圧の変化がキャンセルされ、内部出力端子ＲＸに送信電圧信号ＶＴＸ０が回り込むのを抑制することが可能になる。
また、図１７に示すように、外部入出力端子ＩＯを介して入力された受信信号に対し、内部入力端子ＴＸ０、ＴＸ１はＡＣ ＧＮＤとみなすことができる。そのため、外部入出力端子ＩＯを入力端子、内部出力端子ＲＸを出力端子と捉えると、図１５〜図１７に示す全二重伝送回路は、トランスインピーダンスアンプとみなすことができる。また、入力抵抗が１／ｇｍ＝Ｚ、出力抵抗が２／ｇｍ＝２＊Ｚであるので、電圧増幅率は２倍になる。
以上、第５構成に係る全二重伝送回路の動作について説明した。
［２−３：機器内伝送への適用例］
次に、上記の全二重伝送回路を機器内伝送に適用する場合の構成について例を挙げて説明する。なお、これらの構成例を適用することにより、例えば、第１の処理モジュールに含まれる演算処理手段から、伝送路で接続された第２の処理モジュールへと画像データを機器内伝送し、第２の処理モジュールに含まれる表示手段に入力することができる。また、第２の処理モジュールに含まれるスイッチなどの入力手段から入力されたデータを機器内伝送して、第１の処理モジュールに含まれる演算処理手段に入力することもできる。もちろん、後述する技術は任意のデータを機器内伝送するために利用することができる。
（２−３−１：第１構成（基本構成）の適用例）
図１８にＭＯＳトランジスタで構成されたシングルエンド回路による構成例を示す。図１８に示すように、全二重伝送を行う機器には、２つの全二重伝送装置６００、６０１が設けられている。そして、これら２つの全二重伝送装置６００、６０１は、１本の伝送路６０２により接続されている。
全二重伝送装置６００の端子ＴＸＸＩＮ０から入力された信号は、全二重伝送装置６０１の端子ＲＸＯＵＴ１から出力される。そして、全二重伝送装置６０１の端子ＴＸＸＩＮ１から入力された信号は、全二重伝送装置６００の端子ＲＸＯＵＴ０から出力される。全二重伝送装置６００には、第１構成の全二重伝送回路６０３が含まれる。また、全二重伝送装置６０１には、第１構成の全二重伝送回路６０４が含まれる。なお、この場合、全二重伝送回路６０３、６０４において受信バッファの電圧増幅率は１倍である。
図１８の構成において、抵抗値ＲＬＡ０は、値が調整できるように設計されている。そのため、端子ＴＸＸＩＮ０から端子ＲＸＯＵＴ０への信号の回り込みを最小限に抑えることができるようにキャリブレーションすることが可能である。同様に、抵抗値ＲＬＡ１も値が調整できるように設計されている。そのため、端子ＴＸＸＩＮ１から端子ＲＸＯＵＴ１への信号の回り込みを最小限に抑えることができるようにキャリブレーションすることが可能である。このように第１構成の全二重伝送回路を組み合わせた全二重伝送装置６００、６０１を適用することにより、機器内の全二重伝送が実現される。
以上、第１構成（基本構成）の適用例について説明した。
（２−３−２：第５構成（変形例）の適用例）
図１９にＭＯＳトランジスタで構成されたシングルエンド回路による構成例を示す。図１９に示すように、全二重伝送を行う機器には、２つの全二重伝送装置６１０、６１１が設けられている。そして、これら２つの全二重伝送装置６１０、６１１は、１本の伝送路６１２により接続されている。
全二重伝送装置６１０の端子ＴＸＸＩＮ０から入力された信号は、全二重伝送装置６１１の端子ＲＸＯＵＴ１から出力される。そして、全二重伝送装置６１１の端子ＴＸＸＩＮ１から入力された信号は、全二重伝送装置６１０の端子ＲＸＯＵＴ０から出力される。全二重伝送装置６１０には、第５構成の全二重伝送回路６１３が含まれる。また、全二重伝送装置６１１には、第５構成の全二重伝送回路６１４が含まれる。なお、この場合、全二重伝送回路６１３、６１４において受信バッファの電圧増幅率は２倍である。
図１９の構成において、全二重伝送回路６１３、６１４内にある電流源の電流値ＩＢ／２は、値が調整できるように設計されている。そのため、端子ＴＸＸＩＮ０から端子ＲＸＯＵＴ０への信号の回り込みを最小限に抑えることができるようにキャリブレーションすることが可能である。このように第５構成の全二重伝送回路を組み合わせた全二重伝送装置６１０、６１１を適用することにより、機器内の全二重伝送が実現される。
以上、第５構成（変形例）の適用例について説明した。
（２−３−３：第３構成（差動構成）の適用例）
図２０にＭＯＳトランジスタで構成された差動回路による構成例を示す。図２０に示すように、全二重伝送を行う機器には、２つの全二重伝送装置７００、７０１が設けられている。そして、これら２つの全二重伝送装置７００、７０１は、２本の伝送路７０２により接続されている。
全二重伝送装置７００の端子ＴＸＩＮ０、ＴＸＸＩＮ０から入力された差動信号は、全二重伝送装置７０１の端子ＲＸＯＵＴ１、ＲＸＸＯＵＴ１から出力される。そして、全二重伝送装置７０１の端子ＴＸＩＮ１、ＴＸＸＩＮ１から入力された差動信号は、全二重伝送装置７００の端子ＲＸＯＵＴ０、ＲＸＸＯＵＴ０から出力される。全二重伝送装置７００には、第３構成の全二重伝送回路７０３が含まれる。また、全二重伝送装置７０１には、第３構成の全二重伝送回路７０４が含まれる。なお、この場合、全二重伝送回路７０３、７０４において受信バッファの電圧増幅率は１倍である。
図２０の構成において、抵抗値ＲＬＡ０は、値が調整できるように設計されている。そのため、端子ＴＸＩＮ０、ＴＸＸＩＮ０から端子ＲＸＯＵＴ０、ＲＸＸＯＵＴ０への信号の回り込みを最小限に抑えることができるようにキャリブレーションすることが可能である。同様に、抵抗値ＲＬＡ１も値が調整できるように設計されている。そのため、端子ＴＸＩＮ１、ＴＸＸＩＮ１から端子ＲＸＯＵＴ１、ＲＸＸＯＵＴ１への信号の回り込みを最小限に抑えることができるようにキャリブレーションすることが可能である。このように第３構成の全二重伝送回路を組み合わせた全二重伝送装置７００、７０１を適用することにより、機器内の全二重伝送が実現される。
以上、第３構成（差動構成）の適用例について説明した。
（２−３−４：第７構成（変形例の差動構成）の適用例）
図２１にＭＯＳトランジスタで構成された差動回路による構成例を示す。図２１に示すように、全二重伝送を行う機器には、２つの全二重伝送装置７１０、７１１が設けられている。そして、これら２つの全二重伝送装置７１０、７１１は、２本の伝送路７１２により接続されている。
全二重伝送装置７１０の端子ＴＸＩＮ０、ＴＸＸＩＮ０から入力された差動信号は、全二重伝送装置７１１の端子ＲＸＯＵＴ１、ＲＸＸＯＵＴ１から出力される。そして、全二重伝送装置７１１の端子ＴＸＩＮ１、ＴＸＸＩＮ１から入力された差動信号は、全二重伝送装置７１０の端子ＲＸＯＵＴ０、ＲＸＸＯＵＴ０から出力される。全二重伝送装置７１０には、第７構成の全二重伝送回路７１３が含まれる。また、全二重伝送装置７１１には、第７構成の全二重伝送回路７１４が含まれる。なお、この場合、全二重伝送回路７１３、７１４において受信バッファの電圧増幅率は２倍である。
図２１の構成において、全二重伝送回路７１３、７１４の電流値ＩＢ／２は、値が調整できるように設計されている。そのため、端子ＴＸＩＮ０、ＴＸＸＩＮ０から端子ＲＸＯＵＴ０、ＲＸＸＯＵＴ０への信号の回り込みを最小限に抑えることができるようにキャリブレーションすることが可能である。さらに、端子ＴＸＩＮ１、ＴＸＸＩＮ１から端子ＲＸＯＵＴ１、ＲＸＸＯＵＴ１への信号の回り込みを最小限に抑えることができるようにキャリブレーションすることが可能である。このように第７構成の全二重伝送回路を組み合わせた全二重伝送装置７１０、７１１を適用することにより、機器内の全二重伝送が実現される。
以上、第７構成（変形例の差動構成）の適用例について説明した。
＜３：まとめ＞
以上、本実施形態に係る技術について説明した。本実施形態に係る技術を適用することにより、電源からＧＮＤへ貫通して流れる１本のバイアス電流にて、送信バッファ、受信バッファ、及びハイブリッド回路の機能を全て実現することが可能になる。その結果、半二重双方向データ伝送回路と同等の消費電力で全二重双方向データ伝送を実現することが可能となる。また、上記の第５及び第６構成のようにすると、トランジスタに流れる電流値を調整することが可能になり、ソース（エミッタ）抵抗を伝送路の特性インピーダンスＺより高く設定することができる。例えば、トランスインピーダンス増幅器の電圧増幅率を１倍以上にすることも可能である。その結果、受信バッファ初段回路の電圧増幅率を高めるができるようになる。また、上記の第２及び第３構成や第７及び第８構成のように、容易に差動構成に変形することができる。
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
１０、２０、２３、３０、３３、４０、４３、４５、４８、４１０、５１０、５１３ 電流源
１１ａ、１２ａ、２１ａ、２２ａ、２４ａ、２５ａ、３１ａ、３２ａ、４１ａ、４２ａ、４６ａ、４７ａ、４１１、４１２、５１１、５１２ ＭＯＳトランジスタ
１１ｂ、１２ｂ、２１ｂ、２２ｂ、２４ｂ、２５ｂ、３１ｂ、３２ｂ、４１ｂ、４２ｂ、４６ｂ、４７ｂ バイポーラトランジスタ
１３、２６、２７、３４、４４、４９、４１３、５１４、６０２、６１２、７０２、７１２ 伝送路
６００、６０１、６１０、６１１、７００、７０１、７１０、７１１ 全二重伝送装置
６０３、６０４、６１３、６１４、７０３、７０４、７１３、７１４ 全二重伝送回路
ＴＸ０、ＴＸ１、ＴＸ０Ｘ、ＴＸ１Ｘ 内部入力端子
ＲＸ、ＲＸＸ 内部出力端子
ＩＯ、ＩＯＸ 外部入出力端子

Claims (17)

  1. 送信信号が入力される第１の内部入力端子と、
    前記送信信号に比べて振幅が１／２であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、
    特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、
    前記外部入出力端子から入力された受信信号が出力される内部出力端子と、
    ソースが電流源及び前記外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記内部出力端子に接続された第１のＭＯＳトランジスタと、
    ソースが前記第１のＭＯＳトランジスタのドレイン及び前記内部出力端子に接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、
    を備え、
    前記第１及び第２のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記電流源の電流、及び、前記第１及び第２のＭＯＳトランジスタのトランジスタサイズが設定されている、
    全二重伝送回路。
  2. 送信信号が入力される第１の内部入力端子と、
    前記送信信号に比べて振幅が１／２であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、
    特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、
    前記外部入出力端子から入力された受信信号が出力される内部出力端子と、
    エミッタが電流源及び前記外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記内部出力端子に接続された第１のバイポーラトランジスタと、
    エミッタが前記第１のバイポーラトランジスタのコレクタ及び前記内部出力端子に接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、
    を備え、
    前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記電流源の電流が設定されている、
    全二重伝送回路。
  3. 第１の差動信号が入力される第１の内部入力端子と、
    前記第１の差動信号に比べて振幅が１／２であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、
    前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、
    前記第２の差動信号に比べて振幅が１／２であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、
    特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、
    特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、
    前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、
    前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、
    ソースが第１の電流源及び前記第１の外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記第１の内部出力端子に接続された第１のＭＯＳトランジスタと、
    ソースが前記第１のＭＯＳトランジスタのドレイン及び前記第１の内部出力端子に接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、
    ソースが第２の電流源及び前記第２の外部入出力端子に接続され、ゲートが前記第３の内部入力端子に接続され、ドレインが第４のＭＯＳトランジスタのソース及び前記第２の内部出力端子に接続された第３のＭＯＳトランジスタと、
    ソースが前記第３のＭＯＳトランジスタのドレイン及び前記第２の内部出力端子に接続され、ゲートが前記第４の内部入力端子に接続された第４のＭＯＳトランジスタと、
    を備え、
    前記第１及び第２のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第１の電流源の電流、及び、前記第１及び第２のＭＯＳトランジスタのトランジスタサイズが設定され、
    前記第３及び第４のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第２の電流源の電流、及び、前記第３及び第４のＭＯＳトランジスタのトランジスタサイズが設定されている、
    全二重伝送回路。
  4. 第１の差動信号が入力される第１の内部入力端子と、
    前記第１の差動信号に比べて振幅が１／２であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、
    前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、
    前記第２の差動信号に比べて振幅が１／２であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、
    特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、
    特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、
    前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、
    前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、
    エミッタが第１の電流源及び前記第１の外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記第１の内部出力端子に接続された第１のバイポーラトランジスタと、
    エミッタが前記第１のバイポーラトランジスタのコレクタ及び前記第１の内部出力端子に接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、
    エミッタが第２の電流源及び前記第２の外部入出力端子に接続され、ベースが前記第３の内部入力端子に接続され、コレクタが第４のバイポーラトランジスタのエミッタ及び前記第２の内部出力端子に接続された第３のバイポーラトランジスタと、
    エミッタが前記第３のバイポーラトランジスタのコレクタ及び前記第２の内部出力端子に接続され、ベースが前記第４の内部入力端子に接続された第４のバイポーラトランジスタと、
    を備え、
    前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第１の電流源の電流が設定され、
    前記第２のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第２の電流源の電流が設定されている、
    全二重伝送回路。
  5. 送信信号が入力される第１の内部入力端子と、
    前記送信信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、
    特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、
    前記外部入出力端子から入力された受信信号が出力される内部出力端子と、
    ソースが第１の電流源及び前記外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記内部出力端子に接続された第１のＭＯＳトランジスタと、
    ソースが前記第１のＭＯＳトランジスタのドレインと、第２の電流源と、前記内部出力端子とに接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、
    を備え、
    前記第１のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第１の電流源の電流、及び、前記第１のＭＯＳトランジスタのトランジスタサイズが設定され、
    前記第２のＭＯＳトランジスタのトランスコンダクタンスが前記第１のＭＯＳトランジスタのトランスコンダクタンスに比べて１／Ｇ倍となるように、前記第２の電流源の電流、及び、前記第２のＭＯＳトランジスタのトランジスタサイズが設定されている、
    全二重伝送回路。
  6. 送信信号が入力される第１の内部入力端子と、
    前記送信信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、
    特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、
    前記外部入出力端子から入力された受信信号が出力される内部出力端子と、
    エミッタが第１の電流源及び前記外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記内部出力端子に接続された第１のバイポーラトランジスタと、
    エミッタが前記第１のバイポーラトランジスタのコレクタと、第２の電流源と、前記内部出力端子とに接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、
    を備え、
    前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第１の電流源の電流が設定され、
    前記第２のバイポーラトランジスタのエミッタ抵抗が前記第１のバイポーラトランジスタのエミッタ抵抗に比べてＧ倍となるように、前記第２の電流が設定されている、
    全二重伝送回路。
  7. 第１の差動信号が入力される第１の内部入力端子と、
    前記第１の差動信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、
    前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、
    前記第２の差動信号に比べて振幅がＧ／２倍であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、
    特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、
    特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、
    前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、
    前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、
    ソースが第１の電流源及び前記第１の外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記第１の内部出力端子に接続された第１のＭＯＳトランジスタと、
    ソースが前記第１のＭＯＳトランジスタのドレインと、第２の電流源と、前記第１の内部出力端子とに接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、
    ソースが第３の電流源及び前記第２の外部入出力端子に接続され、ゲートが前記第３の内部入力端子に接続され、ドレインが第４のＭＯＳトランジスタのソース及び前記第２の内部出力端子に接続された第３のＭＯＳトランジスタと、
    ソースが前記第３のＭＯＳトランジスタのドレインと、第４の電流源と、前記第２の内部出力端子とに接続され、ゲートが前記第４の内部入力端子に接続された第４のＭＯＳトランジスタと、
    を備え、
    前記第１のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第１の電流源の電流、及び、前記第１のＭＯＳトランジスタのトランジスタサイズが設定され、
    前記第２のＭＯＳトランジスタのトランスコンダクタンスが前記第１のＭＯＳトランジスタのトランスコンダクタンスに比べて１／Ｇ倍となるように、前記第２の電流源の電流、及び、前記第２のＭＯＳトランジスタのトランジスタサイズが設定され、
    前記第３のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第３の電流源の電流、及び、前記第３のＭＯＳトランジスタのトランジスタサイズが設定され、
    前記第４のＭＯＳトランジスタのトランスコンダクタンスが前記第３のＭＯＳトランジスタのトランスコンダクタンスに比べて１／Ｇ倍となるように、前記第４の電流源の電流、及び、前記第４のＭＯＳトランジスタのトランジスタサイズが設定されている、
    全二重伝送回路。
  8. 第１の差動信号が入力される第１の内部入力端子と、
    前記第１の差動信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、
    前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、
    前記第２の差動信号に比べて振幅がＧ／２倍であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、
    特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、
    特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、
    前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、
    前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、
    エミッタが第１の電流源及び前記第１の外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記第１の内部出力端子に接続された第１のバイポーラトランジスタと、
    エミッタが前記第１のバイポーラトランジスタのコレクタと、第２の電流源と、前記第１の内部出力端子とに接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、
    エミッタが第３の電流源及び前記第２の外部入出力端子に接続され、ベースが前記第３の内部入力端子に接続され、コレクタが第４のバイポーラトランジスタのエミッタ及び前記第２の内部出力端子に接続された第３のバイポーラトランジスタと、
    エミッタが前記第３のバイポーラトランジスタのコレクタと、第４の電流源と、前記第２の内部出力端子とに接続され、ベースが前記第４の内部入力端子に接続された第４のバイポーラトランジスタと、
    を備え、
    前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第１の電流源の電流が設定され、
    前記第２のバイポーラトランジスタのエミッタ抵抗が前記第１のバイポーラトランジスタのエミッタ抵抗に比べてＧ倍となるように、前記第２の電流が設定され、
    前記第３のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第３の電流源の電流が設定され、
    前記第４のバイポーラトランジスタのエミッタ抵抗が前記第３のバイポーラトランジスタのエミッタ抵抗に比べてＧ倍となるように、前記第４の電流が設定されている、
    全二重伝送回路。
  9. 送信信号が入力される第１の内部入力端子と、
    前記送信信号に比べて振幅が１／２であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、
    特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、
    前記外部入出力端子から入力された受信信号が出力される内部出力端子と、
    ソースが電流源及び前記外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記内部出力端子に接続された第１のＭＯＳトランジスタと、
    ソースが前記第１のＭＯＳトランジスタのドレイン及び前記内部出力端子に接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、
    を有し、
    前記第１及び第２のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記電流源の電流、及び、前記第１及び第２のＭＯＳトランジスタのトランジスタサイズが設定されている、第１及び第２の全二重伝送回路と、
    前記第１の全二重伝送回路が有する外部入出力端子と、前記第２の全二重伝送回路が有する外部入出力端子とを結ぶ伝送路と、
    を備える、電子機器。
  10. 送信信号が入力される第１の内部入力端子と、
    前記送信信号に比べて振幅が１／２であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、
    特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、
    前記外部入出力端子から入力された受信信号が出力される内部出力端子と、
    エミッタが電流源及び前記外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記内部出力端子に接続された第１のバイポーラトランジスタと、
    エミッタが前記第１のバイポーラトランジスタのコレクタ及び前記内部出力端子に接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、
    を有し、
    前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記電流源の電流が設定されている、第１及び第２の全二重伝送回路と、
    前記第１の全二重伝送回路が有する外部入出力端子と、前記第２の全二重伝送回路が有する外部入出力端子とを結ぶ伝送路と、
    を備える、電子機器。
  11. 第１の差動信号が入力される第１の内部入力端子と、
    前記第１の差動信号に比べて振幅が１／２であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、
    前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、
    前記第２の差動信号に比べて振幅が１／２であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、
    特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、
    特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、
    前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、
    前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、
    ソースが第１の電流源及び前記第１の外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記第１の内部出力端子に接続された第１のＭＯＳトランジスタと、
    ソースが前記第１のＭＯＳトランジスタのドレイン及び前記第１の内部出力端子に接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、
    ソースが第２の電流源及び前記第２の外部入出力端子に接続され、ゲートが前記第３の内部入力端子に接続され、ドレインが第４のＭＯＳトランジスタのソース及び前記第２の内部出力端子に接続された第３のＭＯＳトランジスタと、
    ソースが前記第３のＭＯＳトランジスタのドレイン及び前記第２の内部出力端子に接続され、ゲートが前記第４の内部入力端子に接続された第４のＭＯＳトランジスタと、
    を有し、
    前記第１及び第２のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第１の電流源の電流、及び、前記第１及び第２のＭＯＳトランジスタのトランジスタサイズが設定され、
    前記第３及び第４のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第２の電流源の電流、及び、前記第３及び第４のＭＯＳトランジスタのトランジスタサイズが設定されている、第１及び第２の全二重伝送回路と、
    前記第１の全二重伝送回路が有する第１及び第２の外部入出力端子と、前記第２の全二重伝送回路が有する第１及び第２の外部入出力端子とを結ぶ第１及び第２の伝送路と、
    を備える、電子機器。
  12. 第１の差動信号が入力される第１の内部入力端子と、
    前記第１の差動信号に比べて振幅が１／２であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、
    前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、
    前記第２の差動信号に比べて振幅が１／２であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、
    特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、
    特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、
    前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、
    前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、
    エミッタが第１の電流源及び前記第１の外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記第１の内部出力端子に接続された第１のバイポーラトランジスタと、
    エミッタが前記第１のバイポーラトランジスタのコレクタ及び前記第１の内部出力端子に接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、
    エミッタが第２の電流源及び前記第２の外部入出力端子に接続され、ベースが前記第３の内部入力端子に接続され、コレクタが第４のバイポーラトランジスタのエミッタ及び前記第２の内部出力端子に接続された第３のバイポーラトランジスタと、
    エミッタが前記第３のバイポーラトランジスタのコレクタ及び前記第２の内部出力端子に接続され、ベースが前記第４の内部入力端子に接続された第４のバイポーラトランジスタと、
    を有し、
    前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第１の電流源の電流が設定され、
    前記第２のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第２の電流源の電流が設定されている、第１及び第２の全二重伝送回路と、
    前記第１の全二重伝送回路が有する第１及び第２の外部入出力端子と、前記第２の全二重伝送回路が有する第１及び第２の外部入出力端子とを結ぶ第１及び第２の伝送路と、
    を備える、電子機器。
  13. 送信信号が入力される第１の内部入力端子と、
    前記送信信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、
    特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、
    前記外部入出力端子から入力された受信信号が出力される内部出力端子と、
    ソースが第１の電流源及び前記外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記内部出力端子に接続された第１のＭＯＳトランジスタと、
    ソースが前記第１のＭＯＳトランジスタのドレインと、第２の電流源と、前記内部出力端子とに接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、
    を有し、
    前記第１のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第１の電流源の電流、及び、前記第１のＭＯＳトランジスタのトランジスタサイズが設定され、
    前記第２のＭＯＳトランジスタのトランスコンダクタンスが前記第１のＭＯＳトランジスタのトランスコンダクタンスに比べて１／Ｇ倍となるように、前記第２の電流源の電流、及び、前記第２のＭＯＳトランジスタのトランジスタサイズが設定されている、第１及び第２の全二重伝送回路と、
    前記第１の全二重伝送回路が有する外部入出力端子と、前記第２の全二重伝送回路が有する外部入出力端子とを結ぶ伝送路と、
    を備える、電子機器。
  14. 送信信号が入力される第１の内部入力端子と、
    前記送信信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記送信信号と同相の信号が入力される第２の内部入力端子と、
    特性インピーダンスＺを有する伝送路に接続された外部入出力端子と、
    前記外部入出力端子から入力された受信信号が出力される内部出力端子と、
    エミッタが第１の電流源及び前記外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記内部出力端子に接続された第１のバイポーラトランジスタと、
    エミッタが前記第１のバイポーラトランジスタのコレクタと、第２の電流源と、前記内部出力端子とに接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、
    を有し、
    前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第１の電流源の電流が設定され、
    前記第２のバイポーラトランジスタのエミッタ抵抗が前記第１のバイポーラトランジスタのエミッタ抵抗に比べてＧ倍となるように、前記第２の電流が設定されている、第１及び第２の全二重伝送回路と、
    前記第１の全二重伝送回路が有する外部入出力端子と、前記第２の全二重伝送回路が有する外部入出力端子とを結ぶ伝送路と、
    を備える、電子機器。
  15. 第１の差動信号が入力される第１の内部入力端子と、
    前記第１の差動信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、
    前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、
    前記第２の差動信号に比べて振幅がＧ／２倍であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、
    特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、
    特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、
    前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、
    前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、
    ソースが第１の電流源及び前記第１の外部入出力端子に接続され、ゲートが前記第１の内部入力端子に接続され、ドレインが第２のＭＯＳトランジスタのソース及び前記第１の内部出力端子に接続された第１のＭＯＳトランジスタと、
    ソースが前記第１のＭＯＳトランジスタのドレインと、第２の電流源と、前記第１の内部出力端子とに接続され、ゲートが前記第２の内部入力端子に接続された第２のＭＯＳトランジスタと、
    ソースが第３の電流源及び前記第２の外部入出力端子に接続され、ゲートが前記第３の内部入力端子に接続され、ドレインが第４のＭＯＳトランジスタのソース及び前記第２の内部出力端子に接続された第３のＭＯＳトランジスタと、
    ソースが前記第３のＭＯＳトランジスタのドレインと、第４の電流源と、前記第２の内部出力端子とに接続され、ゲートが前記第４の内部入力端子に接続された第４のＭＯＳトランジスタと、
    を有し、
    前記第１のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第１の電流源の電流、及び、前記第１のＭＯＳトランジスタのトランジスタサイズが設定され、
    前記第２のＭＯＳトランジスタのトランスコンダクタンスが前記第１のＭＯＳトランジスタのトランスコンダクタンスに比べて１／Ｇ倍となるように、前記第２の電流源の電流、及び、前記第２のＭＯＳトランジスタのトランジスタサイズが設定され、
    前記第３のＭＯＳトランジスタのトランスコンダクタンスが１／Ｚとなるように、前記第３の電流源の電流、及び、前記第３のＭＯＳトランジスタのトランジスタサイズが設定され、
    前記第４のＭＯＳトランジスタのトランスコンダクタンスが前記第３のＭＯＳトランジスタのトランスコンダクタンスに比べて１／Ｇ倍となるように、前記第４の電流源の電流、及び、前記第４のＭＯＳトランジスタのトランジスタサイズが設定されている、第１及び第２の全二重伝送回路と、
    前記第１の全二重伝送回路が有する第１及び第２の外部入出力端子と、前記第２の全二重伝送回路が有する第１及び第２の外部入出力端子とを結ぶ第１及び第２の伝送路と、
    を備える、電子機器。
  16. 第１の差動信号が入力される第１の内部入力端子と、
    前記第１の差動信号に比べて振幅がＧ／２倍（Ｇ＞１）であり、かつ、前記第１の差動信号と同相の信号が入力される第２の内部入力端子と、
    前記第１の差動信号と対を成す第２の差動信号が入力される第３の内部入力端子と、
    前記第２の差動信号に比べて振幅がＧ／２倍であり、かつ、前記第２の差動信号と同相の信号が入力される第４の内部入力端子と、
    特性インピーダンスＺを有する第１の伝送路に接続された第１の外部入出力端子と、
    特性インピーダンスＺを有する第２の伝送路に接続された第２の外部入出力端子と、
    前記第１の外部入出力端子から入力された第３の差動信号が出力される第１の内部出力端子と、
    前記第２の外部入出力端子から入力され、前記第３の差動信号と対を成す第４の差動信号が出力される第２の内部出力端子と、
    エミッタが第１の電流源及び前記第１の外部入出力端子に接続され、ベースが前記第１の内部入力端子に接続され、コレクタが第２のバイポーラトランジスタのエミッタ及び前記第１の内部出力端子に接続された第１のバイポーラトランジスタと、
    エミッタが前記第１のバイポーラトランジスタのコレクタと、第２の電流源と、前記第１の内部出力端子とに接続され、ベースが前記第２の内部入力端子に接続された第２のバイポーラトランジスタと、
    エミッタが第３の電流源及び前記第２の外部入出力端子に接続され、ベースが前記第３の内部入力端子に接続され、コレクタが第４のバイポーラトランジスタのエミッタ及び前記第２の内部出力端子に接続された第３のバイポーラトランジスタと、
    エミッタが前記第３のバイポーラトランジスタのコレクタと、第４の電流源と、前記第２の内部出力端子とに接続され、ベースが前記第４の内部入力端子に接続された第４のバイポーラトランジスタと、
    を有し、
    前記第１のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第１の電流源の電流が設定され、
    前記第２のバイポーラトランジスタのエミッタ抵抗が前記第１のバイポーラトランジスタのエミッタ抵抗に比べてＧ倍となるように、前記第２の電流が設定され、
    前記第３のバイポーラトランジスタのエミッタ抵抗がＺとなるように、前記第３の電流源の電流が設定され、
    前記第４のバイポーラトランジスタのエミッタ抵抗が前記第３のバイポーラトランジスタのエミッタ抵抗に比べてＧ倍となるように、前記第４の電流が設定されている、第１及び第２の全二重伝送回路と、
    前記第１の全二重伝送回路が有する第１及び第２の外部入出力端子と、前記第２の全二重伝送回路が有する第１及び第２の外部入出力端子とを結ぶ第１及び第２の伝送路と、
    を備える、電子機器。
  17. 画像データの信号を出力する演算処理部と、
    前記画像データを表示する表示部と、
    をさらに備え、
    前記画像データの信号は、前記第１の全二重伝送回路が有する内部入力端子に入力され、前記伝送路を介して前記第２の全二重伝送回路に伝送され、前記第２の全二重伝送回路が有する内部出力端子から出力され、前記表示部に入力される、
    請求項９〜１６のいずれか１項に記載の電子機器。
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