JP2020522931A - 差動入力レシーバを実現するための回路および方法 - Google Patents

差動入力レシーバを実現するための回路および方法 Download PDF

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Abstract

差動入力レシーバは、入力回路(402)と、第1出力回路(419)と、増幅器(502)を含む第2出力回路(450)とを含む。入力回路(402)は、差動の入力信号を受けるように構成された第1入力ノード(410)および第2入力ノード(418)を有する。第1出力回路は、第1入力ノードおよび第1出力ノード(422)の間に結合された第1キャパシタ(420)と、第2入力ノードおよび第2出力ノード(425)の間に結合された第2キャパシタ(424)とを有し、第1周波数範囲内に入力信号がある場合、第1出力および第2出力において出力信号を生成する。増幅器(502)は、第1入力ノード(410)に結合された第1増幅器入力と、第2入力ノード(418)に結合された第2増幅器入力とを有する。第1周波数範囲よりも低い第2周波数範囲に入力信号がある場合、第2出力回路は、出力信号を生成する。

Description

本発明は、一般的には集積回路装置に関し、具体的には、差動入力レシーバを実現するための回路および方法に関する。
差動入力レシーバは、集積回路の入出力パッドにおいて差動入力を受け得る。入力信号は、コモンモード電圧(VCMs:common mode voltages)の範囲を有し得る。多くの場合、差動の入力信号を受ける集積回路内において異なるコモンモード電圧を有する信号を生成するために差動の入力信号をシフトする必要があり得る。
しかしながら、コモンモード電圧をシフトすることには、多くの欠点があり得る。たとえば、AC結合レシーバ入力を実現する場合、ブロッキングキャパシタは、独立したレシーバおよびトランスミッタのコモンモードのレベルを許容し得るが、そのような解決策は、所与のカットオフ周波数を有するハイパス特性を持ち得る。当該ハイパス特性においては、このカットオフ周波数より低い信号損失は、ベースライン変動を引き起こす。DC結合の解決策は、コモンモードレベルの制限、オフセットの複雑化、あるいは成分値のための望ましくない設計トレードオフによって妨げられ得る。
そのため、信号のシフトを可能にする差動入力レシーバを実現するための回路および方法が有益である。
差動入力レシーバを実現するための回路が説明される。回路は、入力回路と、第1出力回路と、第2出力回路とを備える。入力回路は、差動の入力信号を受けるように構成された第1入力ノードおよび第2入力ノードを有する。第1出力回路は、第1入力ノードおよび第1出力ノードの間に結合された第1キャパシタと、第2入力ノードおよび第2出力ノードの間に結合された第2キャパシタとを有する。第1周波数範囲内に入力信号がある場合、第1出力回路は、第1出力および第2出力において出力信号を生成する。第2出力回路は、増幅器を含む。増幅器は、第1入力ノードに結合された第1増幅器入力と、第2入力ノードに結合された第2増幅器入力とを有する。第1周波数範囲よりも低い範囲に延在する第2周波数範囲に入力信号がある場合、第2出力回路は、出力信号を生成する。
差動入力レシーバを実現する方法も説明される。回路は、差動の入力信号を受ける第1入力ノードおよび第2入力ノードを構成することと、第1入力ノードおよび第1出力ノードの間に第1キャパシタを結合することと、第2入力ノードおよび第2出力ノードの間に第2キャパシタを結合することと、第1周波数範囲に入力信号がある場合、第1出力ノードおよび第2出力ノードにおいて出力信号を生成することと、増幅器の第1増幅器入力を第1入力ノードに結合するとともに増幅器の第2増幅器入力を第2入力ノードに結合することと、第1周波数よりも低い範囲に延在する第2周波数範囲に入力信号がある場合、増幅器の出力に基づく出力信号を生成することとを含む。
以降の詳細な説明および請求項の考慮から他の特徴が認識される。
差動入力を受けるための入出力パッドを有する集積回路装置のブロック図である。 差動の入力信号を受けるための回路のブロック図である。 レシーバの入力パッドにおける例示的な入力信号およびレシーバ回路の入力における信号を示すタイミング図である。 第1出力回路および第2出力回路を示すブロック図である。 図4の第2出力回路の追加の要素を示すもう一つのブロック図である。 第1出力回路と、オフセット補償回路を有する第2出力回路とを示すもう一つのブロック図である。 図6のオフセット補償回路の動作を示すブロック図である。 第2出力回路のノードにおける電圧例のブロック図である。 差動入力レシーバを実現する方法を示すフローチャートである。
詳細な説明
以下で説明される回路および方法は、レシーバ(RX)入力パッドに結合されるレシーバ回路に配置され得るインターフェース回路を開示する。インターフェース回路は、従来の50オーム終端に適合し、信号コモンモードを最適なトランスミッタ(TX)のレベル(すなわちレシーバ入力パッドにおいて受信されるレベル)からレシーバの信号処理回路(たとえば連続時間線形イコライザ(CTLE:continuous time linear equalizer))のための最適なレベルに変換しながら、広帯域特性を有する入力信号を、レシーバ入力パッドから入力レシーバチェーン回路へ伝達するか、または結合し得る。
ICのパッドまたはバンプにおいて、レシーバのフロントエンド増幅器は、外部環境に接続され得る。レシーバのパッドにおけるコモンモードは、レシーバまたはトランスミッタにおいて設定され得る。しかしながら、レシーバ回路およびトランスミッタ回路にとっての最適なコモンモードレベルは、同じとは限らない。以下で説明される回路および方法は、システム設計者および回路設計者がTXおよびRXのコモンモードレベルを独立して自由に選択することを可能にする。当該回路は、真のレイル・ツー・レイルの入力コモンモードレベル(たとえば0Vから供給電圧まで)の使用を許容し、このコモンモードの範囲外において、より限定されるもののさらに機能的な性能を持続させることができる。当該回路および方法は、オフセット補償も可能にする。
RX入力回路は、信号のための2つのパスを実現することによって機能する。高周波パスは、2つのキャパシタを通過する2つのシングルエンドのパスから成る。低周波パスは、帰還抵抗回路網を有する単一の全差動増幅器から成る。或る実現によれば、高周波パスはパッシブな高周波パスであってよく、一方で低周波パスはアクティブな低周波パスであってもよい。フィードフォワード抵抗は、高周波パスおよび低周波パスをつなぐ。当該差動増幅器は、広いコモンモード入力範囲を用いてコモンモード制御を出力することになる。フィードフォワード増幅器のブロックにおける入力コモンモードの範囲は、抵抗分割器の使用によりRXパッドにおけるコモンモードの範囲よりも狭くてもよい。オフセット補償は、抵抗分割器に沿って導入され得る。
新規性が認められる発明の1つ以上の実現例の特徴を定義する請求項を明細書が含みながら、回路および方法は、図面とともに説明を考慮することによってより理解されると思われる。様々な回路および方法が開示されながら、当該回路および方法は、独創的な配置の単なる例示に過ぎず、当該配置は様々な形で具体化され得ることが理解されるべきである。そのため、この明細書内で開示されている特定の構造的および機能的な詳細は、限定として解釈されるべきではなく、むしろ単なる請求項にとっての根拠、および実質的に任意の適切な詳細構造における独創的な配置を様々に採用することを当該技術分野における当業者に教示するための代表的な根拠として解釈されるべきである。さらに、ここにおいて使用される用語および語句は、限定することを意図されておらず、むしろ回路および方法の分かり易い説明を提供することを意図されている。
最初に図1を参照すると、入出力回路を有する集積回路装置のブロック図が示されている。図1には、集積回路100のブロック図が示されている。集積回路100は、当該集積回路内においてデータを送受信するための回路を含む。具体的には、入出力ポート102は、プログラマブルリソース106を制御する制御回路104に結合されている。プログラマブルリソース106は、コンフィギュレーションメモリ107、コンフィギャラブルロジック素子108、ディジタル信号処理(DSP:digital signal processing)ブロック109、アナログ・デジタル変換(ADC)、ランダムアクセスメモリのブロック(BRAM:blocks of random access memory)110、および入出力ブロック111を有する。以下でより詳細に説明されるように、プログラマブルリソース106の様々な回路ブロックは、参照電圧の電圧値に基づいて選択され得る冗長回路として実現され得る。コンフィギュレーションデータは、コンフィギュレーションコントローラ112によってコンフィギュレーションメモリ108に提供され得る。コンフィギュレーションデータは、プログラマブルリソース106の操作を可能にする。メモリ113は、制御回路104およびプログラマブルリソース106に結合され得る。トランシーバ回路114は、制御回路104、プログラマブルリソース106、およびメモリ113に結合され得る。トランシーバ回路114は、入出力パッド116および117を介して集積回路における信号を受け得る。図示されるような制御回路104に結合される入出力パッド118のように、他の入出力ポートは、集積回路装置の回路に結合され得る。クロック回路網120は、図1の回路の様々な素子に結合される。以下に説明される回路および方法は、図1の入出力パッドおよびトランシーバのような図1の要素を用いて実現され得る。
図2を参照して、差動の入力信号を受けるための回路のブロック図が示されている。具体的には、入出力パッド116および117は、変換回路202に結合されている。変換回路202は、レシーバ回路204に印加される差動の入力信号の変換を可能にする。変換回路202は、変換回路202の入力に供給される、第1コモンモード電圧から第2コモンモード電圧を有する入力信号の変換を可能にする。第1コモンモード電圧は、レイル・ツー・レイルの入力コモンモードレシーバを可能にするための、接地と参照電圧Vddとの間の任意のコモンモード電圧であり得る。第2コモンモード電圧は、選択された参照コモンモード電圧VCMrefであり得る。単一の差動入力信号だけが入力パッド116および117に供給されている限り、図3の左の入力例が、4つの異なるコモンモードレベルである接地、VCMin1、VCMin2、およびVddを中心にV+/V−の間を振れる電圧を示していることに注目すべきである。その右に示される出力は、入力信号のVCMに関わらず、信号振幅がVCMrefレベルに変換されることを示す。以下でより詳細に説明されるように、変換回路202の出力において生成される出力信号の(図3においてVCMrefの上方のV+およびVCMrefの下方のV−の値によって表現される)信号振幅も、オフセット注入を使用して制御され得る。
当該回路は、2つのコモンモードレベルの間の入力信号の効果的な変換を実現する。しかしながら、信号の変換はその平均およびこれに付加される任意の差動を含む。この場合、任意の電圧レベルは、vavg+vsigと表現され得る。所与のプロセス(または半導体製造技術ノード)のために、信号(たとえばvavg+vsig)の絶対値に制限が課される。この場合、プロセスの信頼性に関する懸念事項によって制限が課され得る。プロセスの信頼性に関する1つの懸念事項は、直接の装置故障である。電源レールより高すぎる電圧または低すぎる電圧に集積回路内部の装置がさらされることが禁止され得る。これは、当該装置が故障する可能性があるためである。第2の懸念事項は、過剰な電圧スパイクへの短期暴露を処理するために特に配置される静電放電(ESD:electrostatic discharge)保護回路の存在である。そのようなESD回路は、たとえばダイオードベースのクランプの形式を取り得る。0V供給範囲外のコモンモードレベルのために、信号には、これらの制限が課される。たとえば、電源レールが1.2Vであるが、集積回路の入力における装置は1.5Vを持続するとともにESDダイオードは0.5Vのターンオンを有するとする。その結果、信号は、1.5Vまたは1.2+0.5=1.7Vのうち低い方まで上昇することが可能とされる。たとえば、vavg+vsigのために許容される状況は、1.2+0.3(V),1.3+0.2(V),1.4+0.1(V)であり得る。コモンモードレベルに依存して、特定の信号振幅が許容される。同様の例が、0V(接地)を基準にした負の電圧についても構築され得る。
図4を参照して、ブロック図400は、変換回路202として実現され得る第1出力回路および第2出力回路を示す。いくつかのノードおよび構成要素には、VbおよびVb’のようにアポストロフィが付されている。そのノード、機能、および構成要素は似ており、整合しており、および/または相補的であることを前提に、説明においては一方または両方が使用される。
図4の実現によると、入力回路402は、差動の入力信号のペアの第1入力信号(In)を受け、レシーバ入力パッド406において入力抵抗404を有する第1入力を含む。インダクタ408は、ノード410に結合されている。ノード410において電圧Vaが生成される。入力回路402は、第2入力パッド414に結合された第2入力抵抗412を含む。抵抗404および412は、トランスミッタの出力インピーダンスまたはチャンネル特性インピーダンスのいずれかのような、ICの外部の抵抗を表すことを意図されている。抵抗438および440は、404および412のためのインピーダンス整合素子を表す。典型的には、404および412は通信チャンネルの場合においていずれも50オームであるが、それらはこの値に限定されない。入力パッドにおいてインダクタ416は、電圧Va’が生成されるノード418に結合されている。第1出力回路419は、第1パスを含む。第1パスは、ノード410および第1出力ノード422の間に結合された第1キャパシタ420を有する。第1出力ノード422において電圧Vbが出力信号(Out)として生成される。負荷容量Cinを表すキャパシタ426は、出力ノード422に示されている。第1出力回路419は、ノード418および第2出力ノード425の間に結合された第2キャパシタ424をさらに含む。第2出力ノード425において、電圧Vb’が反転出力信号(Out_b)として生成される。負荷容量Cinを表すキャパシタ428は、出力ノード425に示されている。Cinは、レシーバチェーンの次段の負荷容量を表す。レシーバチェーンは、たとえば連続時間線形イコライザまたは他の信号増幅器、DFE加算ブロック、もしくはデータスライサであり得る。第1出力回路419は、第1周波数範囲の入力信号の受信を可能にする。
入力回路402は、任意の電圧終端回路をさらに有し得る。当該電圧終端回路は、増幅器430を含む。増幅器430は、抵抗分割器のノードに結合された入力を有する。抵抗分割器は、参照電圧Vに結合された第1抵抗432と、接地に結合された第2抵抗434とを含む。増幅器430の出力は、インダクタ436および抵抗438の第1直列接続、ならびに抵抗440およびインダクタ442の第2直列接続に結合される。インダクタ436は、ノード410および抵抗438の間に結合されている。抵抗438は、当該増幅器の出力に結合されている。当該増幅器の出力は、抵抗440に結合されている。抵抗440は、当該インダクタの一方端に結合されている。当該インダクタの他方端は、ノード418に結合されている。
第2出力回路450は、入力回路402の出力と出力ノード422,425との間に第3パスおよび第4パスを設ける。以下でより詳細に説明されるように、当該第2出力回路は、第1周波数範囲よりも低い第2周波数範囲における入力信号の受信を可能にする。低周波範囲における信号の送信のための回路の例は、図5の参照においてより詳細に説明される。第2出力回路450の周波数範囲は、当該出力における抵抗およびキャパシタの組合せに連動して、第2出力回路の増幅器の単位利得帯域幅によって決定され得る。所与の例においては、第2周波数は、0Hz(直流)の下限を有する。
図4の回路は、負荷回路における入力装置に接続され得る。当該負荷回路は、感知可能な直流電流を引かない任意のフロントエンドインターフェース回路であり得る。例として、負荷回路は、n型金属酸化物半導体(NMOS:n-type metal oxide semiconductor)回路、p型金属酸化物半導体(PMOS:p-type metal oxide semiconductor)回路、容量性サンプリング回路、連続時間線形イコライザ(CTLE)回路、および電流モード論理(CML:current mode logic)回路であり得る。
図5を参照して、もう一つのブロック図500は、図4の第2出力回路450の追加要素を示す。より具体的には、フィードフォワード増幅器502は、第1抵抗回路網に結合された第1出力を有する。第1抵抗回路網は、ノード418とフィードフォワード増幅器502の出力との間に結合された、第1抵抗(Ra)504および第2抵抗(Rb)506を含む。抵抗504と抵抗506との間のノードは、フィードフォワード増幅器502の第1入力に結合されている。フィードフォワード増幅器502は、第2抵抗回路網をさらに有する。第2抵抗回路網は、第3抵抗(Ra’)510と、第4抵抗(Rb’)512とを含む。抵抗510と抵抗512との間のノードは、フィードフォワード増幅器502の第2入力に結合されている。フィードフォワード増幅器502の出力は、フィードフォワード抵抗を介して出力ノードに結合されている。すなわち、第1出力507は、抵抗506に結合されているとともに、ノード422におけるフィードフォワード抵抗(Rff)508に結合されている。第2出力513は、抵抗512に接続されているとともに、ノード425におけるフィードフォワード抵抗(Rff’)514に結合されている。
図5の変換回路は、たとえばRX入力パッドにおけるコモンモードとVb/Vb’における所望のコモンモードとの間のコモンモード遷移を可能にする。レシーバチェーン回路において後続するブロックへの入力は、たとえば、CMOS装置のゲート端子であり得る。この場合、RffおよびRff’において感知可能な直流電流は流れない。直流電流は、Ra,Rbにおいていずれかの方向に流れて、コモンモード変換を実現するために必要とされる電圧差を生じさせ得る。RXパッドにおけるコモンモードは、電源レールの間の値を有し、限定的な場合において当該レールを越え得る。処理装置が当該電圧を維持することができ、かつレシーバ集積回路(IC:integrated circuit)のESDが許容するなら、入力パッドにおける絶対電圧は、電源レールを越え得る。コモンモードが当該レールを超えるにつれて、許容される信号振幅が減少し始める。アプリケーションおよび処理に特有の根拠に基づいて、いくつかのICは、任意の入力信号が電源レールを越えることを特に禁止し得る。さらに、当該回路が入力コモンモードを所望の出力コモンモードに変換することが注目されるべきである。RbがRaに等しく、かつFFAブロックが高インピーダンス入力を有する場合において、フィードフォワード増幅器(FFA:feed forward amplifier)への入力コモンモードは、こられ2つのターゲットの間の中間であり得る。フィードフォワード増幅器は、広い入力コモンモードの範囲を有するように設計され得る。しかし、フィードフォワード増幅器は、所望の出力コモンモードレベルとの組合せにおいて、入力コモンモードが当該レールをどの程度超え得るかに影響を与え得る。オフセット電流を無視すると、VaおよびVbにおけるコモンモード電圧は、以下の等式(1)によって表現され得る。
等式(1)において、Vcm(Vb,Vb’)は、ノードペアVb,Vb’のコモンモード電圧を指す。さらに、i(Ra)は、抵抗Raを流れる電流を指す。同様の定義がVcm(Va,Va’)およびi(Rb)に当てはまる。
抵抗508およびキャパシタ420の組合せによって主に決定されるコーナー周波数より高い周波数領域において、キャパシタ420を有するパスは有益な信号利得を提供する。増幅器502が十分に高い帯域幅を有するなら、当該増幅器およびキャパシタパスは、抵抗508およびキャパシタ420によって設定される同じコーナー周波数を両方が有しながら、一次重複を選択する。増幅器502のパスは、このコーナー周波数より低く動作する。一方、(キャパシタ420を介する)容量性パスはそれより高く動作する。増幅器502がとても遅いなら、抵抗508およびキャパシタ420によって規定されるコーナー周波数よりも低い信号の送信を、増幅器パスが抑止し得る。この状態は、周波数全体に亘る入出力電圧の伝達関数において望ましくないリップルとして現れ得る。当該増幅器は、平坦な応答を与えるのに十分な帯域幅を有することが望ましい。この場合、出力ノードにおいてキャパシタおよび抵抗を実現するために必要とされる領域と、十分な余裕をもってこのコーナー周波数を超えるために当該増幅器に必要とされる電力との間には、設計トレードオフが存在する。たとえば、高周波パス用のキャパシタ420および424のために1pFのキャパシタが使用され、低周波パスを接続する抵抗508および514のために100kオームが使用され得る。この場合、コーナー周波数は、1.592MHzにほぼ等しい。ほぼ0Hz(DC)から1.592MHzまでの周波数範囲を低周波パスが有し、1.592MHzから最大動作周波数までの周波数範囲を高周波パスが有し得る。通常、他の要因(たとえば、入力インピーダンス整合のためのt−コイルの実現、例としてCac素子の実効直列抵抗、寄生容量負荷、およびCin)によって、最大動作周波数が決定される。最大動作周波数の実例は10GHzであり、確かに最も高く、当該回路をRF動作に適合させることができ得る。1.592MHzのコーナー周波数のため、FFAの単位利得周波数は、通常、10倍より高くされる(すなわち、10*1.592MHzより高いか、または>15.92MHz)。
図6を参照して、もう一つのブロック図600は、第1出力回路と、およびオフセット補償回路を有する第2出力回路とを示す。図6の実現によると、抵抗Ra、Rb、Ra’、およびRb’の各々は、抵抗分割回路網を設けるように分割される。具体的には、Raは抵抗602、604、および606に分割され、抵抗Rbは抵抗608、610、および612に分割され、抵抗Ra’は抵抗614、616、および618に分割され、抵抗Rb’は抵抗620、622、および624に分割される。第1オフセット補償回路630は、第1電流源632を含む。第1電流源632は、ノード635において第2電流源634に直列に結合されている。第1送信ゲート636は、ノード635と抵抗610および612の間のノードとの間に結合されている。第2送信ゲート638は、ノード635と抵抗608および610の間のノードとの間に結合されている。第1送信ゲートおよび第2送信ゲートを通過する電流は、電流源632および634によって制御されて、オフセット注入を提供するとともに出力フィードフォワード抵抗458において電圧Vcを制御し得る。同様に、第2オフセット補償回路640は、第3電流源642を含む。第3電流源642は、ノード645において第4電流源644に直列に結合されている。第3送信ゲート646は、ノード645と、抵抗620および622の間のノードとの間に結合されている。第4送信ゲート648は、ノード645と、抵抗622および624の間のノードとの間に結合されている。第3送信ゲートおよび第4送信ゲートを通過する電流は、電流源642および644によって制御されて、オフセット注入を提供するとともに出力フィードフォワード抵抗464において電圧を制御し得る。
選択的な受動イコライザ650は、出力ノード422と425との間に結合され、スイッチ652,654によって制御され得る。スイッチ652,654は、たとえばトランジスタスイッチであり得る。ノード422に結合されたゲートを有する出力トランジスタ660は、検出電圧VdおよびVeを生成するように実現され得る。一方、ノード425に結合されたゲートを有する出力トランジスタ662は、検出電圧Vd’およびVe’を生成するように実現され得る。以下でより詳細に説明されるように、制御回路664は、フィードフォワード増幅器502を制御するように実現され得る。制御回路664は、ペアVbおよびVb’、VcおよびVc’、VdおよびVd’、ならびにVeおよびVe’のような異なるノードにおける電圧のペアを受けるともに、参照コモンモード電圧VCMrefも受けるように結合されている。制御回路664は、制御電圧Vxを生成する。制御電圧Vxは、出力において正確なコモンモード電圧を生成することを可能にする。
Vxは、検出ブロックと、フィードフォワード増幅器のコモンモード制御ポートとの間のインターフェースノードである。FFAブロックのコモンモード制御ポートは、以下のように機能する。Vxが上昇するか、または下降する場合、これは電源レールの間の制御信号であることが想定され、その結果、全差動増幅器であるフィードフォワード増幅器の出力コモンモードは、上昇するか、または下降する。この動作の兆候、すなわち上昇または下降がフィードフォワード増幅器の出力コモンモードにおいて上昇/下降または下降/上昇を生じさせるかどうかは、コモンモード検出制御回路を介する利得の兆候に依存する。コモンモード検出制御回路の実現は、(i)Vc/Vc’の平均値、すなわち0.5*(Vc+Vc’)を得るための抵抗列、および(ii)Vcの平均とVCMrefとを比較する演算相互コンダクタンス増幅器(OTA:operational transconductance amplifier)であり得る。Vxは、このOTAの出力に直接接続され得る。この負帰還ループのための安定性補償回路網は、どのペア(Vb,Vc,Vd,Ve等)が検出されるかに依存する。なぜなら、それらはすべて異なる周波数応答を有するためである。図6はNMOS装置を負荷として明示的に示しているが、一方で、(感知可能な直流電流を引かない)イコライザ650が選択的であることに加えて、これらの負荷トランジスタは、NMOS、PMOS、またはもう一つの容量性負荷回路であり得ることが注目されるべきである。
値VCMは、一方端においてVcおよび他方端においてVc’を有する抵抗列によって定められ得る。当該抵抗列の中間点は、VcおよびVc’のコモンモード(または平均であるvcmsense)における電圧を提供する。増幅器は、この平均電圧(vcmsense)を参照電圧VCMrefと比較するために使用され得る。制御回路は、単一の被検出ペアおよび単一のVCMrefの値のみを有し得る。この場合、Vc、Vb、VdまたはVeのいずれも被制御ノードであり得る。たとえば、(入力トランジスタ660および662として示され、VdおよびVeに接続されている)負荷ステージは、適切に制御されたVbノードとともにそれが最適に機能するように設計され得る。もう一つの例においては、被制御ノードとしてのVeとともに負荷ステージは最適に機能し得る。
VCMrefは、制御下にあるのがどのようなノードペアであっても当該ノードペアにとっての所望のコモンモードレベルに設定される。その実現がたとえば0.5*(Vb+Vb’)=0.75Vであるなら、VCMrefは0.75Vである。当該設計は0.5*(Ve+Ve’)=0.2Vであることを必要とし得て、その結果、VCMRefは、0.2Vである。VCMRefは、バンドギャップベースのリファレンスまたはMOSの閾値電圧のような定電圧を用いて生成され得る。あるいは、それは、たとえばオンチップ抵抗に比例(あるいは反比例)する値を有し得る。被検出ノードペアおよびターゲットコモンモードの最適な選択は、アプリケーション固有である。
したがって、制御下のノードペア(たとえばVb、Vc、VdまたはVe)および(制御ループにとってのターゲットとしての)関連するVCMrefは、レシーバ入力パッドにおける入力コモンモード電圧に関連付けられる必要はない。被制御コモンモードは、当該パッドにおけるレベルから独立して、負荷ステージにおける高性能を支援する任意の値であり得る。その結果、変換回路はレベルシフタとして動作し、接地と供給との間(特定の場合においては若干その外側)のコモンモードレベルにおいて入力を取得し、それをターゲットレベルに変換する。
VCMrefの生成は、被制御ターゲット値の性質に依存する。実例には限定されないが、当該実例は、0Vまたはわずかな電源基準に関して定電圧を有するようにVbまたはVcを設定して、再度VbまたはVcをターゲットとするための接地基準値を含む。所望の信号振幅に照らして(ターゲットノードにおける)所望のVCM設定ポイントがFFAブロックの電源レールの飽和電圧以内の増幅器502の出力電圧とともに実現される必要があるという制限が被制御ターゲットに課される。別の言い方をすれば、Vc,Vc’は、増幅器502の電源の飽和電圧以内に収まっている必要がある。
オフセット注入は、この全ブロックだけでなく後続の下流回路の両方においてもオフセットを取り消すために実現される。Rbは、n個の別個の構成要素に分割され得る。nが3である場合の分割例が図示されており、Rbは、Rb1+Rb2+Rb3によって表現される。抵抗Rbの分割は、3つのセグメントとなる必要はなく、任意のセグメント数であってよい。一致させるために、Raも同様に分割されてよいが、これは必須ではない。Rbの分割は、Rb1/Rb2の間、およびRb2/Rb3の間に新しい中間ノードを設ける。当該分割は3に限定される必要はない。オフセット注入源IOP/IOMは、送信ゲートの1つにおいて双方向の電流の流れを可能にする。電流は、相補ゲートにおいて反対方向に流れる。図6においては、636および648は、相補ゲートである。増幅器回路502および抵抗Rbの分割は、Vc/Vc’における差動電圧を生成するか、または取り消すような方法でオフセット電流が流れるように設計され得る。
Raが分割抵抗として示されているが、一方で、2つのパスの利得が較正されて、Raの調整がその較正の一部を形成し得ることが注目されるべきである。容量性パスは、調整可能であり得る。この場合、抵抗性の利得パス(Ra,Rb,FFA)は、第1利得パスに整合するように較正され得る。イコライザ型の伝達関数を意図的に実現するためにRaおよびRbが選択され得ることも考えられる。当該伝達関数は、追加の機能を提供する。もしRaとRbが等しくなければ、FFA入力におけるVCMは、入力パッドのVCMおよび出力VCMターゲットの中間にはならないが、Ra,Rbの比に依存する他の値をとる。
図7を参照して、図6のオフセット補償回路の動作を示すブロック図が示される。そのような設計の一例は、Ra,Rbよりも実質的に低い増幅器502の出力インピーダンスを特定する。抵抗分割は、Rb1および/またはRb2よりも低いRb3を有するようにも設計され得る。そのとき、オフセット電流は、主にRb3を流れるとともにRb3’をその反対方向に流れる。もし送信ゲート638および646が有効であるなら、ゲート636および648が無効である間、オフセット電流は、抵抗Rb2およびRb3(ならびにRb2’,Rb3’)を流れ、図7の実現と比べて増加された差動電圧を生成する。もし、たとえば送信ゲート636および648が有効(638,646は無効)であるなら、オフセット電流は、図7に示されるようにRb3を流れて、差動電圧の減少をもたらす。Rbにおいて複数の分割を許容し、抵抗列に沿って複数の注入ポイントを可能にする能力は、同じ入力電流がオフセット電圧のいくつかの値を生成することを可能にする。電流源は、入力コードに応じて制御される電流を伴う電流デジタルアナログコンバータ(DACs:digital-to-analog converters)であり得る。実際には、どの送信ゲートペアを使用するかの選択は、可変利得がオフセット電流DACに適用されることを可能にする。
当該回路の高周波利得は、能動性の回路負荷の入力容量である、容量素子420および424の間の容量性ディバイダによって支配される。高周波利得のための単純化された利得の式は、以下の式(2)のようになり得る。
当該回路の低周波利得は、RaおよびRbの抵抗性ディバイダおよび増幅器502によって支配される。この場合、単純化された(FFA出力インピーダンスおよび有限利得を排除する)低周波利得の式は、以下の式(3)のようになり得る。
入力パッドにおけるインピーダンス整合によって電圧利得も影響される。入力の50オームまたはRaは、反射損失のための仕様に依存して、正確な入力整合を提供するように調整され得る。RaまたはRb内の要素に整合する反射損失を含むことは、低周波のRa/Rbの利得関係を調節するために使用され得る。Raおよび/またはRbは、イコライザ型の応答を許容するように調節され得る。
図8を参照して、第2出力回路のノードにおける電圧例のブロック図が示される。動作状態にある増幅器入力におけるコモンモードは、所望の出力コモンモードおよび当該パッドにおける入力コモンモードの間にある。RaおよびRbが等しい場合、増幅器の入力端子におけるコモンモードは、図8に示されるように、当該パッドおよび出力コモンノードの中間である。入力パッドにおける電圧に対する制限は、終端回路網および静電気放電(ESD:electrostatic discharge)装置によって支配される。増幅器入力における電位は、たとえ外部のVCMがないとしても、電源レール内にあり得る。
図9を参照して、フローチャートは、図4〜6に示されるような差動入力レシーバを実現する方法を示す。具体的には、ブロック902において、第1入力ノードおよび第2入力ノードが差動の入力信号を受けるように構成される。ブロック904において、第1入力ノードと第1出力ノードとの間に第1キャパシタが結合される。ブロック906において、第2入力ノードと第2出力ノードとの間に第2キャパシタが結合される。ブロック908において、入力信号が第1周波数範囲にある場合、第1出力ノードおよび第2出力ノードにおいて出力信号が生成される。ブロック910において、増幅器の第1増幅器入力が第1入力ノードに結合されるとともに、当該増幅器の第2増幅器入力が第2入力ノードに結合される。ブロック912において、第1周波数よりも低い範囲に延在する第2周波数範囲に入力信号がある場合、当該増幅器の出力に基づいて出力信号が生成される。第2周波数範囲は、0Hz(DC)まで延在し得る。
一例において、差動入力レシーバを実現するための回路が提供され得る。そのような回路は、入力回路と、第1出力回路と、第2出力回路とを含み得る。入力回路は、差動の入力信号を受けるように構成された第1入力ノードおよび第2入力ノードを有する。第1出力回路は、第1入力ノードおよび第1出力ノードの間に結合された第1キャパシタと、第2入力ノードおよび第2出力ノードの間に結合された第2キャパシタとを有する。第1周波数範囲内に入力信号がある場合、第1出力回路は、第1出力および第2出力において出力信号を生成する。第2出力回路は、増幅器を含む。当該増幅器は、第1入力ノードに結合された第1増幅器入力と、第2入力ノードに結合された第2増幅器入力とを有する。第1周波数範囲よりも低い範囲に延在する第2周波数範囲に入力信号がある場合、第2出力回路は、出力信号を生成する。
そのような回路は、第1抵抗と、第2抵抗と、第3抵抗と、第4抵抗とをさらに含み得る。第1抵抗は、第1入力ノードおよび第1増幅器入力の間に結合されている。第2抵抗は、第1増幅器入力および第1増幅器出力の間に結合されている。第3抵抗は、第2入力ノードおよび第2増幅器入力の間に結合されている。第4抵抗は、第2増幅器入力および第2増幅器出力の間に結合されている。
そのような回路は、第1増幅器出力および第1出力ノードの間に結合された第1出力抵抗と、第2増幅器出力および第2出力ノードの間に結合された第2出力抵抗とをさらに含み得る。
そのような回路は、当該増幅器の第1出力において第1電圧を生成するように構成された第1オフセット補償回路をさらに含み得る。
そのような回路において、第2抵抗は、第1抵抗分割回路網を形成する第1直列接続抵抗を含み得る。
そのような回路において、第1オフセット補償回路は、第1抵抗分割回路網のノードにおける第1オフセット電圧を制御するように構成された電流源を含み得る。
そのような回路は、当該増幅器の第2出力において第2電圧を生成するように構成された第2オフセット補償回路をさらに含み得る。
そのような回路において、第3抵抗は、第2抵抗分割回路網を形成する第2直列接続抵抗を含み得る。
そのような回路において、第2オフセット補償回路は、第2抵抗分割回路網のノードにおける第2オフセット電圧を制御するように構成された電流源を含み得る。
そのような回路は、当該増幅器回路にコモンモード制御信号を提供するように構成された制御回路をさらに含み得る。
もう一つの例において、差動入力レシーバを実現する方法が説明され得る。そのような方法は、差動の入力信号を受けるように第1入力ノードおよび第2入力ノードを構成することと、第1入力ノードおよび第1出力ノードの間に第1キャパシタを結合することと、第2入力ノードおよび第2出力ノードの間に第2キャパシタを結合することと、入力信号が第1周波数範囲にある場合、第1出力ノードおよび第2出力ノードにおいて出力信号を生成することと、増幅器の第1増幅器入力を第1入力ノードに結合するとともに当該増幅器の第2増幅器入力を第2入力ノードに結合することと、第1周波数範囲よりも低い範囲に延在する第2周波数範囲に入力信号がある場合、当該増幅器の出力に基づいて出力信号を生成することとを含み得る。
そのような方法は、第1入力ノードおよび第1増幅器入力の間に第1抵抗を結合することと、第1増幅器入力および第1増幅器出力の間に第2抵抗を結合することと、第2入力ノードおよび第2増幅器入力の間に第3抵抗を結合することと、第2増幅器入力および第2増幅器出力の間に第4抵抗を結合することとをさらに含み得る。
そのような方法は、第1増幅器出力および第1出力ノードの間に第1出力抵抗を結合することと、第2増幅器出力および第2出力ノードの間に第2出力抵抗を結合することとをさらに含み得る。
そのような方法は、増幅器の第1出力において第1電圧を生成するように第1オフセット補償回路を構成することをさらに含み得る。
そのような方法において、第2抵抗は、第1抵抗分割回路網を形成する第1直列接続抵抗を含み得る。
そのような方法において、第1オフセット補償回路は、第1抵抗分割回路網のノードにおける第1オフセット電圧を制御するように構成された電流源を含み得る。
そのような方法は、増幅器の第2出力において第2電圧を生成するように第2オフセット補償回路を構成することをさらに含み得る。
そのような方法において、第3抵抗は、第2抵抗分割回路網を形成する第2直列接続抵抗を含み得る。
そのような方法において、第2オフセット補償回路は、第2抵抗分割回路網のノードにおける第2オフセット電圧を制御するように構成された電流源を含み得る。
そのような方法は、当該増幅器回路にコモンモード制御信号を提供するように制御回路を構成することをさらに含み得る。
以上より、差動入力レシーバを実現するための新規の回路および方法が説明されたことが理解され得る。開示された発明を包含する多数の代替例および均等例の存在が予想されることが、当該技術分野における当業者によって理解され得る。結果として、本発明は、上述した実施形態に限定されるべきではなく、以下に続く請求項によってのみ限定されるべきである。

Claims (15)

  1. 差動入力レシーバを実現するための回路であって、
    入力回路と、
    第1出力回路と、
    第2出力回路とを備え、
    前記入力回路は、差動の入力信号を受けるように構成された第1入力ノードおよび第2入力ノードを有し、
    前記第1出力回路は、前記第1入力ノードおよび第1出力ノードの間に結合された第1キャパシタと、前記第2入力ノードおよび第2出力ノードの間に結合された第2キャパシタとを有し、第1周波数範囲内に前記入力信号がある場合、前記第1出力ノードおよび前記第2出力ノードにおいて出力信号を生成し、
    前記第2出力回路は、増幅器を含み、前記増幅器は、前記第1入力ノードに結合された第1増幅器入力と、前記第2入力ノードに結合された第2増幅器入力とを有し、前記第2出力回路は、前記第1周波数範囲よりも低い範囲に延在する第2周波数範囲に前記入力信号がある場合に出力信号を生成する、回路。
  2. 前記第1入力ノードおよび第1増幅器入力の間に結合された第1抵抗と、
    前記第1増幅器入力および第1増幅器出力の間に結合された第2抵抗と、
    前記第2入力ノードおよび第2増幅器入力の間に結合された第3抵抗と、
    前記第2増幅器入力および第2増幅器出力の間に結合された第4抵抗とをさらに備える、請求項1に記載の回路。
  3. 前記第1増幅器出力および前記第1出力ノードの間に結合された第1出力抵抗と、
    前記第2増幅器出力および前記第2出力ノードの間に結合された第2出力抵抗とをさらに備える、請求項2に記載の回路。
  4. 前記増幅器の第1出力において第1電圧を生成するように構成された第1オフセット補償回路をさらに備える、請求項3に記載の回路。
  5. 前記第2抵抗は、第1抵抗分割回路網を形成する第1直列接続抵抗を含み、
    前記第1オフセット補償回路は、前記第1抵抗分割回路網のノードにおける第1オフセット電圧を制御するように構成された電流源を含む、請求項4に記載の回路。
  6. 前記増幅器の第2出力において第2電圧を生成するように構成された第2オフセット補償回路をさらに備える、請求項5に記載の回路。
  7. 前記第3抵抗は、第2抵抗分割回路網を形成する第2直列接続抵抗を含み、
    前記第2オフセット補償回路は、前記第2抵抗分割回路網のノードにおける第2オフセット電圧を制御するように構成された電流源を含む、請求項6に記載の回路。
  8. 前記増幅器回路にコモンモード制御信号を提供するように構成された制御回路をさらに備える、請求項1に記載の回路。
  9. 差動入力レシーバを実現する方法であって、
    差動の入力信号を受けるように第1入力ノードおよび第2入力ノードを構成することと、
    前記第1入力ノードおよび第1出力ノードの間に第1キャパシタを結合することと、
    前記第2入力ノードおよび第2出力ノードの間に第2キャパシタを結合することと、
    第1周波数範囲に前記入力信号がある場合、前記第1出力ノードおよび前記第2出力ノードにおいて出力信号を生成することと、
    増幅器の第1増幅器入力を前記第1入力ノードに結合するとともに前記増幅器の第2増幅器入力を前記第2入力ノードに結合することと、
    前記第1周波数範囲よりも低い範囲に延在する第2周波数範囲に前記入力信号がある場合に前記増幅器の出力に基づいて出力信号を生成することとを含む、方法。
  10. 前記第1入力ノードおよび第1増幅器入力の間に第1抵抗を結合することと、
    前記第1増幅器入力および第1増幅器出力の間に第2抵抗を結合することと、
    前記第2入力ノードおよび第2増幅器入力の間に第3抵抗を結合することと、
    前記第2増幅器入力および第2増幅器出力の間に第4抵抗を結合することとをさらに含む、請求項9に記載の方法。
  11. 前記第1増幅器出力および前記第1出力ノードの間に第1出力抵抗を結合することと、
    前記第2増幅器出力および前記第2出力ノードの間に第2出力抵抗を結合することとをさらに含む、請求項10に記載の方法。
  12. 前記増幅器の第1出力において第1電圧を生成するように第1オフセット補償回路を構成することをさらに含む、請求項11に記載の方法。
  13. 前記第2抵抗は、第1抵抗分割回路網を形成する第1直列接続抵抗を含み、
    前記第1オフセット補償回路は、前記第1抵抗分割回路網のノードにおける第1オフセット電圧を制御するように構成された電流源を含む、請求項12に記載の方法。
  14. 前記増幅器の第2出力において第2電圧を生成するように第2オフセット補償回路を構成することをさらに含む、請求項13に記載の方法。
  15. 前記第3抵抗は、第2抵抗分割回路網を形成する第2直列接続抵抗を含み、
    前記第2オフセット補償回路は、前記第2抵抗分割回路網のノードにおける第2オフセット電圧を制御するように構成された電流源を含む、請求項14に記載の方法。
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