KR20200013245A - 차동 입력 수신기를 구현하기 위한 회로 및 차동 입력 수신기를 구현하는 방법 - Google Patents
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Abstract
차동 입력 수신기는, 차동 입력 신호를 수신하도록 구성된 제1 입력 노드(410) 및 제2 입력 노드(418)를 갖는 입력 회로(402); 제1 입력 노드와 제1 출력 노드(422) 사이에 커플링된 제1 커패시터(420) 및 제2 입력 노드와 제2 출력 노드(425) 사이에 커플링된 제2 커패시터(424)를 갖는 제1 출력 회로(419) ―여기서, 제1 출력 회로는 입력 신호가 제1 주파수 범위에 있을 때 제1 출력 및 제2 출력에서 출력 신호를 생성함―; 및 제1 입력 노드(410)에 커플링된 제1 증폭기 입력 및 제2 입력 노드(418)에 커플링된 제2 증폭기 입력을 갖는 증폭기(502)를 포함하는 제2 출력 회로(450)를 포함하고, 여기서, 제2 출력 회로는 입력 신호가 제1 주파수 범위보다 낮은 제2 주파수 범위에 있을 때 출력 신호를 생성한다.
Description
본 발명은 일반적으로 집적 회로 디바이스들에 관한 것으로, 특히, 차동 입력 수신기를 구현하기 위한 회로 및 차동 입력 수신기를 구현하는 방법에 관한 것이다.
차동 입력 수신기는 집적 회로의 입력/출력 패드들에서 차동 입력들을 수신할 수 있다. 입력 신호들은 공통 모드 전압(VCM; common mode voltage)들의 범위를 가질 수 있다. 많은 경우들에서, 차동 입력 신호를 수신하는 집적 회로 내에서 상이한 공통 모드 전압을 갖는 신호를 생성하기 위해 차동 입력 신호들을 시프트할 필요가 있을 수 있다.
그러나, 공통 모드 전압을 시프트하는 것은 다수의 단점들을 가질 수 있다. 예컨대, AC 커플드 수신기 입력을 구현할 때, 블로킹 커패시터들은 독립적인 수신기 및 송신기 공통 모드 레벨들을 가능하게 할 수 있지만, 그러한 솔루션들은 주어진 차단 주파수에 대해 높은 통과 특성을 가질 수 있고, 여기서, 이 차단 주파수 아래에서의 신호 손실은 기초선(base line) 방황으로 이어진다. DC 커플드 솔루션들은 공통 모드 레벨 제약들, 오프셋 복잡성들 또는 구성요소 값들에 대한 바람직하지 않은 설계 절충(trade-off)들에 의해 방해를 받을 수 있다.
그에 따라서, 신호의 시프팅을 가능하게 하는 차동 입력 수신기를 구현하기 위한 방법들 및 회로들이 유익하다.
차동 입력 수신기를 구현하기 위한 회로가 설명된다. 회로는, 차동 입력 신호를 수신하도록 구성된 제1 입력 노드 및 제2 입력 노드를 갖는 입력 회로; 제1 입력 노드와 제1 출력 노드 사이에 커플링된 제1 커패시터 및 제2 입력 노드와 제2 출력 노드 사이에 커플링된 제2 커패시터를 갖는 제1 출력 회로 ―여기서, 제1 출력 회로는 입력 신호가 제1 주파수 범위에 있을 때 제1 출력 및 제2 출력에서 출력 신호를 생성함―; 및 제1 입력 노드에 커플링된 제1 증폭기 입력 및 제2 입력 노드에 커플링된 제2 증폭기 입력을 갖는 증폭기를 포함하는 제2 출력 회로를 포함하고, 여기서, 제2 출력 회로는 입력 신호가 제1 주파수 범위보다 낮게 확장되는 제2 주파수 범위에 있을 때 출력 신호를 생성한다.
또한, 차동 입력 수신기를 구현하는 방법이 설명된다. 방법은, 차동 입력 신호를 수신하도록 제1 입력 노드 및 제2 입력 노드를 구성하는 단계; 제1 입력 노드와 제1 출력 노드 사이에 제1 커패시터를 커플링하는 단계; 제2 입력 노드와 제2 출력 노드 사이에 제2 커패시터를 커플링하는 단계; 입력 신호가 제1 주파수 범위에 있을 때, 제1 출력 노드 및 제2 출력 노드에서 출력 신호를 생성하는 단계; 증폭기의 제1 증폭기 입력을 제1 입력 노드에 커플링하고, 증폭기의 제2 증폭기 입력을 제2 입력 노드에 커플링하는 단계; 및 입력 신호가 제1 주파수 범위보다 낮게 확장되는 제2 주파수 범위에 있을 때, 증폭기의 출력들에 기반하여 출력 신호를 생성하는 단계를 포함한다.
다른 특징들은 다음의 상세한 설명 및 청구항들의 고려로부터 인식될 것이다.
도 1은 차동 입력들을 수신하기 위한 I/O 패드들을 갖는 집적 회로 디바이스의 블록 다이어그램이고;
도 2는 차동 입력 신호를 수신하기 위한 회로의 블록 다이어그램이고;
도 3은 수신기의 입력 패드들에서의 예시적인 입력 신호들 및 수신기 회로의 입력들에서의 신호를 도시하는 타이밍 다이어그램이고;
도 4는 제1 출력 회로 및 제2 출력 회로를 도시하는 블록 다이어그램이고;
도 5는 도 4의 제2 출력 회로의 부가적인 엘리먼트들을 도시하는 다른 블록 다이어그램이고;
도 6은 오프셋 보상 회로들을 갖는 제1 출력 회로 및 제2 출력 회로를 도시하는 다른 블록 다이어그램이고;
도 7은 도 6의 오프셋 보상 회로들의 동작을 도시하는 블록 다이어그램이고;
도 8은 제2 출력 회로의 노드들에서의 예시적인 전압들의 블록 다이어그램이며; 그리고
도 9는 차동 입력 수신기를 구현하는 방법을 도시하는 흐름도이다.
도 2는 차동 입력 신호를 수신하기 위한 회로의 블록 다이어그램이고;
도 3은 수신기의 입력 패드들에서의 예시적인 입력 신호들 및 수신기 회로의 입력들에서의 신호를 도시하는 타이밍 다이어그램이고;
도 4는 제1 출력 회로 및 제2 출력 회로를 도시하는 블록 다이어그램이고;
도 5는 도 4의 제2 출력 회로의 부가적인 엘리먼트들을 도시하는 다른 블록 다이어그램이고;
도 6은 오프셋 보상 회로들을 갖는 제1 출력 회로 및 제2 출력 회로를 도시하는 다른 블록 다이어그램이고;
도 7은 도 6의 오프셋 보상 회로들의 동작을 도시하는 블록 다이어그램이고;
도 8은 제2 출력 회로의 노드들에서의 예시적인 전압들의 블록 다이어그램이며; 그리고
도 9는 차동 입력 수신기를 구현하는 방법을 도시하는 흐름도이다.
아래에서 제시된 회로들 및 방법들은 수신기(RX) 입력 패드들에 커플링된 수신기 회로에 위치될 수 있는 인터페이스 회로를 개시한다. 인터페이스 회로는 종래의 50-옴 종단(termination)들과 호환가능할 수 있으며, 수신기 입력 패드들로부터의, 광대역 특성들을 갖는 입력 신호를 입력 수신 체인 회로들에 전달하거나 또는 커플링하면서, 최적의 송신기(TX) 레벨(즉, 수신기 입력 패드들에 수신된 레벨)로부터의 신호 공통 모드를, 예컨대 연속 시간 선형 등화기(CTLE; continuous time linear equalizer)와 같은 수신기의 신호 프로세싱 회로를 위한 최적의 레벨로 변환(translating)할 수 있다.
수신기의 프론트-엔드 증폭기들은 IC의 패드들 또는 범프들에서 외부 환경에 연결될 수 있다. 수신기 패드들에서의 공통 모드는 수신기 또는 송신기에서 세팅될 수 있다. 그러나, 수신기 회로와 송신기 회로에 대한 최적의 공통 모드 레벨은 동일하지 않을 수 있다. 아래에서 제시된 회로들 및 방법들은 시스템 및 회로 설계자들이 TX 및 RX 공통 모드 레벨들을 선정할 독립적인 자유도를 가질 수 있게 한다. 이 회로는 진정한 레일-투-레일(rail-to-rail) 입력 공통 모드 레벨들(즉, 공급 전압에 대한 O V)의 사용을 가능하게 하며, 이 공통 모드 범위 밖에서 더욱 제한적이지만 여전히 기능적인 성능을 유지할 수 있다. 회로들 및 방법들은 또한, 오프셋 보상을 가능하게 한다.
RX 입력 회로는 신호에 대한 2 개의 경로들을 구현함으로써 기능한다. 고주파수 경로는 2 개의 커패시터들을 통하는 2 개의 싱글-엔드형(single-ended) 경로들로 구성된다. 저주파수 경로는 저항기 피드백 네트워크를 갖는 단일 완전 차동 증폭기로 구성된다. 일 구현에 따르면, 고주파수 경로는 수동 고주파수 경로일 수 있는 한편, 저주파수 경로는 능동 저주파수 경로일 수 있다. 피드 포워드 저항기들은 고주파수 경로와 저주파수 경로를 링크한다. 차동 증폭기는 와이드 공통 모드 입력 범위에 대해 출력 공통 모드 제어의 대상이다. 피드-포워드 증폭기 블록에서의 입력 공통 모드 범위는, 저항기 디바이더들의 사용으로 인해, RX 패드들에서의 공통 모드 범위보다 좁을 수 있다. 오프셋 보상은 저항기 디바이더들을 따라 주입될(injected) 수 있다.
본 명세서가 신규한 것으로서 간주되는 본 발명의 하나 이상의 구현들의 특징들을 정의하는 청구항들을 포함하지만, 회로들 및 방법들은 도면들과 함께 설명의 고려로부터 더욱 잘 이해될 것으로 여겨진다. 다양한 회로들 및 방법들이 개시되지만, 회로들 및 방법들은 단지, 다양한 형태들로 구현될 수 있는 본 발명의 어레인지먼트들의 예시일 뿐이라는 것이 이해되어야 한다. 그러므로, 본 명세서 내에 개시된 특정 구조적 및 기능적 세부사항들은 제한적인 것으로서 해석되어서는 안되며, 단지 청구항들에 대한 기초로서 그리고 본 발명의 어레인지먼트들을 사실상 임의의 적절하게 상세화된 구조로 다양하게 이용하도록 당업자에게 교시하기 위한 대표적인 기초로서 해석되어야 한다. 추가로, 본원에서 사용된 용어들 및 어구들은 제한적인 것으로 의도되는 것이 아니라, 회로들 및 방법들의 이해가능한 설명을 제공하는 것으로 의도된다.
먼저 도 1을 참조하면, I/O 회로들을 갖는 집적 회로 디바이스의 블록 다이어그램이 도시된다. 도 1에서는, 집적 회로에서 데이터를 송신 및 수신하기 위한 회로를 포함하는 집적 회로(100)의 블록 다이어그램이 도시된다. 특히, 입력/출력 포트(102)는 프로그램가능 자원들(106)을 제어하는 제어 회로(104)에 커플링되고, 이러한 프로그램가능 자원들(106)은 구성 메모리(107), 구성가능 논리 엘리먼트들(108), 디지털 신호 프로세싱(DSP; digital signal processing) 블록들(109), 아날로그-디지털(ADC; analog-to-digital), 랜덤 액세스 메모리 블록들(BRAMs; blocks of random access memory)(110) 및 I/O 블록들(111)을 갖는다. 아래에서 더욱 상세하게 설명될 바와 같이, 프로그램가능 자원들(106)의 다양한 회로 블록들은, 기준 전압의 전압 값에 기반하여 선택될 수 있는 리던던트(redundant) 회로들로서 구현될 수 있다. 구성 데이터는 구성 제어기(112)에 의해 구성 메모리(108)에 제공될 수 있다. 구성 데이터는 프로그램가능 자원들(106)의 동작을 인에이블한다. 메모리(113)는 제어 회로(104) 및 프로그램가능 자원들(106)에 커플링될 수 있다. 트랜시버 회로(114)는 제어 회로(104), 프로그램가능 자원들(106) 및 메모리(113)에 커플링될 수 있고, I/O 패드들(116 및 117)을 통해 집적 회로에서 신호들을 수신할 수 있다. 다른 I/O 포트들은, 도시된 바와 같이 제어 회로(104)에 커플링되는 I/O 패드(118)와 같이, 집적 회로 디바이스의 회로들에 커플링될 수 있다. 클로킹 네트워크(120)가 도 1의 회로의 다양한 엘리먼트들에 커플링된다. 아래에서 제시된 회로들 및 방법들은 도 1의 엘리먼트들, 이를테면 도 1의 I/O 패드들 및 트랜시버를 사용하여 구현될 수 있다.
이제 도 2를 참조하면, 차동 입력 신호를 수신하기 위한 회로의 블록 다이어그램이 도시된다. 특히, I/O 패드들(116 및 117)은 변환 회로(202)에 커플링되고, 이 변환 회로(202)는 수신기 회로(204)에 인가되는 차동 입력 신호의 변환을 인에이블한다. 변환 회로(202)는, 변환 회로(202)의 입력에 제공되고 제1 공통 모드 전압 내지 제2 공통 모드 전압을 갖는 입력 신호의 변환을 가능하게 한다. 제1 공통 모드 전압은, 레일-투-레일 입력 공통 모드 수신기를 가능하게 하기 위한, 접지와 기준 전압(Vdd) 사이의 임의의 공통 모드 전압일 수 있다. 제2 공통 모드 전압은 선택된 기준 공통 모드 전압(VCMref)일 수 있다. 단지 단일 차동 입력 신호만이 입력 패드들(116 및 117)에 제공될 것이지만, 도 3의 좌측의 예시적인 입력들은 4 개의 상이한 공통 모드 레벨들인 접지, VCMin1, VCMin2 및 Vdd에 대해 센터링된 전압 스윙 V+/V-을 도시한다는 것이 주목되어야 한다. 우측에 제공된 출력은, 입력 신호의 VCM에 관계 없이 신호 스윙이 VCMref 레벨로 변환됨을 도시한다. 아래에서 더욱 상세하게 설명될 바와 같이, 변환 회로(202)의 출력에서 생성된 출력 신호의 신호 스윙(도 3에서 VCMref 위의 V+ 및 VCMref 아래의 V-의 값에 의해 표현됨)이 또한, 오프셋 주입을 사용하여 제어될 수 있다.
회로는 2 개의 공통 모드 레벨들 사이에서 입력 신호의 효과적인 변환을 인에이블할 것이다. 그러나, 신호의 변환은, 이 신호의 평균 및 이것뿐 아니라 임의의 차동을 수반하며, 여기서, 임의의 전압 레벨은 vavg + vsig에 의해 표현될 수 있다. 주어진 프로세스(또는 반도체 제조 기술 노드)에 대해, 신호의 절대 값(즉, vavg + vsig)에 제한들이 걸리며, 여기서, 제한치는 프로세스 신뢰성 문제들에 의해 주도될(driven) 수 있다. 하나의 프로세스 신뢰성 문제는 직접적인 디바이스 브레이크다운일 것이다. 집적 회로 내부의 디바이스들은 서플라이 레일들의 위로 또는 아래로 너무 멀리 있는 전압들에 노출되는 것이 금지될 수 있는데, 그 이유는 디바이스들이 브레이크다운을 경험할 수 있기 때문이다. 제2 문제는, 과도한 전압 스파이크들에 대한 단기간 노출을 다루기 위해 특정하게 배치된 정전 방전(ESD; electrostatic discharge) 보호 회로들의 존재일 것이다. 그러한 ESD 회로들은 예로서 다이오드 기반 클램프들의 형태를 취할 수 있다. 0 V-서플라이 범위 밖의 공통 모드 레벨들의 경우, 신호들은 이들 제한치들의 대상이다. 예로서, 서플라이 레일이 1.2 V이지만, 집적 회로 입력에서의 디바이스들은 1.5 V를 유지할 수 있고 ESD 다이오드들은 0.5 V의 턴 온(turn on)을 가졌다고 간주하라. 그에 따라서, 신호는 1.5 V 또는 1.2 + 0.5 = 1.7 V 중 더 적은 것까지 상승할 수 있게 될 수 있다. 예로서, vavg + vsig에 허용되는 상황들은 1.2 + 0.3(V), 1.3 + 0.2(V), 1.4 + 0.1(V)일 수 있다. 공통 모드 레벨에 따라, 소정의 신호 스윙들만이 허용된다. 0 V인 접지에 대한 음(negative)의 전압들에 대하여 유사한 예가 구성될 수 있다.
이제 도 4를 참조하면, 블록 다이어그램(400)은 변환 회로(202)로서 구현될 수 있는 제1 출력 회로 및 제2 출력 회로를 도시한다. 여러 노드들 및 구성요소들이 아포스트로피, 이를테면 Vb 및 Vb'를 이용하여 라벨링된다. 설명들은, 노드들, 기능들 및 구성요소들이 유사하고 정합되며(matched) 그리고/또는 상호보완적이라는 가정으로, 하나 또는 둘 모두를 사용할 것이다.
도 4의 구현에 따르면, 입력 회로(402)는, 수신기 입력 패드(406)에서 입력 저항(404)을 갖는 한 쌍의 차동 입력 신호들 중 제1 입력 신호(In)를 수신하기 위한 제1 입력을 포함한다. 인덕터(408)가 노드(410)에 커플링되고, 이 노드(410)에서, 전압(Va)이 생성된다. 입력 회로(402)는 제2 입력 패드(414)에 커플링된 제2 입력 저항(412)을 포함한다. 저항기들(404 및 412)은 IC 외부의 저항, 이를테면 송신기의 출력 임피던스 또는 채널 특성 임피던스를 표현하는 것으로 의도된다. 저항기들(438 및 440)은 404 및 412에 대한 임피던스 정합 디바이스들을 표현할 것이다. 통상적으로, 404 및 412는 둘 모두가 통신 채널들의 경우 50 옴이지만, 이들은 이 값으로 제약되지는 않는다. 입력 패드에서의 인덕터(416)가 노드(418)에 커플링되고, 이 노드(418)에서, 전압(Va')이 생성된다. 제1 출력 회로(419)는 노드(410)와 제1 출력 노드(422) 사이에 커플링된 제1 커패시터(420)를 갖는 제1 경로를 포함하며, 이러한 제1 출력 노드(422)에서, 전압(Vb)이 출력 신호(Out)로서 생성된다. 부하 커패시턴스(Cin)를 표현하는 커패시터(426)가 출력 노드(422)에 도시된다. 제1 출력 회로(419)는 또한, 노드(418)와 제2 출력 노드(425) 사이에 커플링된 제2 커패시터(424)를 포함하며, 이러한 제2 출력 노드(425)에서, 전압(Vb')이 반전된 출력 신호(Out_b)로서 생성된다. 부하 커패시턴스(Cin)를 표현하는 커패시터(428)가 출력 노드(425)에 도시된다. Cin은, 예컨대, 연속-시간-선형-등화기 또는 다른 신호 증폭기일 수 있는 수신기 체인에서의 다음 스테이지, DFE 합산기 블록 또는 데이터 슬라이서의 부하 커패시턴스를 지칭한다. 제1 출력 회로(419)는 제1 주파수 범위에서 입력 신호들의 수신을 인에이블한다.
입력 회로(402)는 또한, 기준 전압(VT)에 커플링된 제1 저항기(432) 및 접지에 커플링된 제2 저항기(434)를 포함하는 저항기 디바이더의 노드에 커플링된 입력을 갖는 증폭기(430)를 포함하는 선택적인 전압 종단 회로를 가질 수 있다. 증폭기(430)의 출력이 제1 직렬 인덕터(436) 및 저항기(438)에 커플링되고, 제2 직렬 저항기(440) 및 인덕터(442)에 커플링된다. 인덕터(436)는 노드(410)와 저항기(438) 사이에 커플링되고, 이 저항기(438)는 증폭기의 출력에 커플링된다. 증폭기의 출력은 저항기(440)에 커플링되고, 이 저항기(440)는 인덕터의 제1 단자에 커플링되며, 이 인덕터의 제2 단자는 노드(418)에 커플링된다.
제2 출력 회로(450)는 입력 회로(402)의 출력들과 출력 노드들(422 및 425) 사이에 제3 경로 및 제4 경로를 제공한다. 아래에서 더욱 상세하게 설명될 바와 같이, 제2 출력 회로는 제1 주파수 범위보다 낮은 제2 주파수 범위에서 입력 신호들의 수신을 인에이블한다. 더 낮은 주파수 범위에서 신호들을 송신하기 위한 회로의 예가 도 5를 참조하여 더욱 상세하게 설명될 것이다. 제2 출력 회로(450)의 주파수 범위는, 출력에서의 커패시터와 저항기의 결합과 함께, 제2 출력 회로의 증폭기의 단위 이득 대역폭에 의해 결정될 수 있다. 주어진 예에서, 제2 주파수는 0 Hz, DC의 하한치를 갖는다.
도 4의 회로는 부하 회로에서 입력 디바이스들에 연결될 수 있으며, 이 부하 회로는 상당한 DC 전류를 인출(draw)하지 않는 임의의 프론트-엔드 인터페이스 회로일 수 있다. 예로서, 부하 회로는 예컨대 n-형 금속 산화물 반도체(NMOS; n-type metal oxide semiconductor) 회로, p-형 금속 산화물 반도체(PMOS; p-type metal oxide semiconductor) 회로, 용량성 샘플링 회로, 연속 시간 선형 등화기(CTLE; continuous time linear equalizer) 회로, 전류 모드 논리(CML; current mode logic) 회로일 수 있다.
이제 도 5를 참조하면, 다른 블록 다이어그램(500)이 도 4의 제2 출력 회로(450)의 부가적인 엘리먼트들을 도시한다. 더욱 구체적으로, 피드 포워드 증폭기(502)는 노드(418)와 피드 포워드 증폭기(502)의 출력 사이에 커플링된 제2 저항기(Rb)(506) 및 제1 저항기(Ra)(504)를 포함하는 제1 저항기 네트워크에 커플링된 제1 입력을 가지며, 여기서, 저항기(504)와 저항기(506) 사이의 노드는 피드 포워드 증폭기(502)의 제1 입력에 커플링된다. 피드 포워드 증폭기(502)는 또한, 제3 저항기(Ra')(510) 및 제4 저항기(Rb')(512)를 포함하는 제2 저항기 네트워크를 갖는다. 저항기(510)와 저항기(512) 사이의 노드가 피드 포워드 증폭기(502)의 제2 입력에 커플링된다. 피드 포워드 증폭기(502)의 출력들은 피드 포워드 저항기들을 통해 출력 노드들에 커플링된다. 즉, 제1 출력(507)이 저항기(506)에 커플링되고, 피드 포워드 저항기(Rff)(508)가 노드(422)에 커플링된다. 제2 출력(513)이 저항기(512)에 커플링되고, 피드 포워드 저항기(Rff')(514)가 노드(425)에 커플링된다.
도 5의 변환 회로는 예컨대 RX 입력 패드들에서의 공통 모드와 Vb/Vb'에서의 원하는 공통 모드 사이의 공통 모드 전이(transition)를 가능하게 한다. 수신기 체인에서의 후속 블록에 대한 입력들은 예로서 CMOS 디바이스들의 게이트 단자들일 수 있으며, 여기서, Rff 및 Rff'에는 어떤 상당한 DC 전류도 흐르지 않는다. DC 전류는 공통 모드 변환을 구현하는 데 필요한 전압 차이를 발달시키기 위해 어느 방향으로든 Ra, Rb에서 흐를 수 있다. RX 패드들에서의 공통 모드는 서플라이 레일들 사이의 값들을 가질 수 있으며, 제한된 경우들에서는, 레일들을 초과할 수 있다. 프로세스 디바이스들이 전압을 유지할 수 있으면, 그리고 수신기 집적 회로(IC; integrated circuit)의 ESD가 허용하면, 입력 패드들에서의 절대 전압은 서플라이 레일들을 초과할 수 있다. 공통 모드가 레일들을 초과함에 따라, 허용되는 신호 스윙이 감소하기 시작할 것이다. 일부 IC들은 특정하게, 애플리케이션 및 프로세스에 따라, 임의의 입력 신호가 서플라이 레일들을 초과하는 것을 금지할 수 있다. 또한, 회로가 입력 공통 모드를 원하는 출력 공통 모드로 변환한다는 것이 주목되어야 한다. 피드 포워드 증폭기(FFA; feed forward amplifier)에 대한 입력 공통 모드는, Rb = Ra이고 FFA 블록이 높은 임피던스 입력들을 갖는 경우, 이들 2 개의 타겟들 사이의 중간(halfway)일 수 있다. 피드 포워드 증폭기는 와이드 입력 공통 모드 범위로 설계될 수 있지만, 피드 포워드 증폭기는, 원하는 출력 공통 모드 레벨과 결합하여, 입력 공통 모드가 레일들을 어느 범위까지 초과할 수 있는지에 영향을 줄 수 있다. 오프셋 전류들을 무시하면, Va 및 Vb의 공통 모드 전압들은 다음에 의해 표현될 수 있다:
Vcm(Vb, Vb') - Vcm(Va, Va')=i(Ra) * (Ra + Rb)=i(Rb) * (Ra + Rb)
(1)
방정식 (1)에서, Vcm(Vb, Vb')은 노드 쌍인 Vb, Vb'의 공통 모드 전압을 지칭한다. 부가하여, i(Ra)는 저항기(Ra)에서 흐르는 전류를 지칭한다. 유사한 정의들이 Vcm(Va, Va') 및 i(Rb)에 적용된다.
커패시터(420)를 갖는 경로는 저항기(508)와 커패시터(420)의 결합에 의해 주로 결정되는 코너 주파수 위의 주파수 범위에서 유용한 신호 이득을 제공한다. 증폭기(502)가 충분히 높은 대역폭을 가지면, 증폭기 경로와 커패시터 경로는 제1차 오버랩(order overlap)이 될 것이며, 이때, 둘 모두는 저항기(508) 및 커패시터(420)에 의해 세팅된 동일한 코너 주파수를 갖는다. 증폭기(502)의 경로가 이 코너 주파수 아래에서 동작하는 한편, (커패시터(420)를 통하는) 용량성 경로는 그 위에서 동작한다. 증폭기(502)가 너무 느리면, 증폭기 경로는 저항기(508) 및 커패시터(420)에 의해 설정된 코너 주파수 아래의 신호 송신을 저해할 수 있다. 이 조건은 주파수에 걸친 입력/출력 전압 전달 함수에서 바람직하지 않은 리플로서 자신을 나타낼 수 있다. 증폭기는 바람직하게는, 평탄 응답(flat response)을 제공하기에 충분한 대역폭을 가질 것이며, 여기서, 출력 노드들에서 저항기들 및 커패시터들을 구현하는 데 요구되는 영역과, 증폭기가 충분한 마진만큼 이 코너 주파수를 초과하는 데 요구되는 전력 사이에 설계 절충이 존재한다. 예로서, 고주파수 경로를 위한 커패시터들(420 및 424)에 1pF 커패시터가 사용될 수 있고, 저주파수 경로를 연결하는 저항기들(508 및 514)에 100 kOhm이 사용될 수 있으며, 여기서, 코너 주파수는 대략 1.592 MHz와 동일할 것이다. 저주파수 경로는 대략 0 Hz, DC 내지 1.592 MHz의 주파수 범위를 가질 수 있고, 고주파수 경로는 대략 1.592 MHz 내지 최대 동작 주파수의 주파수 범위를 가질 수 있다. 최대 동작 주파수는 보통, 다른 인자들(예컨대, 입력 임피던스 정합을 위한 t-코일 구현, 예들로서 Cac 엘리먼트의 유효-직렬-저항, 기생 커패시턴스 부하 및 Cin)에 의해 결정될 것이다. 샘플 최대 동작 주파수는 10 GHz일 수 있고, 대부분 분명히 더 높을 수 있으며, 이는 회로가 RF 동작과 호환가능하게 할 수 있다. 1.592 MHz의 코너 주파수의 경우, FFA 단위 이득 주파수는 통상적으로, 디케이드(decade)만큼 더 높을 것이다(즉, 10 * 1.592 MHz 초과, 또는 > 15.92 MHz).
이제 도 6을 참조하면, 다른 블록 다이어그램(600)은 오프셋 보상 회로들을 갖는 제1 출력 회로 및 제2 출력 회로를 도시한다.
도 6의 구현에 따르면, 저항기들(Ra, Rb, Ra' 및 Rb') 각각은 저항기 디바이더 네트워크를 생성하도록 분할된다. 특히, Ra는 저항기들(602, 604 및 606)로 분할되고, 저항기(Rb)는 저항기들(608, 610 및 612)로 분할되고, 저항기(Ra')는 저항기들(614, 616 및 618)로 분할되며, 그리고 저항기(Rb')는 저항기들(620, 622 및 624)로 분할된다. 제1 오프셋 보상 회로(630)는, 노드(635)에서 제2 전류원(634)과 직렬로 커플링된 제1 전류원(632)을 포함한다. 저항기(610 및 612) 사이의 노드와 노드(635) 사이에 제1 송신 게이트(636)가 커플링된다. 저항기들(608 및 610) 사이의 노드와 노드(635) 사이에 제2 송신 게이트(638)가 커플링된다. 제1 송신 게이트 및 제2 송신 게이트를 통하는 전류는, 오프셋 주입을 제공하고 출력 피드 포워드 저항기(458)에서의 전압(Vc)을 제어하기 위해 전류원들(632 및 634)에 의해 제어될 수 있다. 유사하게, 제2 오프셋 보상 회로(640)는, 노드(645)에서 제4 전류원(644)과 직렬로 커플링된 제3 전류원(642)을 포함한다. 저항기(620 및 622) 사이의 노드와 노드(645) 사이에 제3 송신 게이트(646)가 커플링된다. 저항기들(622 및 624) 사이의 노드와 노드(645) 사이에 제4 송신 게이트(648)가 커플링된다. 제3 송신 게이트 및 제4 송신 게이트를 통하는 전류는, 오프셋 주입을 제공하고 피드 포워드 저항기(464)에서의 전압들을 제어하기 위해 전류원들(642 및 644)에 의해 제어될 수 있다.
선택적인 수동 등화기(650)가 출력 노드들(422 및 425) 사이에 커플링될 수 있고, 예컨대 트랜지스터 스위치들일 수 있는 스위치들(652 및 654)에 의해 제어될 수 있다. 노드(422)에 커플링된 게이트를 갖는 출력 트랜지스터(660)가 감지 전압들(Vd 및 Ve)을 생성하도록 구현될 수 있는 한편, 노드(425)에 커플링된 게이트를 갖는 출력 트랜지스터(662)는 감지 전압들(Vd' 및 Ve')을 생성하도록 구현될 수 있다. 아래에서 더욱 상세하게 설명될 바와 같이, 제어 회로(664)는 피드 포워드 증폭기(502)를 제어하도록 구현될 수 있다. 제어 회로(664)는, 상이한 노드들에서의 전압들의 쌍들, 이를테면 쌍들인 Vb 및 Vb', Vc 및 Vc', Vd 및 Vd', 그리고 Ve 및 Ve' 뿐만 아니라, 기준 공통 모드 전압(VCMref)도 수신하도록 커플링된다. 제어 회로(664)는, 출력에서 정확한 공통 모드 전압을 생성하는 것을 인에이블하는 제어 전압(Vx)을 생성한다.
Vx는 피드 포워드 증폭기의 공통 모드 제어 포트와 감지 블록 사이의 인터페이스 노드이다. FFA 블록의 공통 모드 제어 포트는 다음과 같이 기능한다. Vx가 상승하거나 또는 하강함에 따라 ―여기서, 이 Vx가 서플라이 레일들 사이의 제어 신호라고 예상됨―, 이어서, 완전 차동 증폭기인 피드 포워드 증폭기의 출력 공통 모드가 상승하거나 또는 하강할 것이다. 이 동작의 부호(sign), 즉, 상승 또는 하강이 피드 포워드 증폭기 출력 공통 모드에서 상승/하강 또는 하강/상승을 유발하는지 여부는, 공통 모드 감지 및 제어 회로를 통한 이득의 부호에 따라 좌우된다. 공통 모드 감지 및 제어 회로의 구현은 (i) Vc/Vc'의 평균 값을 획득하기 위한 저항기 스트링, 즉, 0.5 * (Vc + Vc') 및 (ⅱ) VCMref와 Vc 평균을 비교하는 연산 트랜스컨덕턴스 증폭기 [OTA(operational transconductance amplifier)]일 수 있다. Vx는 이 OTA의 출력에 직접적으로 연결될 수 있다. 이 네거티브 피드백 루프에 대한 안정성 보상 네트워크는 어느 쌍(Vb, Vc, Vd, Ve 등)이 감지되고 있는지에 따라 좌우될 것인데, 그 이유는 그들 전부가 상이한 주파수 응답들을 가질 것이기 때문이다. 도 6이 부하로서 NMOS 디바이스들을 명시적으로 도시하지만, 선택적인 등화기(650)(어떤 상당한 DC 전류도 인출하지 않음)에 부가하여, 그러한 부하 트랜지스터들이 NMOS, PMOS 또는 다른 용량성 부하 회로일 수 있다는 것이 주목되어야 한다.
VCM이란 값은, 일 단부에 Vc 그리고 다른 단부에 Vc'를 갖는 저항기 스트링에 의해 설정될 수 있다. 저항기 스트링 상의 중간 지점은 Vc 및 Vc'의 공통 모드에서의 전압(또는 평균인 vcmsense)을 제공할 것이다. 이 평균 전압(vcmsense)을 기준 전압인 VCMref와 비교하기 위해 증폭기가 사용될 수 있다. 제어 회로는 단지 단일 감지 쌍 및 단일 VCMref 값만을 가질 수 있으며, 여기서, Vc, Vb, Vd 또는 Ve 중 임의의 것이 제어되는 노드일 수 있다. 예컨대, 부하 스테이지(이 부하 스테이지에 대해, 입력 트랜지스터들(660 및 662)이 Vd 및 Ve에 연결된 상태로 도시됨)가, 잘 제어되는 Vb 노드와 최적으로 기능하도록 설계될 수 있는 것이 가능하다. 다른 예에서, 부하 스테이지는 제어되는 노드로서 Ve와 가장 잘 기능할지도 모른다.
VCMref는, 무엇이든 제어 하에 있는 노드 쌍에 대해, 원하는 공통 모드 레벨로 세팅될 것이다. 구현이 예컨대 0.5 * (Vb + Vb') = 0.75 V가 되도록 이루어지면, VCMref는 0.75 V일 것이다. 설계는, 0.5 * (Ve + Ve') = 0.2 V이고 이어서 VCMref가 0.2 V일 것임을 요구할 수 있다. VCMref는 일정한 전압, 이를테면 밴드 갭 기반 기준 또는 MOS 임계 전압을 사용하여 생성될 수 있다. 대안적으로, 이 VCMref는 예컨대 온-칩 저항기들에 비례하는(또는 역비례하는) 값을 가질 수 있다. 감지된 노드 쌍과 타겟 공통 모드 중 최선의 선정은 애플리케이션-특정일 것이다.
그러므로, 제어 하의 노드 쌍(예컨대, Vb, Vc, Vd 또는 Ve) 및 (제어 루프에 대한 타겟으로서) 연관된 VCMref는 수신기 입력 패드들에서의 입력 공통 모드 전압과 관련될 필요가 없다. 제어되는 공통 모드는, 패드들에서의 레벨에 독립적으로, 부하 스테이지에서 고성능을 보조하는 임의의 값일 수 있다. 그에 따라서, 변환 회로는, 접지와 서플라이 사이의 공통 모드 레벨에서(그리고 심지어, 소정의 경우들에서는, 그것의 약간 외부에서) 입력을 취하고 이 입력을 타겟 레벨로 변환하는 레벨 시프터로서 동작한다.
VCMref의 생성은 제어되는 타겟 값들의 본질(nature)에 따라 좌우될 것이다. 예들은, 다시 타겟들로서 Vb 또는 Vc에 대해, 부분 서플라이 기준 또는 0 V에 대하여 일정한 전압을 갖도록 Vb 또는 Vc를 설정하기 위한 접지 기준 값을 포함(그러나, 이에 제한되지 않음)할 것이다. 제어되는 타겟에 걸린 제한은, 원하는 신호 스윙의 상황에서 (타겟 노드에서의) 원하는 VCM 세트 포인트가, FFA 블록의 서플라이 레일의 포화 전압 내에서 증폭기(502)의 출력 전압들로 달성되어야 한다는 것이다. 달리 말하면, Vc, Vc'는 증폭기(502)의 서플라이의 포화 전압 내에서 유지되어야 한다.
오프셋 주입은, 이 전체 블록에서 뿐만 아니라 후속 다운-스트림 회로들에서도 둘 모두에서 오프셋들을 소거하도록 구현된다. Rb는 'n' 개의 개별적인 구성요소들로 분할될 수 있다. n=3의 샘플 분할이 예시되며, 여기서, Rb는 Rb1+Rb2+Rb3에 의해 표현된다. 저항기(Rb)의 분할은 3 개의 세그먼트들로 이루어질 필요가 없으며, 단지 임의의 수의 세그먼트들일 수 있다. 정합 이유들로, Ra는 동일한 방식으로 분할될 수 있지만, 이것이 요구되는 것은 아니다. Rb 분할들은 Rb1/Rb2 사이에 그리고 Rb2/Rb3 사이에 새로운 중간 노드들을 생성한다. 분할은 3으로 제한될 필요가 없다. 오프셋 주입 소스들(IOP/IOM)은 송신 게이트들 중 하나에서 양방향 전류 흐름을 가능하게 한다. 전류는 상호보완적인 게이트에서 반대 방향으로 흐른다. 도 6의 경우, 636과 648은 상호보완적인 게이트들이다. 증폭기 회로(502), 및 저항기(Rb)의 분할은, Vc/Vc'로 차동 전압을 생성하거나 또는 소거하는 방식으로 오프셋 전류가 흐르도록 설계될 수 있다.
Ra가 분할 저항기로서 도시되지만, 2 개의 경로들의 이득이 교정될 수 있으며, Ra를 조정하는 것이 그 교정의 일부를 형성할 수 있다는 것이 주목되어야 한다. 용량성 경로는 튜너블할 수 있으며, 여기서, 저항성 이득 경로(Ra, Rb, FFA)는 제1 이득 경로와 정합되도록 교정될 수 있다. 또한, Ra 및 Rb가 부가적인 기능성을 제공하는 등화 타입 전달 함수를 의도적으로 구현하도록 선정될 수 있다는 것이 고려가능하다. Ra ≠ Rb이면, FFA 입력에서의 VCM은 입력 패드들의 VCM과 출력 VCM 타겟 사이의 중간이 아닐 것이지만, Ra, Rb 비(ratio)에 따라 어떤 다른 값을 취할 것이다.
이제 도 7을 참조하면, 도 6의 오프셋 보상 회로들의 동작을 도시하는 블록 다이어그램이 도시된다. 그러한 설계의 예는 Ra, Rb보다 실질적으로 낮은, 증폭기(502)에 대한 출력 임피던스를 특정할 것이다. 저항성 분할은 또한, Rb1 및/또는 Rb2보다 낮은 Rb3로 설계될 수 있다. 이어서, 오프셋 전류는 주로 Rb3에서 흐르고, Rb3'에서는 반대 방향으로 흐를 것이다. 송신 게이트들(638 및 646)이 인에이블되는 한편 게이트들(636 및 648)이 디스에이블되면, 오프셋 전류가 저항기들(Rb2 및 Rb3)(및 Rb2', Rb3')에서 흘러서, 도 7의 구현과 비교하여 증가된 차동 전압이 생성될 것이다. 예컨대, 송신 게이트들(636 및 648)이 인에이블되면(이때, 638, 646은 디스에이블됨), 오프셋 전류는 도 7에서 도시된 바와 같이 Rb3에서 흘러서, 감소된 차동 전압으로 이어질 것이다. Rb에서 다수의 분할들을 허용하고 저항기 스트링을 따라 다수의 주입 지점들을 가능하게 하는 능력은, 동일한 입력 전류가 오프셋 전압의 여러 값들을 생성할 수 있게 한다. 전류원들은 전류 디지털-아날로그 컨버터(DAC; digital-to-analog converter)들일 수 있으며, 이때, 전류는 입력 코드에 따라 제어된다. 실제로, 어느 송신 게이트 쌍을 사용할지에 대한 선정은, 가변 이득이 오프셋 전류 DAC들에 적용될 수 있게 한다.
회로의 고주파수 이득은, 능동 회로 부하의 입력 커패시턴스인 커패시터 엘리먼트들(420 및 424) 사이의 용량성 디바이더에 의해 좌우된다. 고주파수 이득에 대한 단순화된 이득 표현식들은 다음과 같을 수 있다:
High_Frequency_Gain = Cac/(Cac + Cin)
(2)
회로의 저주파수 이득은 Ra, Rb 저항성 디바이더 및 증폭기(502)에 의해 좌우되며, 여기서, 단순화된(FFA 출력 임피던스 및 유한 이득을 제외함) 저주파수 이득 표현식은 다음과 같을 수 있다:
Low_Frequency_Gain = (Rb1 + Rb2 + Rb3 ... + Rbn)/(Ra1 + Ra2 + Ra3 ... + Ran)
(3)
전압 이득들은 또한, 입력 패드들에서의 임피던스 정합에 영향을 받는다. 입력 50 Ohm 또는 Ra는, 반사 손실에 대한 규격(specification)에 따라 정확한 입력 정합을 제공하도록 조정될 수 있다. Ra 또는 Rb에 반사 손실 정합 엘리먼트들을 포함하는 것은, 저주파수 Ra/Rb 이득 관계를 튜닝하기 위해 사용될 수 있다. Ra 및/또는 Rb는 등화기 타입 응답을 가능하게 하도록 튜닝될 수 있다.
이제 도 8을 참조하면, 제2 출력 회로의 노드들에서의 예시적인 전압들의 블록 다이어그램이 도시된다. 동작 조건에서 증폭기 입력들에서의 공통 모드는, 패드들에서의 입력 공통 모드와 원하는 출력 공통 모드 사이에 있다. 이어서, Ra = Rb인 경우, 증폭기 입력 단자들에서의 공통 모드는 도 8에서 도시된 바과 같이 패드와 출력 공통 노드들 사이의 중간에 있다. 입력 패드들에서의 전압에 대한 제약은 종단 네트워크 및 정전 방전 디바이스(ESD; electrostatic discharge device) 디바이스들에 의해 감독될 것이다. 외부 VCM이 아닌 경우에도, 증폭기 입력들에서의 전압 전위는 서플라이 레일들 내에 있을 수 있다.
이제 도 9를 참조하면, 흐름도는 도 4-도 6에서 도시된 바와 같은 차동 입력 수신기를 구현하는 방법을 도시한다. 특히, 블록(902)에서, 제1 입력 노드 및 제2 입력 노드는 차동 입력 신호를 수신하도록 구성된다. 블록(904)에서, 제1 입력 노드와 제1 출력 노드 사이에 제1 커패시터가 커플링된다. 블록(906)에서, 제2 입력 노드와 제2 출력 노드 사이에 제2 커패시터가 커플링된다. 블록(908)에서, 입력 신호가 제1 주파수 범위에 있을 때, 제1 출력 노드 및 제2 출력 노드에서 출력 신호가 생성된다. 블록(910)에서, 증폭기의 제1 증폭기 입력이 제1 입력 노드에 커플링되고, 증폭기의 제2 증폭기 입력이 제2 입력 노드에 커플링된다. 블록(912)에서, 입력 신호가 제1 주파수 범위보다 낮게 확장되는 제2 주파수 범위에 있을 때, 증폭기의 출력들에 기반하여 출력 신호가 생성된다. 제2 주파수 범위는 0 Hz, DC로 확장될 수 있다.
일 예에서, 차동 입력 수신기를 구현하기 위한 회로가 제공될 수 있다. 그러한 회로는, 차동 입력 신호를 수신하도록 구성된 제1 입력 노드 및 제2 입력 노드를 갖는 입력 회로; 제1 입력 노드와 제1 출력 노드 사이에 커플링된 제1 커패시터 및 제2 입력 노드와 제2 출력 노드 사이에 커플링된 제2 커패시터를 갖는 제1 출력 회로 ―여기서, 제1 출력 회로는 입력 신호가 제1 주파수 범위에 있을 때 제1 출력 및 제2 출력에서 출력 신호를 생성함―; 및 제1 입력 노드에 커플링된 제1 증폭기 입력 및 제2 입력 노드에 커플링된 제2 증폭기 입력을 갖는 증폭기를 포함하는 제2 출력 회로를 포함할 수 있고, 여기서, 제2 출력 회로는 입력 신호가 제1 주파수 범위보다 낮게 확장되는 제2 주파수 범위에 있을 때 출력 신호를 생성한다.
그러한 일부 회로는, 제1 입력 노드와 제1 증폭기 입력 사이에 커플링된 제1 저항기, 제1 증폭기 입력과 제1 증폭기 출력 사이에 커플링된 제2 저항기, 제2 입력 노드와 제2 증폭기 입력 사이에 커플링된 제3 저항기, 및 제2 증폭기 입력과 제2 증폭기 출력 사이에 커플링된 제4 저항기를 더 포함할 수 있다.
그러한 일부 회로는, 제1 증폭기 출력과 제1 출력 노드 사이에 커플링된 제1 출력 저항기, 및 제2 증폭기 출력과 제2 출력 노드 사이에 커플링된 제2 출력 저항기를 더 포함할 수 있다.
그러한 일부 회로는, 증폭기의 제1 출력에서 제1 전압을 생성하도록 구성된 제1 오프셋 보상 회로를 더 포함할 수 있다.
그러한 일부 회로에서, 제2 저항기는 제1 저항기 디바이더 네트워크를 형성하는 일련의 제1 저항기들을 포함할 수 있다.
그러한 일부 회로에서, 제1 오프셋 보상 회로는 제1 저항기 디바이더 네트워크의 노드에서 제1 오프셋 전압을 제어하도록 구성된 전류원을 포함할 수 있다.
그러한 일부 회로는, 증폭기의 제2 출력에서 제2 전압을 생성하도록 구성된 제2 오프셋 보상 회로를 더 포함할 수 있다.
그러한 일부 회로에서, 제3 저항기는 제2 저항기 디바이더 네트워크를 형성하는 일련의 제2 저항기들을 포함할 수 있다.
그러한 일부 회로에서, 제2 오프셋 보상 회로는 제2 저항기 디바이더 네트워크의 노드에서 제2 오프셋 전압을 제어하도록 구성된 전류원을 포함할 수 있다.
그러한 일부 회로는, 공통 모드 제어 신호를 증폭기 회로에 제공하도록 구성된 제어 회로를 더 포함할 수 있다.
다른 예에서, 차동 입력 수신기를 구현하는 방법이 설명될 수 있다. 그러한 방법은, 차동 입력 신호를 수신하도록 제1 입력 노드 및 제2 입력 노드를 구성하는 단계; 제1 입력 노드와 제1 출력 노드 사이에 제1 커패시터를 커플링하는 단계; 제2 입력 노드와 제2 출력 노드 사이에 제2 커패시터를 커플링하는 단계; 입력 신호가 제1 주파수 범위에 있을 때, 제1 출력 노드 및 제2 출력 노드에서 출력 신호를 생성하는 단계; 증폭기의 제1 증폭기 입력을 제1 입력 노드에 커플링하고, 증폭기의 제2 증폭기 입력을 제2 입력 노드에 커플링하는 단계; 및 입력 신호가 제1 주파수 범위보다 낮게 확장되는 제2 주파수 범위에 있을 때, 증폭기의 출력들에 기반하여 출력 신호를 생성하는 단계를 포함할 수 있다.
그러한 일부 방법은, 제1 입력 노드와 제1 증폭기 입력 사이에 제1 저항기를 커플링하는 단계, 제1 증폭기 입력과 제1 증폭기 출력 사이에 제2 저항기를 커플링하는 단계, 제2 입력 노드와 제2 증폭기 입력 사이에 제3 저항기를 커플링하는 단계, 및 제2 증폭기 입력과 제2 증폭기 출력 사이에 제4 저항기를 커플링하는 단계를 더 포함할 수 있다.
그러한 일부 방법은, 제1 증폭기 출력과 제1 출력 노드 사이에 제1 출력 저항기를 커플링하는 단계, 및 제2 증폭기 출력과 제2 출력 노드 사이에 제2 출력 저항기를 커플링하는 단계를 더 포함할 수 있다.
그러한 일부 방법은, 증폭기의 제1 출력에서 제1 전압을 생성하도록 제1 오프셋 보상 회로를 구성하는 단계를 더 포함할 수 있다.
그러한 일부 방법에서, 제2 저항기는 제1 저항기 디바이더 네트워크를 형성하는 일련의 제1 저항기들을 포함할 수 있다.
그러한 일부 방법에서, 제1 오프셋 보상 회로는 제1 저항기 디바이더 네트워크의 노드에서 제1 오프셋 전압을 제어하도록 구성된 전류원을 포함할 수 있다.
그러한 일부 방법은, 증폭기의 제2 출력에서 제2 전압을 생성하도록 제2 오프셋 보상 회로를 구성하는 단계를 더 포함할 수 있다.
그러한 일부 방법에서, 제3 저항기는 제2 저항기 디바이더 네트워크를 형성하는 일련의 제2 저항기들을 포함할 수 있다.
그러한 일부 방법에서, 제2 오프셋 보상 회로는 제2 저항기 디바이더 네트워크의 노드에서 제2 오프셋 전압을 제어하도록 구성된 전류원을 포함할 수 있다.
그러한 일부 방법은, 공통 모드 제어 신호를 증폭기 회로에 제공하도록 제어 회로를 구성하는 단계를 더 포함할 수 있다.
그러므로, 새로운, 차동 입력 수신기를 구현하기 위한 회로들 및 차동 입력 수신기를 구현하는 방법들이 설명되었다는 것이 인식될 수 있다. 개시된 발명을 포함하는 많은 대안들 및 등가물들이 존재하는 것으로 이해될 것임이 당업자들에 의해 인식될 것이다. 결과적으로, 본 발명은 전술된 실시예들에 의해 제한되는 것이 아니라, 다음의 청구항들에 의해서만 제한되어야 한다.
Claims (15)
- 차동 입력 수신기를 구현하기 위한 회로로서,
차동 입력 신호를 수신하도록 구성된 제1 입력 노드 및 제2 입력 노드를 갖는 입력 회로;
상기 제1 입력 노드와 제1 출력 노드 사이에 커플링된 제1 커패시터 및 상기 제2 입력 노드와 제2 출력 노드 사이에 커플링된 제2 커패시터를 갖는 제1 출력 회로 ―상기 제1 출력 회로는 상기 입력 신호가 제1 주파수 범위에 있을 때 제1 출력 및 제2 출력에서 출력 신호를 생성함―; 및
상기 제1 입력 노드에 커플링된 제1 증폭기 입력 및 상기 제2 입력 노드에 커플링된 제2 증폭기 입력을 갖는 증폭기를 포함하는 제2 출력 회로
를 포함하고,
상기 제2 출력 회로는 상기 입력 신호가 상기 제1 주파수 범위보다 낮게 확장되는 제2 주파수 범위에 있을 때 출력 신호를 생성하는,
차동 입력 수신기를 구현하기 위한 회로. - 제1 항에 있어서,
상기 제1 입력 노드와 제1 증폭기 입력 사이에 커플링된 제1 저항기, 상기 제1 증폭기 입력과 제1 증폭기 출력 사이에 커플링된 제2 저항기, 상기 제2 입력 노드와 제2 증폭기 입력 사이에 커플링된 제3 저항기, 및 상기 제2 증폭기 입력과 제2 증폭기 출력 사이에 커플링된 제4 저항기
를 더 포함하는,
차동 입력 수신기를 구현하기 위한 회로. - 제2 항에 있어서,
상기 제1 증폭기 출력과 상기 제1 출력 노드 사이에 커플링된 제1 출력 저항기, 및 상기 제2 증폭기 출력과 상기 제2 출력 노드 사이에 커플링된 제2 출력 저항기
를 더 포함하는,
차동 입력 수신기를 구현하기 위한 회로. - 제3 항에 있어서,
상기 증폭기의 상기 제1 출력에서 제1 전압을 생성하도록 구성된 제1 오프셋 보상 회로
를 더 포함하는,
차동 입력 수신기를 구현하기 위한 회로. - 제4 항에 있어서,
상기 제2 저항기는 제1 저항기 디바이더 네트워크를 형성하는 일련의 제1 저항기들을 포함하고, 상기 제1 오프셋 보상 회로는 상기 제1 저항기 디바이더 네트워크의 노드에서 제1 오프셋 전압을 제어하도록 구성된 전류원을 포함하는,
차동 입력 수신기를 구현하기 위한 회로. - 제5 항에 있어서,
상기 증폭기의 상기 제2 출력에서 제2 전압을 생성하도록 구성된 제2 오프셋 보상 회로
를 더 포함하는,
차동 입력 수신기를 구현하기 위한 회로. - 제6 항에 있어서,
상기 제3 저항기는 제2 저항기 디바이더 네트워크를 형성하는 일련의 제2 저항기들을 포함하고, 상기 제2 오프셋 보상 회로는 상기 제2 저항기 디바이더 네트워크의 노드에서 제2 오프셋 전압을 제어하도록 구성된 전류원을 포함하는,
차동 입력 수신기를 구현하기 위한 회로. - 제1 항에 있어서,
공통 모드 제어 신호를 상기 증폭기 회로에 제공하도록 구성된 제어 회로
를 더 포함하는,
차동 입력 수신기를 구현하기 위한 회로. - 차동 입력 수신기를 구현하는 방법으로서,
차동 입력 신호를 수신하도록 제1 입력 노드 및 제2 입력 노드를 구성하는 단계;
상기 제1 입력 노드와 제1 출력 노드 사이에 제1 커패시터를 커플링하는 단계;
상기 제2 입력 노드와 제2 출력 노드 사이에 제2 커패시터를 커플링하는 단계;
상기 입력 신호가 제1 주파수 범위에 있을 때, 상기 제1 출력 노드 및 상기 제2 출력 노드에서 출력 신호를 생성하는 단계;
증폭기의 제1 증폭기 입력을 상기 제1 입력 노드에 커플링하고, 상기 증폭기의 제2 증폭기 입력을 상기 제2 입력 노드에 커플링하는 단계; 및
상기 입력 신호가 상기 제1 주파수 범위보다 낮게 확장되는 제2 주파수 범위에 있을 때, 상기 증폭기의 출력들에 기반하여 출력 신호를 생성하는 단계
를 포함하는,
차동 입력 수신기를 구현하는 방법. - 제9 항에 있어서,
상기 제1 입력 노드와 제1 증폭기 입력 사이에 제1 저항기를 커플링하는 단계, 상기 제1 증폭기 입력과 제1 증폭기 출력 사이에 제2 저항기를 커플링하는 단계, 상기 제2 입력 노드와 제2 증폭기 입력 사이에 제3 저항기를 커플링하는 단계, 및 상기 제2 증폭기 입력과 제2 증폭기 출력 사이에 제4 저항기를 커플링하는 단계
를 더 포함하는,
차동 입력 수신기를 구현하는 방법. - 제10 항에 있어서,
상기 제1 증폭기 출력과 상기 제1 출력 노드 사이에 제1 출력 저항기를 커플링하는 단계, 및 상기 제2 증폭기 출력과 상기 제2 출력 노드 사이에 제2 출력 저항기를 커플링하는 단계
를 더 포함하는,
차동 입력 수신기를 구현하는 방법. - 제11 항에 있어서,
상기 증폭기의 제1 출력에서 제1 전압을 생성하도록 제1 오프셋 보상 회로를 구성하는 단계
를 더 포함하는,
차동 입력 수신기를 구현하는 방법. - 제12 항에 있어서,
상기 제2 저항기는 제1 저항기 디바이더 네트워크를 형성하는 일련의 제1 저항기들을 포함하고, 상기 제1 오프셋 보상 회로는 상기 제1 저항기 디바이더 네트워크의 노드에서 제1 오프셋 전압을 제어하도록 구성된 전류원을 포함하는,
차동 입력 수신기를 구현하는 방법. - 제13 항에 있어서,
상기 증폭기의 상기 제2 출력에서 제2 전압을 생성하도록 제2 오프셋 보상 회로를 구성하는 단계
를 더 포함하는,
차동 입력 수신기를 구현하는 방법. - 제14 항에 있어서,
상기 제3 저항기는 제2 저항기 디바이더 네트워크를 형성하는 일련의 제2 저항기들을 포함하고, 상기 제2 오프셋 보상 회로는 상기 제2 저항기 디바이더 네트워크의 노드에서 제2 오프셋 전압을 제어하도록 구성된 전류원을 포함하는,
차동 입력 수신기를 구현하는 방법.
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