KR20080052226A - 차동 증폭기형 광대역 능동 발룬 - Google Patents

차동 증폭기형 광대역 능동 발룬 Download PDF

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Abstract

본 발명은 차동 증폭기형 광대역 능동 발룬에 관한 것으로, 더미 트랜지스터를 이용하여 두 차동 신호간의 신호 불균형을 보상할 수 있도록 구성되어 있으며, 이에 따라 SDR(software defined radio)이나 UWB(ultra wideband)와 같은 광대역 시스템의 능동 발룬 회로에 응용될 수 있다. 또한, 본 발명에 따른 능동 발룬 회로는 온도 변화와 공정 변화 등에 의해 신호의 불균형이 초래될 경우 칩 외부에서 전압 조정 단자를 조정하여 두 차동 신호간의 크기 오차 및 위상 오차를 미세 조정함으로써 두 차동 신호간의 신호 불균형을 간단하게 해결할 수 있으며, 두 차동 증폭쌍을 구성하는 입력 트랜지스터를 캐스코드 구조로 구성함으로써 신호의 누설 및 셀프-믹싱을 방지할 수 있다.
광대역, 발룬, UWB, SDR

Description

차동 증폭기형 광대역 능동 발룬{WIDEBAND ACTIVE BALUN BASED ON DIFFERENTIAL AMPLIFIER}
도 1은 주파수 변환기를 포함하는 수신 시스템의 고주파 전단부를 나타낸 도면이다.
도 2는 종래의 차동 증폭기형 능동 발룬의 회로도이다.
도 3은 본 발명의 제 1 실시예에 따른 능동 발룬의 회로도이다.
도 4는 본 발명의 제 2 실시예에 따른 능동 발룬의 회로도이다.
도 5는 본 발명의 제 3 실시예에 따른 능동 발룬의 회로도이다.
도 6은 본 발명의 제 3 실시예에 따른 능동 발룬의 컴퓨터 모의 실험 결과를 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
N21, N31, N41, N51 : 제 1 NMOS 트랜지스터
N22, N32, N42, N52 : 제 2 NMOS 트랜지스터
N23, N33, N43, N53 : 제 3 NMOS 트랜지스터
N35, N45, N55 : 제 5 NMOS 트랜지스터
P41 : 제 1 PMOS 트랜지스터
본 발명은 차동 증폭기형 광대역 능동 발룬에 관한 것으로, 더 자세하게는 싱글-앤드형(single-ended) 고주파(RF) 입력 신호를 상보적인 차동(differential) 출력 신호로 만들어주는 고주파 송수신장치에 사용되는 광대역 능동 발룬 회로에 관한 것이다.
무선 송/수신기는 서로 멀리 떨어진 거리에서 선이 없이 공기를 통하여 서로의 정보를 전달하기 위한 시스템이다. 이 때 전달되는 정보의 품질과 신뢰성을 위하여 흔히 높은 주파수인 국부 발진 주파수에 신호를 실어 전송하는 변조와, 이와 역으로 수신된 신호에서 국부 발진 주파수를 제거하여 원래의 신호를 재생하는 복조를 수행하게 된다.
이러한 변복조의 중요한 동작을 수행하는 주파수 변환기는 무선 송/수신기의 통신 품질을 좌우하는 가장 중요한 부분에 해당되며, 도 1에 주파수 변환기를 포함하는 수신 시스템의 고주파 전단부가 도시되어 있다.
도 1을 참조하면, 수신 시스템의 고주파 전단부는 수신된 고주파 신호(RF)를 저잡음 증폭하는 저잡음 증폭기(110), 증폭된 단일 고주파 신호(RF)를 차동 신호로 출력하는 고주파용 발룬 회로(120), 국부 발진 신호(LO)를 생성하는 국부 발진 신호 생성 회로(130), 고주파 신호를 중간 주파수 신호(IF)로 변환하는 더블 밸런스 믹서(140), 중간 주파수 신호(IF)를 증폭하여 출력하는 중간 주파수 출력 회로(150)로 이루어진다.
여기에서, 상기 발룬(Balunce to unbalance : Balun) 회로(120)는 하나의 입력신호를 서로 위상이 반대인 두 개의 출력신호로 분리하는데 사용되는 것으로, 서로 크기가 같고 위상이 반대인 상보적인 신호를 얻기 위하여 싱글 앤드형(single-ended) 입력 신호를 상보적인 차동 출력 신호로 바꾸어 주는 밸런스드(balanced) 구조가 흔히 사용된다.
도 2는 종래의 차동 증폭기형 능동 발룬(120)의 회로도로서 그 구성을 설명하면 다음과 같다.
전원단자(VDD)와 제 1, 2 노드(Q21, Q22) 사이에 제 1, 2 저항(R21, R22)이 각각 접속된다. 제 1 노드(Q21)와 제 3 노드(Q23)사이에 제 1 NMOS 트랜지스터(N21)의 드레인 및 소스 단자가 각각 연결되고, 제 2 노드(Q22)와 제 3 노드(Q23) 사이에 제 2 NMOS 트랜지스터(N22)의 드레인 및 소스 단자가 각각 연결되며, 제 3 노드(Q23)와 접지 단자(GND) 사이에 바이어스 단자(BIAS)에 의해 소정의 바이어스 전압이 게이트에 인가되는 제 3 NMOS 트랜지스터(N23)가 접속된다. 입력단자(VIN)와 제 1 NMOS 트랜지스터(N21)의 게이트 단자에 제 1 커패시터(C21)가 접속되고, 특정 바이어스 전압을 인가하기 위한 바이어스 단자(VB)와 제 1, 2 NMOS 트랜지스터(N21, N22)의 게이트 단자 사이에 제 3, 4 저항(R23, R24)이 각각 접속된다. 상기 제 1 노드(Q21)와 제 1 출력 단자(VO1) 사이에 제 2 커패시터(C22)가 접속되며, 제 2 노드(Q22)와 제 2 출력 단자(VO2) 사이에 제 3 커패시터(C23)가 접속된다. 제 1 노드(Q21)와 제 2 NMOS 트랜지스터(N22)의 게이트 단자 사이에 제 1 인덕터(L21) 제 5 커패시터(C25) 그리고 제 5 저항(R25)이 직렬 접속된다.
상기 서술한 바와 같이 구성되는 차동 증폭기형 능동 발룬 회로(120)는 입력의 한쪽은 AC 접지를 시키고 다른 한쪽에 단일 입력 신호를 인가하여 차동 출력을 얻게 되는데, 꼬리 전류원으로 사용되는 제 3 NMOS 트랜지스터(N23)에 의한 기생 커패시터의 커패시티브 로딩 효과(capacitive loading effect)에 기인하여 신호의 불균형이 초래되며, 특히 입력에 고주파 신호가 인가될 때 두 차동 출력 신호간의 신호 불균형 문제가 더욱 커지게 되는 문제점이 있다.
이러한 문제점을 해결하기 위한 방법으로, 미국등록특허 6,121,809호(등록일 2000.09.19)에는 제 1 인덕터(L21), 제 5 커패시터(C25)와 제 5 저항(R25)을 제 1 노드(Q21)와 제 2 NMOS(N22)의 게이트 노드 사이에 피드백으로 삽입하여 신호의 균형을 맞추어 보상해주는 "정확하고 조절가능한 RFIC 무선 애플리케이션에서의 능동 차동 위상 스플리터(Accurate and tunable active differential phase splitters in RFIC wireless applications)"가 개시되어 있다.
하지만, 이와 같은 보상 방법은 신호의 출력이 큰 노드를 신호의 입력이 약한 입력으로 피드백시켜 신호의 균형을 맞추는 방법으로, 광대역 능동 발룬으로 사용되기 어렵고, 부피가 큰 인덕터에 의해 칩 면적이 증가되는 한계점을 갖고 있다.
본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 집적화에 유리한 CMOS 소자를 이용하여 두 차동 신호간의 신호 불균형을 보상할 수 있는 광대역 능동 발룬 회로를 구현하는 것이다.
본 발명의 다른 목적은 두 차동 신호간의 신호 불균형이 발생되는 경우 두 차동 신호간의 크기 오차 및 위상 오차를 간단하게 미세 조정하여 두 차동 신호간의 신호 불균형을 보상할 수 있는 광대역 능동 발룬 회로를 구현하는 것이다.
본 발명의 또 다른 목적은 신호의 누설 및 입력 노드와 출력 노드간의 상호 간섭현상에 의한 셀프-믹싱(Self-Mixing)을 방지할 수 있는 광대역 능동 발룬 회로를 구현하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 차동 증폭기형 광대역 능동 발룬은, 싱글 앤드형(single-ended) 입력 신호를 서로 위상이 반대이고 진폭이 같은 차동 신호로 변환하여 출력하는 능동 발룬에 있어서, 꼬리 전류원으로 사용되는 트랜지스터의 기생 커패시턴스에 의한 차동 신호의 불균형을 보상하기 위해, 전원단자와 상기 꼬리 전류원으로 사용되는 트랜지스터의 드레인 단자 사이에 더미 저항 및 더미 트랜지스터를 직렬로 연결한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
< 실시예 1 >
도 3은 본 발명의 제 1 실시예에 따른 능동 발룬(300)의 회로도로서, 그 구성은 다음과 같다.
전원단자(VDD)와 제 1, 2 노드(Q31, Q32) 사이에 제 1, 2 저항(R31, R32)이 각각 접속된다. 상기 제 1 노드(Q31)와 제 3 노드(Q33) 사이에 제 1 NMOS 트랜지스터(N31)의 드레인 및 소스 단자가 각각 연결되며. 제 2 노드(Q32)와 제 3 노드(Q33) 사이에 제 2 NMOS 트랜지스터(N32)의 드레인 및 소스 단자가 각각 연결된다. 상기 제 3 노드(Q33)와 접지 단자(GND)사이에 바이어스 단자(BIAS)에 의해 소정의 바이어스 전압이 게이트 단자에 인가되는 제 3 NMOS 트랜지스터(N33)가 접속된다. 입력단자(VIN)와 제 1 NMOS 트랜지스터(N31)의 게이트 단자 사이에 제 1 커패시터(C31)가 접속되며, 접지단자(GND)와 제 2 NMOS 트랜지스터(N32)의 게이트 단자 사이에 제 2 커패시터(C32)가 접속된다. 특정 바이어스 전압을 인가하기 위한 바이어스 단자(VB)와 제 1, 2 NMOS 트랜지스터(N31, N32)의 게이트 단자 사이에 각각 제 3, 4 저항(R33, R34)이 접속된다. 제 1 노드(Q31)와 제 1 출력 단자(VO1) 사이에 제 3 커패시터(C34)가 접속되며, 제 2 노드(Q32)와 제 2 출력 단자(VO2) 사이에 제 4 커패시터(C34)가 접속된다. 전원단자(VDD)와 제 3 노드(Q33) 사이에 제 5 저항(R35) 및 제 5 NMOS 트랜지스터(N35)가 직렬 접속되며, 제 5 NMOS 트랜지스터(N35)의 게이트 단자는 제 1 NMOS 트랜지스터(N31)의 게이트 단자에 연결된다. 여기에서, 상기 제 5 저항(R35) 및 제 5 NMOS 트랜지스터(N35)는 더미 저항 및 더미 트랜지스터로 해석될 수 있다.
상기 서술한 바와 같이 구성되는 본 발명의 제 1 실시예에 따른 능동 발룬 회로(300)는, 전원 단자(VDD)와 제 3 노드(Q33) 사이에 제 5 저항(R35) 및 제 5 NMOS 트랜지스터(N35)를 더미로 삽입하여 두 차동 신호간의 불균형 문제를 보상하도록 구성된 것에 가장 큰 특징이 있으며, 이에 대하여 더 자세히 설명하면 다음과 같다.
우선, 신호 불균형의 가장 큰 원인을 알아보기 위해 소신호 분석을 통해 보상 회로를 삽입하지 않은 두 차동 신호간의 신호비를 구하면 다음의 수학식 1과 같다.
Figure 112007040688917-PAT00001
상기 수학식 1에 있어서, Css는 제 3 NMOS 트랜지스터(N33)의 커패시티브 로딩 효과에 기인한 기생 커패시턴스를 나타내고, gm은 두 차동 증폭쌍을 구성하는 제 1, 2 NMOS 트랜지스터(N31, N32)의 전달 컨덕턴스를 나타내고, Cgs는 상기 제 1, 2 NMOS 트랜지스터(N31, N32)의 게이트 단자와 소스 단자간 기생 커패시턴스를 나타내고, Cgd는 상기 제 1, 2 NMOS 트랜지스터(N31, N32)의 게이트 단자와 드레인 단자간 기생 커패시턴스를 나타낸다.
상기 수학식 1에서 알 수 있는 바와 같이, 두 차동 신호간의 신호비에서 신호 불균형을 초래하는 것은 분자항의 세 번째항과 네 번째 항으로, 꼬리 전류원으로 사용되는 제 3 NMOS 트랜지스터(N31)의 커패시티브 로딩 효과에 기인한 기생 커패시턴스(Css)와 제 1, 2 NMOS 트랜지스터(N31, N32)의 게이트와 드레인간 기생 커 패시턴스(Cgd)가 신호의 불균형을 일으키는 주요 원인임을 알 수 있다.
이에 반하여, 본 발명에서와 같이 제 5 저항(R35) 및 제 5 NMOS 트랜지스터(N35)를 더미로 삽입한 능동 발룬 회로(300)의 두 차동 신호간의 신호비를 구하면 다음의 수학식 2와 같다.
Figure 112007040688917-PAT00002
상기 수학식 2에 있어서, Cgs1은 더미로 삽입된 제 5 NMOS 트랜지스터(N35)의 게이트와 소스 단자간 기생 커패시턴스를 나타내며, gm1은 더미로 삽입된 제 5 NMOS 트랜지스터(N35)의 전달 컨덕턴스를 나타낸다.
상기 수학식 2에서 알 수 있는 바와 같이, 더미로 삽입된 제 5 NMOS 트랜지스터(N35)의 게이트와 소스 단자간 기생 커패시턴스(Cgs1)와 전달 컨덕턴스(gm1) 값을 조정하여 두 차동 신호의 실수부와 허수부가 맞추어질 수 있음을 알 수 있다.
여기에서, 두 차동 신호의 균형을 맞추기 위한 제 5 NMOS 트랜지스터(N35)의 게이트와 소스 단자간 기생 커패시턴스(Cgs1)와 전달 컨덕턴스(gm1)는 다음의 수학식 3 및 수학식 4에 의해 구할 수 있다.
Figure 112007040688917-PAT00003
Figure 112007040688917-PAT00004
상기 수학식 3, 4 에 있어서, Cgs1은 제 5 NMOS 트랜지스터(N35)의 게이트와 소스 단자간 기생 커패시턴스, Css는 제 3 NMOS 트랜지스터(N33)의 커패시티브 로딩 효과에 기인한 기생 커패시턴스, Cgd는 제 1, 2 NMOS 트랜지스터(N31, N32)의 게이트 단자와 드레인 단자간 기생 커패시턴스, gm1은 제 5 NMOS 트랜지스터(N35)의 전달 컨덕턴스, Cgs는 제 1, 2 NMOS 트랜지스터(N31, N32)의 게이트 단자와 소스 단자간 기생 커패시턴스, gm은 두 차동 증폭쌍을 구성하는 제 1, 2 NMOS 트랜지스터(N31, N32)의 전달 컨덕턴스를 각각 나타낸다.
즉, 제 5 NMOS 트랜지스터(N35)를 더미로 삽입하여 제 5 NMOS 트랜지스터(N35)의 게이트와 소스간 기생 커패시턴스(Cgs1)와 전달 컨덕턴스(gm1)를 조정하여 신호의 불균형을 보상할 수 있음을 알 수 있다.
하지만, 본 발명의 능동 발룬 회로(300)를 집적회로로 구현할 경우, 온도 변화 및 공정 변화 등에 의해, 제 5 NMOS 트랜지스터(N35)의 전달 컨덕턴스(gm1) 및 게이트와 소스 단자간 기생 커패시턴스(Cgs1)가 원하는 값에서 벗어나 신호의 불균형이 발생되거나, 또는 신호의 누설 및 셀프-믹싱이 발생될 가능성이 있다.
이러한 문제점을 보완하기 위한 방법으로, 본 발명에서는 다음에 설명하는 바와 같이 (1) 제 5 NMOS 트랜지스터(N35)의 전달 컨덕턴스 값을 칩 외부에서 미세 조정할 수 있도록 하여 신호의 불균형 문제를 해결하거나, (2) 두 차동 증폭쌍을 구성하는 제 1, 2 NMOS 트랜지스터(N31, N32) 위에 캐스코드 구조로 트랜지스터를 한 단 더 쌓아 올려 신호의 누설 및 셀프-믹싱을 방지할 수 있도록 하며, 이에 대하여는 다음의 실시예 2 및 실시예 3에서 보다 자세히 설명하기로 한다.
< 실시예 2 >
도 4는 본 발명의 제 2 실시예에 따른 능동 발룬(400)의 회로도로서, 그 구성은 다음과 같다.
전원단자(VDD)와 제 1, 2 노드(Q41, Q42) 사이에 제 1, 2 저항(R41, R42)이 각각 접속된다. 상기 제 1 노드(Q41)와 제 3 노드(Q43) 사이에 제 1 NMOS 트랜지스터(N41)의 드레인 및 소스 단자가 각각 연결되며, 제 2 노드(Q42)와 제 3 노드(Q43) 사이에 제 2 NMOS 트랜지스터(N42)의 드레인 및 소스 단자가 각각 연결된다. 상기 제 3 노드(Q43)와 접지 단자(GND)사이에 바이어스 단자(BIAS)에 의해 소 정의 바이어스 전압이 게이트 단자에 인가되는 제 3 NMOS 트랜지스터(N43)가 접속된다. 입력단자(VIN)와 제 1 NMOS 트랜지스터(N41)의 게이트 단자 사이에 제 1 커패시터(C41)가 접속되며, 접지단자(GND)와 제 2 NMOS 트랜지스터(N42)의 게이트 단자 사이에 제 2 커패시터(C42)가 접속된다. 특정 바이어스 전압을 인가하기 위한 바이어스 단자(VB)와 제 1, 2 NMOS 트랜지스터(N41, N42)의 게이트 단자 사이에 제 3, 4 저항(R43, R44)이 각각 접속된다. 제 1 노드(Q41)와 제 1 출력 단자(VO1) 사이에 제 3 커패시터(C43)가 접속되며, 제 2 노드(Q42)와 제 2 출력 단자(VO2) 사이에 제 4 커패시터(C44)가 접속된다. 전원단자(VDD)와 제 3 노드(Q43) 사이에 제 1 PMOS 트랜지스터(P41), 제 5 저항(R45), 그리고 제 5 NMOS 트랜지스터(N45)가 직렬 접속되며, 제 1 PMOS 트랜지스터(P41)의 게이트 단자는 칩 외부에서 바이어스 전압을 미세 조정할 수 있도록 외부 전원전압 조정 단자(Vtune)에 연결되고, 제 5 NMOS 트랜지스터(N45)의 게이트 단자는 제 1 NMOS 트랜지스터(N41)의 게이트 단자에 연결된다.
상기 제 1 PMOS 트랜지스터(P41)는 선형 영역에서 동작하며, 외부 전원전압 조정 단자(Vtune)에 의해 바이어스 전압이 변화되어 드레인-소스간 컨덕턴스 값이 가변되도록 설계된다.
즉, 제 1 PMOS 트랜지스터(P41)의 드레인-소스간 컨덕턴스 값은 외부 전원전압 조정 단자(Vtune)에 의해 조정되어 제 5 저항(R45) 값과 더해지며, 이에 따라 제 5 NMOS 트랜지스터(N45)로 흐르는 전류값이 조정되어, 제 5 NMOS 트랜지스터(N45)의 전달 컨덕턴스를 미세 조정하게 된다.
따라서, 온도 변화와 공정 변화 등에 의해 신호의 불균형이 초래될 경우 칩 외부에서 외부 전원전압 조정 단자(Vtune)를 조정하여 두 차동 신호간의 크기 오차 및 위상 오차를 미세 조정할 수 있으므로, 두 차동 신호간의 신호 불균형 문제를 해결할 수 있게 된다.
< 실시예 3 >
도 5는 본 발명의 제 3 실시예에 따른 능동 발룬(500)의 회로도로서, 두 차동 신호간의 신호 불균형을 보상하고, 신호의 누설 및 입력 노드와 출력 노드간의 상호 간섭현상에 의한 셀프-믹싱(Self-Mixing)을 방지할 수 있는 능동 발룬 회로를 나타내며, 그 구성은 다음과 같다.
전원단자(VDD)와 제 1, 2 노드(Q51, Q52) 사이에 제 1, 2 인덕터(L51, L52)가 각각 접속된다. 상기 제 1 노드(Q51)와 제 3 노드(Q53) 사이에 캐스코드 형태의 제 6 NMOS 트랜지스터(N56)와 제 1 NMOS 트랜지스터(N51)가 직렬로 연결된다. 상기 제 2 노드(Q52)와 제 3 노드(Q53) 사이에 캐스코드 형태의 제 7 NMOS 트랜지스터(N57)와 제 2 NMOS 트랜지스터(N52)가 직렬로 연결된다. 상기 제 3 노드(Q53)와 접지 단자(GND)사이에 바이어스 단자(BIAS)에 의해 소정의 바이어스 전압이 게이트 단자에 인가되는 제 3 NMOS 트랜지스터(N53)가 접속된다. 상기 제 6 NMOS 트랜지스터(N56)의 소스 단자가 상기 제 1 트랜지스터(N51)의 드레인에 연결되고, 제 7 NMOS 트랜지스터(N57)의 소스 단자가 상기 제 2 트랜지스터(N52)의 드레인에 연결되며, 상기 제 6 NMOS 트랜지스터(N56) 및 제 7 NMOS 트랜지스터(N57)의 게이트 단 자는 공통으로 전원단자(VDD)에 연결된다. 입력단자(VIN)와 제 1 NMOS 트랜지스터(N51)의 게이트 단자 사이에 제 1 커패시터(C51)가 접속되며, 접지단자(GND)와 제 2 NMOS 트랜지스터(N52)의 게이트 단자 사이에 제 2 커패시터(C52)가 접속된다. 특정 바이어스 전압을 인가하기 위한 바이어스 단자(VB)와 제 1, 2 NMOS 트랜지스터(N51, N52)의 게이트 단자 사이에 제 3, 4 저항(R53, R54)이 각각 접속된다. 제 1 노드(Q51)와 제 1 출력 단자(VO1) 사이에 제 3 커패시터(C53)가 접속되며, 제 2 노드(Q52)와 제 2 출력 단자(VO2) 사이에 제 4 커패시터(C54)가 접속된다. 전원단자(VDD)와 제 3 노드 사이(Q53)에 제 5 저항(R55) 및 제 5 NMOS 트랜지스터(N55)가 직렬 접속되며, 제 5 NMOS 트랜지스터(N55)의 게이트 단자는 제 1 NMOS 트랜지스터(N51)의 게이트 단자에 연결된다.
상기 서술한 바와 같이 구성되는 본 발명의 제 3 실시예에 따른 능동 발룬 회로(500)는, 두 차동 신호간의 신호 불균형을 보상해주기 위해 전원 전압 단자(VDD)와 제 3 노드(Q53) 사이에 제 5 저항(R55) 및 제 5 NMOS 트랜지스터(N55)가 더미로 삽입되어 있으며, 또한, 신호의 누설 및 셀프-믹싱을 방지하기 위해 제 1, 2 NMOS 트랜지스터(N51, N52) 위에 캐스코드 구조로 제 6, 7 NMOS 트랜지스터(N56, N57)가 각각 직렬 연결되어 있다.
도 6은 본 발명의 제 3 실시예에 따른 능동 발룬 회로(500)의 컴퓨터 모의 실험 결과를 나타낸 도면으로, 도 6에 도시된 바와 같이 본 발명의 능동 발룬 회로(500)는 0GHz ∼ 10GHz의 범위에서 크기 오차 및 위상 오차가 각각 1dB 이하, 1°이하의 우수한 특성을 갖는 것을 알 수 있다.
상술한 바와 같이, 본 발명의 능동 발룬 회로에 따르면, 더미 트랜지스터에 의해 두 차동 신호간의 신호 불균형을 보상할 수 있을 뿐만 아니라, 칩 외부에서 전압 조정 단자를 조정하여 두 차동 신호간의 크기 오차 및 위상 오차를 간단하게 미세 조정할 수 있으며, 두 차동 증폭쌍을 구성하는 입력 트랜지스터를 캐스코드 구조로 구성함으로써 신호의 누설 및 셀프-믹싱을 방지할 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
상술한 바와 같이, 본 발명에 따른 능동 발룬 회로는 더미 트랜지스터를 이용하여 두 차동 신호간의 신호 불균형을 보상할 수 있으므로, 이에 따라 SDR(software defined radio)이나 UWB(ultra wideband)와 같은 광대역 시스템의 능동 발룬 회로에 응용될 수 있는 효과가 있다.
또한, 본 발명에 따른 능동 발룬 회로는 온도 변화와 공정 변화 등에 의해 신호의 불균형이 초래될 경우 칩 외부에서 전압 조정 단자를 조정하여 두 차동 신호간의 크기 오차 및 위상 오차를 미세 조정함으로써 두 차동 신호간의 신호 불균형을 간단하게 해결할 수 있는 효과가 있다.
또한, 본 발명에 따른 능동 발룬 회로는 두 차동 증폭쌍을 구성하는 입력 트랜지스터를 캐스코드 구조로 구성함으로써 신호의 누설 및 셀프-믹싱을 방지할 수 있는 효과도 있다.

Claims (7)

  1. 싱글 앤드형(single-ended) 입력 신호를 서로 위상이 반대이고 진폭이 같은 차동 신호로 변환하여 출력하는 능동 발룬에 있어서,
    꼬리 전류원으로 사용되는 트랜지스터의 기생 커패시턴스에 의한 차동 신호의 불균형을 보상하기 위해, 전원단자와 상기 꼬리 전류원으로 사용되는 트랜지스터의 드레인 단자 사이에 더미 저항 및 더미 트랜지스터를 직렬로 연결한 것을 특징으로 하는 차동 증폭기형 광대역 능동 발룬.
  2. 제 1항에 있어서,
    상기 더미 트랜지스터의 게이트와 소스간 기생 커패시턴스와 전달 컨덕턴스를 조정하여 상기 차동 신호의 불균형을 보상하는 것을 특징으로 하는 차동 증폭기형 광대역 능동 발룬.
  3. 제 1항에 있어서,
    상기 차동 신호간의 크기 오차 및 위상 오차를 미세 조정하기 위한 제 1 PMOS 트랜지스터를 더 포함하며,
    상기 제 1 PMOS 트랜지스터의 게이트 단자는 외부의 전원전압 조정 단자에 연결되고, 드레인 단자는 상기 더미 저항을 통해 상기 더미 트랜지스터의 드레인에 연결된 것을 특징으로 하는 차동 증폭기형 광대역 능동 발룬.
  4. 제 3항에 있어서,
    상기 외부의 전원전압 조정 단자로부터 제공되는 전원전압에 의해 상기 제 1 PMOS 트랜지스터의 바이어스 전압이 변화되어 상기 더미 트랜지스터의 전달 컨덕턴스가 미세 조정되는 것을 특징으로 하는 차동 증폭기형 광대역 능동 발룬.
  5. 제 1항에 있어서,
    신호의 누설 및 입력 노드와 출력 노드간의 상호 간섭현상에 의한 셀프-믹싱(Self-Mixing)을 방지하기 위한 제 6, 7 트랜지스터를 더 포함하며,
    상기 제 6, 7 트랜지스터는 두 차동 증폭쌍을 구성하는 제 1, 2 트랜지스터에 각각 캐스코드 구조로 직렬 연결된 것을 특징으로 하는 차동 증폭기형 광대역 능동 발룬.
  6. 제 5항에 있어서,
    상기 제 6 트랜지스터의 소스 단자가 상기 제 1 트랜지스터의 드레인에 연결되고, 제 7 트랜지스터의 소스 단자가 상기 제 2 트랜지스터의 드레인에 연결되며, 상기 제 6, 7 트랜지스터의 게이트 단자는 전원전압에 연결된 것을 특징으로 하는 차동 증폭기형 광대역 능동 발룬.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 꼬리 전류원으로 사용되는 트랜지스터와, 상기 더미 트랜지스터와, 상기 제 1, 2 트랜지스터와, 상기 제 6, 7 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 차동 증폭기형 광대역 능동 발룬.
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