JP2023045027A - 半導体集積回路及び受信装置 - Google Patents

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Abstract

【課題】インダクタの占有面積を小さくできる半導体集積回路及び受信装置を提供する。【解決手段】半導体集積回路内の等化回路は、第１配線層及び、第１配線層と積層方向に離間して配置される第２配線層を含む基板と、基板に形成され、第１信号及び第２信号を含む差動入力信号に含まれる一部の周波数帯域の信号レベルを増幅して、第３信号及び第４信号を含む差動出力信号を出力する等化回路と、を備え、等化回路は、第１トランジスタと、第１インダクタ素子と、第２トランジスタと、第２インダクタ素子と、を有し、第１インダクタ素子及び第２インダクタ素子それぞれは、第１インダクタ部分と第２インダクタ部分と第３インダクタ部分とを有し、第１インダクタ部分及び第２インダクタ部分は、単層巻きコイルを含み、第３インダクタ部分の第３端部は第１インダクタ部分の第１端部と電気的に接続され、第３インダクタ部分の第４端部は第２インダクタ部分の第２端部と電気的に接続される。【選択図】図１

Description

本発明の一実施形態は、半導体集積回路及び受信装置に関する。
スマートフォンやパーソナルコンピュータ等の電子機器で取り扱うデータ量は年々増えており、大量のデータを高速かつ低消費電力で伝送する回路技術が求められている。高速伝送回路では、ノイズを削減するために差動信号を送受することが多い。差動信号を受信する受信装置では、受信された差動信号の高周波損失を抑制するために等化処理が行われる。等化処理を行う等化器は、インダクタを有する。等化器を含めた受信装置をチップ化する場合、インダクタを半導体基板上に形成する必要があり、インダクタの占有面積が大きくなると受信装置を小型化できないという問題がある。
特表２０２０－５２２９３１号公報 特表２０１９－５１４３１２号公報 特開２０２０－４８０２１号公報
そこで、本発明の一実施形態では、インダクタの占有面積を小さくできる半導体集積回路及び受信装置を提供するものである。
上記の課題を解決するために、本発明の一実施形態によれば、第１配線層及び、前記第１配線層と積層方向に離間して配置される第２配線層を含む基板と、
前記基板に形成され、論理が互いに逆の第１信号及び第２信号を含む差動入力信号に含まれる一部の周波数帯域の信号レベルを増幅して、第３信号及び第４信号を含む差動出力信号を出力する等化回路と、
前記第１信号が入力される第１ノードと、
前記第２信号が入力される第２ノードと、
前記第３信号が出力される第３ノードと、
前記第４信号が出力される第４ノードと、
を備え、
前記等化回路は、
前記第１ノードに接続されるゲートと、前記第３ノードに接続されるドレインとを有する第１トランジスタと、
前記第１トランジスタのドレインと第１基準電圧ノードとの間に直列に接続される第１インダクタ素子及び第１抵抗素子と、
前記第２ノードに接続されるゲートと、前記第４ノードに接続されるドレインとを有する第２トランジスタと、
前記第２トランジスタのドレインと前記第１基準電圧ノードとの間に直列に接続される第２インダクタ素子及び第２抵抗素子と、を有し、
前記第１インダクタ素子及び前記第２インダクタ素子それぞれは、第１インダクタ部分と第２インダクタ部分と第３インダクタ部分とを有する合成インダクタ素子の一部であり、
前記第１インダクタ部分は、前記第１配線層の第１領域に設けられ、第１端部を有し、単層巻きコイルを含み、
前記第２インダクタ部分は、前記第１領域とは異なる前記第１配線層の第２領域に設けられ、第２端部を有し、単層巻きコイルを含み、
前記第３インダクタ部分は、前記第２配線層に設けられ、第３端部及び第４端部を有し、
前記第３インダクタ部分の前記第３端部は前記第１インダクタ部分の前記第１端部と電気的に接続され、前記第３インダクタ部分の前記第４端部は前記第２インダクタ部分の前記第２端部と電気的に接続される、半導体集積回路が提供される。
一実施形態に係るメモリコントローラを備えたメモリシステムの概略構成を示すブロック図。 メモリコントローラの内部構成を示すブロック図。 図２中の受信回路の具体的な構成の一例を示すブロック図。 本実施形態によるＣＴＬＥの回路図。 ＣＴＬＥ半回路の等価回路図。 ＣＴＬＥ半回路、第１半回路、及び第２半回路のゲイン特性を示す図。 第１の実施形態によるインダクタ素子の構成を示す斜視図。 第１の実施形態によるインダクタ素子の構成を示す平面図。 （Ａ）は配線層ＷＬ１に設けられるインダクタ部分を示す図、（Ｂ）は、配線層ＷＬ２に設けられるインダクタ部分を示す図。 Ｑ値と占有面積との関係の一例を示すグラフ。 第２の実施形態による受信装置内のＣＴＬＥの回路図。 第２の実施形態によるＣＴＬＥ半回路の等価回路図。 ＣＴＬＥ半回路、第１半回路、及び第２半回路のゲイン特性を示す図。 第２の実施形態による第３インダクタ素子と第４インダクタ素子の構成を示す斜視図。 第２の実施形態によるＣＴＬＥの過渡特性を示す図。
以下、図面を参照して、半導体集積回路及び受信装置の実施形態について説明する。以下では、半導体集積回路及び受信装置の主要な構成部分を中心に説明するが、半導体集積回路及び受信装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
図１は一実施形態に係るメモリコントローラ３を備えたメモリシステム１の概略構成を示すブロック図である。図１のメモリシステム１は、メモリコントローラ３とメモリチップ４（４Ａ、４Ｂ、４Ｃ、４Ｄ）とを備えている。図１には４つのメモリチップ４Ａ、４Ｂ、４Ｃ、４Ｄが図示されているが、メモリチップ４の個数は、メモリシステム１の仕様に応じて選択される。
メモリシステム１は、ホスト機器２と接続可能とされている。ホスト機器２は、例えば、パーソナルコンピュータ、携帯端末、車載装置、サーバなどの電子機器である。ホスト機器２はプロセッサとしての中央処理装置（ＣＰＵ：Central Processing Unit）２ａと、ＲＯＭ（図示せず）、ＤＲＡＭ（Dynamic Random Access Memory）２ｂを有する。メモリシステム１は、ホスト機器２からのリクエストに応じて、ホスト機器２からのユーザデータ（以下、単にデータという）を各メモリチップ４に記憶したり、各メモリチップ４に記憶されたデータを読み出してホスト機器２へ出力したりする。具体的には、メモリシステム１は、ホスト機器２からの書き込みリクエストに応じて各メモリチップ４へデータを書き込み、ホスト機器２からの読み出しリクエストに応じてデータを各メモリチップ４から読み出すことができる。
メモリシステム１は、メモリコントローラ３と複数のメモリチップ４とが１つのパッケージとして構成されるＵＦＳ（Universal Flash Storage）デバイスやＢＧＡ（Ball Grid Array）型のＳＳＤ（Solid State Drive）等であってもよい。メモリシステム１は、ホスト機器２と接続可能なコネクタ部を有するＳＳＤ（Solid State Drive）等であってもよい。図１では、メモリシステム１は、ホスト機器２と接続された状態として示されている。
メモリチップ４は、データを不揮発に記憶するＮＡＮＤ型フラッシュメモリ等により構成された半導体記憶装置である。図１に示すように、メモリコントローラ３と各メモリチップ４とはＮＡＮＤバスを介して接続される。メモリコントローラ３は、ホスト機器２からの書き込みリクエストに従ってメモリチップ４へのデータの書き込みを制御する。また、メモリコントローラ３は、ホスト機器２からの読み出しリクエストに従ってメモリチップ４からのデータの読み出しを制御する。メモリコントローラ３は、ホスト機器２からのリクエストでなく自発的に、メモリチップ４に対するデータの書き込み及び読み出しを制御することがある。
図２はメモリコントローラ３の内部構成を示すブロック図である。図２において、メモリコントローラ３は、ＣＰＵ２１、ＲＯＭ２２、ＲＡＭ（Random Access Memory）２３、ＥＣＣ（Error Check and Correct）回路２４、ホストインタフェース（Ｉ／Ｆ）２５、及びメモリインタフェース（Ｉ／Ｆ）２６を備える。ＣＰＵ２１、ＲＯＭ２２、ＲＡＭ２３、ＥＣＣ回路２４、ホストＩ／Ｆ２５及びメモリＩ／Ｆ２６は、互いに内部バス２７により接続される。
ホストＩ／Ｆ２５は、受信回路２８と、送信回路２９とを有する。受信回路２８は、本実施形態に係る半導体集積回路及び受信装置を含む。受信回路２８は、ホスト機器２からのデータを受信し、受信したデータに含まれるリクエストや書き込みデータなどを内部バス２７に出力する。送信回路２９は、メモリチップ４から読み出されたユーザデータや、ＣＰＵ２１からの応答などをホスト機器２へ送信する。なお、ホスト機器２においても、ホストＩ／Ｆ２５の受信回路２８及び送信回路２９に対応する図示しない受信回路２８及び送信回路２９を備えたインタフェース（Ｉ／Ｆ）を有している。
ホスト機器２とホストＩ／Ｆ２５の受信回路２８及び送信回路２９との間は、所定のインタフェースを介して接続される。例えば、このインタフェースとしては、ｅＭＭＣ（embedded Multi Media Card）のパラレルインタフェース、ＰＣＩｅ（Peripheral Component Interconnect-Express）のシリアル拡張インタフェース、Ｍ－ＰＨＹの高速シリアルインタフェース等の各種インタフェースが採用される。
メモリＩ／Ｆ２６は、ＣＰＵ２１の指示に基づいてユーザデータ等を各メモリチップ４へ書き込む処理及び各メモリチップ４から読み出す処理を制御する。
ＣＰＵ２１は、メモリコントローラ３を統括的に制御する。ＣＰＵ２１は、ＭＰＵ（Micro Processing Unit）と呼ばれることもある。ＣＰＵ２１は、ホスト機器２からホストＩ／Ｆ２５経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、ＣＰＵ２１は、ホスト機器２からのリクエストに従って、各メモリチップ４へのユーザデータの書き込みをメモリＩ／Ｆ２６へ指示する。また、ＣＰＵ２１は、ホスト機器２からのリクエストに従って、各メモリチップ４からのユーザデータの読み出しを、メモリＩ／Ｆ２６へ指示する。
ＣＰＵ２１は、ＲＡＭ２３に格納されるユーザデータに対して、各メモリチップ４上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス２７経由でＲＡＭ２３に格納される。ＣＰＵ２１は、メモリ領域の決定を、例えば、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。
ＣＰＵ２１は、書き込みリクエストをホスト機器２から受信した場合、書き込み先の各メモリチップ４のメモリ領域を決定する。メモリチップ４のメモリ領域には物理アドレスが割当てられている。ＣＰＵ２１は、データの書き込み先のメモリ領域を、物理アドレスを用いて管理する。ＣＰＵ２１は、決定したメモリ領域の物理アドレスを指定してユーザデータをメモリチップ４へ書き込むようメモリＩ／Ｆ２６へ指示する。ＣＰＵ２１は、ホスト機器２が管理する論理アドレスを含む書き込みリクエストをホスト機器２から受信する。ＣＰＵ２１は、ユーザデータの論理アドレスと、そのユーザデータが書き込まれた物理アドレスとの対応を管理する。ＣＰＵ２１は、論理アドレスを含む読み出しリクエストをホスト機器２から受信した場合、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリＩ／Ｆ２６へ指示する。
ＥＣＣ回路２４は、ＲＡＭ２３に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路２４は、各メモリチップ４から読み出された符号語を復号する。ＲＡＭ２３は、ホスト機器２から受信したユーザデータを各メモリチップ４へ記憶するまでに一時格納したり、各メモリチップ４から読み出したデータをホスト機器２へ送信したりするまでに一時格納する。ＲＡＭ２３は、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの汎用メモリである。ＲＡＭ１３は、メモリコントローラ３の外部に配されてもよい。
図２では、メモリコントローラ３が、ＥＣＣ回路２４とメモリＩ／Ｆ２６をそれぞれ備える構成例を示した。しかし、ＥＣＣ回路２４がメモリＩ／Ｆ２６に内蔵されていてもよい。また、ＥＣＣ回路２４が、各メモリチップ４に内蔵されていてもよい。
ホスト機器２から書き込みリクエストを受信した場合、メモリコントローラ３は次のように動作する。ＣＰＵ２１は、書き込みデータをＲＡＭ２３に一時記憶させる。ＣＰＵ２１は、ＲＡＭ２３に格納されたデータを読み出し、ＥＣＣ回路２４に入力する。ＥＣＣ回路２４は、入力されたデータを符号化し、符号語をメモリＩ／Ｆ２６に提供する。メモリＩ／Ｆ２６は、入力された符号語を各メモリチップ４に書き込む。
ホスト機器２から読み出しリクエストを受信した場合、メモリコントローラ３は次のように動作する。メモリＩ／Ｆ２６は、各メモリチップ４から読み出した符号語をＥＣＣ回路２４に提供する。ＥＣＣ回路２４は、入力された符号語を復号し、復号されたデータをＲＡＭ２３に格納する。ＣＰＵ２１は、ＲＡＭ２３に格納されたデータを、ホストＩ／Ｆ２５を介してホスト機器２に送信する。
図３は図２中の受信回路２８の内部構成の一例を示すブロック図である。受信回路２８は、ホスト機器２からの送信データを受信する。図３に示すように、受信回路２８は、等化器３１と、A/Dコンバータ３２と、デコーダ３３とを有する。
等化器３１は、差動入力信号の伝送路による信号レベルの減衰を補償するように、周波数帯域が高くなるほど信号レベルを大きく増幅する通過特性を有するアナログ回路である。等化器３１は、一実施形態に係る半導体集積回路の一例である。等化器３１の通過特性は、通常の増幅回路（アンプ）と同様に、通過特性の帯域を超えるとゲインが落ちていく。等化器３１は、高い周波数帯域の信号レベルをより大きく増幅するため、通過特性が帯域内で一定である通常のアンプと比べて、伝送路による信号レベルの減衰を広い周波数範囲にわたって補償することができる。本実施形態による等化器３１の一具体例は、差動入力信号に含まれるある周波数帯域の信号レベルを連続時間線形に増幅するＣＴＬＥ（Continuous Time Linear Equalizer）６０である。以下では、等化器３１としてＣＴＬＥ６０を用いた例を主に説明する。
A/Dコンバータ３２は、等化器３１のアナログの出力信号をデジタル信号に変換する。より詳細には、A/Dコンバータ３２は、等化器３１の差動出力信号を差動入力信号として受ける。A/Dコンバータ３２は、差動入力信号から抽出されたクロック信号に同期させて、差動入力信号に含まれるデータに応じたデジタル信号を出力する。A/Dコンバータ３２は、差動入力信号に基づいて基準電圧レベルを検出し、差動入力信号が基準電圧レベルから閾値電圧以上高ければ論理値１、閾値電圧未満であれば論理値０として、デジタル信号を生成する。
受信回路２８で受信される差動入力信号は、所定のエンコード形式でエンコードされたデータを変調したアナログ信号を含んでいる。このため、デコーダ３３は、入力されたデジタル信号に対して、所定のエンコード形式に対応したデコード形式でデコード処理を行って、エンコード前のデータを復元する。
図４は本実施形態によるＣＴＬＥ６０の回路図である。ＣＴＬＥ６０は、差動入力信号Ｖinを受け、差動出力信号Ｖoutを出力する。ＣＴＬＥ６０は半導体デバイスとして構成され、基板に形成される。ＣＴＬＥ６０は、第１トランジスタＭ１及び第２トランジスタＭ２を含む第１差動トランジスタ対４１と、第３トランジスタＭ３及び第４トランジスタＭ４を含む第２差動トランジスタ対４２と、第１インダクタ素子４３と、第２インダクタ素子４４と、第１抵抗素子４５と、第２抵抗素子４６と、第３抵抗素子４７と、第１キャパシタ素子４８と、第１電流源４９と、第２電流源５０と、第３電流源５１と、第４電流源５２とを有する。第１～第４トランジスタＭ１～Ｍ４は、例えばＮＭＯＳトランジスタである。
第１トランジスタＭ１のゲートと第３トランジスタＭ３のゲートは第１ノードｎ１に接続されている。第１ノードｎ１には、差動入力信号Ｖinの一方である第１信号が入力される。第２トランジスタＭ２のゲートと第４トランジスタＭ４のゲートは第２ノードｎ２に接続されている。第２ノードｎ２には、差動入力信号Ｖinの他方である第２信号が入力される。差動出力信号Ｖoutは、第３ノードｎ３、第４ノードｎ４から出力される。第３ノードｎ３は、第１トランジスタＭ１のドレインと第１抵抗素子４５の一端との接続ノードに接続されている。第４ノードｎ４は、第２トランジスタＭ２のドレインと第２抵抗素子４６の一端との接続ノードに接続されている。第１トランジスタＭ１のソースと第２トランジスタＭ２のソースとの間には、第３抵抗素子４７と第１キャパシタ４８とが並列に接続されている。
第１インダクタ素子４３と第１抵抗素子４５は、第１トランジスタＭ１のドレインと電源電圧ノード（第１基準電圧ノード）ＶDDとの間に直列に接続されている。第１電流源４９は、第１トランジスタＭ１のソースと接地ノード（第２基準電圧ノード）ＧＮＤとの間に接続されている。電源電圧ノードＶDDには、ＣＴＬＥ６０の電源電位が印加され、接地ノードＧＮＤには、ＣＴＬＥ６０の基準電位が印加される。
第１インダクタ素子４３と第２インダクタ素子４４は、電力を必要としないパッシブインダクタである。具体的には、後述するように、第１インダクタ素子４３と第２インダクタ素子４４は、基板の配線層を用いて形成される。
第２インダクタ素子４４と第２抵抗素子４６は、第２トランジスタＭ２のドレインと電源電圧ノードＶDDとの間に直列に接続されている。第２電流源５０は、第２トランジスタＭ２のソースと接地ノードとの間に接続されている。
第３電流源５１は、第３トランジスタＭ３のソースと接地ノードの間に接続され、第４電流源５２は、第４トランジスタＭ４のソースと接地ノードの間に接続されている。
図４に示すＣＴＬＥ６０は、対向する第１トランジスタＭ１及び第２トランジスタＭ２の間に対して左右対称の回路構成になっており、左右の回路内の各素子の回路定数や電気特性も対称的になっている。例えば、第１差動トランジスタ対４１を構成する第１トランジスタＭ１と第２トランジスタＭ２の電気特性は同じである。同様に、第２差動トランジスタ対４２を構成する第３トランジスタＭ３と第４トランジスタＭ４の電気特性は同じである。また、第１インダクタ素子４３と第２インダクタ素子４４のインダクタンスは同じ値ＬDであり、第１抵抗素子４５と第２抵抗素子４６の抵抗値は同じ値ＲDである。第１電流源４９と第２電流源５０の回路構成も同じである。第３電流源５１と第４電流源５２の回路構成も同じである。
図４のＣＴＬＥ６０は、ゲイン特性が互いに異なる第１回路と第２回路を合成した回路構成を有する。第１回路は、第１差動トランジスタ対４１と、第１インダクタ素子４３と、第２インダクタ素子４４と、第１抵抗素子４５と、第２抵抗素子４６と、第１電流源４９と、第２電流源５０とを有する。第２回路は、第２差動トランジスタ対４２と、第１インダクタ素子４３と、第２インダクタ素子４４と、第１抵抗素子４５と、第２抵抗素子４６と、第３電流源５１と、第４電流源５２とを有する。
このように、第１インダクタ素子４３、第２インダクタ素子４４、第１抵抗素子４５、及び第２抵抗素子４６は、第１回路と第２回路で共用される。
第１回路と第２回路はいずれも、左右対称な回路構成を有するため、以下では、ＣＴＬＥ６０の片側の回路（以下、ＣＴＬＥ半回路６０ｈ）と、第１回路の片側の回路（以下、第１半回路６１ｈ）と、第２回路の片側の回路（以下、第２半回路６２ｈ）の回路構成とゲイン特性を説明する。
図５はＣＴＬＥ半回路６０ｈの等価回路図である。図５のＣＴＬＥ半回路６０ｈは、等価的に第１半回路６１ｈと第２半回路６２ｈで構成される。
ＣＴＬＥ半回路６０ｈは、第１トランジスタＭ１と、第３トランジスタＭ３と、第１インダクタ素子４３と、第１抵抗素子４５と、第３抵抗素子４７と、第１キャパシタ素子４８と、第２キャパシタ素子５２とを有する。第２キャパシタ素子５２は、図４には図示されていないが、図４のＣＴＬＥ６０の第３ノードｎ３と接地ノードＧＮＤ間の寄生容量や出力容量等を合算した容量の半分の容量を有する。なお、図５では、図４の第１電流源４９及び第３電流源５１を省略している。
第１半回路６１ｈは、ＣＴＬＥ半回路６０ｈから第３トランジスタＭ３を省略した回路構成を有する。第２半回路６２ｈは、第３トランジスタＭ３と、第１インダクタ素子４３と、第１抵抗素子４５と、第２キャパシタ素子５２とを有する。
図５では、第１トランジスタＭ１のトランスコンダクタンスをｇｍ1、第３トランジスタＭ３のトランスコンダクタンスをｇｍ3、第１インダクタ素子４３のインダクタンスをＬD、第１抵抗素子４５の抵抗値をＲD、第３キャパシタ素子５４の容量をＣs、第３抵抗素子４７の抵抗値をＲs、第１トランジスタＭ１のドレイン（第３ノードｎ３）と接地ノードの間に接続されるキャパシタの容量をＣLとしている。
ＣＴＬＥ半回路６０ｈのゲインＡｖFF-CTLEは、ＡｖFF-CTLE＝ＡｖCTLE＋ＡｖFFで表される。ＡｖCTLEは第１半回路６１ｈのゲイン、ＡｖFFは第２半回路６２ｈのゲインである。
第１半回路６１ｈのゲインＡｖCTLEは、伝達関数を用いると、以下の式（１）で表される。
Figure 2023045027000002
第２半回路６２ｈのゲインＡｖFFは、伝達関数を用いると、以下の式（２）で表される。
Figure 2023045027000003
なお、第１半回路６１ｈを対称に２つ並べた第１回路のゲインも式（１）で表され、第２半回路６２ｈを対称に２つ並べた第２回路のゲインも式（２）で表される。
図６は図５のように構成されるＣＴＬＥ半回路６０ｈ、第１半回路６１ｈ、及び第２半回路６２ｈのゲイン特性を示す図である。図６の横軸は周波数［ＧＨｚ］、縦軸はゲインＡｖ［ｄＢ］である。ゲイン特性は、周波数に対するゲインの特性、すなわち周波数特性に対応する。図６の波形ｗ１は第１半回路６１ｈ、波形ｗ２は第２半回路６２ｈ、波形ｗ３はＣＴＬＥ半回路６０ｈのゲイン特性をそれぞれ示している。図６のように、第１半回路６１ｈは、高周波側のある周波数帯域のゲインを高める効果があり、第２半回路６２ｈを設けることで、高周波側のある周波数帯域のゲインをさらに高めることができる。ＣＴＬＥ半回路６０ｈに第１半回路６１ｈと第２半回路６２ｈを設けることで、ＣＴＬＥ半回路６０ｈの低周波側のゲインと高周波側のある周波数成分のゲインとの差分であるブーストゲインをより大きくすることができる。
本実施形態では、第１インダクタ素子４３と第２インダクタ素子４４として、対称性に優れて一体化されたインダクタ素子１０を採用している。図７～図１０は本実施形態によるインダクタ素子１０を説明する図である。
図７は第１の実施形態によるインダクタ素子１０の構成を示す斜視図である。図７の矢印Ａは、電流の向きの一例を示す。
本実施形態によるインダクタ素子１０は、不図示の基板に積層される複数の配線層（第１配線層、第２配線層）ＷＬ１、ＷＬ２を備えている。配線層ＷＬ１、ＷＬ２は不図示の絶縁層を挟んで積層されている。
インダクタ素子１０は、インダクタ部分（第１インダクタ部分）１１と、インダクタ部分（第２インダクタ部分）１２と、インダクタ部分（第３インダクタ部分）１３と、ビア部Ｖ１（第１ビア）と、ビア部（第２ビア）Ｖ２と、を有する。
インダクタ部分１１は、配線層ＷＬ１の領域ＡＲ１に設けられる。インダクタ部分１１は、例えば、その一部が多角形状又は環状の配線で形成された単層巻きコイル（１ターンコイル）を有する。インダクタ部分１１は、一端（第１端）１１１および他端（第２端）１１２を有する。図７に示す例では、インダクタ部分１１の一端１１１は、ビア部Ｖ１と接続され、インダクタ部分１１の他端１１２は、配線Ｌ１と接続されている。インダクタ部分１１には、例えば、銅、アルミニウム、コバルト、ルテニウム等の導電性材料が用いられる。
インダクタ部分１２は、配線層ＷＬ１の領域ＡＲ１とは異なる領域ＡＲ２に設けられる。領域ＡＲ１とＡＲ２は、配線層ＷＬ１において間隔を隔てて配置されている。インダクタ部分１２は、例えば、その一部が多角形状又は環状の配線で形成された単層巻きコイルを有する。インダクタ部分１２は、一端（第１端）１２１および他端（第２端）１２２を有する。図７に示す例では、インダクタ部分１２の一端１２１は、ビア部Ｖ２と接続され、インダクタ部分１２の他端１２２は、配線Ｌ２と接続される。インダクタ部分１２の材料は、例えば、インダクタ部分１１と同じでよい。
インダクタ部分１３は、図９（Ｂ）に示すように、配線層ＷＬ１と積層方向に離間して配置される配線層ＷＬ２の領域ＡＲ３および領域ＡＲ４に設けられる。領域ＡＲ３および領域ＡＲ４は、図７では図示されていないが図９（Ｂ）において図示される。領域ＡＲ３は、積層方向から見て、配線層ＷＬ１の領域ＡＲ１に対応する配線層ＷＬ２の領域である。領域ＡＲ４は、積層方向から見て、配線層ＷＬ１の領域ＡＲ２に対応する配線層ＷＬ２の領域である。インダクタ部分１３は、インダクタ部分１１およびインダクタ部分１２と共に、１つのインダクタ素子１０を構成する。インダクタ部分１３は、インダクタ部分１１の一端１１１と電気的に接続する端部１３１と、インダクタ部分１２の一端１２１と電気的に接続する端部１３２と、を有する。図７に示す例では、端部１３１はビア部Ｖ１と接続し、端部１３２はビア部Ｖ２と接続する。インダクタ部分１３の材料は、例えば、インダクタ部分１１、１２と同じでよい。インダクタ部分１１～１３は、例えば、基板に形成された配線である。
より詳細には、配線層ＷＬ２の領域ＡＲ３におけるインダクタ部分１３の一部は、積層方向から見て、インダクタ部分１１の一部と重複するように設けられる。より詳細には、インダクタ部分１１と重複するインダクタ部分１３の一部は、例えば、多角形状又は環状である。また、配線層ＷＬ２の領域ＡＲ３におけるインダクタ部分１３は、インダクタ部分１１と磁気的に結合するように設けられる。すなわち、インダクタ部分１１とインダクタ部分１３との重複部分は、電流の流れる方向がほぼ同じで、相互インダクタンスによりインダクタンスを大きくすることができる。（すなわち、互いに磁束を強め合うように結合する）。インダクタ部分１３のうち重複部分は、インダクタ部分１１を積層方向に延長して巻数を増加させるように設けられる。これにより、短い線路長でインダクタンスを大きくし、Ｑ値を大きくすることができる。Ｑ値は、インダクタ素子１０のアンテナ性能または品質を示すパラメータの一つである。尚、積層方向から見たインダクタ素子１０の詳細については、図８、図９（Ａ）、及び図９（Ｂ）を参照して、後で説明する。
配線層ＷＬ２の領域ＡＲ４におけるインダクタ部分１３の他の一部は、積層方向から見て、インダクタ部分１２の一部と重複するように設けられる。より詳細には、インダクタ部分１２と重複するインダクタ部分１３の他の一部は、例えば、多角形状又は環状である。また、配線層ＷＬ２の領域ＡＲ４におけるインダクタ部分１３は、インダクタ部分１２と磁気的に結合するように設けられる。すなわち、インダクタ部分１２とインダクタ部分１３との重複部分は、電流の流れる方向がほぼ同じで、相互インダクタンスによりインダクタンスを大きくすることができる。図７に示すように、インダクタ部分１３のうち重複部分は、インダクタ部分１２を積層方向に延長して巻数を増加させるように設けられる。これにより、短い線路長でインダクタンスを大きくし、Ｑ値を大きくすることができる。
ビア部Ｖ１は、積層方向に延びるように設けられる。ビア部Ｖ１は、インダクタ部分１３の端部１３１とインダクタ部分１１の一端１１１とを電気的に接続する。従って、ビア部Ｖ１は、異なる配線層ＷＬ１、ＷＬ２それぞれに設けられるインダクタ部分１１とインダクタ部分１３とを接続する。図７に示す例では、ビア部Ｖ１は、複数（例えば２つ）のビア部を含む。しかし、ビア部Ｖ１の数は、これに限られない。例えば、インダクタ部分１１とインダクタ部分１３とがオーバーラップする距離が長く、多くのビア部Ｖ１が設けられるほど、ビア部Ｖ１による抵抗を抑制することができる。ビア部Ｖ１には、例えば、タングステン、コバルト等の導電性材料が用いられる。
ビア部Ｖ２は、積層方向に延びるように設けられる。ビア部Ｖ２は、インダクタ部分１３の端部１３２とインダクタ部分１２の一端１２１とを電気的に接続する。従って、ビア部Ｖ２は、異なる配線層ＷＬ１、ＷＬ２それぞれに設けられるインダクタ部分１２とインダクタ部分１３とを接続する。ビア部Ｖ２の数は、ビア部Ｖ１と同様でよい。ビア部Ｖ２の材料は、例えば、ビア部Ｖ１と同じでよい。
図７の配線層Ｌ１は図４の第１抵抗素子４５の一端に接続され、配線層Ｌ２は図４の第２抵抗素子４６の一端に接続される。インダクタ部分１１と第３領域ＡＲ３のインダクタ部分１３により、図４の第１インダクタ素子４３が構成される。また、インダクタ部分１２と第４領域ＡＲ４のインダクタ部分１３により、図４の第２インダクタ素子４４が構成される。インダクタ部分１３は、電源電圧ノードと電気的に導通している。
図８は第１の実施形態によるインダクタ素子１０の構成を示す平面図である。
図８に示すように、積層方向から見ると、インダクタ部分１１の一部とインダクタ部分１３の一部とは、巻線となるように重複し、インダクタ部分１２の一部とインダクタ部分１３の一部とは、巻線となるように重複する。インダクタ部分１３の一部に、端部１０ｔが設けられる。
図９（Ａ）および図９（Ｂ）は、図８のインダクタ素子１０を配線層ＷＬ１、ＷＬ２ごとに分割して示す平面図である。図９（Ａ）は、配線層ＷＬ１に設けられるインダクタ部分１１、１２を示す。図９（Ｂ）は、配線層ＷＬ２に設けられるインダクタ部分１３を示す。尚、図９（Ａ）に示す配線Ｌ１、Ｌ２は、不図示のビア等により、図９（Ｂ）に示す配線Ｌ１ａ、Ｌ２ａと接続されている。
配線Ｌ１と接続するインダクタ素子１０の一端は、インダクタ部分１１の他端１１２に対応し、配線Ｌ２と接続するインダクタ素子１０の他端は、インダクタ部分１２の他端１２２に対応する。
図９に示す例では、共振電流は、矢印Ａで示すように、配線Ｌ１、インダクタ部分１１の他端１１２および一端１１１、インダクタ部分１３の端部１３１および端部１３２、インダクタ部分１２の一端１２１および他端１２２、配線Ｌ２の順に流れる。
図９（Ａ）に示すように、インダクタ部分１１およびインダクタ部分１２は、積層方向から見て、インダクタ部分１１とインダクタ部分１２との中心線ＣＬに対して互いに対称に設けられる。すなわち、インダクタ部分１１とインダクタ部分１２とは、互いに左右対称（中心線ＣＬに対して鏡映対称または線対称）な形状になるように設けられる。ここで中心線ＣＬは、仮想的な線である。
図９（Ｂ）に示すように、インダクタ部分１３は、積層方向から見て、中心線ＣＬに対して略対称に設けられる。すなわち、インダクタ部分１３は略左右対称な形状になるように設けられる。
また、図９（Ｂ）に示すように、端部１０ｔは、インダクタ部分１３の所定位置に設けられる。より詳細には、端部１０ｔは、インダクタ部分１３のうち中心線ＣＬ上に設けられる。このように、インダクタ素子１０の対称性が高いほど、差動信号波形の対称性を確保でき、波形の遅れや非対称により発生するコモンモードノイズをより抑制することができる。
図９（Ａ）において矢印Ａ１、Ａ２で示すように、インダクタ部分１１とインダクタ部分１２とが最も接近する位置では、インダクタ部分１１を流れる電流の向きと、インダクタ部分１２を流れる電流の向きは、互いに逆向きである。従って、インダクタ部分１１とインダクタ部分１２との間では、インダクタ部分１１で発生する磁界とインダクタ部分１２で発生する磁界が互いに弱め合う。インダクタ部分１１とインダクタ部分１２との間の離間距離Ｄが大きくなるほど、インダクタ素子１０のインダクタンスは大きくなり、Ｑ値が大きくなる。しかし、離間距離Ｄが大きくなるほど、インダクタ素子１０の占有面積が大きくなってしまう。従って、離間距離Ｄは、要求される特性を満たす範囲内になるように設定されればよい。
図１０はＱ値と占有面積との関係の一例を示すグラフである。図１０において、縦軸はＱ値を示し、横軸は占有面積を示す。図１０は、電磁界シミュレーションの結果を示す。また、図１０は、２８ＧＨｚの発振回路に用いられるインダクタに関するデータの一例を示す。三角形のデータ点は、第１の実施形態によるインダクタ素子１０のデータを示す。丸のデータ点は、同一の配線層において２回巻きの差動型スパイラルインダクタのデータを示す。四角形のデータ点は、１回巻きのインダクタのデータを示す。また、図１０に示す例では、５つの三角形のデータ点がプロットされている。これは、インダクタのコイル部分の径、配線幅、および離間距離Ｄ等の条件を変更してシミュレーションが行われたためである。尚、４つの丸のデータ点も、それぞれ条件を変更してシミュレーションが行われてプロットされている。また、３つの四角形のデータ点も、それぞれ条件を変更してシミュレーションが行われてプロットされている。
図１０に示すように、第１の実施形態によるインダクタ素子１０は、２回巻きの差動型スパイラルインダクタおよび１回巻きのインダクタに比べて、Ｑ値を維持しつつ、占有面積を抑制することができる。尚、Ｑ値は、例えば、１０以上であることが好ましい。
以上のように、第１の実施形態によるＣＴＬＥ６０では、第１差動トランジスタ対４１、第１インダクタ素子４３、第２インダクタ素子４４、第１抵抗素子４５、第２抵抗素子４６、第１電流源４９、及び第２電流源５０を有する第１回路で特定の周波数帯域のゲインを向上させ、第２差動トランジスタ対４２、第１インダクタ素子４３、第２インダクタ素子４４、第１抵抗素子４５、第２抵抗素子４６、第３電流源５１、及び第４電流源５２を有する第２回路で特定の周波数帯域のゲインをさらに向上させることができる。また、第１インダクタ素子４３と第２インダクタ素子４４として、図７～図１０に示すインダクタ素子１０を用いることで、第１インダクタ素子４３と第２インダクタ素子４４を小型化できるともに、第１インダクタ素子４３と第２インダクタ素子４４の対称性をよくすることができる。
より具体的には、図７～図１０に示すインダクタ素子１０内のインダクタ部分１１、１２は、配線層ＷＬ１に設けられ、インダクタ部分１３は、配線層ＷＬ１と積層方向に離間して配置される配線層ＷＬ２に設けられる。また、インダクタ部分１３の端部１３１がインダクタ部分１１の一端１１１と電気的に接続し、インダクタ部分１３の端部１３２がインダクタ部分１２の一端１２１と電気的に接続する。すなわち、インダクタ部分１１、１２、１３は、１つのインダクタ素子１０を構成する。このような構成により、第１の実施形態によるインダクタ素子１０は、Ｑ値を維持しつつ占有面積を抑制することができる。
インダクタ素子１０の占有面積を小さくすることにより、チップコストを削減することができる。また、配置容易化によるＴＡＴ（Turn Around Time）を削減することができる。さらに、他のパッケージまたは他の基板配線とインダクタ素子１０との干渉を抑制することができる。これは、インダクタ素子１０の面積を抑制することにより、基板配線等を流れる電流により生じる磁界の影響を抑制することができるためである。
また、インダクタ素子１０の形状を、積層方向から見て長方形状にすることができる。これにより、例えば、ワイヤボンディングのためのパッド等の他の部品に対する配置の自由度を向上させることができる。
ＣＴＬＥ６０用のインダクタ素子として、差動型スパイラルインダクタが用いられる場合がある。同一の配線層において２回巻きの差動型スパイラルインダクタは、外周側の配線と内周側の配線との相互インダクタンスにより、高いインダクタンスが得られる。しかし、この構成は、面内方向（積層方向に垂直な方向）の配線間（巻線間）の寄生容量が大きくなりやすい。寄生容量が大きいと、インダクタンスが下がり、Ｑ値が小さくなってしまう。また、面内方向の配線部分の面積が広くなるため、基板や上下層の配線との間の寄生容量が高くなってしまう。これらの結果、Ｑ値が小さくなってしまう。また、インダクタ素子の一端から他端までの間に、電位が変化する。２回巻きの差動型スパイラルインダクタでは、相互インダクタンスを生じる配線間において、電位差が大きくなり、寄生容量が大きくなってしまう場合がある。このような要因によっても、Ｑ値が小さくなってしまう。尚、相互インダクタンスを生じる面内方向の配線間は、配線の厚みに応じた磁気的な結合がされている。
これに対して、第１の実施形態によるインダクタ素子１０では、図８に示すように、積層方向において、インダクタ部分１１の一部とインダクタ部分１３の一部とが重複し、インダクタ部分１２の一部とインダクタ部分１３の一部とが重複する。すなわち、面内方向の配線部分の面積が小さい。これにより、インダクタ部分１３のうちインダクタ部分１１との重複部分は、基板を介した積層方向の寄生容量が小さくなる。また、各インダクタ部分１１～１３は、面内方向では１回巻きであるため、面内方向の寄生容量は小さい。さらに、インダクタ部分１１とインダクタ部分１３との重複部分は、インダクタ素子１０の配線のうち領域ＡＲ１側であるため、重複部分の電位差は小さく、寄生容量は小さくなっている。尚、領域ＡＲ２側における、インダクタ部分１２とインダクタ部分１３との重複部分も同様である。一般に、配線の幅は配線の厚さよりも大きいため、積層方向のインダクタの結合は、面内方向のインダクタの結合よりも強い。従って、積層方向の重複により、より大きなインダクタンスが得られる。このように、第１の実施形態によるインダクタ素子１０は、寄生容量が小さくインダクタンスが大きいため、高いＱ値を維持しつつ、占有面積を小さくすることができる。
尚、上記のように説明したインダクタ部分１１～１３は、２層の配線層ＷＬ１、ＷＬ２に設けられているが、これに限定されず、３層以上の配線層に設けられてもよい。例えば、インダクタ部分１１、１２が設けられる配線層と、インダクタ部分１３が設けられる配線層、との間の少なくとも１つの中間配線層に、インダクタ部分１１、１２と同様の多角形状又は環状のインダクタ部分が設けられ得る。中間配線層のインダクタ部分も、ビア部を介してインダクタ部分１１～１３と接続され、１つのインダクタ素子１０を構成する。これにより、インダクタンスを更に向上させることができる。また、インダクタンスを大きく減少させることなく、占有面積を小さくすることができる。尚、インダクタ部分１３は、ビア部の位置によっては、隣接する配線層のインダクタ部分との重複部分が設けられていなくてもよい。
（第２の実施形態）
第２の実施形態による受信回路２８ａは、ＣＴＬＥ６０ａを備える。ＣＴＬＥ６０ａの回路構成は、第１の実施形態によるＣＴＬＥ６０の回路構成と異なることを特徴としている。
図１１は第２の実施形態による受信回路２８ａ内のＣＴＬＥ６０ａの回路図である。図１１のＣＴＬＥ６０ａは、第１の実施形態によるＣＴＬＥ６０の回路構成に加えて、第３インダクタ素子５５と第４インダクタ素子５６を有する。第３インダクタ素子５５は、差動出力信号Ｖoutの一方である第３信号を出力する第３ノードｎ３と第１トランジスタＭ１のドレインとの間に接続されている。第４インダクタ素子５６は、差動出力信号Ｖoutの他方である第４信号を出力する第４ノードｎ４と第２トランジスタＭ２のドレインとの間に接続されている。
図１１のＣＴＬＥ６０ａは、ＣＴＬＥ６０と同様に、対向する第１トランジスタＭ１及び第２トランジスタＭ２の間に対して左右対称の回路構成を有する。第３インダクタ素子５５と第４インダクタ素子５６のインダクタンスは同じ値ＬAである。このため、以下では、ＣＴＬＥ６０ａの片側の回路（以下、ＣＴＬＥ半回路６０ａｈ）の回路構成について説明する。
図１２は第２の実施形態によるＣＴＬＥ半回路６０ａｈの等価回路図である。図１２に示すように、第２の実施形態によるＣＴＬＥ半回路６０ａｈは、等価的に第１半回路６１ａｈと第２半回路６２ａｈで構成される。
図１２のＣＴＬＥ半回路６０ａｈは、図５のＣＴＬＥ半回路６０ｈの回路構成に加えて、差動出力信号Ｖoutの一方である第３信号を出力する第３ノードｎ３と第１トランジスタＭ１のドレインとの間に接続される第３インダクタ素子５５を有する。同様に、図１２の第１半回路６１ａｈは、図５の第１半回路６１ｈの回路構成に加えて、第３インダクタ素子５５を有する。同様に、図１２の第２半回路６２ａｈは、図５の第２半回路６２ｈの回路構成に加えて、第３インダクタ素子５５を有する。
第２の実施形態によるＣＴＬＥ６０ａのゲインＡｖFF-CTLEは、図５のＣＴＬＥ６０と同様に、ＡｖFF-CTLE＝ＡｖFF＋ＡｖCTLEである。第２の実施形態による第１半回路６１ａｈのゲインＡｖCTLEは、以下の式（３）で表される。
Figure 2023045027000004
第２半回路６２ａｈのゲインＡｖFFは、伝達関数を用いると、以下の式（４）で表される。
Figure 2023045027000005
図１３は図１２のように構成されるＣＴＬＥ半回路６０ａｈ、第１半回路６１ａｈ、及び第２半回路６２ａｈのゲイン特性を示す図である。図１３の波形ｗ１～ｗ３が示す特性は、図６の波形ｗ１～ｗ３と同じである。つまり、図１３の波形ｗ３は図６のＣＴＬＥ６０ａのゲイン特性を示している。図１３の波形ｗ４は図１２のＣＴＬＥ６０ａのゲイン特性を示している。
図１３の波形ｗ３とｗ４を比較すればわかるように、第３ノードｎ３及び第４ノードｎ４にそれぞれ第３インダクタ素子５５と第４インダクタ素子５６を接続することにより、ある周波数帯域のゲインをより大きく持ち上げることができる。
第２の実施形態においても、第１の実施形態と同様に、第１インダクタ素子４３と第２インダクタ素子４４を図７～図１０と同様の構造のインダクタ素子１０で構成することができる。また、第３インダクタ素子５５と第４インダクタ素子５６を、配線層ＷＬ１、ＷＬ２とは別の配線層上に配置することも可能である。
図１４は第２の実施形態による第３インダクタ素子５５と第４インダクタ素子５６の構成を示す斜視図である。図１４では、第３インダクタ素子５５と第４インダクタ素子５６を配線層（第３配線層）ＷＬ３と配線層（第４配線層）ＷＬ４に配置している。配線層ＷＬ３、ＷＬ４は、配線層ＷＬ１、ＷＬ２に積層される位置に配置される。
第３インダクタ素子５５は、配線層ＷＬ３に配置されるインダクタ部分（第４インダクタ部分）１４、及び配線層ＷＬ４に配置されるインダクタ部分（第５インダクタ部分）１５を有する。配線層ＷＬ３において、インダクタ部分１４の一部は、折れ線又は曲線形状に形成されている。インダクタ部分１４は、一端及び他端を有する。インダクタ部分１４の一端はビア部Ｖ３と接続され、インダクタ部分１４の他端は配線Ｌ３と接続されている。配線Ｌ３は、図１１の第１トランジスタＭ１のドレインに接続されている。インダクタ部分１４の材料は、上述したインダクタ部分１１、１２、１３と同じでよい。
配線層ＷＬ４において、インダクタ部分１５の一部は、折れ線又は曲線形状に形成されている。インダクタ部分１５は、一端及び他端を有する。インダクタ部分１５の一端はビア部Ｖ３と接続され、これにより、インダクタ部分１４とインダクタ部分１５は電気的に導通している。インダクタ部分１５の他端は配線Ｌ４と接続されている。配線Ｌ４は図１１の第３ノードｎ３に接続されている。インダクタ部分１５の材料は、上述したインダクタ部分１１、１２、１３、１４と同じでよい。積層方向から見て、インダクタ部分１４とインダクタ部分１５の少なくとも一部は重複しており、重複部分のインダクタ部分１４、１５は多角形状又は環状に配置されている。
同様に、第４インダクタ素子５６は、配線層ＷＬ３に配置されるインダクタ部分（第６インダクタ部分）１６、及び配線層ＷＬ４に配置されるインダクタ部分（第７インダクタ部分）１７を有する。配線層ＷＬ３において、インダクタ部分１６の一部は、折れ線又は曲線形状に形成されている。インダクタ部分１６は、一端及び他端を有する。インダクタ部分１６の一端はビア部Ｖ４と接続され、インダクタ部分１６の他端は配線Ｌ５と接続されている。配線Ｌ５は、図１１の第２トランジスタＭ２のドレインに接続されている。インダクタ部分１６の材料は、上述したインダクタ部分１１～１５と同じでよい。
配線層ＷＬ４において、インダクタ部分１７の一部は、折れ線又は曲線形状に形成されている。インダクタ部分１７は、一端及び他端を有する。インダクタ部分１７の一端はビア部Ｖ４と接続され、これにより、インダクタ部分１６とインダクタ部分１７は電気的に導通している。インダクタ部分１７の他端は配線Ｌ６と接続されている。配線Ｌ６は図１１の第４ノードｎ４に接続されている。インダクタ部分１６の材料は、上述したインダクタ部分１１～１６と同じでよい。積層方向から見て、インダクタ部分１６とインダクタ部分１７の少なくとも一部は重複しており、重複部分のインダクタ部分１６、１７は多角形状又は環状に配置されている。
本実施形態では、積層方向から見たときに、第３インダクタ素子５５の多角形状部分又は環状部分が第２インダクタ素子４４の多角形状部分又は環状部分と重なるように配置し、かつ第４インダクタ素子５６の多角形状部分又は環状部分が第１インダクタ素子４３の多角形状部分又は環状部分と重なるように配置する。これにより、第３インダクタ素子５５と第２インダクタ素子４４とを重ねて配置でき、かつ第４インダクタ素子５６と第１インダクタ素子４３とを重ねて配置できることから、第１～第４インダクタ素子４３、４４、５５、５６の占有面積を小さくすることができる。なお、図１１に示すように、第３インダクタ素子５５と第２インダクタ素子４４は、互いに異なるＣＴＬＥ半回路に設けられている。同様に、第４インダクタ素子５６と第１インダクタ素子４３は、互いに異なるＣＴＬＥ半回路に設けられている。このように、互いに異なるＣＴＬＥ半回路内の２つのインダクタ素子（５５、４４）又は（５６、４３）同士を重ねて配置する理由は、誘導結合を生じさせて信号強度を高めるためである。例えば、第３インダクタ素子５５と第１インダクタ素子４３を重ねて配置したり、あるいは第４インダクタ素子５６と第２インダクタ素子４４を重ねて配置すると、誘導結合が生じにくくなり、信号強度が高くならないため、望ましくない。
図１５は第２の実施形態によるＣＴＬＥ６０ａの過渡特性（Trans特性）を説明するための図である。図１５（Ａ）は１０ｄＢの損失のある伝送路を通過した信号を等化器３１にて特定周波数のゲインを１０ｄＢ持ち上げる場合（ＶＳＲ想定と呼ぶ）の特性図である。図１５（Ｂ）は３０ｄＢの損失のある伝送路を通過した信号を等化器３１にて特定周波数のゲインを１５ｄＢ持ち上げる場合（ＬＲ想定）の特性図である。
図１５（Ａ）と図１５（Ｂ）それぞれの左側には過渡応答波形が図示されている。太実線は第２の実施形態によるＣＴＬＥ６０ａの過渡応答波形、細実線は一比較例によるＣＴＬＥの過渡応答波形を示している。一比較例によるＣＴＬＥは、回路構成は図４と同じであるが、インダクタ素子１０を用いずに第１インダクタ素子４３と第２インダクタ素子４４をそれぞれ個別の素子にしたものである。すなわち、太実線は、図１４のように、第１インダクタ素子４３と第４インダクタ素子５６を積層方向に重複させるとともに、第２インダクタ素子４４と第３インダクタ素子５５を積層方向に重複させた、第２実施形態によるＣＴＬＥ６０ａの過渡応答特性を示している。一方、細実線は、図１４のように第１～第４インダクタ素子４３、４４、５５、５６を、インダクタ素子１０を用いずにそれぞれ個別の素子とした場合の過渡応答特性を示している。細実線と細実線とでは、波形のピーク部分とボトム部分とに差が表れている。
図１５（Ａ）と図１５（Ｂ）それぞれの右上は一比較例によるＣＴＬＥの出力信号のアイパターン、それぞれの右下は第２の実施形態によるＣＴＬＥ６０ａの出力信号のアイパターンを示している。
図１５（Ａ）と図１５（Ｂ）からわかるように、第２の実施形態によるＣＴＬＥ６０ａは、一比較例によるＣＴＬＥと比べて、過渡応答波形では顕著な差は現れないが、アイパターンでは顕著な差が現れる。具体的には、図１５（Ａ）では電圧方向及び時間方向の双方とも開口量が増加し、図１５（Ｂ）では電圧方向の開口量が増加することが分かる。よって、図１４のように、第１インダクタ素子４３と第４インダクタ素子５６を積層方向に重複させ、かつ第２インダクタ素子４４と第３インダクタ素子５５を積層方向に重複させることで、過渡特性をより向上させることができる。
このように、第２の実施形態では、ＣＴＬＥ６０ａの差動出力信号Ｖoutの一方が出力される第３ノードｎ３と第１トランジスタＭ１のドレインとの間に第３インダクタ素子５５を接続するとともに、差動出力信号Ｖoutの他方が出力される第４ノードｎ４と第２トランジスタＭ２のドレインとの間に第４インダクタ素子５６を接続するため、ＣＴＬＥ６０ａの高周波側のある周波数帯域でのゲインをより向上できる。また、第３インダクタ素子５５と第４インダクタ素子５６のそれぞれの少なくとも一部に、例えば図１４のように多角形状又は環状のインダクタ部分を設けて、第３インダクタ素子５５の多角形状部分又は環状部分を第２インダクタ素子４４の多角形状部分又は環状部分と積層方向に重複させ、第４インダクタ素子５６の多角形状部分又は環状部分を第１インダクタ素子４３の多角形状部分又は環状部分と積層方向に重複させる。これにより、第１～第４インダクタ素子４３、４４、５５、５６の占有面積を小さくできる。
本実施形態は、以下のようにまとめることができる。
［付記１］
第１配線層及び、前記第１配線層と積層方向に離間して配置される第２配線層を含む基板と、
前記基板に形成され、論理が互いに逆の第１信号及び第２信号を含む差動入力信号に含まれる一部の周波数帯域の信号レベルを増幅して、第３信号及び第４信号を含む差動出力信号を出力する等化回路と、
前記第１信号が入力される第１ノードと、
前記第２信号が入力される第２ノードと、
前記第３信号が出力される第３ノードと、
前記第４信号が出力される第４ノードと、
を備え、
前記等化回路は、
前記第１ノードに接続されるゲートと、前記第３ノードに接続されるドレインとを有する第１トランジスタと、
前記第１トランジスタのドレインと第１基準電圧ノードとの間に直列に接続される第１インダクタ素子及び第１抵抗素子と、
前記第２ノードに接続されるゲートと、前記第４ノードに接続されるドレインとを有する第２トランジスタと、
前記第２トランジスタのドレインと前記第１基準電圧ノードとの間に直列に接続される第２インダクタ素子及び第２抵抗素子と、を有し、
前記第１インダクタ素子及び前記第２インダクタ素子それぞれは、第１インダクタ部分と第２インダクタ部分と第３インダクタ部分とを有する合成インダクタ素子の一部であり、
前記第１インダクタ部分は、前記第１配線層の第１領域に設けられ、第１端部を有し、単層巻きコイルを含み、
前記第２インダクタ部分は、前記第１領域とは異なる前記第１配線層の第２領域に設けられ、第２端部を有し、単層巻きコイルを含み、
前記第３インダクタ部分は、前記第２配線層に設けられ、第３端部及び第４端部を有し、
前記第３インダクタ部分の前記第３端部は前記第１インダクタ部分の前記第１端部と電気的に接続され、前記第３インダクタ部分の前記第４端部は前記第２インダクタ部分の前記第２端部と電気的に接続される、半導体集積回路。
［付記２］
前記等化回路は、
前記積層方向に延びるように設けられ、前記第３インダクタ部分の前記第３端部と前記第１インダクタ部分の前記第１端部とを電気的に接続する第１ビアと、
前記積層方向に延びるように設けられ、前記第３インダクタ部分の前記第４端部と前記第２インダクタ部分の前記第２端部とを電気的に接続する第２ビアと、をさらに有する、付記１に記載の半導体集積回路。
［付記３］
前記積層方向から見て、前記第２配線層の第３領域における前記第３インダクタ部分は、前記第１配線層の前記第１領域における前記第１インダクタ部分の少なくとも一部と重複するように配置され、
前記積層方向から見て、前記第２配線層の第４領域における前記第３インダクタ部分は、前記第１配線層の前記第２領域における前記第２インダクタ部分の少なくとも一部と重複するように配置される、付記１又は２に記載の半導体集積回路。
［付記４］
前記第１インダクタ素子は、前記第１インダクタ部分と、前記第３インダクタ部分の第１部分とを含み、
前記第２インダクタ素子は、前記第２インダクタ部分と、前記第３インダクタ部分の第２部分とを含む、付記１又は２に記載の半導体集積回路。
［付記５］
前記第１インダクタ部分は、前記積層方向から見て、前記第３インダクタ部分の前記第１部分の少なくとも一部と重複するように配置され、
前記第２インダクタ部分は、前記積層方向から見て、前記第３インダクタ部分の前記第２部分の少なくとも一部と重複するように配置される、付記４に記載の半導体集積回路。
［付記６］
前記等化回路は、
前記第１ノードに接続されるゲートと、前記第１インダクタ素子及び前記第１抵抗素子の接続ノードに接続されるドレインとを有する第３トランジスタと、
前記第２ノードに接続されるゲートと、前記第２インダクタ素子及び前記第２抵抗素子の接続ノードに接続されるドレインとを有する第４トランジスタと、を有する、付記１乃至５のいずれか一項に記載の半導体集積回路。
［付記７］
前記等化回路は、
前記第１トランジスタのソースと、前記第１基準電圧ノードと異なる電位となる第２基準電圧ノードとの間に接続される第１電流源と、
前記第２トランジスタのソースと前記第２基準電圧ノードとの間に接続され、前記第１電流源と同じ回路構成の第２電流源と、を有する、付記６に記載の半導体集積回路。
［付記８］
前記第１インダクタ素子のインダクタンスと前記第２インダクタ素子のインダクタンスとは等しく、かつ前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値とは等しい、付記１乃至７のいずれか一項に記載の半導体集積回路。
［付記９］
前記等化回路は、
前記第３ノードと前記第１トランジスタのドレインとの間に接続される第３インダクタ素子と、
前記第第４ノードと前記第２トランジスタのドレインとの間に接続される第４インダクタ素子と、を有する、付記１乃至８のいずれか一項に記載の半導体集積回路。
［付記１０］
前記積層方向から見て、前記第３インダクタ素子は、前記第２インダクタ素子の少なくとも一部と重複するように設けられ、
前記積層方向から見て、前記第４インダクタ素子は、前記第１インダクタ素子の少なくとも一部と重複するように設けられる、付記９に記載の半導体集積回路。
［付記１１］
前記基板は、第３配線層及び、前記第３配線層と積層方向に離間して配置される第４配線層を更に含み、
前記第３インダクタ素子は、
前記第３配線層の第５領域に設けられる第４インダクタ部分と、
前記第４配線層に設けられ、前記第４インダクタ部分と電気的に接続する第５インダクタ部分と、を有し、
前記第４インダクタ素子は、
前記第５領域とは異なる前記第３配線層の第６領域に設けられる第６インダクタ部分と、
前記第４配線層に設けられ、前記第６インダクタ部分と電気的に接続する第７インダクタ部分と、を有する、付記９又は１０に記載の半導体集積回路。
［付記１２］
前記第４インダクタ部分は、前記積層方向から見て、前記第５インダクタ部分の少なくとも一部と重複するように配置され、
前記第６インダクタ部分は、前記積層方向から見て、前記第７インダクタ部分の少なくとも一部と重複するように配置される、付記１１に記載の半導体集積回路。
［付記１３］
前記第１インダクタ部分は、前記積層方向から見て、前記第３インダクタ部分、前記第６インダクタ部分、及び前記第７インダクタ部分それぞれの少なくとも一部と重複するように配置され、
前記第２インダクタ部分は、前記積層方向から見て、前記第３インダクタ部分、前記第４インダクタ部分、及び前記第５インダクタ部分それぞれの少なくとも一部と重複するように配置される、付記１２に記載の半導体集積回路。
［付記１４］
前記付記１乃至１３のいずれか一項に記載の半導体集積回路と、
前記半導体集積回路が備える前記等化回路の出力信号をデジタル信号に変換するA/Dコンバータ回路と、を備える、受信装置。
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１ メモリシステム、２ ホスト機器、２ａ 中央処理装置（ＣＰＵ）、３ メモリコントローラ、４ メモリチップ、１０ インダクタ素子、１０ｔ 端部、１１、１２、１３、１４、１５、１６、１７ インダクタ部分、２４ ＥＣＣ回路、２５ ホストインタフェース（Ｉ／Ｆ）、２７ 内部バス、２８ 受信回路、２９ 送信回路、３１ 等化器、３２ A/Dコンバータ、３３ デコーダ、４１ 第１差動トランジスタ対、４２ 第２差動トランジスタ対、４３ 第１インダクタ素子、４４ 第２インダクタ素子、４５ 第１抵抗素子、４６ 第２抵抗素子、４７ 第３抵抗素子、４８ 第１キャパシタ素子、４９ 第１電流源、５０ 第２電流源、５１ 第３電流源、５２ 第２キャパシタ素子、５３ 第２抵抗素子、５４ 第３キャパシタ素子、５５ 第３インダクタ素子、５６ 第４インダクタ素子、６０ａｈ ＣＴＬＥ半回路、６０ｈ ＣＴＬＥ半回路、６１ａｈ 第１半回路、６１ｈ 第１半回路、６２ａｈ 第２半回路、６２ｈ 第２半回路

Claims (11)

  1. 第１配線層及び、前記第１配線層と積層方向に離間して配置される第２配線層を含む基板と、
    前記基板に形成され、論理が互いに逆の第１信号及び第２信号を含む差動入力信号に含まれる一部の周波数帯域の信号レベルを増幅して、第３信号及び第４信号を含む差動出力信号を出力する等化回路と、
    前記第１信号が入力される第１ノードと、
    前記第２信号が入力される第２ノードと、
    前記第３信号が出力される第３ノードと、
    前記第４信号が出力される第４ノードと、
    を備え、
    前記等化回路は、
    前記第１ノードに接続されるゲートと、前記第３ノードに接続されるドレインとを有する第１トランジスタと、
    前記第１トランジスタのドレインと第１基準電圧ノードとの間に直列に接続される第１インダクタ素子及び第１抵抗素子と、
    前記第２ノードに接続されるゲートと、前記第４ノードに接続されるドレインとを有する第２トランジスタと、
    前記第２トランジスタのドレインと前記第１基準電圧ノードとの間に直列に接続される第２インダクタ素子及び第２抵抗素子と、を有し、
    前記第１インダクタ素子及び前記第２インダクタ素子それぞれは、第１インダクタ部分と第２インダクタ部分と第３インダクタ部分とを有する合成インダクタ素子の一部であり、
    前記第１インダクタ部分は、前記第１配線層の第１領域に設けられ、第１端部を有し、単層巻きコイルを含み、
    前記第２インダクタ部分は、前記第１領域とは異なる前記第１配線層の第２領域に設けられ、第２端部を有し、単層巻きコイルを含み、
    前記第３インダクタ部分は、前記第２配線層に設けられ、第３端部及び第４端部を有し、
    前記第３インダクタ部分の前記第３端部は前記第１インダクタ部分の前記第１端部と電気的に接続され、前記第３インダクタ部分の前記第４端部は前記第２インダクタ部分の前記第２端部と電気的に接続される、半導体集積回路。
  2. 前記積層方向から見て、前記第２配線層の第３領域における前記第３インダクタ部分は、前記第１配線層の前記第１領域における前記第１インダクタ部分の少なくとも一部と重複するように配置され、
    前記積層方向から見て、前記第２配線層の第４領域における前記第３インダクタ部分は、前記第１配線層の前記第２領域における前記第２インダクタ部分の少なくとも一部と重複するように配置される、請求項１に記載の半導体集積回路。
  3. 前記第１インダクタ素子は、前記第１インダクタ部分と、前記第３インダクタ部分の第１部分とを含み、
    前記第２インダクタ素子は、前記第２インダクタ部分と、前記第３インダクタ部分の第２部分とを含む、請求項１に記載の半導体集積回路。
  4. 前記等化回路は、
    前記第１ノードに接続されるゲートと、前記第１インダクタ素子及び前記第１抵抗素子の接続ノードに接続されるドレインとを有する第３トランジスタと、
    前記第２ノードに接続されるゲートと、前記第２インダクタ素子及び前記第２抵抗素子の接続ノードに接続されるドレインとを有する第４トランジスタと、を有する、請求項１乃至３のいずれか一項に記載の半導体集積回路。
  5. 前記等化回路は、
    前記第１トランジスタのソースと、前記第１基準電圧ノードと異なる電位となる第２基準電圧ノードとの間に接続される第１電流源と、
    前記第２トランジスタのソースと前記第２基準電圧ノードとの間に接続され、前記第１電流源と同じ回路構成の第２電流源と、を有する、請求項４に記載の半導体集積回路。
  6. 前記第１インダクタ素子のインダクタンスと前記第２インダクタ素子のインダクタンスとは等しく、かつ前記第１抵抗素子の抵抗値と前記第２抵抗素子の抵抗値とは等しい、請求項１乃至５のいずれか一項に記載の半導体集積回路。
  7. 前記等化回路は、
    前記第３ノードと前記第１トランジスタのドレインとの間に接続される第３インダクタ素子と、
    前記第第４ノードと前記第２トランジスタのドレインとの間に接続される第４インダクタ素子と、を有する、請求項１乃至６のいずれか一項に記載の半導体集積回路。
  8. 前記積層方向から見て、前記第３インダクタ素子は、前記第２インダクタ素子の少なくとも一部と重複するように設けられ、
    前記積層方向から見て、前記第４インダクタ素子は、前記第１インダクタ素子の少なくとも一部と重複するように設けられる、請求項７に記載の半導体集積回路。
  9. 前記基板は、前記第２配線層と積層方向に離間して配置される第３配線層と、前記第３配線層と積層方向に離間して配置される第４配線層とを更に含み、
    前記第３インダクタ素子は、
    前記第３配線層の第５領域に設けられる第４インダクタ部分と、
    前記第４配線層に設けられ、前記第４インダクタ部分と電気的に接続する第５インダクタ部分と、を有し、
    前記第４インダクタ素子は、
    前記第５領域とは異なる前記第３配線層の第６領域に設けられる第６インダクタ部分と、
    前記第４配線層に設けられ、前記第６インダクタ部分と電気的に接続する第７インダクタ部分と、を有する、請求項７又は８に記載の半導体集積回路。
  10. 前記第４インダクタ部分は、前記積層方向から見て、前記第５インダクタ部分の少なくとも一部と重複するように配置され、
    前記第６インダクタ部分は、前記積層方向から見て、前記第７インダクタ部分の少なくとも一部と重複するように配置される、請求項９に記載の半導体集積回路。
  11. 前記請求項１乃至１０のいずれか一項に記載の半導体集積回路と、
    前記半導体集積回路が備える前記等化回路の出力信号をデジタル信号に変換するA/Dコンバータ回路と、を備える、受信装置。
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