JP2021072313A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置の消費電力を抑制すること。【解決手段】実施形態の半導体記憶装置は、メモリ部ＭＣと、回路部ＣＣとを含む。メモリ部ＭＣは、第１及び第２メモリセルと、第１及び第２メモリセルにそれぞれ接続された第１ビット線ＢＬａ及び第２ビット線ＢＬｂと、第１ビット線ＢＬａ及び第２ビット線ＢＬｂにそれぞれ接続された第１及び第２接合金属ＢＰと、を含む。回路部ＣＣは、第１配線ＤＢＵＳを含むセンスアンプ部ＳＡＵと、第１配線ＤＢＵＳと接続され且つ第１及び第２接合金属ＢＰとそれぞれ対向する第３及び第４接合金属ＢＰとを含む。回路部ＣＣは、メモリ部ＭＣと接合される。【選択図】図１６

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２００９−２２３９７１号公報
半導体記憶装置の消費電力を抑制すること。
実施形態の半導体記憶装置は、メモリ部と、回路部とを含む。メモリ部は、第１及び第２メモリセルと、第１及び第２メモリセルにそれぞれ接続された第１及び第２ビット線と、第１及び第２ビット線にそれぞれ接続された第１及び第２接合金属と、を含む。回路部は、第１配線を含むセンスアンプ部と、第１配線と接続され且つ第１及び第２接合金属とそれぞれ対向する第３及び第４接合金属とを含む。回路部は、メモリ部と接合される。
第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ、センスアンプモジュール、及びロウデコーダモジュールの詳細なブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置におけるセンスアンプユニットの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の備えるロウデコーダモジュールの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の構造の一例を示す斜視図。 第１実施形態に係る半導体記憶装置の備えるメモリチップの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置の備えるメモリチップのメモリ領域における平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置の備えるメモリチップのメモリ領域における断面構造の一例を示す、図９のＸ−Ｘ線に沿った断面図。 第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図１０のＸＩ−ＸＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置の備えるメモリチップの引出領域における断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の備えるＣＭＯＳチップの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置の備えるＣＭＯＳチップのセンスアンプ領域における平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の読み出し動作の概要を示す回路図。 第２実施形態の比較例に係る半導体記憶装置の平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイ、センスアンプモジュール、及びロウデコーダモジュールの詳細なブロック図。 第２実施形態に係る半導体記憶装置の備えるＣＭＯＳチップのセンスアンプ領域における平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体記憶装置の読み出し動作の概要を示す回路図。 第３実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第３実施形態に係る半導体記憶装置の備えるＣＭＯＳチップのセンスアンプ領域における平面レイアウトの一例を示す平面図。 第３実施形態の変形例に係る半導体記憶装置の備えるＣＭＯＳチップのセンスアンプ領域における平面レイアウトの一例を示す平面図。 第４実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第４実施形態に係る半導体記憶装置におけるセンスアンプユニット及びローカルアンプユニットの回路構成の一例を示す回路図。 第４実施形態に係る半導体記憶装置の備えるＣＭＯＳチップのセンスアンプ領域における平面レイアウトの一例を示す平面図。 第４実施形態に係る半導体記憶装置の読み出し動作の概要を示す回路図。 第４実施形態に係る半導体記憶装置の読み出し動作の一例を示すタイミングチャート。 第５実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第５実施形態に係る半導体記憶装置におけるローカルアンプユニットの回路構成の一例を示す回路図。 第６実施形態に係る半導体記憶装置におけるローカルアンプユニットの詳細な回路構成の一例を示す回路図。 第６実施形態に係る半導体記憶装置の読み出し動作の概要を示す回路図。 第６実施形態に係る半導体記憶装置の書き込み動作の概要を示す回路図。 第７実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第７実施形態に係る半導体記憶装置におけるローカルアンプユニットの回路構成の一例を示す回路図。 第７実施形態に係る半導体記憶装置の読み出し動作の概要を示す回路図。 第７実施形態に係る半導体記憶装置の読み出し動作の一例を示すタイミングチャート。 第７実施形態に係る半導体記憶装置の書き込み動作の概要を示す回路図。 第８実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路構成の一例を示す回路図。 第１実施形態の変形例に係る半導体記憶装置の備えるＣＭＯＳチップのセンスアンプ領域における平面レイアウトの一例を示す平面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一の符号を付す。参照符号を構成する大文字の後の数字や小文字は、同じ大文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同様に、参照符号を構成する数字の後の文字は、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ大文字又は数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ大文字又は数字のみを含んだ参照符号により参照される。
［１］第１実施形態
第１実施形態に係る半導体記憶装置１は、例えばＮＡＮＤ型フラッシュメモリである。以下に、第１実施形態に係る半導体記憶装置１について説明する。
［１−１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。図１に示すように、半導体記憶装置１は、外部のメモリコントローラ２によって制御可能である。また、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、センスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫ（ｎ−１）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１つのビット線と１つのワード線とに関連付けられている。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１の全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてセンスアンプモジュール１４、ドライバモジュール１５、ロウデコーダモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
センスアンプモジュール１４は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに対応して、各ビット線に所定の電圧を印加する。また、センスアンプモジュール１４は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
ドライバモジュール１５は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１５は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１６は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１６は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
図２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０、センスアンプモジュール１４、及びロウデコーダモジュール１６のより詳細な構成例を示している。以下では、メモリセルアレイ１０が１６個のブロックＢＬＫを含む場合について説明する。図２に示すように、メモリセルアレイ１０は、例えばメモリセルアレイ１０ａ及び１０ｂに分割されている。センスアンプモジュール１４は、センスアンプセットＳＡＳａ及びＳＡＳｂ、キャッシュメモリＣＭ、並びに変換回路ＳＤを含んでいる。
メモリセルアレイ１０ａは、ブロックＢＬＫ０〜ＢＬＫ７を含んでいる。メモリセルアレイ１０ｂは、ブロックＢＬＫ８〜ＢＬＫ１５を含んでいる。メモリセルアレイ１０ａ及び１０ｂのそれぞれが含むブロックＢＬＫの個数は、その他の個数であっても良い。また、メモリセルアレイ１０ａが含むブロックＢＬＫの個数とメモリセルアレイ１０ｂが含むブロックＢＬＫの個数とは、同じであっても良いし、異なっていても良い。
メモリセルアレイ１０ａには、ビット線ＢＬａ０〜ＢＬａ（ｍ−１）（ｍは１以上の整数）が接続される。メモリセルアレイ１０ｂには、ビット線ＢＬｂ０〜ＢＬｂ（ｍ−１）が接続される。このように、例えば同じ本数のビット線ＢＬが、メモリセルアレイ１０ａ及び１０ｂのそれぞれに接続される。同じ番号が付与されたビット線ＢＬａ及びＢＬｂは、１本のビット線ＢＬがメモリセルアレイ１０ａ及び１０ｂに対応して２つに分割された配線とみなされても良い。同じ番号が付与されたビット線ＢＬａ及びＢＬｂは、例えば同じカラムアドレスＣＡｄに関連付けられている。
センスアンプセットＳＡＳａ及びＳＡＳｂは、それぞれメモリセルアレイ１０ａ及び１０ｂに関連付けられている。センスアンプセットＳＡＳａは、センスアンプユニットＳＡＵａ＜０＞〜ＳＡＵａ＜ｍ−１＞を含んでいる。センスアンプセットＳＡＳｂは、センスアンプユニットＳＡＵｂ＜０＞〜ＳＡＵｂ＜ｍ−１＞を含んでいる。各センスアンプユニットＳＡＵは、少なくとも１本のビット線ＢＬに接続される。例えば、センスアンプユニットＳＡＵａ＜０＞〜ＳＡＵａ＜ｍ−１＞は、それぞれビット線ＢＬａ０〜ＢＬａ（ｍ−１）に接続される。センスアンプユニットＳＡＵｂ＜０＞〜ＳＡＵｂ＜ｍ−１＞は、それぞれビット線ＢＬｂ０〜ＢＬｂ（ｍ−１）に接続される。
キャッシュメモリＣＭは、ラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜ｍ−１＞を含んでいる。各ラッチ回路ＸＤＬは、読み出しデータや書き込みデータ等を一時的に保持し、異なるバスＤＢＵＳを介してセンスアンプユニットＳＡＵａ及びＳＡＵｂの組と接続される。具体的には、ラッチ回路ＸＤＬ＜０＞は、センスアンプユニットＳＡＵａ＜０＞及びＳＡＵｂ＜０＞に接続される。ラッチ回路ＸＤＬ＜１＞は、センスアンプユニットＳＡＵａ＜１＞及びＳＡＵｂ＜１＞に接続される。以下同様に、ラッチ回路ＸＤＬ＜ｍ−１＞は、センスアンプユニットＳＡＵａ＜ｍ−１＞及びＳＡＵｂ＜ｍ−１＞に接続される。
変換回路ＳＤは、パラレル−シリアル変換回路（ＳｅｒＤｅｓ）である。具体的には、変換回路ＳＤは、キャッシュメモリＣＭからパラレルに受信したデータＤＡＴを、半導体記憶装置１の入出力回路（図示せず）に対してシリアルに転送する。また、変換回路ＳＤは、入出力回路からシリアルに転送されたデータＤＡＴを、キャッシュメモリＣＭに対してパラレルに転送する。尚、変換回路ＳＤは、カラムアドレスＣＡｄに関連付けられた情報を保持する機能をさらに有していても良い。このような情報は、ビット線ＢＬａ及びＢＬｂのそれぞれに対して割り当てられても良い。
ロウデコーダモジュール１６は、ブロックＢＬＫの個数と同じ個数のロウデコーダＲＤ０〜ＲＤ１５を含んでいる。ロウデコーダＲＤ０〜ＲＤ１５は、それぞれブロックＢＬＫ０〜ＢＬＫ１５に関連付けられている。各ロウデコーダＲＤは、ブロックアドレスＢＡｄをデコードする機能を有する。そして、選択されたブロックＢＬＫに対応するロウデコーダＲＤは、関連付けられたブロックＢＬＫ内の配線に電圧を印加する。
［１−２］半導体記憶装置１の回路構成
［１−２−１］メモリセルアレイ１０の回路構成について
図３は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例であり、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬ（ｍ−１）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、直列に接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通に接続される。ストリングユニットＳＵ０〜ＳＵ３内のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通に接続される。同一のブロックＢＬＫに含まれた選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。
ビット線ＢＬ０〜ＢＬ（ｍ−１）には、それぞれ異なるカラムアドレスが割り当てられる。ビット線ＢＬａは、メモリセルアレイ１０ａに含まれた複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ビット線ＢＬｂは、メモリセルアレイ１０ｂに含まれた複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０〜ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に対応して２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
［１−２−２］センスアンプモジュール１４の回路構成について
図４は、第１実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１４の回路構成の一例であり、センスアンプユニットＳＡＵａ及びＳＡＵｂの詳細な回路構成を示している。図４に示すように、各センスアンプユニットＳＡＵは、例えばビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬ、バスＬＢＵＳ、並びにトランジスタＤＴＲを含んでいる。以下に、１つのセンスアンプユニットＳＡＵに注目して、センスアンプユニットＳＡＵの回路構成について説明する。
ビット線接続部ＢＬＨＵは、高耐圧のトランジスタを含み、関連付けられたビット線ＢＬとセンスアンプ部ＳＡとの間に接続される。センスアンプ部ＳＡは、例えば読み出し動作において、関連付けられたビット線ＢＬの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡは、関連付けられたビット線ＢＬに読み出されたデータをセンスして、選択されたメモリセルの記憶するデータを判定する。
ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。センスアンプ部ＳＡは、ラッチ回路ＳＤＬに保持されたデータに基づいてビット線ＢＬに印加する電圧を変えることが出来る。バスＬＢＵＳは、センスアンプ部ＳＡ並びにラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬに接続される。センスアンプ部ＳＡ並びにラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬは、バスＬＢＵＳを介して互いにデータを送受信することが出来る。
トランジスタＤＴＲは、バスＬＢＵＳ及びＤＢＵＳ間に接続される。センスアンプユニットＳＡＵａ内のトランジスタＤＴＲのゲートには、制御信号ＤＳＷａが入力される。センスアンプユニットＳＡＵｂ内のトランジスタＤＴＲのゲートには、制御信号ＤＳＷｂが入力される。シーケンサ１３は、制御信号ＤＳＷａ及びＤＳＷｂの一方を“Ｈ”レベル、他方を“Ｌ”レベルに制御することによって、センスアンプユニットＳＡＵａ及びＳＡＵｂのいずれか一方と、ラッチ回路ＸＤＬとの間を電気的に接続することが出来る。
図５は、第１実施形態に係る半導体記憶装置１におけるセンスアンプユニットＳＡＵのより詳細な回路構成の一例を示している。図５に示すように、例えば、センスアンプ部ＳＡはトランジスタＴ０〜Ｔ１０並びにキャパシタＣＡを含んでいる。ビット線接続部ＢＬＨＵは、トランジスタＴ２０及びＴ２１を含んでいる。ラッチ回路ＳＤＬ、ＡＤＬ、及びＢＤＬのそれぞれは、類似した構成を有し、例えばトランジスタＴ３０及びＴ３１、並びにインバータＩＮＶ０及びＩＮＶ１を含んでいる。
トランジスタＴ０は、Ｐ型のＭＯＳトランジスタである。トランジスタＴ１〜Ｔ１０、Ｔ２０、Ｔ２１、Ｔ３０及びＴ３１のそれぞれは、Ｎ型のＭＯＳトランジスタである。トランジスタＴ２０及びＴ２１のそれぞれの耐圧は、トランジスタＴ１〜Ｔ１０のそれぞれよりも高い。以下では、トランジスタＴ０〜Ｔ１０のことを低耐圧トランジスタ、トランジスタＴ８及びＴ９のことを高耐圧トランジスタとも呼ぶ。
（センスアンプ部ＳＡ内の素子の接続関係について）
トランジスタＴ０のソースは、電源線に接続される。トランジスタＴ０のドレインは、ノードＮＤ１に接続される。トランジスタＴ０のゲートは、ノードＳＩＮＶに接続される。トランジスタＴ１のドレインは、ノードＮＤ１に接続される。トランジスタＴ１のソースは、ノードＮＤ２に接続される。トランジスタＴ１のゲートには、制御信号ＢＬＸが入力される。トランジスタＴ２のドレインは、ノードＮＤ１に接続される。トランジスタＴ２のソースは、ノードＳＥＮに接続される。トランジスタＴ２のゲートには、制御信号ＨＬＬが入力される。トランジスタＴ３のドレインは、ノードＳＥＮに接続される。トランジスタＴ３のソースは、ノードＮＤ２に接続される。トランジスタＴ３のゲートには、制御信号ＸＸＬが入力される。
トランジスタＴ４のドレインは、ノードＮＤ２に接続される。トランジスタＴ４のゲートには、制御信号ＢＬＣが入力される。トランジスタＴ５のドレインは、ノードＮＤ２に接続される。トランジスタＴ５のソースは、ノードＳＲＣに接続される。トランジスタＴ５のゲートは、ノードＳＩＮＶに接続される。トランジスタＴ６のドレインは、バスＬＢＵＳに接続される。トランジスタＴ６のゲートには、制御信号ＳＴＢが入力される。トランジスタＴ７のドレインは、トランジスタＴ６のソースに接続される。トランジスタＴ７のソースは、ノードＣＬＫに接続される。トランジスタＴ７のゲートは、ノードＳＥＮに接続される。
トランジスタＴ８のドレインは、ノードＳＥＮに接続される。トランジスタＴ８のゲートには、制御信号ＬＳＬが入力される。トランジスタＴ９のドレインは、トランジスタＴ８のソースに接続される。トランジスタＴ９のソースは、ノードＶＬＳＡに接続される。トランジスタＴ９のゲートは、バスＬＢＵＳに接続される。トランジスタＴ１０のドレインは、バスＬＢＵＳに接続される。トランジスタＴ１０のソースは、ノードＳＥＮに接続される。トランジスタＴ１０のゲートには、制御信号ＢＬＱが入力される。キャパシタＣＡの一方電極は、ノードＳＥＮに接続される。キャパシタＣＡの他方電極は、ノードＣＬＫに接続される。ノードＣＬＫには、例えばクロック信号が入力される。
（センスアンプ部ＳＡ内の素子の接続関係について）
トランジスタＴ２０のドレインは、トランジスタＴ４のソースに接続される。トランジスタＴ２０のソースは、関連付けられたビット線ＢＬに接続される。トランジスタＴ２０のゲートには、制御信号ＢＬＳが入力される。トランジスタＴ２１のドレインは、ノードＢＬＢＩＡＳに接続される。トランジスタＴ２１のソースは、関連付けられたビット線ＢＬに接続される。トランジスタＴ２１のゲートには、制御信号ＢＩＡＳが入力される。
（ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬ内の素子の接続関係について）
トランジスタＴ３０のドレインは、バスＬＢＵＳに接続される。トランジスタＴ３０のソースは、インバータＩＮＶ０の出力ノードとインバータＩＮＶ１の入力ノードとに接続される。トランジスタＴ３１のドレインは、バスＬＢＵＳに接続される。トランジスタＴ３１のソースは、インバータＩＮＶ０の入力ノードとインバータＩＮＶ１の出力ノードとに接続される。ラッチ回路ＳＤＬ内のトランジスタＴ３０及びＴ３１のそれぞれのゲートには、それぞれ制御信号ＳＴＬ及びＳＴＩが入力される。ラッチ回路ＡＤＬ内のトランジスタＴ３０及びＴ３１のそれぞれのゲートには、それぞれ制御信号ＡＴＬ及びＡＴＩが入力される。ラッチ回路ＢＤＬ内のトランジスタＴ３０及びＴ３１のそれぞれのゲートには、それぞれ制御信号ＢＴＬ及びＢＴＩが入力される。
ラッチ回路ＳＤＬ内のインバータＩＮＶ０の入力ノード及び出力ノードは、それぞれノードＳＩＮＶ及びＳＬＡＴに対応している。ラッチ回路ＡＤＬ内のインバータＩＮＶ０の入力ノード及び出力ノードは、それぞれノードＡＩＮＶ及びＡＬＡＴに対応している。ラッチ回路ＢＤＬ内のインバータＩＮＶ０の入力ノード及び出力ノードは、それぞれノードＢＩＮＶ及びＢＬＡＴに対応している。
以上で説明したセンスアンプユニットＳＡＵの回路構成において、トランジスタＴ０のソースに接続された電源線には、例えば電源電圧ＶＤＤが印加される。ノードＳＲＣ、ＣＬＫ及びＶＬＳＡのそれぞれには、例えば接地電圧ＶＳＳが印加される。ノードＢＬＢＩＡＳには、例えば消去電圧ＶＥＲＡが印加される。ノードＳＩＮＶの電圧は、ラッチ回路ＳＤＬが保持するデータに基づいて変化する。制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、ＢＬＣ、ＳＴＢ、ＬＳＬ、ＢＬＱ、ＢＬＳ、ＢＩＡＳ、ＳＴＬ、ＳＴＩ、ＡＴＬ、ＡＴＩ、ＢＴＬ及びＢＴＩのそれぞれは、例えばシーケンサ１３によって生成される。読み出し動作において、センスアンプ部ＳＡは、例えば制御信号ＳＴＢがアサートされたタイミングに基づいて、ビット線ＢＬに読み出されたデータを判定する。
尚、第１実施形態に係る半導体記憶装置１が備えるセンスアンプモジュール１４は、以上で説明した回路構成に限定されない。例えば、各センスアンプユニットＳＡＵが備えるラッチ回路の個数は、１つのセルユニットＣＵが記憶するページ数に基づいて適宜変更され得る。センスアンプ部ＳＡは、ビット線ＢＬに読み出されたデータを判定することが可能であれば、その他の回路構成であっても良い。ビット線接続部ＢＬＨＵにおいて、トランジスタＴ２１は省略されても良い。センスアンプモジュール１４は、バスＬＢＵＳ及びＤＢＵＳ等を充電することが可能な複数のトランジスタをさらに有していても良い。
［１−２−３］ロウデコーダモジュール１６の回路構成について
図６は、第１実施形態に係る半導体記憶装置１の備えるロウデコーダモジュール１６の回路構成の一例であり、ロウデコーダＲＤ０の詳細な回路構成を示している。その他のロウデコーダＲＤの回路構成は、ロウデコーダＲＤ０の回路構成と同様である。図６に示すように、各ロウデコーダＲＤは、例えばブロックデコーダＢＤ、転送ゲート線ＴＧ及びｂＴＧ、並びにトランジスタＴＲ０〜ＴＲ１７を含んでいる。
ブロックデコーダＢＤは、ブロックアドレスＢＡｄをデコードする。そして、ブロックデコーダＢＤは、デコード結果に基づいて、転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。具体的には、ブロックデコーダＢＤは、転送ゲート線ｂＴＧに対して、転送ゲート線ＴＧに印加する信号の反転信号を印加する。つまり、転送ゲート線ＴＧに印加される電圧と転送ゲート線ｂＴＧに印加される電圧とは、相補的な関係にある。
トランジスタＴＲ０〜ＴＲ１７のそれぞれは、高耐圧なＮ型のＭＯＳトランジスタである。トランジスタＴＲ０〜ＴＲ１２のそれぞれのゲートは、転送ゲート線ＴＧに共通に接続される。トランジスタＴＲ１３〜ＴＲ１７のそれぞれのゲートは、転送ゲート線ｂＴＧに共通に接続される。つまり、各トランジスタＴＲは、ブロックデコーダＢＤによって制御される。また、各トランジスタＴＲは、ブロックＢＬＫ間で共有される信号線を介して、ドライバモジュール１５に接続される。
トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。信号線ＳＧＳＤは、複数のブロックＢＬＫ間で共有され、且つ選択されたブロックＢＬＫに対応するグローバル転送ゲート線として使用される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。選択ゲート線ＳＧＳは、ブロック毎に設けられたローカル転送ゲート線として使用される。
トランジスタＴＲ１〜ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０〜ＣＧ７に接続される。信号線ＣＧ０〜ＣＧ７のそれぞれは、複数のブロックＢＬＫ間で共有されたグローバルワード線として使用される。トランジスタＴＲ１〜ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０〜ＷＬ７に接続される。ワード線ＷＬ０〜ＷＬ７のそれぞれは、ブロック毎に設けられたローカルワード線として使用される。
トランジスタＴＲ９〜ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。信号線ＳＧＤＤ０〜ＳＧＤＤ３のそれぞれは、複数のブロックＢＬＫ間で共有され、且つ選択されたブロックＢＬＫに対応するグローバル転送ゲート線として使用される。トランジスタＴＲ９〜ＴＲ１２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。選択ゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれは、ブロック毎に設けられたローカル転送ゲート線として使用される。
トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのドレインは、信号線ＵＳＧＤに共通に接続される。トランジスタＴＲ１４〜ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。信号線ＵＳＧＳ及びＵＳＧＤのそれぞれは、複数のブロックＢＬＫ間で共有され、且つ非選択のブロックＢＬＫに対応するグローバル転送ゲート線として使用される。
以上の構成によりロウデコーダモジュール１６は、ブロックＢＬＫを選択することが出来る。簡潔に述べると、各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。
尚、第１実施形態に係る半導体記憶装置１が備えるロウデコーダモジュール１６は、以上で説明した回路構成に限定されない。例えば、ロウデコーダモジュール１６が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられるメモリセルトランジスタや選択トランジスタ等の個数に基づいて適宜変更され得る。
［１−３］半導体記憶装置１の構造
以下に、第１実施形態に係る半導体記憶装置１の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、層間絶縁膜等の図示が適宜省略されている。
［１−３−１］半導体記憶装置の全体構造について）
図７は、第１実施形態に係る半導体記憶装置１の全体構造の一例を示している。図７に示すように、半導体記憶装置１は、メモリチップＭＣ及びＣＭＯＳチップＣＣを備え、例えばメモリチップＭＣの下面とＣＭＯＳチップＣＣの上面とが貼り合わされた構造を有している。メモリチップＭＣは、メモリセルアレイ１０に対応する構造を含んでいる。ＣＭＯＳチップＣＣは、例えばシーケンサ１３、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、センスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６に対応する構造を含んでいる。
メモリチップＭＣの領域は、例えばメモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１に分けられる。メモリ領域ＭＲは、メモリチップＭＣの大部分を占めており、データの記憶に使用される。例えば、メモリ領域ＭＲは、複数のＮＡＮＤストリングＮＳを含んでいる。引出領域ＨＲ１及びＨＲ２は、メモリ領域ＭＲをＸ方向に挟んでいる。引出領域ＨＲ１及びＨＲ２は、メモリチップＭＣ内の積層配線とＣＭＯＳチップＣＣ内のロウデコーダモジュール１６との間の接続に使用される。パッド領域ＰＲ１は、メモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２のそれぞれとＹ方向に隣り合っている。パッド領域ＰＲ１は、例えば半導体記憶装置１の入出力回路に関連する回路を含んでいる。
また、メモリチップＭＣは、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１のそれぞれの下部において、複数の貼合パッドＢＰを有している。貼合パッドＢＰは、例えば接合金属とも呼ばれる。メモリ領域ＭＲ内の貼合パッドＢＰは、関連付けられたビット線ＢＬに接続される。引出領域ＨＲ内の貼合パッドＢＰは、メモリ領域ＭＲに設けられた積層配線のうち関連付けられた配線（例えばワード線ＷＬ）に接続される。パッド領域ＰＲ１内の貼合パッドＢＰは、メモリチップＭＣ上に設けられたパッド（図示せず）に接続される。メモリチップＭＣ上に設けられたパッドは、例えば半導体記憶装置１とメモリコントローラ２と間の接続に使用される。
ＣＭＯＳチップＣＣの領域は、例えばセンスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２に分けられる。ＣＭＯＳチップＣＣ内のセンスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩは、Ｙ方向に隣り合って配置され、メモリチップＭＣ内のメモリ領域ＭＲとＺ方向から見たときに重なって配置される。センスアンプ領域ＳＲは、センスアンプモジュール１４を含んでいる。周辺回路領域ＰＥＲＩは、シーケンサ１３等を含んでいる。ＣＭＯＳチップＣＣ内の転送領域ＸＲ１及びＸＲ２は、センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩの組をＸ方向に挟み、それぞれメモリチップＭＣ内の引出領域ＨＲ１及びＨＲ２とＺ方向から見たときに重なって配置される。転送領域ＸＲ１及びＸＲ２は、ロウデコーダモジュール１６内の複数のトランジスタＴＲを含んでいる。ＣＭＯＳチップＣＣ内のパッド領域ＰＲ２は、メモリチップＭＣ内のパッド領域ＰＲ１とＺ方向から見たときに重なって配置される。パッド領域ＰＲ２は、半導体記憶装置１の入出力回路等を含んでいる。
また、ＣＭＯＳチップＣＣは、センスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２のそれぞれの上部において、複数の貼合パッドＢＰを有している。センスアンプ領域ＳＲ内の複数の貼合パッドＢＰは、メモリ領域ＭＲ内の複数の貼合パッドＢＰとそれぞれ重なって配置される。転送領域ＸＲ１内の複数の貼合パッドＢＰは、引出領域ＨＲ１内の複数の貼合パッドＢＰとそれぞれ重なって配置される。転送領域ＸＲ２内の複数の貼合パッドＢＰは、引出領域ＨＲ２内の複数の貼合パッドＢＰとそれぞれ重なって配置される。パッド領域ＰＲ１内の複数の貼合パッドＢＰは、パッド領域ＰＲ２内の複数の貼合パッドＢＰとそれぞれ重なって配置される。
半導体記憶装置１に設けられた複数の貼合パッドＢＰのうち、メモリチップＭＣ及びＣＭＯＳチップＣＣ間で対向している２つの貼合パッドＢＰは、貼り合わされている（図７の“貼合”）。これにより、メモリチップＭＣ内の回路とＣＭＯＳチップＣＣ内の回路との間が、電気的に接続される。メモリチップＭＣ及びＣＭＯＳチップＣＣ間で対向する２つの貼合パッドＢＰの組は、境界を有していても良いし、一体化していても良い。
尚、第１実施形態に係る半導体記憶装置１は、以上で説明した構造に限定されない。例えば、メモリ領域ＭＲと隣り合う引出領域ＨＲは、少なくとも１つ設けられていれば良い。半導体記憶装置１は、メモリ領域ＭＲ及び引出領域ＨＲの組を複数備えていても良い。この場合、センスアンプ領域ＳＲ、転送領域ＸＲ、及び周辺回路領域ＰＥＲＩの組は、メモリ領域ＭＲ及び引出領域ＨＲの配置に対応して適宜設けられる。メモリチップＭＣ及びＣＭＯＳチップＣＣの配置は、逆であっても良い。この場合、メモリチップＭＣの上面に設けられた貼合パッドＢＰとＣＭＯＳチップＣＣの下面に設けられた貼合パッドＢＰとが貼り合わされ、外部との接続に使用されるパッドがＣＭＯＳチップＣＣ上に設けられる。
［１−３−２］メモリチップＭＣの構造について
（メモリチップＭＣの平面レイアウトについて）
図８は、第１実施形態に係る半導体記憶装置１の備えるメモリチップＭＣの平面レイアウトの一例であり、ブロックＢＬＫ０及びＢＬＫ１に対応する領域を抽出して示している。図８に示すように、メモリチップＭＣは、複数のスリットＳＬＴ、複数のメモリピラーＭＰ、複数のビット線ＢＬ、及び複数のコンタクトＣＴ及びＣＶを含んでいる。
複数のスリットＳＬＴは、Ｙ方向に配列している。各スリットＳＬＴは、Ｘ方向に沿って延伸して設けられ、メモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２を横切っている。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う導電体層間を分断及び絶縁している。具体的には、スリットＳＬＴは、ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断及び絶縁している。
各メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、メモリ領域ＭＲ内且つ隣り合うスリットＳＬＴ間の領域において、例えば４列の千鳥状に配置される。本例では、スリットＳＬＴによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。尚、隣り合うスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。ブロックＢＬＫの境界部分に配置されたスリットＳＬＴに挟まれたスリットＳＬＴは、少なくとも選択ゲート線ＳＧＤを分断していれば良い。
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰとＺ方向から見たときに重なっている。本例では、２つのビット線ＢＬが、１つのメモリピラーＭＰに重なって配置されている。メモリピラーＭＰと重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。そして、各メモリピラーＭＰは、コンタクトＣＶを介して、関連付けられたビット線ＢＬに接続される。
引出領域ＨＲ１及びＨＲ２のそれぞれにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれは、上層の配線層（導電体層）と重ならない部分（テラス部分）を有している。引出領域ＨＲ１及びＨＲ２のそれぞれにおいて上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)、畦石(rimstone)等と類似している。具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、・・・、ワード線ＷＬ６とワード線ＷＬ７との間、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間とのそれぞれに、段差が設けられる。
各コンタクトＣＴは、ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＳ及びＳＧＤのそれぞれと、ロウデコーダモジュール１６との間の接続に使用される。また、各コンタクトＣＴは、ワード線ＷＬ０〜ＷＬ７並びに選択ゲート線ＳＧＳ及びＳＧＤのいずれかのテラス部分上に配置される。同じブロックＢＬＫ内で共通の配線として使用されるワード線ＷＬや選択ゲート線ＳＧＳは、コンタクトＣＴに接続された配線層を介して短絡される。
例えば、ブロックＢＬＫ０に関連付けられたコンタクトＣＴは、引出領域ＨＲ１に配置され、ブロックＢＬＫ１に関連付けられたコンタクトＣＴは、引出領域ＨＲ２に配置される。言い換えると、例えば、偶数番号のブロックＢＬＫは、引出領域ＨＲ１内のコンタクトＣＴを介してロウデコーダモジュール１６に接続され、奇数番号のブロックＢＬＫは、引出領域ＨＲ２内のコンタクトＣＴを介してロウデコーダモジュール１６に接続される。
以上で説明したメモリチップＭＣの平面レイアウトは、メモリ領域ＭＲ及び引出領域ＨＲ１及びＨＲ２においてＹ方向に繰り返し配置される。尚、各ブロックＢＬＫに対するコンタクトＣＴの配置は、以上で説明したレイアウトに限定されない。例えば、片方の引出領域ＨＲが省略された場合、各ブロックＢＬＫに対応するコンタクトＣＴは、メモリ領域ＭＲに接する片側の引出領域ＨＲにまとめて配置される。引出領域ＨＲ１及びＨＲ２の両側にコンタクトＣＴが配置され、各ブロックＢＬＫの両側から電圧が印加されても良い。引出領域ＨＲは、メモリ領域ＭＲによって挟まれるように配置されても良い。
また、第１実施形態に係る半導体記憶装置１では、Ｙ方向に延伸したビット線ＢＬが２つに分割されている。図９は、第１実施形態に係る半導体記憶装置１の備えるメモリチップＭＣのメモリ領域ＭＲにおける平面レイアウトの一例であり、メモリセルアレイ１０ａ及び１０ｂの境界部分に対応する領域を抽出して示している。具体的には、図９は、ブロックＢＬＫ７のストリングユニットＳＵ３と、ブロックＢＬＫ８のストリングユニットＳＵ０とを含む領域を示している。
図９に示すように、第１実施形態に係る半導体記憶装置１において、ブロックＢＬＫ７のメモリピラーＭＰに接続されたビット線ＢＬａと、ブロックＢＬＫ８のメモリピラーＭＰに接続されたビット線ＢＬｂとの間は離隔している。また、メモリセルアレイ１０ａ及び１０ｂの境界部分に配置されたスリットＳＬＴの幅、すなわちブロックＢＬＫ７及びＢＬＫ８間に配置されるスリットＳＬＴの幅は、メモリセルアレイ１０ａ又は１０ｂ内で隣り合うブロックＢＬＫ間に配置されたスリットＳＬＴの幅よりも広い。
（メモリチップＭＣの断面構造について）
図１０は、図９のＸ−Ｘ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリチップＭＣのメモリ領域ＭＲにおける断面構造の一例を示している。尚、図１０におけるＺ方向は、図７に対して反転されて示されている。つまり、“上方”が紙面の下側に対応し、“下方”が紙面の上側に対応している。図１０に示すように、メモリ領域ＭＲにおいてメモリチップＭＣは、絶縁体層２０〜２５、導電体層３０〜３６、並びにコンタクトＶ１及びＶ２をさらに含んでいる。
絶縁体層２０は、例えばメモリチップＭＣの最上層に設けられる。これに限定されず、絶縁体層２０の上には、配線層や絶縁体層等が設けられても良い。絶縁体層２０の下には、導電体層３０が設けられる。導電体層３０は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層３０は、例えばリンがドープされたポリシリコンを含んでいる。
導電体層３０の下には、絶縁体層２１が設けられる。絶縁体層２１の下には、導電体層３１が設けられる。導電体層３１は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。選択ゲート線ＳＧＳは、複数の導電体層３１によって構成されても良い。導電体層３１は、例えばリンがドープされたポリシリコンを含んでいる。選択ゲート線ＳＧＳが複数の導電体層３１によって構成される場合には、複数の導電体層３１は、互いに異なる導電体によって構成されても良い。
導電体層３１の下には、絶縁体層２２が設けられる。絶縁体層２２の下には、導電体層３２と絶縁体層２３とが交互に設けられる。複数の導電体層３２のそれぞれは、例えばＸＹ平面に沿って広がった板状に形成される。複数の導電体層３２は、導電体層３０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層３２は、例えばタングステンを含んでいる。
最下層の導電体層３２の下には、絶縁体層２４が設けられる。絶縁体層２４の下には、導電体層３３が設けられる。導電体層３３は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。選択ゲート線ＳＧＤは、複数の導電体層３３によって構成されても良い。導電体層３３は、例えばタングステンを含んでいる。
導電体層３３の下には、絶縁体層２５が設けられる。絶縁体層２５の下には、導電体層３４が設けられる。導電体層３４は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。また、導電体層３４は、ビット線ＢＬａ及びＢＬｂに対応して２つに分割されている。ビット線ＢＬａに対応する複数の導電体層３４と、ビット線ＢＬｂに対応する複数の導電体層３４とは、図示せぬ領域において、Ｘ方向にそれぞれ配列している。導電体層３４は、例えば銅を含んでいる。以下では、導電体層３４が設けられた配線層のことをＭ０と呼ぶ。
各メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、絶縁体層２１〜２４、及び導電体層３１〜３３を貫通している。メモリピラーＭＰの上部は、導電体層３０に接している。また、各メモリピラーＭＰは、例えば半導体層４０、トンネル絶縁膜４１、絶縁膜４２、及びブロック絶縁膜４３を含んでいる。
半導体層４０は、Ｚ方向に沿って延伸して設けられる。例えば、半導体層４０の下端は、絶縁体層２５を含む層に含まれ、半導体層４０の上端は、導電体層３０に接触している。トンネル絶縁膜４１は、半導体層４０の側面を覆っている。絶縁膜４２は、トンネル絶縁膜４１の側面を覆っている。ブロック絶縁膜４３は、絶縁膜４２の側面を覆っている。
メモリピラーＭＰと導電体層３１（選択ゲート線ＳＧＳ）とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層３２（ワード線ＷＬ）とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層３３（選択ゲート線ＳＧＤ）とが交差した部分は、選択トランジスタＳＴ１として機能する。つまり、半導体層４０は、メモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。絶縁膜４２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
各メモリピラーＭＰの半導体層４０の下には、柱状のコンタクトＣＶが設けられる。図示された領域には、２つのメモリピラーＭＰのうち、１つのメモリピラーＭＰに対応するコンタクトＣＶが示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。コンタクトＣＶの下には、１つの導電体層３４（ビット線ＢＬ）が接触している。
スリットＳＬＴは、少なくとも一部がＸＺ平面に沿って広がった板状に形成され、絶縁体層２１〜２４及び導電体層３１〜３３を分断している。スリットＳＬＴの下端は、絶縁体層２５を含む層に含まれている。スリットＳＬＴの上端は、例えば導電体層３０に接触している。スリットＳＬＴは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。
導電体層３４の下には、柱状のコンタクトＶ１が設けられる。コンタクトＶ１の下には、導電体層３５が設けられる。導電体層３５は、半導体記憶装置１内の回路の接続に使用される配線である。以下では、導電体層３５が設けられた配線層のことをＭ１と呼ぶ。
導電体層３５の下には、導電体層３６が設けられる。導電体層３６は、メモリチップＭＣの界面に接し、貼合パッドＢＰとして使用される。導電体層３６は、例えば銅を含んでいる。以下では、導電体層３６が設けられた配線層のことをＭ２と呼ぶ。
図１１は、図１０のＸＩ−ＸＩ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。具体的には、図１１は、メモリピラーＭＰと導電体層３２とを含み且つ半導体記憶装置１の形成に使用された半導体基板の表面と平行な断面を抽出して示している。
図１１に示すように、半導体層４０は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁膜４１は、半導体層４０の側面を囲っている。絶縁膜４２は、トンネル絶縁膜４１の側面を囲っている。ブロック絶縁膜４３は、絶縁膜４２の側面を囲っている。導電体層３２は、ブロック絶縁膜４３の側面を囲っている。トンネル絶縁膜４１及びブロック絶縁膜４３のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜４２は、例えば窒化シリコン（ＳｉＮ）を含んでいる。尚、各メモリピラーＭＰは、半導体層４０の内側に絶縁体層をさらに含み、メモリピラーＭＰの中央部に当該絶縁体層が位置していても良い。つまり、半導体層４０は、筒状に設けられた部分を有していても良い。
図１２は、第１実施形態に係る半導体記憶装置１の備えるＣＭＯＳチップＣＣの引出領域ＨＲ１における断面構造の一例であり、引出領域ＨＲ１に含まれた偶数番号のブロックＢＬＫに対応する断面を抽出して示している。尚、図１２におけるＺ方向は、図１０と同様に、図７に対して反転されて示されている。図１２に示すように、引出領域ＨＲ１において、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤのそれぞれの端部は、階段状に設けられている。また、引出領域ＨＲにおいてメモリチップＭＣは、コンタクトＶ１及びＶ２、導電体層３７〜３９をさらに含んでいる。
具体的には、導電体層３１は、下方の導電体層３２及び３３と重ならないテラス部分を有している。各導電体層３２は、下方の導電体層３２及び３３と重ならないテラス部分を有している。導電体層３３は、引出領域ＨＲ１において、テラス部分を有している。複数のコンタクトは、導電体層３１〜３３のそれぞれのテラス部分の上に、それぞれ設けられる。例えば、複数のコンタクトＣＴのそれぞれの下部は揃っている。
各コンタクトＣＴの下には、導電体層３７が設けられる。導電体層３７は、配線層Ｍ０に含まれている。導電体層３７の下には、コンタクトＶ１が設けられる。コンタクトＶ１の下には、導電体層３８が設けられる。導電体層３８は、配線層Ｍ１に含まれている。導電体層３８の下には、コンタクトＶ２が設けられる。コンタクトＶ２の下には、導電体層３９が設けられる。導電体層３９は、配線層Ｍ２に含まれている。つまり、導電体層３９は、メモリチップＭＣの界面に接し、貼合パッドＢＰとして使用される。導電体層３９は、例えば銅を含んでいる。
尚、図１２は、ワード線ＷＬ０に対応するコンタクトＶ１及びＶ２並びに導電体層３８及び３９の組のみを示している。その他の導電体層３７には、図示されない領域において、コンタクトＶ１及びＶ２並びに導電体層３８及び３９の組が接続される。引出領域ＨＲ１内且つ奇数番号のブロックＢＬＫに対応する領域における構造は、図１２に示された構造に対してコンタクトＣＴが省略された構造と類似している。また、引出領域ＨＲ２内且つ奇数番号のブロックＢＬＫに対応する領域における構造は、図１２に示された構造をＹ方向を対称軸として反転させた構造と類似している。
［１−３−３］ＣＭＯＳチップＣＣの構造について
（ＣＭＯＳチップＣＣの平面レイアウトについて）
図１３は、第１実施形態に係る半導体記憶装置１の備えるＣＭＯＳチップＣＣの平面レイアウトの一例であり、ブロックＢＬＫ及びロウデコーダＲＤ間の接続関係を併せて示している。図１３に示すように、転送領域ＸＲ１は、偶数番号のロウデコーダＲＤ０、ＲＤ２、ＲＤ４、ＲＤ６、ＲＤ８、ＲＤ１０、ＲＤ１２、及びＲＤ１４を含んでいる。転送領域ＸＲ２は、奇数番号のロウデコーダＲＤ１、ＲＤ３、ＲＤ５、ＲＤ７、ＲＤ９、ＲＤ１１、ＲＤ１３、及びＲＤ１５を含んでいる。Ｙ方向に並んだブロックＢＬＫ０〜ＢＬＫ１５は、センスアンプ領域ＳＲとＺ方向から見たときに重なったブロックＢＬＫと、周辺回路領域ＰＥＲＩとＺ方向から見たときに重なったブロックＢＬＫとを含んでいる。
例えば、ロウデコーダＲＤ０、ＲＤ２、ＲＤ４、ＲＤ６、ＲＤ８、ＲＤ１０、ＲＤ１２、及びＲＤ１４は、センスアンプ領域ＳＲを挟んで、それぞれロウデコーダＲＤ１、ＲＤ３、ＲＤ５、ＲＤ７、ＲＤ９、ＲＤ１１、ＲＤ１３、及びＲＤ１５とＸ方向に対向している。各ブロックＢＬＫのＹ方向における幅は、例えばロウデコーダＲＤのＹ方向における幅の半分以下である。本例では、２つのブロックＢＬＫ０及びＢＬＫ１が、ロウデコーダＲＤ０及びＲＤ１の間に配置される。２つのブロックＢＬＫ２及びＢＬＫ３が、ロウデコーダＲＤ２及びＲＤ３の間に配置される。以降も同様に、２つのブロックＢＬＫが、Ｘ方向に対向する２つのロウデコーダＲＤの間に配置される。
尚、以上で説明したブロックＢＬＫ、センスアンプユニットＳＡＵ、及びロウデコーダＲＤの配置は、あくまで一例である。例えば、各ブロックＢＬＫに接続されるロウデコーダＲＤの配置は、転送領域ＸＲ１及びＸＲ２内で適宜変更され得る。各ブロックＢＬＫは、転送領域ＸＲ１に配置されたロウデコーダＲＤと転送領域ＸＲ２に配置されたロウデコーダＲＤとの両方に接続されても良い。
（センスアンプ領域ＳＲの詳細な平面レイアウトについて）
図１４は、第１実施形態に係る半導体記憶装置１の備えるＣＭＯＳチップＣＣのセンスアンプ領域ＳＲにおける平面レイアウトの一例を示している。図１４に示すように、センスアンプ領域ＳＲにおいて、センスアンプセットＳＡＳａ及びＳＡＳｂ、キャッシュメモリＣＭ、並びに変換回路ＳＤは、それぞれがＸ方向に延伸した領域に配置され、この順番でＹ方向に並んでいる。
センスアンプセットＳＡＳａの領域では、例えば、Ｙ方向に並んだ８個のセンスアンプユニットＳＡＵａの組が、Ｘ方向に並んでいる。具体的には、センスアンプユニットＳＡＵａ＜０＞〜ＳＡＵａ＜７＞が、転送領域ＸＲ１の近傍においてＹ方向に並んでいる。センスアンプユニットＳＡＵａ＜０＞〜ＳＡＵａ＜７＞のそれぞれの隣に、それぞれセンスアンプユニットＳＡＵａ＜８＞〜ＳＡＵａ＜１５＞が配置される。同様に、センスアンプユニットＳＡＵａ＜１６＞〜ＳＡＵａ＜２３＞、…、及びセンスアンプユニットＳＡＵａ＜ｍ−８＞〜ＳＡＵａ＜ｍ−１＞が配置される。
センスアンプセットＳＡＳｂの領域では、例えば、Ｙ方向に並んだ８個のセンスアンプユニットＳＡＵｂの組が、Ｘ方向に並んでいる。具体的には、センスアンプユニットＳＡＵｂ＜０＞〜ＳＡＵｂ＜７＞が、転送領域ＸＲ１の近傍においてＹ方向に並んでいる。センスアンプユニットＳＡＵｂ＜０＞〜ＳＡＵｂ＜７＞のそれぞれの隣に、それぞれセンスアンプユニットＳＡＵｂ＜８＞〜ＳＡＵｂ＜１５＞が配置される。同様に、センスアンプユニットＳＡＵｂ＜１６＞〜ＳＡＵｂ＜２３＞、…、及びセンスアンプユニットＳＡＵａ＜ｍ−８＞〜ＳＡＵａ＜ｍ−１＞が配置される。
キャッシュメモリＣＭの領域では、例えば、Ｙ方向に並んだ８個のラッチ回路ＸＤＬの組が、Ｘ方向に並んでいる。具体的には、ラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜７＞が、転送領域ＸＲ１の近傍においてＹ方向に並んでいる。ラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜７＞のそれぞれの隣に、それぞれラッチ回路ＸＤＬ＜８＞〜ＸＤＬ＜１５＞が配置される。同様に、ラッチ回路ＸＤＬ＜１６＞〜ＸＤＬ＜２３＞、…、及びラッチ回路ＸＤＬ＜ｍ−８＞〜ＸＤＬ＜ｍ−１＞が配置される。
本明細書では、Ｙ方向に並んだセンスアンプユニットＳＡＵａ及びＳＡＵｂ並びにラッチ回路ＸＤＬの組のことをセンスアンプグループＳＡＧと呼ぶ。１つのセンスアンプグループＳＡＧが含むセンスアンプユニットＳＡＵの個数は、ビット線ＢＬのピッチに基づいて設計される。例えば、センスアンプグループＳＡＧのＹ方向における幅が８本のビット線ＢＬのピッチに合わせて設計される場合、センスアンプグループＳＡＧは８個のセンスアンプユニットＳＡＵａと８個のセンスアンプユニットＳＡＵｂとを含んでいる。
各センスアンプグループＳＡＧと重なる領域には、各々がＹ方向に延伸した部分を有する複数のバスＤＢＵＳが、センスアンプユニットＳＡＵａ及びＳＡＵｂの組の数に対応して設けられる。キャッシュメモリＣＭ内のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜ｍ−１＞は、図示が省略された配線を介して変換回路ＳＤに接続される。センスアンプグループＳＡＧに含まれたセンスアンプユニットＳＡＵ及びラッチ回路ＸＤＬは、少なくとも互いに通信可能に接続されていれば良い。
（ＣＭＯＳチップＣＣの断面構造について）
図１５は、第１実施形態に係る半導体記憶装置１の断面構造の一例であり、メモリチップＭＣとＣＭＯＳチップＣＣとが貼り合わせられた構造を示している。また、図１５は、センスアンプ領域ＳＲ内のトランジスタＴ８に対応する構成と、転送領域ＸＲ１内のトランジスタＴＲ６に対応する構成とを抽出して示している。図１５に示すように、ＣＭＯＳチップＣＣは、例えば半導体基板５０、導電体層ＧＣ及び５１〜５８、並びに柱状のコンタクトＣＳ及びＣ０〜Ｃ３を含んでいる。
半導体基板５０は、ＣＭＯＳチップＣＣの形成に使用され、例えばＰ型不純物を含んでいる。また、半導体基板５０は、図示が省略された複数のウェル領域を含んでいる。複数のウェル領域のそれぞれには、例えばトランジスタが形成される。そして、複数のウェル領域の間は、例えばＳＴＩ（Shallow Trench Isolation）によって分離される。
センスアンプ領域ＳＲにおいて、半導体基板５０の上には、ゲート絶縁膜を介して導電体層ＧＣが設けられる。センスアンプ領域ＳＲ内の導電体層ＧＣは、例えばセンスアンプユニットＳＡＵに含まれたトランジスタＴ８のゲート電極として使用される。トランジスタＴ８のゲートに対応して、導電体層ＧＣの上にコンタクトＣ０が設けられ、トランジスタＴ８のソース及びドレインに対応して、半導体基板５０の上に２つのコンタクトＣＳが設けられる。例えば、コンタクトＣＳの上面とコンタクトＣ０の上面とは、揃っている。
また、センスアンプ領域ＳＲにおいて、コンタクトＣＳの上とコンタクトＣ０の上とのそれぞれには、それぞれ１つの導電体層５１が設けられる。導電体層５１の上には、コンタクトＣ１が設けられる。コンタクトＣ１の上には、導電体層５２が設けられる。導電体層５２の上には、コンタクトＣ２が設けられる。コンタクトＣ２の上には、導電体層５３が設けられる。導電体層５３の上には、コンタクトＣ３が設けられる。コンタクトＣ３の上には、導電体層５４が設けられる。
導電体層５４は、ＣＭＯＳチップＣＣの界面に接し、貼合パッドＢＰとして使用される。そして、センスアンプ領域ＳＲ内の導電体層５４は、対向して配置されたメモリ領域ＭＲ内の導電体層３６と貼り合わされ、１本のビット線ＢＬと電気的に接続される。導電体層５４は、例えば銅を含んでいる。センスアンプ領域ＳＲは、図示が省略されているが、トランジスタＴ８と同様の構造を有する複数のトランジスタを含んでいる。
転送領域ＸＲ１において、半導体基板５０の上には、ゲート絶縁膜を介して導電体層ＧＣが設けられる。転送領域ＸＲ１内の導電体層ＧＣは、例えばロウデコーダＲＤに含まれたトランジスタＴＲ６のゲート電極として使用される。トランジスタＴＲ６のゲートに対応して、導電体層ＧＣの上にコンタクトＣ０が設けられ、トランジスタＴＲ６のソース及びドレインに対応して、半導体基板５０の上に２つのコンタクトＣＳが設けられる。
また、転送領域ＸＲ１において、コンタクトＣＳの上とコンタクトＣ０の上とのそれぞれには、それぞれ１つの導電体層５５が設けられる。導電体層５５の上には、コンタクトＣ１が設けられる。コンタクトＣ１の上には、導電体層５６が設けられる。導電体層５６の上には、コンタクトＣ２が設けられる。コンタクトＣ２の上には、導電体層５７が設けられる。導電体層５７の上には、コンタクトＣ３が設けられる。コンタクトＣ３の上には、導電体層５８が設けられる。
導電体層５８は、ＣＭＯＳチップＣＣの界面に接し、貼合パッドＢＰとして使用される。そして、転送領域ＸＲ１内の導電体層５８は、対向して配置された引出領域ＨＲ１内の導電体層３９と貼り合わされ、例えばワード線ＷＬ５と電気的に接続される。導電体層５８は、例えば銅を含んでいる。転送領域ＸＲ１は、図示が省略されているが、トランジスタＴＲ６と同様の構造を有する複数のトランジスタを含んでいる。また、転送領域ＸＲ２における構造は、転送領域ＸＲ１の構造と同様である。
以下では、導電体層５１及び５５が設けられた配線層のことを、Ｄ０と呼ぶ。導電体層５２及び５６が設けられた配線層のことを、Ｄ１と呼ぶ。導電体層５３及び５７が設けられた配線層のことを、Ｄ２と呼ぶ。導電体層５４及び５８が設けられた配線層のことを、Ｄ３と呼ぶ。導電体層５３を含むノードのことを、ＢＬＩとも呼ぶ。尚、ＣＭＯＳチップＣＣに設けられる配線層の数は、任意の数に設計され得る。導電体層５１〜５３、５５〜５７のそれぞれに接続されるコンタクトは、回路の設計に対応して省略されても良い。
［１−３］半導体記憶装置１の動作
図１６は、第１実施形態に係る半導体記憶装置１における、共通のバスＤＢＵＳに接続されたセンスアンプユニットＳＡＵａ及びＳＡＵｂに関連する構成と、読み出し動作時の電流経路の一例とを示している。図１６に示すように、第１実施形態に係る半導体記憶装置１の読み出し動作において、シーケンサ１３は、選択されたブロックＢＬＫに含まれたＮＡＮＤストリングＮＳに接続されたビット線ＢＬを充電し、非選択のブロックＢＬＫに含まれたＮＡＮＤストリングＮＳのみに接続されたビット線ＢＬの充電を省略する。
具体的には、ビット線ＢＬｂに接続されたＮＡＮＤストリングＮＳを含むブロックＢＬＫが選択された場合、シーケンサ１３は、センスアンプユニットＳＡＵｂを用いてビット線ＢＬｂを充電する。これにより、選択されたブロックＢＬＫに含まれたＮＡＮＤストリングＮＳとビット線ＢＬｂとを介した電流が、センスアンプユニットＳＡＵｂからソース線ＳＬに向かって流れ得る。一方で、シーケンサ１３は、非選択のブロックＢＬＫに含まれたＮＡＮＤストリングＮＳのみが接続されたビット線ＢＬａの充電を省略する（非充電）。同様に、ビット線ＢＬａに接続されたＮＡＮＤストリングＮＳを含むブロックＢＬＫが選択された場合、ビット線ＢＬａが充電され、ビット線ＢＬｂの充電が省略される。
尚、シーケンサ１３は、読み出し動作と同様にビット線ＢＬａ及びＢＬｂのいずれかを適宜充電することによって、書き込み動作を実行することが出来る。また、各種動作においてシーケンサ１３は、非選択のブロックＢＬＫに含まれたＮＡＮＤストリングＮＳに接続されたビット線ＢＬをフローティング状態に設定しても良いし、センスアンプユニットＳＡＵを用いて当該ビット線ＢＬに接地電圧ＶＳＳを印加しても良い。
［１−４］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１に依れば、消費電力を抑制することが出来、動作速度を向上させることが出来る。以下に、第１実施形態に係る半導体記憶装置１の詳細な効果について、比較例を用いて説明する。
半導体記憶装置において、メモリセルを駆動するための配線のピッチは、記憶密度が高くなるにつれて狭くなる傾向がある。例えば、狭ピッチで設けられたビット線ＢＬは、配線容量及び配線抵抗が高くなる。その結果、ビット線ＢＬのＲＣ時定数が大きくなるため、半導体記憶装置の消費電力が大きくなり、半導体記憶装置の動作速度（例えば、読み出し動作、書き込み動作等の処理速度）が遅くなり得る。
狭ピッチで設けられたビット線ＢＬのＲＣ時定数を下げる方法としては、ビット線ＢＬの配線長を短くすることが考えられる。例えば、メモリセルアレイ１０を複数に分割することによって、センスアンプモジュール１４が制御するビット線ＢＬの配線長を短くすることが出来る。また、分割されたメモリセルアレイ１０に対しては、それぞれセンスアンプモジュール１４を設ける場合と、センスアンプモジュール１４を共有する場合とが考えられる。半導体記憶装置の製造コストの抑制を優先する場合には、ビット線ＢＬを分割し且つ可能な範囲でセンスアンプモジュール１４を共有することが好ましい。
以下に、センスアンプモジュール１４を共有し且つビット線ＢＬを２つに分割する場合の一例について説明する。図１７は、第１実施形態の比較例に係る半導体記憶装置の平面レイアウトの一例を示している。図１７に示すように、第１実施形態の比較例に係る半導体記憶装置は、半導体基板上において、メモリセルアレイ１０ａ及び１０ｂ、並びにセンスアンプモジュール１４を備えている。第１実施形態の比較例において、センスアンプモジュール１４は、メモリセルアレイ１０ａ及び１０ｂによって挟まれている。
また、第１実施形態の比較例において、センスアンプモジュール１４は、メモリセルアレイ１０ａと隣り合う部分に配置されたスイッチ部ＳＷ１と、メモリセルアレイ１０ｂと隣り合う部分に配置されたスイッチ部ＳＷ２とを含んでいる。センスアンプモジュール１４は、スイッチ部ＳＷ１及びＳＷ２の一方をアクティブにすることによって、メモリセルアレイ１０ａに接続されたビット線ＢＬａと、メモリセルアレイ１０ｂに接続されたビット線ＢＬｂとを選択的に制御することが出来る。
その結果、第１実施形態の比較例に係る半導体記憶装置は、ビット線ＢＬのＲＣ時定数を約半分にすることが出来、消費電力を抑制し且つ動作速度を向上させることが出来る。具体的には、例えば、第１実施形態に比較例に係る半導体記憶装置は、ビット線ＢＬの充電に必要な電流量を半減させることが出来る。しかしながら、第１実施形態の比較例に係る半導体記憶装置では、スイッチ部ＳＷ１及びＳＷ２が形成される面積によってセンスアンプモジュール１４の領域が広くなり、半導体記憶装置のチップ面積が増大し得る。
一方で、第１実施形態に係る半導体記憶装置１は、２つに分割されたビット線ＢＬａ及びＢＬｂをセンスアンプモジュール１４により制御し、さらにメモリチップＭＣとＣＭＯＳチップＣＣとが貼り合わされた構造を有している。このため、第１実施形態に係る半導体記憶装置１では、センスアンプモジュール１４等の周辺回路が、メモリセルアレイ１０と重なっている。言い換えると、第１実施形態に係る半導体記憶装置１は、センスアンプ領域ＳＲをメモリ領域ＭＲによって隠すことが出来る。
これにより、第１実施形態に係る半導体記憶装置１は、半導体記憶装置のチップ面積のうちメモリセルアレイ１０に対応する領域の占める割合（セル占有率）を、比較例よりも大きくすることが出来、さらに、センスアンプ領域ＳＲによるチップ面積への影響を小さくすることが出来る。また、第１実施形態に係る半導体記憶装置１では、センスアンプ領域ＳＲのレイアウトの自由度が向上するため、ビット線ＢＬを分割することによる配線レイアウトの制約が、比較例よりも小さくなる。
以上のように、第１実施形態に係る半導体記憶装置１は、ビット線ＢＬのＲＣ時定数を約半分にすることが出来、さらにチップ面積を小さくすることが出来る。従って、第１実施形態に係る半導体記憶装置１は、比較例と同様に消費電力を抑制し且つ動作速度を向上させることが出来、さらに、比較例よりも製造コストを抑制することが出来る。
尚、ビット線ＢＬのＲＣ時定数を下げることは、メモリセルを流れる電流（セル電流）の量が小さくなり、読み出し等が困難になる場合にも有効である。例えば、メモリセルが三次元に積層された半導体記憶装置においてワード線ＷＬの積層数が増加すると、セル電流が減少する傾向がある。これに限定されず、セル電流が減少し得るあらゆる場合において、第１実施形態に係る半導体記憶装置１の構造は有効である。
第１実施形態では、メモリセルアレイ１０がＹ方向（ビット線ＢＬが延伸する方向）に分割され且つメモリ領域ＭＲとセンスアンプ領域ＳＲとがＺ方向からみたときに重なった構造として、メモリチップＭＣとＣＭＯＳチップＣＣとが貼り合わされた構造について説明したが、これに限定されない。例えば、メモリセルアレイ１０が分割され且つメモリ領域ＭＲとセンスアンプ領域ＳＲとが重なった構造は、１つの半導体基板を用いて形成することも出来る。しかしながら、このような構造は、メモリ領域ＭＲを貫通するコンタクトを含む領域をさらに必要とする。このため、メモリセルアレイ１０が分割され且つメモリ領域ＭＲとセンスアンプ領域ＳＲとが重なった構造としては、第１実施形態のようにメモリチップＭＣとＣＭＯＳチップＣＣとが貼り合わされた構造の方が好ましい。
また、第１実施形態では、半導体記憶装置１が１つのプレーン（例えばメモリセルアレイ１０、センスアンプモジュール１４、及びロウデコーダモジュール１６の組み合わせ）を備える場合について例示したが、半導体記憶装置１は複数のプレーンを備えていても良い。この場合、複数のプレーンの各々でビット線ＢＬが分割され、分割されたビット線ＢＬを制御する複数のセンスアンプモジュール１４が、複数のプレーンにそれぞれ関連付けられて設けられる。
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１に対して、ビット線ＢＬの分割数が変更された構成を有する。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
［２−１］半導体記憶装置１の全体構成
図１８は、第２実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０、センスアンプモジュール１４、及びロウデコーダモジュール１６の構成例を示している。図２に示すように、第２実施形態に係る半導体記憶装置１では、メモリセルアレイ１０がメモリセルアレイ１０ａ、１０ｂ及び１０ｃに分割され、センスアンプモジュール１４がセンスアンプセットＳＡＳａ、ＳＡＳｂ及びＳＡＳｃを含んでいる。
メモリセルアレイ１０ａ、１０ｂ及び１０ｃのそれぞれが含むブロックＢＬＫの個数は、任意の個数に設計される。メモリセルアレイ１０ａが含むブロックＢＬＫの個数と、メモリセルアレイ１０ｂが含むブロックＢＬＫの個数と、メモリセルアレイ１０ｃが含むブロックＢＬＫの個数とは、同じであっても良いし、異なっていても良い。
メモリセルアレイ１０ｃには、ビット線ＢＬｃ０〜ＢＬｃ（ｍ−１）が接続される。メモリセルアレイ１０ａ、１０ｂ及び１０ｃのそれぞれには、同じ本数のビット線ＢＬが接続され得る。同じ番号が付与されたビット線ＢＬａ、ＢＬｂ及びＢＬｃは、１本のビット線ＢＬがメモリセルアレイ１０ａ、１０ｂ及び１０ｃに対応して３つに分割された配線とみなされても良い。同じ番号が付与されたビット線ＢＬａ、ＢＬｂ及びＢＬｃは、例えば同じカラムアドレスＣＡｄに関連付けられている。
センスアンプセットＳＡＳａ、ＳＡＳｂ及びＳＡＳｃは、それぞれメモリセルアレイ１０ａ、１０ｂ及び１０ｃに関連付けられている。センスアンプセットＳＡＳｃは、センスアンプユニットＳＡＵｃ＜０＞〜ＳＡＵｃ＜ｍ−１＞を含んでいる。各センスアンプユニットＳＡＵｃは、少なくとも１本のビット線ＢＬに接続される。例えば、センスアンプユニットＳＡＵｃ＜０＞〜ＳＡＵｃ＜ｍ−１＞は、それぞれビット線ＢＬｃ０〜ＢＬｃ（ｍ−１）に接続される。
キャッシュメモリＣＭ内のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜ｍ−１＞は、異なるバスＤＢＵＳを介してセンスアンプユニットＳＡＵａ、ＳＡＵｂ及びＳＡＵｃの組と接続される。具体的には、ラッチ回路ＸＤＬ＜０＞は、センスアンプユニットＳＡＵａ＜０＞、ＳＡＵｂ＜０＞及びＳＡＵｃ＜０＞に接続される。ラッチ回路ＸＤＬ＜１＞は、センスアンプユニットＳＡＵａ＜１＞、ＳＡＵｂ＜１＞及びＳＡＵｃ＜１＞に接続される。以下同様に、ラッチ回路ＸＤＬ＜ｍ−１＞は、センスアンプユニットＳＡＵａ＜ｍ−１＞、ＳＡＵｂ＜ｍ−１＞及びＳＡＵｃ＜ｍ−１＞に接続される。
［２−２］センスアンプ領域ＳＲの平面レイアウト
図１９は、第２実施形態に係る半導体記憶装置１の備えるＣＭＯＳチップＣＣのセンスアンプ領域ＳＲにおける平面レイアウトの一例を示している。図１９に示すように、センスアンプ領域ＳＲにおいて、センスアンプセットＳＡＳａ、ＳＡＳｂ及びＳＡＳｃ、キャッシュメモリＣＭ、並びに変換回路ＳＤは、それぞれがＸ方向に延伸した領域に配置され、この順番でＹ方向に並んでいる。センスアンプセットＳＡＳｃの領域では、例えば、Ｙ方向に並んだ８個のセンスアンプユニットＳＡＵｃの組が、Ｘ方向に並んでいる。
具体的には、センスアンプユニットＳＡＵｃ＜０＞〜ＳＡＵｃ＜７＞が、転送領域ＸＲ１の近傍においてＹ方向に並んでいる。センスアンプユニットＳＡＵｃ＜０＞〜ＳＡＵｃ＜７＞のそれぞれの隣に、それぞれセンスアンプユニットＳＡＵｃ＜８＞〜ＳＡＵｃ＜１５＞が配置される。同様に、センスアンプユニットＳＡＵｃ＜１６＞〜ＳＡＵｃ＜２３＞、…、及びセンスアンプユニットＳＡＵｃ＜ｍ−８＞〜ＳＡＵｃ＜ｍ−１＞が配置される。第２実施形態に係る半導体記憶装置１において、センスアンプグループＳＡＧは、センスアンプユニットＳＡＵａ、ＳＡＵｂ及びＳＡＵｃ、並びにラッチ回路ＸＤＬを含んでいる。第２実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様である。
［２−３］半導体記憶装置１の動作
図２０は、第２実施形態に係る半導体記憶装置１における、共通のバスＤＢＵＳに接続されたセンスアンプユニットＳＡＵａ、ＳＡＵｂ及びＳＡＵｃに関連する構成と、読み出し動作時の電流経路の一例とを示している。図２０に示すように、第２実施形態に係る半導体記憶装置１の読み出し動作において、シーケンサ１３は、第１実施形態と同様に、選択されたブロックＢＬＫに含まれたＮＡＮＤストリングＮＳに接続されたビット線ＢＬを充電し、非選択のブロックＢＬＫに含まれたＮＡＮＤストリングＮＳのみに接続されたビット線ＢＬの充電を省略する。
具体的には、ビット線ＢＬｃに接続されたＮＡＮＤストリングＮＳを含むブロックＢＬＫが選択された場合、シーケンサ１３は、センスアンプユニットＳＡＵｃを用いてビット線ＢＬｃを充電する。これにより、選択されたブロックＢＬＫに含まれたＮＡＮＤストリングＮＳとビット線ＢＬｃとを介した電流が、センスアンプユニットＳＡＵｃからソース線ＳＬに向かって流れ得る。一方で、シーケンサ１３は、非選択のブロックＢＬＫに含まれたＮＡＮＤストリングＮＳのみが接続されたビット線ＢＬａ及びＢＬｂの充電を省略する（非充電）。その他のビット線ＢＬに対応するブロックＢＬＫが選択された場合の動作は、ビット線ＢＬｃに対応するブロックＢＬＫが選択された場合の動作と同様である。
尚、シーケンサ１３は、読み出し動作と同様にビット線ＢＬａ、ＢＬｂ及びＢＬｃのいずれかを適宜充電することによって、書き込み動作を実行することも出来る。また、各種動作においてシーケンサ１３は、非選択のブロックＢＬＫに含まれたＮＡＮＤストリングＮＳに接続されたビット線ＢＬをフローティング状態に設定しても良いし、センスアンプユニットＳＡＵを用いて当該ビット線ＢＬに接地電圧ＶＳＳを印加しても良い。
［２−４］第２実施形態の効果
以上のように、第２実施形態に係る半導体記憶装置１は、同じプレーン内で第１実施形態よりも細かく分割されたビット線ＢＬを独立に制御する。これにより、第２実施形態に係る半導体記憶装置１では、ビット線ＢＬの配線抵抗及び容量が第１実施形態よりも小さくなる。従って、第２実施形態に係る半導体記憶装置１は、第１実施形態よりも消費電力を抑制することが出来、且つ動作速度を向上させることが出来る。
尚、第２実施形態では、ビット線ＢＬを３つに分割する場合について例示したが、ビット線ＢＬは、４つ以上に分割されても良い。この場合、例えば４つに分割されたビット線ＢＬにそれぞれ対応して、４つのセンスアンプユニットＳＡＵが設けられる。このように、半導体記憶装置１は、ビット線ＢＬの分割数が４つ以上であったとしても、分割されたビット線ＢＬのそれぞれを独立に制御することが回路を備えていれば良い。ビット線ＢＬの分割数が大きいほど、消費電力は抑制され、動作速度は向上する。
また、メモリセルアレイ１０及びセンスアンプモジュール１４が半導体基板上に設けられた構造においても、ビット線ＢＬを３つ以上に分割することは可能である。しかしながら、このような構造でビット線ＢＬが３つ以上に分割された場合、配線のレイアウト等が困難になる。このため、同じプレーン内で３つ以上に分割されたビット線ＢＬを設ける場合には、第２実施形態に係る半導体記憶装置１のように、メモリチップＭＣとＣＭＯＳチップＣＣとが貼り合わされた構造が使用されることが好ましい。
［３］第３実施形態
第３実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１に対して、ラッチ回路ＸＤＬ以外の一部のラッチ回路がセンスアンプユニットＳＡＵａ及びＳＡＵｂによって共有された構成を有する。以下に、第３実施形態に係る半導体記憶装置１について、第１及び第２実施形態と異なる点を説明する。
［３−１］センスアンプモジュール１４の回路構成
図２１は、第３実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１４の回路構成の一例であり、センスアンプユニットＳＡＵａ及びＳＡＵｂの詳細な回路構成を示している。図２１に示すように、第３実施形態における各センスアンプユニットＳＡＵは、第１実施形態で説明されたセンスアンプユニットＳＡＵから、ラッチ回路ＡＤＬ及びＢＤＬが省略された構成を有している。具体的には、各センスアンプユニットＳＡＵは、ビット線接続部ＢＬＨＵ、センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、及びトランジスタＤＴＲを含んでいる。
そして、第３実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１４は、データラッチセットＤＬＳをさらに含んでいる。データラッチセットＤＬＳは、データラッチユニットＤＬＵ＜０＞〜ＤＬＵ＜ｍ−１＞を含んでいる。例えば、各データラッチユニットＤＬＵは、ラッチ回路ＡＤＬ及びＢＤＬを含んでいる。各データラッチユニットＤＬＵに含まれたラッチ回路ＡＤＬ及びＢＤＬのそれぞれは、関連付けられたバスＤＢＵＳに接続される。データラッチユニットＤＬＵ＜０＞〜＜ｍ−１＞は、それぞれラッチ回路ＸＤＬ＜０＞〜＜ｍ−１＞に関連付けられている。
データラッチユニットＤＬＵ＜０＞は、関連付けられたバスＤＢＵＳを介して、センスアンプユニットＳＡＵａ＜０＞とセンスアンプユニットＳＡＵｂ＜０＞とのそれぞれと互いにデータを送受信することが出来る。その他のデータラッチユニットＤＬＵも同様に、関連付けられたバスＤＢＵＳを介して、センスアンプユニットＳＡＵａ及びＳＡＵｂのそれぞれと互いにデータを送受信することが出来る。例えば、シーケンサ１３は、メモリセルアレイ１０ａ内のブロックＢＬＫが選択された動作を実行する場合に、制御信号ＤＳＷａ及びＤＳＷｂをそれぞれ“Ｈ”及び“Ｌ”レベルに制御する。同様に、シーケンサ１３は、メモリセルアレイ１０ｂ内のブロックＢＬＫが選択された動作を実行する場合に、制御信号ＤＳＷａ及びＤＳＷｂをそれぞれ“Ｌ”及び“Ｈ”レベルに制御する。
［３−２］センスアンプ領域ＳＲの平面レイアウト
図２２は、第３実施形態に係る半導体記憶装置１の備えるＣＭＯＳチップＣＣのセンスアンプ領域ＳＲにおける平面レイアウトの一例を示している。図２２に示すように、センスアンプ領域ＳＲにおいて、センスアンプセットＳＡＳａ及びＳＡＳｂ、データラッチセットＤＬＳ、キャッシュメモリＣＭ、並びに変換回路ＳＤは、それぞれがＸ方向に延伸した領域に配置され、この順番でＹ方向に並んでいる。データラッチセットＤＬＳの領域では、例えば、Ｙ方向に並んだ８個のデータラッチユニットＤＬＵの組が、Ｘ方向に並んでいる。
具体的には、データラッチユニットＤＬＵ＜０＞〜ＤＬＵ＜７＞が、転送領域ＸＲ１の近傍においてＹ方向に並んでいる。データラッチユニットＤＬＵ＜０＞〜ＤＬＵ＜７＞のそれぞれの隣に、それぞれデータラッチユニットＤＬＵ＜８＞〜＜１５＞が配置される。同様に、データラッチユニットＤＬＵ＜１６＞〜ＤＬＵ＜２３＞、…、及びデータラッチユニットＤＬＵ＜ｍ−８＞〜ＤＬＵ＜ｍ−１＞が配置される。第３実施形態に係る半導体記憶装置１において、センスアンプグループＳＡＧは、センスアンプユニットＳＡＵａ及びＳＡＵｂ、データラッチユニットＤＬＵ、並びにラッチ回路ＸＤＬを含んでいる。
尚、データラッチセットＤＬＳは、センスアンプユニットＳＡＵａ及びＳＡＵｂ間に配置されても良い。図２３は、第３実施形態の変形例に係る半導体記憶装置１の備えるＣＭＯＳチップＣＣのセンスアンプ領域ＳＲにおける平面レイアウトの一例を示している。図２３に示すように、センスアンプ領域ＳＲにおいて、センスアンプセットＳＡＳａ、データラッチセットＤＬＳ、センスアンプセットＳＡＳｂ、キャッシュメモリＣＭ、及び変換回路ＳＤは、それぞれがＸ方向に延伸した領域に配置され、この順番でＹ方向に並んでいる。このように、センスアンプグループＳＡＧに含まれたセンスアンプユニットＳＡＵ、データラッチユニットＤＬＵ、及びラッチ回路ＸＤＬは、少なくとも互いに通信可能に接続されていれば良い。第３実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様である。
［３−３］第３実施形態の効果
以上のように、第３実施形態に係る半導体記憶装置１は、バスＤＢＵＳを共有するセンスアンプユニットＳＡＵが、一部のラッチ回路ＡＤＬ及びＢＤＬを共有している。これにより、第３実施形態に係る半導体記憶装置１では、センスアンプ領域ＳＲにおいてラッチ回路が占める面積を縮小することが出来る。従って、第３実施形態に係る半導体記憶装置１は、第１実施形態よりもチップ面積を縮小することが出来、半導体記憶装置１の製造コストを抑制することが出来る。
［４］第４実施形態
第４実施形態に係る半導体記憶装置１は、第３実施形態に係る半導体記憶装置１に対して、センスアンプ部ＳＡと異なる増幅回路が追加された構成を有する。以下に、第４実施形態に係る半導体記憶装置１について、第１〜第３実施形態と異なる点を説明する。
［４−１］センスアンプモジュール１４の回路構成
図２４は、第４実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１４の回路構成の一例を示している。図２４に示すように、第４実施形態におけるセンスアンプモジュール１４は、センスアンプセットＳＡＳ、データラッチセットＤＬＳ、キャッシュメモリＣＭ、変換回路ＳＤ、並びにローカルアンプセットＬＡＳａ及びＬＡＳｂを含んでいる。また、第４実施形態におけるセンスアンプモジュール１４には、複数のバスＤＢＵＳにそれぞれ対応して、複数のグローバルビット線ＧＢＬが設けられる。データラッチセットＤＬＳ、キャッシュメモリＣＭ、及び変換回路ＳＤのそれぞれの構成は、例えば第３実施形態と同様である。
第４実施形態に係る半導体記憶装置１において、各センスアンプユニットＳＡＵは、第３実施形態で説明されたセンスアンプユニットＳＡＵから、ビット線接続部ＢＬＨＵが省略された構成を有している。センスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜ｍ−１＞は、バスＤＢＵＳを介して、それぞれラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜ｍ−１＞に接続される。また、第４実施形態に係る半導体記憶装置１において、センスアンプユニットＳＡＵ内のセンスアンプ部ＳＡは、ビット線接続部ＢＬＨＵの代わりに、グローバルビット線ＧＢＬに接続される。
ローカルアンプセットＬＡＳａ及びＬＡＳｂは、それぞれメモリセルアレイ１０ａ及び１０ｂに関連付けられている。ローカルアンプセットＬＡＳａは、ローカルアンプユニットＬＡＵａ＜０＞〜ＬＡＵａ＜ｍ−１＞を含んでいる。ローカルアンプセットＬＡＳｂは、ローカルアンプユニットＬＡＵｂ＜０＞〜ＬＡＵｂ＜ｍ−１＞を含んでいる。各ローカルアンプユニットＬＡＵは、増幅回路ＡＣ及びビット線接続部ＢＬＨＵを含んでいる。
各ローカルアンプユニットＬＡＵ内の増幅回路ＡＣは、関連付けられたグローバルビット線ＧＢＬに接続される。また、各増幅回路ＡＣは、ビット線接続部ＢＬＨＵを介して、関連付けられたビット線ＢＬに接続される。具体的には、ローカルアンプユニットＬＡＵａ＜０＞〜ＬＡＵａ＜ｍ−１＞のそれぞれのビット線接続部ＢＬＨＵは、それぞれビット線ＢＬａ０〜ＢＬａ（ｍ−１）に接続される。ローカルアンプユニットＬＡＵｂ＜０＞〜ＬＡＵｂ＜ｍ−１＞のそれぞれのビット線接続部ＢＬＨＵは、それぞれビット線ＢＬｂ０〜ＢＬｂ（ｍ−１）に接続される。このように、各グローバルビット線ＧＢＬには、複数のローカルアンプユニットＬＡＵが接続される。
図２５は、第４実施形態に係る半導体記憶装置１におけるセンスアンプ部ＳＡ及びローカルアンプユニットＬＡＵの詳細な回路構成の一例を示している。尚、図２５は、ビット線接続部ＢＬＨＵ内のトランジスタＴ２１の図示を省略している。図２５に示すように、センスアンプ部ＳＡの回路構成は、トランジスタＴ４にグローバルビット線ＧＢＬが接続されていることを除いて、第１実施形態で説明されたセンスアンプ部ＳＡと同様である。ローカルアンプユニットＬＡＵａ及びＬＡＵｂのそれぞれは、類似した構成を有している。例えば、各ローカルアンプユニットＬＡＵは、トランジスタＴ４０〜Ｔ４２を含んでいる。トランジスタＴ４０〜Ｔ４２は、例えばＮ型のＭＯＳトランジスタである。
各ローカルアンプユニットＬＡＵおいて、トランジスタＴ４０のドレインは、グローバルビット線ＧＢＬに接続される。トランジスタＴ４０のソースは、ノードＮＤ３に接続される。トランジスタＴ４１のドレインは、グローバルビット線ＧＢＬに接続される。トランジスタＴ４１のゲートは、ノードＮＤ３に接続される。トランジスタＴ４２のドレインは、トランジスタＴ４１のソースに接続される。トランジスタＴ４２のソースは、接地される。トランジスタＴ４２のゲートには、制御信号ＧＳＷが入力される。
ローカルアンプユニットＬＡＵａ内のトランジスタＴ４０のゲートには、制御信号ＢＳＷａが入力される。ローカルアンプユニットＬＡＵａ内のノードＮＤ３は、制御信号ＢＬＳａが入力されたトランジスタＴ２０を介して、ビット線ＢＬａに接続される。同様に、ローカルアンプユニットＬＡＵｂ内のトランジスタＴ４０のゲートには、制御信号ＢＳＷｂが入力される。ローカルアンプユニットＬＡＵｂ内のノードＮＤ３は、制御信号ＢＬＳｂが入力されたトランジスタＴ２０を介して、ビット線ＢＬｂに接続される。
以上で説明したセンスアンプユニットＳＡＵの回路構成において、制御信号ＢＳＷａ、ＢＳＷｂ、ＧＳＷ、ＢＬＳａ及びＢＬＳｂのそれぞれは、例えばシーケンサ１３によって生成される。ローカルアンプユニットＬＡＵａ及びＬＡＵｂ内の制御信号は、後述する動作を実行することが可能であれば、適宜共有されても良い。
［４−２］センスアンプ領域ＳＲの平面レイアウト
図２６は、第４実施形態に係る半導体記憶装置１の備えるＣＭＯＳチップＣＣのセンスアンプ領域ＳＲにおける平面レイアウトの一例を示している。図２６に示すように、センスアンプ領域ＳＲにおいて、ローカルアンプセットＬＡＳａ及びＬＡＳｂ、センスアンプセットＳＡＳ、データラッチセットＤＬＳ、キャッシュメモリＣＭ、並びに変換回路ＳＤは、それぞれがＸ方向に延伸した領域に配置され、この順番でＹ方向に並んでいる。
ローカルアンプセットＬＡＳａの領域では、例えば、Ｙ方向に並んだ８個のローカルアンプユニットＬＡＵａの組が、Ｘ方向に並んでいる。具体的には、ローカルアンプユニットＬＡＵａ＜０＞〜ＬＡＵａ＜７＞が、転送領域ＸＲ１の近傍においてＹ方向に並んでいる。ローカルアンプユニットＬＡＵａ＜０＞〜ＬＡＵａ＜７＞のそれぞれの隣に、それぞれローカルアンプユニットＬＡＵａ＜８＞〜ＬＡＵａ＜１５＞が配置される。同様に、ローカルアンプユニットＬＡＵａ＜１６＞〜ＬＡＵａ＜２３＞、…、及びローカルアンプユニットＬＡＵａ＜ｍ−８＞〜ＬＡＵａ＜ｍ−１＞が配置される。
ローカルアンプセットＬＡＳｂの領域では、例えば、Ｙ方向に並んだ８個のローカルアンプユニットＬＡＵｂの組が、Ｘ方向に並んでいる。具体的には、ローカルアンプユニットＬＡＵｂ＜０＞〜ＬＡＵｂ＜７＞が、転送領域ＸＲ１の近傍においてＹ方向に並んでいる。ローカルアンプユニットＬＡＵｂ＜０＞〜ＬＡＵｂ＜７＞のそれぞれの隣に、それぞれローカルアンプユニットＬＡＵｂ＜８＞〜ＬＡＵｂ＜１５＞が配置される。同様に、ローカルアンプユニットＬＡＵｂ＜１６＞〜ＬＡＵｂ＜２３＞、…、及びローカルアンプユニットＬＡＵｂ＜ｍ−８＞〜ＬＡＵｂ＜ｍ−１＞が配置される。
センスアンプセットＳＡＳ内のセンスアンプユニットＳＡＵと、データラッチセットＤＬＳ内のデータラッチユニットＤＬＵと、キャッシュメモリＣＭ内のラッチ回路ＸＤＬとのそれぞれの配置は、第３実施形態と同様である。第４実施形態に係る半導体記憶装置１において、センスアンプグループＳＡＧは、ローカルアンプユニットＬＡＵａ及びＬＡＵｂ、センスアンプユニットＳＡＵ、データラッチユニットＤＬＵ、並びにラッチ回路ＸＤＬを含んでいる。
各センスアンプグループＳＡＧと重なる領域には、各々がＹ方向に延伸した部分を有する複数のグローバルビット線ＧＢＬが、ローカルアンプユニットＬＡＵａ及びＬＡＵｂの数に対応して設けられる。第４実施形態に係る半導体記憶装置１において、グローバルビット線ＧＢＬのピッチは、例えばビット線ＢＬと同じピッチに設計される。センスアンプグループＳＡＧに含まれたセンスアンプユニットＳＡＵ、データラッチユニットＤＬＵ、及びラッチ回路ＸＤＬは、少なくとも互いに通信可能に接続されていれば良い。第４実施形態に係る半導体記憶装置１のその他の構成は、第１実施形態と同様である。
［４−３］半導体記憶装置１の動作
図２７は、第４実施形態に係る半導体記憶装置１における、共通のグローバルビット線ＧＢＬに接続されたローカルアンプユニットＬＡＵａ及びＬＡＵｂに関連する構成と、読み出し動作時の電流経路の一例とを示している。図２７に示すように、第４実施形態に係る半導体記憶装置１の読み出し動作において、シーケンサ１３は、第１実施形態と同様に、選択されたブロックＢＬＫに含まれたＮＡＮＤストリングＮＳに接続されたビット線ＢＬを充電し、非選択のブロックＢＬＫに含まれたＮＡＮＤストリングＮＳのみに接続されたビット線ＢＬの充電を省略する。そして、シーケンサ１３は、ローカルアンプユニットＬＡＵを用いることによって、読み出し電流を増幅させる。
具体的には、ビット線ＢＬｂに接続されたＮＡＮＤストリングＮＳを含むブロックＢＬＫが選択された場合、まずシーケンサ１３は、ローカルアンプユニットＬＡＵｂ内のトランジスタＴ２０及びＴ４０をオン状態に制御する。そして、センスアンプユニットＳＡＵが、ローカルアンプユニットＬＡＵｂを介してビット線ＢＬｂを充電する。その後、シーケンサ１３は、ローカルアンプユニットＬＡＵｂ内のトランジスタＴ４０をオフ状態に制御し、選択されたワード線ＷＬに読み出し電圧を印加する。
すると、ローカルアンプユニットＬＡＵｂのノードＮＤ３の電圧が、選択されたメモリセルトランジスタＭＴの状態に基づいて変化する。具体的には、選択されたメモリセルトランジスタＭＴがオン状態である場合、当該メモリセルトランジスタＭＴを介した電流（１）がノードＮＤ３からソース線ＳＬに向かって流れる。その結果、ノードＮＤ３の電圧が下降して、“Ｌ”レベルになる。一方で、選択されたメモリセルトランジスタＭＴがオフ状態である場合、ノードＮＤ３の電圧は“Ｈ”レベルを維持する。
それから、シーケンサ１３は、制御信号ＧＳＷを“Ｈ”レベルにする。トランジスタＴ４２のゲートに“Ｈ”レベルの電圧が印加されると、ローカルアンプユニットＬＡＵｂ内のトランジスタＴ４１は、ノードＮＤ３の電圧に基づいてオン状態又はオフ状態になる。ノードＮＤ３の電圧が“Ｈ”レベルである場合、ローカルアンプユニットＬＡＵｂ内のトランジスタＴ４１及びＴ４２を介した電流（２）が、センスアンプユニットＳＡＵから接地線に向かって流れ、グローバルビット線ＧＢＬの電圧が下降する。一方で、ノードＮＤ３の電圧が“Ｌ”レベルである場合、グローバルビット線ＧＢＬは高い電圧を維持する。
これにより、センスアンプユニットＳＡＵは、グローバルビット線ＧＢＬの電圧に基づいて、選択されたメモリセルトランジスタＭＴの読み出しデータを判定することが出来る。その他のビット線ＢＬに対応するブロックＢＬＫが選択された場合の動作は、ビット線ＢＬｂに対応するブロックＢＬＫが選択された場合の動作と同様である。
以下に、第４実施形態に係る半導体記憶装置１の読み出し動作の詳細について説明する。尚、以下では、選択されたワード線ＷＬのことをＷＬｓｅｌと呼ぶ。選択及び非選択のビット線ＢＬのことを、それぞれＢＬｓｅｌ及びＢＬｕｓｅｌと呼ぶ。ビット線ＢＬｓｅｌに接続されたローカルアンプユニットＬＡＵ内のトランジスタＴ４０に入力される制御信号ＢＳＷのことをＢＳＷｓｅｌと呼ぶ。ビット線ＢＬｕｓｅｌに接続されたローカルアンプユニットＬＡＵ内のトランジスタＴ４０に入力される制御信号ＢＳＷのことをＢＳＷｕｓｅｌと呼ぶ。ワード線ＷＬに印加される電圧は、ドライバモジュール１５及びロウデコーダモジュール１６によって制御される。
図２８は、第４実施形態に係る半導体記憶装置１の読み出し動作のタイミングチャートの一例であり、ＮＡＮＤストリングＮＳ、ローカルアンプユニットＬＡＵ、及びセンスアンプユニットＳＡＵに対応する制御信号等の変化を示している。図２８に示すように、読み出し動作においてシーケンサ１３は、時刻ｔ０〜ｔ９の処理を順に実行する。読み出し動作の実行前の各制御信号及び各配線の電圧は、例えばＶＳＳである。
時刻ｔ０において、ワード線ＷＬｓｅｌにＶＣＧが印加され、選択ゲート線ＳＧＳにＶＳＧＳが印加される。ＶＣＧは、読み出し電圧である。ＶＳＧＳは、読み出し動作において選択トランジスタＳＴ２をオン状態にすることが可能な電圧である。また、シーケンサ１３は、制御信号ＨＬＬを例えば４Ｖに上昇させ、制御信号ＸＸＬを例えば０．９Ｖ＋Ｖｔ（このＶｔは、トランジスタＴ３の閾値電圧に対応している）に上昇させる。すると、ノードＳＥＮが充電され、ノードＳＥＮの電圧がＶＤＤＳＡに上昇する。
時刻ｔ１において、シーケンサ１３は、制御信号ＢＬＳを例えば４Ｖに上昇させ、制御信号ＢＳＷｓｅｌを例えば４Ｖに上昇させ、制御信号ＢＬＣを例えば０．７Ｖ＋Ｖｔ（このＶｔは、トランジスタＴ４の閾値電圧に対応している）に上昇させる。すると、ビット線ＢＬｓｅｌ及びグローバルビット線ＧＢＬのそれぞれの電圧が例えば０．７Ｖに上昇する。一方で、ビット線ＢＬｕｓｅｌに接続されたローカルアンプユニットＬＡＵにおいて、制御信号ＢＳＷｕｓｅｌは例えばＶＳＳである。このため、ビット線ＢＬｕｓｅｌに接続されたトランジスタＴ４０はオフ状態を維持し、ビット線ＢＬｕｓｅｌの電圧はＶＳＳを維持する。このように、時刻ｔ１の動作では、ビット線ＢＬｓｅｌが充電され、ビット線ＢＬｕｓｅｌが非充電とされる。
時刻ｔ２において、シーケンサ１３は、制御信号ＢＳＷｓｅｌをＶＳＳに下降させ、制御信号ＢＬＣをＶＳＳに下降させる。これにより、ビット線ＢＬｓｅｌに接続されたセンスアンプユニットＳＡＵ内のノードＳＥＮの電圧がＶＤＤＳＡに固定される。
時刻ｔ３において、選択ゲート線ＳＧＤにはＶＳＧＤが印加される。ＶＳＧＤは、読み出し動作において選択トランジスタＳＴ１をオン状態にすることが可能な電圧である。選択トランジスタＳＴ１がオン状態になると、ビット線ＢＬｓｅｌの電圧は、選択されたメモリセルトランジスタＭＴが記憶するデータに基づいて変化する。具体的には、ＶＣＧによってオン状態になったメモリセルトランジスタＭＴ（オンセル）に接続されたビット線ＢＬｓｅｌの電圧が下降し、ＶＣＧによってオフ状態を維持しているメモリセルトランジスタＭＴ（オフセル）に接続されたビット線ＢＬｓｅｌの電圧は例えば０．７Ｖを維持する。
時刻ｔ４において、シーケンサ１３は、制御信号ＧＳＷをＶＤＤに上昇させる。すると、ビット線ＢＬｓｅｌに接続されたローカルアンプユニットＬＡＵでは、ビット線ＢＬｓｅｌの電圧が例えば０．７Ｖである場合に、トランジスタＴ４１及びＴ４２がオン状態になり、グローバルビット線ＧＢＬの電圧が下降する。一方で、ビット線ＢＬｓｅｌの電圧が例えばＶＳＳである場合に、トランジスタＴ４１はオフ状態を維持し、グローバルビット線ＧＢＬの電圧は維持される。このように時刻ｔ４の動作では、オンセルに接続されたグローバルビット線ＧＢＬの電圧が維持され、オフセルに接続されたグローバルビット線ＧＢＬの電圧が下降する。
時刻ｔ５において、シーケンサ１３は、制御信号ＨＬＬをＶＳＳに下降させる。これにより、トランジスタＴ０及びＴ２を介したノードＳＥＮへの充電が停止する。
時刻ｔ６において、シーケンサ１３は、制御信号ＢＬＣを０．４Ｖ＋Ｖｔ（このＶｔは、トランジスタＴ４の閾値電圧に対応している）に上昇させる。すると、ノードＳＥＮの電圧が、グローバルビット線ＧＢＬの電圧に基づいて変化する。具体的には、オンセルに接続されたグローバルビット線ＧＢＬは高い電圧を維持しているため、ノードＳＥＮの電圧は高い電圧を維持する。一方で、オフセルに接続されたグローバルビット線ＧＢＬは低い電圧になっているため、ノードＳＥＮの電圧が下降する。
時刻ｔ７において、シーケンサ１３は、制御信号ＢＬＣをＶＳＳに下降させ、制御信号ＸＸＬをＶＳＳに下降させる。すると、トランジスタＴ３及びＴ４がオフ状態になり、ノードＳＥＮの電圧が固定される。
時刻ｔ８において、シーケンサ１３は、制御信号ＳＴＢをアサートする。すなわち、シーケンサは、制御信号ＳＴＢを一時的に“Ｈ”レベルに上昇させる。すると、バスＬＢＵＳの電圧が、ノードＳＥＮの電圧に基づいて変化する。具体的には、オンセルに接続されたノードＳＥＮは高い電圧を維持しているため、トランジスタＴ７がオン状態になり、バスＬＢＵＳの電圧が下降する。オフセルに接続されたノードＳＥＮは低い電圧になっているため、トランジスタＴ７がオフ状態を維持し、バスＬＢＵＳの電圧が高く維持される。それから、シーケンサ１３は、バスＬＢＵＳの電圧値に基づいたデータを、センスアンプモジュール１４内のいずれかのラッチ回路に保持させる。
時刻ｔ９において、ワード線ＷＬｓｅｌ並びに選択ゲート線ＳＧＳ及びＳＧＤのそれぞれの電圧がＶＳＳに下降する。また、シーケンサ１３は、制御信号ＧＳＷ及びＢＬＳのそれぞれをＶＳＳに下降させる。
以上のように、第４実施形態に係る半導体記憶装置１は、読み出し動作を実行することが出来る。尚、シーケンサ１３は、読み出し動作と同様にビット線ＢＬａ及びＢＬｂのいずれかを適宜充電することによって、書き込み動作を実行することも出来る。書き込み動作では、選択されたブロックＢＬＫに対応するローカルアンプユニットＬＡＵ内のトランジスタＴ４０がオン状態に制御される。また、各種動作においてシーケンサ１３は、非選択のブロックＢＬＫに含まれたＮＡＮＤストリングＮＳに接続されたビット線ＢＬをフローティング状態に設定しても良いし、センスアンプユニットＳＡＵを用いて当該ビット線ＢＬに接地電圧ＶＳＳを印加しても良い。
［４−４］第４実施形態の効果
以上のように、第４実施形態に係る半導体記憶装置１は、各々が増幅回路ＡＣを含む複数のローカルアンプユニットＬＡＵを有し、ローカルアンプユニットＬＡＵとセンスアンプユニットＳＡＵとのそれぞれを用いて２段階の読み出し動作を実行する。これにより、第４実施形態に係る半導体記憶装置１は、読み出し動作におけるセル電流を増幅することが出来、読み出し動作の精度を向上させることが出来る。従って、第４実施形態に係る半導体記憶装置１は、第１実施形態と同様の効果を得ることが出来、さらに読み出しエラーを低減することが出来る。
［５］第５実施形態
第５実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１に対して、グローバルビット線ＧＢＬに接続されるローカルアンプユニットＬＡＵの個数が追加された構成を有する。以下に、第５実施形態に係る半導体記憶装置１について、第１〜第４実施形態と異なる点を説明する。
［５−１］センスアンプモジュール１４の回路構成
図２９は、第５実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１４の回路構成の一例であり、１本のグローバルビット線ＧＢＬに関連付けられた構成を抽出して示している。図２９に示すように、センスアンプモジュール１４は、ラッチ回路ＸＤＬ＜ｋ＞（ｋは偶数）、データラッチユニットＤＬＵ＜ｋ＞、センスアンプユニットＳＡＵ＜ｋ＞、ローカルアンプユニットＬＡＵａ＜ｋ＞及びＬＡＵａ＜ｋ＋１＞、並びにローカルアンプユニットＬＡＵｂ＜ｋ＞及びＬＡＵｂ＜ｋ＋１＞を含んでいる。
ラッチ回路ＸＤＬ＜ｋ＞は、バスＤＢＵＳを介して、データラッチユニットＤＬＵ＜ｋ＞及びセンスアンプユニットＳＡＵ＜ｋ＞に接続される。センスアンプユニットＳＡＵ＜ｋ＞内のセンスアンプ部ＳＡは、グローバルビット線ＧＢＬに接続される。グローバルビット線ＧＢＬは、ローカルアンプユニットＬＡＵａ＜ｋ＞、ＬＡＵａ＜ｋ＋１＞、ＬＡＵｂ＜ｋ＞及びＬＡＵ＜ｋ＋１＞のそれぞれの増幅回路ＡＣに接続される。つまり、第５実施形態では、１本のグローバルビット線ＧＢＬに対して、４個のローカルアンプユニットＬＡＵが接続されている。第５実施形態に係る半導体記憶装置１において、グローバルビット線ＧＢＬのピッチは、ビット線ＢＬのピッチよりも広く設計され得る。
図３０は、第５実施形態に係る半導体記憶装置１におけるローカルアンプユニットＬＡＵの詳細な回路構成の一例を示している。図３０に示すように、ローカルアンプユニットＬＡＵの回路構成は、第４実施形態で説明されたローカルアンプユニットＬＡＵと同様である。第５実施形態に係る半導体記憶装置１において、ローカルアンプユニットＬＡＵａ＜ｋ＞内のトランジスタＴ４０のゲートには、制御信号ＢＳＷａ１が入力される。ローカルアンプユニットＬＡＵａ＜ｋ＋１＞内のトランジスタＴ４０のゲートには、制御信号ＢＳＷａ２が入力される。ローカルアンプユニットＬＡＵｂ＜ｋ＞内のトランジスタＴ４０のゲートには、制御信号ＢＳＷｂ１が入力される。ローカルアンプユニットＬＡＵｂ＜ｋ＋１＞内のトランジスタＴ４０のゲートには、制御信号ＢＳＷｂ２が入力される。第５実施形態に係る半導体記憶装置１のその他の構成は、第４実施形態と同様である。
［５−２］第５実施形態の効果
以上のように、第５実施形態に係る半導体記憶装置１は、グローバルビット線ＧＢＬに対して、第４実施形態よりも多くのローカルアンプユニットＬＡＵが接続された構成を有している。このような場合においても、第５実施形態に係る半導体記憶装置１は、例えばグローバルビット線ＧＢＬを共有するローカルアンプユニットＬＡＵを独立に制御することによって、グローバルビット線ＧＢＬを共有する複数のビット線ＢＬに対してシリアルに読み出し動作を実行することが出来る。また、第５実施形態に係る半導体記憶装置１では、グローバルビット線ＧＢＬのピッチが第４実施形態よりも広い。つまり、第５実施形態に係る半導体記憶装置１は、第４実施形態よりもグローバルビット線ＧＢＬの配線容量及び配線抵抗を小さくすることが出来る。
［６］第６実施形態
第６実施形態に係る半導体記憶装置１は、第５実施形態に係る半導体記憶装置１に対して、一部のビット線ＢＬをシールドさせた状態で読み出し動作を実行する。以下に、第６実施形態に係る半導体記憶装置１について、第１〜第５実施形態と異なる点を説明する。
［６−１］センスアンプモジュール１４の回路構成
図３１は、第６実施形態に係る半導体記憶装置１におけるローカルアンプユニットＬＡＵの詳細な回路構成の一例を示している。図３１に示すように、第６実施形態におけるローカルアンプユニットＬＡＵは、第４実施形態で説明されたローカルアンプユニットＬＡＵに対して、トランジスタＴ４３が追加された構成を有している。
具体的には、各ローカルアンプユニットＬＡＵにおいて、トランジスタＴ４３のドレインは、ノードＮＤ３に接続される。トランジスタＴ４３のソースは、ノードＲＳＴに接続される。ローカルアンプユニットＬＡＵａ＜ｋ＞内のトランジスタＴ４３のゲートには、制御信号ＢＲＳＴａ１が入力される。ローカルアンプユニットＬＡＵａ＜ｋ＋１＞内のトランジスタＴ４３のゲートには、制御信号ＢＲＳＴａ２が入力される。ローカルアンプユニットＬＡＵｂ＜ｋ＞内のトランジスタＴ４３のゲートには、制御信号ＢＲＳＴｂ１が入力される。ローカルアンプユニットＬＡＵｂ＜ｋ＋１＞内のトランジスタＴ４３のゲートには、制御信号ＢＲＳＴｂ２が入力される。第６実施形態に係る半導体記憶装置１のその他の構成は、第５実施形態と同様である。
［６−２］半導体記憶装置１の動作
以下に、第６実施形態に係る半導体記憶装置１の動作について説明する。尚、以下では、奇数番号のビット線ＢＬに接続されたローカルアンプユニットＬＡＵのことをローカルアンプユニットＬＡＵｏと呼び、偶数番号のビット線ＢＬに接続されたローカルアンプユニットＬＡＵのことをローカルアンプユニットＬＡＵｅと呼ぶ。
第６実施形態に係る半導体記憶装置１の非選択のブロックＢＬＫに対する動作は、例えば第４及び第５実施形態と同様である。一方で、第６実施形態に係る半導体記憶装置１では、選択されたブロックＢＬＫに接続されたビット線ＢＬに対する動作が、ローカルアンプユニットＬＡＵｏ及びＬＡＵｅ間で異なる。例えば、図３１において、ビット線ＢＬａが接続されたブロックＢＬＫが選択された場合、ビット線ＢＬａ＜ｋ＞がアクティブ状態（例えば、読み出し対象のビット線ＢＬ）に設定され、ビット線ＢＬａ＜ｋ＋１＞がシールド状態に設定される。一方で、ビット線ＢＬｂが接続された非選択のブロックＢＬＫは、ノンアクティブ状態（例えば、シールド状態と同じ状態）に設定される。以下では、アクティブ状態に設定されたビット線ＢＬに対する動作に注目して説明する。
（読み出し動作）
第６実施形態に係る半導体記憶装置１の読み出し動作において、シーケンサ１３は、第４実施形態と同様に、選択されたブロックＢＬＫに含まれたＮＡＮＤストリングＮＳに接続されたビット線ＢＬを充電し、非選択のブロックＢＬＫに含まれたＮＡＮＤストリングＮＳのみに接続されたビット線ＢＬの充電を省略する。そして、第６実施形態に係る半導体記憶装置１では、奇数番号のビット線ＢＬと偶数番号のビット線ＢＬとでグループ分けされ、シーケンサ１３は、ビット線ＢＬのグループ毎に読み出し動作を実行する。
図３２は、第６実施形態に係る半導体記憶装置１における、共通のグローバルビット線ＧＢＬに接続されたローカルアンプユニットＬＡＵｏ及びＬＡＵｅに関連する構成と、読み出し動作時の電流経路の一例とを示している。図３２に示すように、読み出し動作においてシーケンサ１３は、奇数番号のビット線ＢＬに接続されたメモリセルトランジスタＭＴが選択された場合に、偶数番号のビット線ＢＬをシールドし、偶数番号のビット線ＢＬに接続されたメモリセルトランジスタＭＴが選択された場合に、奇数番号のビット線ＢＬをシールドする。
具体的には、シーケンサ１３は、ノードＲＳＴの電圧をＶＳＳにする。そして、シーケンサ１３は、シールドするビット線ＢＬに対応するローカルアンプユニットＬＡＵのトランジスタＴ４３をオン状態に制御し、選択されたメモリセルトランジスタＭＴに接続されたビット線ＢＬに対応するローカルアンプユニットＬＡＵのトランジスタＴ４３をオフ状態に制御する。それから、シーケンサ１３は、この状態を維持して読み出し動作を進行する。第６実施形態に係る半導体記憶装置１の読み出し動作におけるその他の動作は、第４及び第５実施形態と同様である。
（書き込み動作）
第６実施形態に係る半導体記憶装置１の書き込み動作において、シーケンサ１３は、第４実施形態と同様に、選択されたブロックＢＬＫに含まれたＮＡＮＤストリングＮＳに接続されたビット線ＢＬを充電し、非選択のブロックＢＬＫに含まれたＮＡＮＤストリングＮＳのみに接続されたビット線ＢＬの充電を省略する。そして、第６実施形態に係る半導体記憶装置１では、奇数番号のビット線ＢＬと偶数番号のビット線ＢＬとでグループ分けされ、シーケンサ１３は、ビット線ＢＬのグループ毎に書き込み動作を実行する。
図３３は、第６実施形態に係る半導体記憶装置１における、共通のグローバルビット線ＧＢＬに接続されたローカルアンプユニットＬＡＵｏ及びＬＡＵｅに関連する構成と、書き込み動作時の電流経路の一例とを示している。図３３に示すように、書き込み動作においてシーケンサ１３は、ノードＲＳＴの電圧をＶＤＤにする。そして、シーケンサ１３は、シールドするビット線ＢＬに対応するローカルアンプユニットＬＡＵのトランジスタＴ４３をオン状態に制御し、選択されたメモリセルトランジスタＭＴに接続されたビット線ＢＬに対応するローカルアンプユニットＬＡＵ内のトランジスタＴ４３をオフ状態に制御する。
これにより、選択されたブロックＢＬＫに含まれ且つシールドするビット線ＢＬに接続された選択トランジスタＳＴ１がオフ状態になり、ＮＡＮＤストリングＮＳ内のチャネルがフローティング状態になる。一方で、選択されたブロックＢＬＫに含まれ且つ書き込み対象のビット線ＢＬに接続された選択トランジスタＳＴ１は、ビット線ＢＬに書き込みデータ（例えば“０”データ）に対応する電圧が印可された場合にオン状態になり、非書き込みデータ（例えば“１”データ）に対応する電圧が印可された場合にオフ状態になる。それから、シーケンサ１３は、この状態を適宜維持して書き込み動作を進行する。第６実施形態に係る半導体記憶装置１の書き込み動作におけるその他の動作は、第４及び第５実施形態と同様である。
［６−３］第６実施形態の効果
以上のように、第６実施形態に係る半導体記憶装置１は、一部のビット線ＢＬをシールドした読み出し動作を実行することが出来る。これにより、第６実施形態に係る半導体記憶装置１は、読み出し動作においてビット線ＢＬに発生するノイズを抑制することが出来る。従って、第６実施形態に係る半導体記憶装置１は、第６実施形態に係る半導体記憶装置は、第５実施形態と同様の効果を得ることが出来、さらに読み出しエラーを低減することが出来る。
［７］第７実施形態
第７実施形態に係る半導体記憶装置１は、第４実施形態に係る半導体記憶装置１に対して、増幅回路ＡＣがローカルセンスアンプに置き換えられた構成を有する。以下に、第７実施形態に係る半導体記憶装置１について、第１〜第６実施形態と異なる点を説明する。
［７−１］センスアンプモジュール１４の回路構成
図３４は、第７実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１４の回路構成の一例を示している。図３４に示すように、第７実施形態におけるセンスアンプモジュール１４は、第４実施形態で図２４を用いて説明されたセンスアンプモジュール１４と同様の回路構成を有する。そして、第７実施形態におけるローカルアンプユニットＬＡＵは、第４実施形態で説明された増幅回路ＡＣがローカルセンスアンプＬＳＡに置き換えられた構成を有する。ローカルセンスアンプＬＳＡは、第４実施形態と同様に、グローバルビット線ＧＢＬとビット線接続部ＢＬＨＵとの間に接続される。第７実施形態に係る半導体記憶装置１おいて、グローバルビット線ＧＢＬのピッチは、例えばビット線ＢＬと同じピッチに設計される。
図３５は、第７実施形態に係る半導体記憶装置１の備えるローカルセンスアンプＬＳＡの回路構成の一例であり、１本のグローバルビット線ＧＢＬに関連付けられた構成を抽出して示している。図３５に示すように、ローカルセンスアンプＬＳＡａ及びＬＳＡｂのそれぞれは、類似した回路構成を有している。例えば、各ローカルセンスアンプＬＳＡは、トランジスタＴ５０〜Ｔ５７並びにキャパシタＣＡ＿Ｌを含んでいる。トランジスタＴ５０〜Ｔ５７は、Ｎ型のＭＯＳトランジスタである。
各ローカルセンスアンプＬＳＡにおいて、トランジスタＴ５０のソースは、電源線に接続されたノードＮＤ４に接続される。トランジスタＴ５０のドレインは、ノードＮＤ５に接続される。トランジスタＴ５１のドレインは、ノードＮＤ４に接続される。トランジスタＴ５１のソースは、ノードＳＥＮ＿Ｌに接続される。トランジスタＴ５２のドレインは、ノードＳＥＮ＿Ｌに接続される。トランジスタＴ５２のソースは、ノードＮＤ５に接続される。トランジスタＴ５３のドレインは、ノードＮＤ５に接続される。トランジスタＴ５３のソースは、ノードＢＬＩに接続される。
トランジスタＴ５４のドレインは、グローバルビット線ＧＢＬに接続される。トランジスタＴ５５のドレインは、トランジスタＴ５４のソースに接続される。トランジスタＴ５５のソースは、ノードＣＬＫ＿Ｌに接続される。トランジスタＴ５５のゲートは、ノードＳＥＮ＿Ｌに接続される。キャパシタＣＡ＿Ｌの一方電極は、ノードＳＥＮ＿Ｌに接続される。キャパシタＣＡ＿Ｌの他方電極は、ノードＣＬＫ＿Ｌに接続される。トランジスタＴ５６のドレインは、ノードＲＳＴに接続される。トランジスタＴ５６のソースは、ノードＢＬＩに接続される。トランジスタＴ５７のドレインは、グローバルビット線ＧＢＬに接続される。トランジスタＴ５７のソースは、ノードＢＬＩに接続される。
ローカルセンスアンプＬＳＡａ内のトランジスタＴ５０〜Ｔ５４、Ｔ５６及びＴ５７のそれぞれのゲートには、それぞれ制御信号ＢＬＸ＿Ｌａ、ＨＬＬ＿Ｌａ、ＸＸＬ＿Ｌａ、ＢＬＣ＿Ｌａ、ＳＴＢ＿Ｌａ、ＢＲＳＴａ及びＢＹＰａが入力される。同様に、ローカルセンスアンプＬＳＡｂ内のトランジスタＴ５０〜Ｔ５４、Ｔ５６及びＴ５７のそれぞれのゲートには、それぞれ制御信号ＢＬＸ＿Ｌｂ、ＨＬＬ＿Ｌｂ、ＸＸＬ＿Ｌｂ、ＢＬＣ＿Ｌｂ、ＳＴＢ＿Ｌｂ、ＢＲＳＴｂ及びＢＹＰｂが入力される。ローカルセンスアンプＬＳＡａ及びＬＳＡｂ内の制御信号は、後述する動作を実行することが可能であれば、適宜共有されても良い。第７実施形態に係る半導体記憶装置１のその他の構成は、第４実施形態と同様である。
［７−２］半導体記憶装置１の動作
（読み出し動作）
図３６は、第７実施形態に係る半導体記憶装置１における、共通のグローバルビット線ＧＢＬに接続されたローカルアンプユニットＬＡＵａ及びＬＡＵｂに関連する構成と、読み出し動作時の電流経路の一例とを示している。図３６に示すように、第７実施形態に係る半導体記憶装置１の読み出し動作において、シーケンサ１３は、選択されたブロックＢＬＫに含まれたＮＡＮＤストリングＮＳに接続されたビット線ＢＬを充電し、非選択のブロックＢＬＫに含まれたＮＡＮＤストリングＮＳのみに接続されたビット線ＢＬの充電を省略する。そして、シーケンサ１３は、ローカルアンプユニットＬＡＵを用いることによって、読み出し電流を増幅させる。
具体的には、ビット線ＢＬｂに接続されたＮＡＮＤストリングＮＳを含むブロックＢＬＫが選択された場合、まずシーケンサ１３は、ローカルセンスアンプＬＳＡｂを用いてビット線ＢＬｂを充電する。その後、選択されたワード線ＷＬに読み出し電圧が印加され、ローカルアンプユニットＬＡＵｂ内のノードＳＥＮ＿Ｌの電圧が、選択されたメモリセルトランジスタＭＴの状態に基づいて変化する。具体的には、選択されたメモリセルトランジスタＭＴがオン状態である場合、当該メモリセルトランジスタＭＴを介した電流（１）がノードＳＥＮ＿Ｌからソース線ＳＬに向かって流れる。その結果、ノードＳＥＮ＿Ｌの電圧が下降して、“Ｌ”レベルになる。一方で、選択されたメモリセルトランジスタＭＴがオフ状態である場合、ノードＳＥＮ＿Ｌの電圧は“Ｈ”レベルを維持する。
それから、シーケンサ１３は、制御信号ＳＴＢ＿Ｌｂを“Ｈ”レベルにする。トランジスタＴ５４のゲートに“Ｈ”レベルの電圧が印加されると、ローカルアンプユニットＬＡＵｂ内のトランジスタＴ５４は、ノードＳＥＮ＿Ｌの電圧に基づいてオン状態又はオフ状態になる。ノードＳＥＮ＿Ｌの電圧が“Ｈ”レベルである場合、ローカルアンプユニットＬＡＵｂ内のトランジスタＴ５４及びＴ５５を介した電流（２）が、センスアンプユニットＳＡＵから接地線に向かって流れ、グローバルビット線ＧＢＬの電圧が下降する。一方で、ノードＳＥＮ＿Ｌの電圧が“Ｌ”レベルである場合、グローバルビット線ＧＢＬは高い電圧を維持する。
これにより、センスアンプユニットＳＡＵは、グローバルビット線ＧＢＬの電圧に基づいて、選択されたメモリセルトランジスタＭＴの読み出しデータを判定することが出来る。その他のビット線ＢＬに対応するブロックＢＬＫが選択された場合の動作は、ビット線ＢＬｂに対応するブロックＢＬＫが選択された場合の動作と同様である。
以下に、第７実施形態に係る半導体記憶装置１の読み出し動作の詳細について説明する。第７実施形態に係る半導体記憶装置１の読み出し動作では、第４実施形態と同様に、選択されたビット線ＢＬが充電され、非選択のビット線ＢＬが非充電とされる。このため、以下では、選択されたビット線ＢＬに接続されたローカルアンプユニットＬＡＵに対応する動作に注目して説明する。
図３７は、第７実施形態に係る半導体記憶装置１の読み出し動作のタイミングチャートの一例であり、ＮＡＮＤストリングＮＳ、ローカルアンプユニットＬＡＵ、及びセンスアンプユニットＳＡＵに対応する制御信号等の変化を示している。図３７に示すように、読み出し動作においてシーケンサ１３は、時刻ｔ０〜ｔ８の処理を順に実行する。読み出し動作の実行前の各制御信号及び各配線の電圧は、例えばＶＳＳである。
時刻ｔ０において、ワード線ＷＬｓｅｌにＶＣＧが印加され、選択ゲート線ＳＧＳにＶＳＧＳが印加され、選択ゲート線ＳＧＤにＶＳＧＤが印加される。また、シーケンサ１３は、制御信号ＢＲＳＴを一時的に“Ｈ”レベルに上昇させる。例えば、読み出し動作においてノードＲＳＴにはＶＳＳが印加されているため、この動作によってノードＢＬＩの電圧がＶＳＳに下降する。
時刻ｔ１において、シーケンサ１３は、制御信号ＢＬＳを例えば４Ｖに上昇させ、制御信号ＢＳＷｓｅｌを例えば４Ｖに上昇させ、制御信号ＢＬＣ＿Ｌを例えば０．５Ｖ＋Ｖｔ（このＶｔは、トランジスタＴ５３の閾値電圧に対応している）に上昇させ、制御信号ＢＬＸ＿Ｌを例えば０．７Ｖ＋Ｖｔ（このＶｔは、トランジスタＴ５０の閾値電圧に対応している）に上昇させ、制御信号ＨＬＬ＿Ｌを例えば４Ｖに上昇させ、制御信号ＢＬＣを例えば０．５Ｖ＋Ｖｔ（このＶｔは、トランジスタＴ４の閾値電圧に対応している）に上昇させ、制御信号ＢＬＸを例えば０．７Ｖ＋Ｖｔ（このＶｔは、トランジスタＴ１の閾値電圧に対応している）に上昇させ、制御信号ＨＬＬを例えば４Ｖに上昇させる。
すると、ノードＳＥＮ及びＳＥＮ＿Ｌのそれぞれが充電され、ノードＳＥＮ及びＳＥＮ＿Ｌのそれぞれの電圧がＶＤＤＳＡに上昇する。また、グローバルビット線ＧＢＬの電圧が例えば０．５Ｖに上昇し、ビット線ＢＬの電圧が、選択されたメモリセルトランジスタＭＴが記憶するデータに基づいて変化する。具体的には、オフセルに接続されたビット線ＢＬの電圧は例えば０．５Ｖ、すなわちグローバルビット線ＧＢＬと同等の電圧に上昇する。一方で、オフセルに接続されたビット線ＢＬの電圧は、オンセルに接続されたビット線ＢＬの電圧よりも低い電圧に上昇する。
時刻ｔ２において、シーケンサ１３は、制御信号ＨＬＬ＿ＬをＶＳＳに下降させ、ＸＸＬ＿Ｌを例えば０．９Ｖ＋Ｖｔ（このＶｔは、トランジスタＴ５２の閾値電圧に対応している）に上昇させる。すると、ノードＳＥＮ＿Ｌの電圧が、選択されたメモリセルトランジスタＭＴが記憶するデータに基づいて変化する。具体的には、オンセルに接続されたノードＳＥＮ＿Ｌの電圧は下降し、オフセルに接続されたノードＳＥＮ＿Ｌは高い電圧を維持する。
時刻ｔ３において、シーケンサ１３は、制御信号ＸＸＬ＿ＬをＶＳＳに下降させる。すると、トランジスタＴ５２がオフ状態になり、ノードＳＥＮ＿Ｌの電圧が固定される。
時刻ｔ４において、シーケンサ１３は、制御信号ＳＴＢ＿Ｌを“Ｈ”レベルに上昇させる。すると、グローバルビット線ＧＢＬの電圧が、ノードＳＥＮ＿Ｌの電圧に基づいて変化する。具体的には、オンセルに接続されたグローバルビット線ＧＢＬの電圧は、トランジスタＴ５５がノードＳＥＮ＿Ｌの低い電圧によってオフ状態を維持しているため、高い電圧を維持する。一方で、オフセルに接続されたグローバルビット線ＧＢＬの電圧は、トランジスタＴ５５がノードＳＥＮ＿の高い電圧によってオン状態になるため、下降する。これにより、オフセルに接続されたグローバルビット線ＧＢＬの電圧は、オンセルに接続されたグローバルビット線ＧＢＬの電圧よりも低くなる。
時刻ｔ５において、シーケンサ１３は、制御信号ＨＬＬをＶＳＳに下降させ、制御信号ＸＸＬの電圧を０．９Ｖ＋Ｖｔ（このＶｔは、トランジスタＴ３の閾値電圧に対応している）に上昇させる。すると、トランジスタＴ０及びＴ２を介したノードＳＥＮへの充電が停止し、ノードＳＥＮの電圧が、グローバルビット線ＧＢＬの電圧に基づいて変化する。具体的には、オンセルに接続されたグローバルビット線ＧＢＬは高い電圧を維持しているため、ノードＳＥＮの電圧は高い電圧を維持する。一方で、オフセルに接続されたグローバルビット線ＧＢＬは低い電圧になっているため、ノードＳＥＮの電圧が下降する。
時刻ｔ６において、シーケンサ１３は、制御信号ＸＸＬをＶＳＳに下降させる。すると、トランジスタＴ３がオフ状態になり、ノードＳＥＮの電圧が固定される。
時刻ｔ７において、シーケンサ１３は、制御信号ＳＴＢをアサートする。すなわち、シーケンサは、制御信号ＳＴＢを一時的に“Ｈ”レベルに上昇させる。すると、バスＬＢＵＳの電圧が、ノードＳＥＮの電圧に基づいて変化する。具体的には、オンセルに接続されたノードＳＥＮは高い電圧を維持しているため、トランジスタＴ７がオン状態になり、バスＬＢＵＳの電圧が下降する。オフセルに接続されたノードＳＥＮは低い電圧になっているため、トランジスタＴ７がオフ状態を維持し、バスＬＢＵＳの電圧が高く維持される。それから、シーケンサ１３は、バスＬＢＵＳの電圧値に基づいたデータを、センスアンプモジュール１４内のいずれかのラッチ回路に保持させる。
時刻ｔ８において、ワード線ＷＬｓｅｌ並びに選択ゲート線ＳＧＳ及びＳＧＤのそれぞれの電圧がＶＳＳに下降する。また、シーケンサ１３は、制御信号ＢＬＳ、ＢＬＣ＿Ｌ、ＢＬＸ＿Ｌ、ＳＴＢ＿Ｌ、ＢＬＣ＿Ｌ、及びＢＬＸのそれぞれをＶＳＳ（“Ｌ”レベル）に下降させる。以上のように、第７実施形態に係る半導体記憶装置１は、読み出し動作を実行することが出来る。
（書き込み動作）
図３８は、第７実施形態に係る半導体記憶装置１における、共通のグローバルビット線ＧＢＬに接続されたローカルアンプユニットＬＡＵａ及びＬＡＵｂに関連する構成と、書き込み動作時の電流経路の一例とを示している。図３８に示すように、第７実施形態に係る半導体記憶装置１の書き込み動作において、シーケンサ１３は、ローカルアンプユニットＬＡＵ内のトランジスタＴ５７をオン状態にすることによって、グローバルビット線ＧＢＬとビット線ＢＬとの間を電気的に接続する。そして、選択されたブロックＢＬＫに含まれたＮＡＮＤストリングＮＳに接続されたビット線ＢＬを適宜充電し、非選択のブロックＢＬＫに含まれたＮＡＮＤストリングＮＳのみに接続されたビット線ＢＬの充電を省略する。
具体的には、ビット線ＢＬｂに接続されたＮＡＮＤストリングＮＳを含むブロックＢＬＫが選択された場合、まずシーケンサ１３は、ローカルアンプユニットＬＡＵｂのローカルセンスアンプＬＳＡに含まれたトランジスタＴ５７をオン状態に制御する。その後、シーケンサ１３は、プログラム動作とベリファイ動作とを含むプログラムループを実行する。これにより、シーケンサ１３は、メモリセルトランジスタＭＴにデータを書き込むことが出来る。その他のビット線ＢＬに対応するブロックＢＬＫが選択された場合の動作は、ビット線ＢＬｂに対応するブロックＢＬＫが選択された場合の動作と同様である。
［７−３］第７実施形態の効果
以上のように、第７実施形態に係る半導体記憶装置１は、各々がローカルセンスアンプＬＳＡを含む複数のローカルアンプユニットＬＡＵを有し、ローカルセンスアンプＬＳＡとセンスアンプユニットＳＡＵとのそれぞれを用いて２段階の読み出し動作を実行する。これにより、第７実施形態に係る半導体記憶装置１は、読み出し動作におけるセル電流を増幅することが出来、読み出し動作の精度を向上させることが出来る。従って、第７実施形態に係る半導体記憶装置は、第１実施形態と同様の効果を得ることが出来、さらに読み出しエラーを低減することが出来る。
尚、第７実施形態と第４実施形態との間は、主にローカルアンプユニットＬＡＵ内の回路構成が異なっている。具体的には、第７実施形態におけるローカルセンスアンプＬＳＡは、第４実施形態における増幅回路ＡＣと異なり、ビット線ＢＬに電圧を印加するための構成を有している。このため、ビット線ＢＬを充電する時間を短くするためには、第７実施形態のようにローカルセンスアンプＬＳＡが設けられることが好ましい。一方で、回路内の素子数は、ローカルセンスアンプＬＳＡよりも増幅回路ＡＣの方が少ない。このため、センスアンプ領域ＳＲの面積を縮小したい場合に、半導体記憶装置１は、第４実施形態のような増幅回路ＡＣを使用することが好ましい。
［８］第８実施形態
第８実施形態に係る半導体記憶装置１は、第７実施形態に係る半導体記憶装置１に対して、グローバルビット線ＧＢＬに接続されるローカルセンスアンプＬＳＡの個数が追加された構成を有する。以下に、第８実施形態に係る半導体記憶装置１について、第１〜第７実施形態と異なる点を説明する。
［８−１］センスアンプモジュール１４の回路構成
図３９は、第８実施形態に係る半導体記憶装置１の備えるセンスアンプモジュール１４の回路構成の一例であり、１本のグローバルビット線ＧＢＬに関連付けられた構成を抽出して示している。図３９に示すように、第８実施形態におけるセンスアンプモジュール１４は、第５実施形態で図２９を用いて説明されたセンスアンプモジュール１４と同様の回路構成を有する。そして、第８実施形態におけるローカルアンプユニットＬＡＵは、第５実施形態で説明された増幅回路ＡＣがローカルセンスアンプＬＳＡに置き換えられた構成を有する。つまり、第８実施形態では、１本のグローバルビット線ＧＢＬに対して、４個のローカルセンスアンプＬＳＡが接続されている。第８実施形態に係る半導体記憶装置１
おいて、グローバルビット線ＧＢＬのピッチは、ビット線ＢＬのピッチよりも広く設計され得る。第８実施形態に係る半導体記憶装置１のその他の構成は、第７実施形態と同様である。
［８−２］第８実施形態の効果
以上のように、第８実施形態に係る半導体記憶装置１は、グローバルビット線ＧＢＬに対して、第７実施形態よりも多くのローカルアンプユニットＬＡＵが接続された構成を有している。このような場合においても、第８実施形態に係る半導体記憶装置１は、例えばグローバルビット線ＧＢＬを共有するローカルアンプユニットＬＡＵを独立に制御することによって、グローバルビット線ＧＢＬを共有する複数のビット線ＢＬに対してシリアルに読み出し動作を実行することが出来る。また、第８実施形態に係る半導体記憶装置１では、グローバルビット線ＧＢＬのピッチが第７実施形態よりも広い。つまり、第８実施形態に係る半導体記憶装置１は、第７実施形態よりもグローバルビット線ＧＢＬの配線容量及び配線抵抗を小さくすることが出来る。
［９］その他の変形例等
実施形態の半導体記憶装置は、メモリ部と、回路部とを含む。メモリ部は、第１及び第２メモリセルと、第１及び第２メモリセルにそれぞれ接続された第１及び第２ビット線と、第１及び第２ビット線にそれぞれ接続された第１及び第２接合金属と、を含む。回路部は、第１配線を含むセンスアンプ部と、第１配線と接続され且つ第１及び第２接合金属とそれぞれ対向する第３及び第４接合金属とを含む。回路部は、メモリ部と接合される。これにより、実施形態の半導体記憶装置は、消費電力を抑制し、且つ動作速度を向上させることが出来る。
上記実施形態では、変換回路ＳＤがセンスアンプ領域ＳＲの端部に配置される場合について例示したが、これに限定されない。図４０は、第１実施形態の変形例に係る半導体記憶装置１の備えるＣＭＯＳチップＣＣのセンスアンプ領域ＳＲにおける平面レイアウトの一例を示している。図４０に示すように、変換回路ＳＤは、センスアンプ領域ＳＲの中間部分、すなわちセンスアンプセットＳＡＳａ及びＳＡＳｂ間に配置されても良い。この場合に、センスアンプモジュール１４は、センスアンプセットＳＡＳａ側に配置されたキャッシュメモリＣＭａと、センスアンプセットＳＡＳａ側に配置されたキャッシュメモリＣＭｂとを有していても良い。例えば、キャッシュメモリＣＭａ内のラッチ回路ＸＤＬａ＜０＞〜ＸＤＬａ＜ｍ−１＞は、センスアンプセットＳＡＳａ側から変換回路ＳＤに接続され、キャッシュメモリＣＭｂ内のラッチ回路ＸＤＬｂ＜０＞〜ＸＤＬｂ＜ｍ−１＞は、センスアンプセットＳＡＳｂ側から変換回路ＳＤに接続される。
上記実施形態では、同じセンスアンプグループＳＡＧに含まれた複数のデータラッチユニットＤＬＵ及びラッチ回路ＸＤＬが、Ｙ方向に並んでいる場合について例示したが、これに限定されない。同じセンスアンプグループＳＡＧに含まれた複数のデータラッチユニットＤＬＵは、Ｘ方向に並んでいても良い。同様に、同じセンスアンプグループＳＡＧに含まれた複数のラッチ回路ＸＤＬは、Ｘ方向に並んでいても良い。また、センスアンプユニットＳＡＵとラッチ回路ＸＤＬとの間には、演算回路が挿入されても良い。このような演算回路は、複数のセンスアンプグループＳＡＧによって共有されても良い。各センスアンプグループＳＡＧが含むセンスアンプユニットＳＡＵやラッチ回路ＸＤＬ等の数は、任意の個数に設計され得る。
上記実施形態は、可能な範囲で組み合わせることが可能である。例えば、第２実施形態はその他の実施形態と組み合わされても良く、第３〜第８実施形態のそれぞれにおいてＹ方向に延伸したビット線ＢＬが３つ以上に分割されても良い。また、第４〜第８実施形態では、センスアンプモジュール１４がデータラッチセットＤＬＳを有する場合について例示したが、第４〜第８実施形態のそれぞれでは、センスアンプユニットＳＡＵが第１実施形態と同様にラッチ回路ＡＢＬ及びＢＤＬ等を含んでいても良い。
上記実施形態において、半導体記憶装置１の動作の説明に使用された各電圧は、あくまで一例である。各実施形態で説明する動作と同様の動作を実行することが可能であれば、使用される電圧値はその他の電圧値であっても良い。また、第４実施形態及び第７実施形態で説明された読み出し動作の処理タイミングは、あくまで一例である。各時刻における処理は、必ずしも同じタイミングで処理されていなくても良く、ずれていても良い。
上記実施形態において、メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造を有していても良い。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造であっても良い。また、コンタクトＣＶ、ＣＰ、ＣＳ、Ｃ０〜Ｃ３、Ｖ１、及びＶ２のそれぞれは、複数のコンタクトが連結された構造を有していても良い。この場合に、連結されたコンタクトの間に、配線層が挿入されても良い。メモリピラーＭＰ、並びにコンタクトＣＶ、ＣＰ、ＣＳ、Ｃ０〜Ｃ３、Ｖ１、及びＶ２のそれぞれは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、スリットＳＬＴがテーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。また、メモリピラーＭＰの断面構造が円形である場合について例示したが、メモリピラーＭＰの断面構造は楕円形であっても良く、任意の形状に設計され得る。
上記実施形態では、ワード線ＷＬ等の積層配線が引出領域ＨＲにおいてＹ方向に段差を有する階段構造を形成する場合について例示したが、これに限定されない。例えば、積層されたワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの端部は、Ｘ方向に段差が形成されても良い。引出領域ＨＲにおける積層されたワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの端部は、任意の列数の階段状に設計され得る。形成される階段構造は、選択ゲート線ＳＧＳと、ワード線ＷＬと、選択ゲート線ＳＧＤとの間で異なっていても良い。
上記実施形態では、半導体記憶装置１がＮＡＮＤ型フラッシュメモリである場合について例示したが、上記実施形態における半導体記憶装置１の構造は、その他の記憶装置に対して適用されても良い。例えば、半導体記憶装置１は、メモリセルとして抵抗変化素子が使用された抵抗変化メモリであっても良い。少なくとも縦方向（例えばＹ方向）の配線を駆動する回路と、横方向（例えばＸ方向）の配線を駆動する回路とを有する記憶装置であれば、上記実施形態における半導体記憶装置１と同様の構造が適用され得、同様の効果を得ることが出来る。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“Ｈ”レベルは、Ｎ型及びＰ型トランジスタがそれぞれオン状態及びオフ状態になる電圧に対応している。“Ｌ”レベルは、Ｎ型及びＰ型トランジスタがそれぞれオフ状態及びオン状態になる電圧である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…センスアンプモジュール、１５…ドライバモジュール、１６…ロウデコーダモジュール、２０〜２５…絶縁体層、３０〜３９…導電体層、４０…半導体層、４１…トンネル絶縁膜、４２…絶縁膜、４３…ブロック絶縁膜、５０…半導体基板、５１〜５８，６０…導電体層、Ｍ０〜Ｍ２，Ｄ０〜Ｄ３…配線層、Ｃ０〜Ｃ３，Ｖ１，Ｖ２，ＣＴ，ＣＶ…コンタクト、ＭＲ…メモリ領域、ＨＲ…引出領域、ＸＲ…転送領域、ＳＲ…センスアンプ領域、ＰＥＲＩ…周辺回路領域、ＰＲ…パッド領域、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＳＡＵ…センスアンプユニット、Ｔ０〜Ｔ９，Ｔ２０，Ｔ２１，Ｔ３０，Ｔ３１，Ｔ４０〜Ｔ４３，Ｔ５０〜Ｔ５７…トランジスタ、ＲＤ…ロウデコーダ、ＴＲ０〜ＴＲ１７…トランジスタ、ＣＧ，ＳＧＤＤ，ＳＧＳＤ，ＵＳＧＤ，ＵＳＧＳ…信号線

Claims (10)

  1. 第１及び第２メモリセルと、前記第１及び第２メモリセルにそれぞれ接続された第１及び第２ビット線と、前記第１及び第２ビット線にそれぞれ接続された第１及び第２接合金属と、を含むメモリ部と、
    第１配線を含むセンスアンプ部と、前記第１配線と接続され且つ前記第１及び第２接合金属とそれぞれ対向する第３及び第４接合金属とを含み、前記メモリ部と接合された回路部と、を備える、半導体記憶装置。
  2. 前記第１ビット線と前記第２ビット線とのそれぞれは、第１方向に延伸して設けられ、
    前記メモリ部において、前記第１ビット線と前記第２ビット線とは、前記第１方向に並び且つ前記第１方向に離隔している、
    請求項１に記載の半導体記憶装置。
  3. 前記回路部は、出力回路をさらに含み、
    前記センスアンプ部は、前記出力回路と前記第１配線との間に接続された第１ラッチ回路と、前記第３接合金属と前記第１配線との間に接続された第１センスアンプと、前記第４接合金属と記第１配線との間に接続された第２センスアンプと、前記第１配線に接続された第３ラッチ回路とを含み、前記第３ラッチ回路は、前記第１センスアンプと前記第２センスアンプとによって共有される、
    請求項１に記載の半導体記憶装置。
  4. 前記メモリ部は、第３メモリセルと、前記第３メモリセルに接続された第３ビット線と、前記第３ビット線に接続された第５接合金属と、をさらに含み、
    前記回路部は、前記第１配線と前記第５接合金属との間に接続され且つ前記第５接合金属と対向する第６接合金属をさらに含む、
    請求項１に記載の半導体記憶装置。
  5. 前記回路部は、前記第１ビット線に接続された第１ローカル増幅部と、前記第２ビット線に接続された第２ローカル増幅部と、前記第１ローカル増幅部と前記第２ローカル増幅部とのそれぞれに接続されたグローバルビット線と、をさらに含み、
    前記センスアンプ部は、前記第１配線と前記グローバルビット線との間に接続される、
    請求項１に記載の半導体記憶装置。
  6. 前記第１ローカル増幅部は、前記第１ビット線と前記グローバルビット線との間に接続された第１トランジスタと、前記グローバルビット線と接地線との間に接続され、且つゲートが前記第１ビット線と前記第１トランジスタとの間の第１ノードに接続された第２トランジスタとを含み、
    前記第２ローカル増幅部は、前記第２ビット線と前記グローバルビット線との間に接続された第３トランジスタと、前記グローバルビット線と接地線との間に接続され、且つゲートが前記第２ビット線と前記第３トランジスタとの間の第２ノードに接続された第４トランジスタとを含む、
    請求項５に記載の半導体記憶装置。
  7. 前記回路部は、読み出し動作を実行するコントローラをさらに含み、
    前記第１ローカル増幅部は、前記第１ノードに接続された第５トランジスタをさらに含み、
    前記第２ローカル増幅部は、前記第２ノードに接続された第６トランジスタをさらに含み、
    前記第１メモリセルが選択された読み出し動作において、前記コントローラは、前記第６トランジスタを介して前記第２ビット線に接地電圧を印加し、
    前記第２メモリセルが選択された読み出し動作において、前記コントローラは、前記第５トランジスタを介して前記第１ビット線に前記接地電圧を印加する、
    請求項６に記載の半導体記憶装置。
  8. 前記第１ローカル増幅部は、前記第１ビット線と前記グローバルビット線との間に接続された第７トランジスタと、前記第１ビット線と電源線との間に接続された第８トランジスタと、前記第１ビット線と第１センスノードとの間に接続された第９トランジスタと、ゲートが前記第１センスノードに接続された第１０トランジスタと、前記第１０トランジスタと前記グローバルビット線との間に説属された第１１トランジスタとを含み、
    前記第２ローカル増幅部は、前記第２ビット線と前記グローバルビット線との間に接続された第１２トランジスタと、前記第２ビット線と前記電源線との間に接続された第１３トランジスタと、前記第１ビット線と第２センスノードとの間に接続された第１４トランジスタと、ゲートが前記第２センスノードに接続された第１５トランジスタと、前記第１５トランジスタと前記グローバルビット線との間に説属された第１６トランジスタとを含む、
    請求項５に記載の半導体記憶装置。
  9. 前記回路部は、書き込み動作を実行するコントローラをさらに含み、
    前記コントローラは、
    前記第１メモリセルが選択された書き込み動作において、前記第７トランジスタと前記第１２トランジスタとをそれぞれオン状態及びオフ状態に制御し、
    前記第２メモリセルが選択された書き込み動作において、前記第７トランジスタと前記第１２トランジスタとをそれぞれオフ状態及びオン状態に制御する、
    請求項８に記載の半導体記憶装置。
  10. 前記メモリ部は、互いに離れて設けられた複数の第１導電体層と、前記複数の第１導電体層を貫通する第１ピラーと、互いに離れて設けられた複数の第２導電体層と、前記複数の第２導電体層を貫通する第２ピラーと、前記第１及び第２ピラーとそれぞれ接続された第３及び第４導電体層とを含み、
    前記第１ピラーと前記第１導電体層との交差部分が前記第１メモリセルとして機能し、
    前記第２ピラーと前記第２導電体層との交差部分が前記第２メモリセルとして機能し、
    前記第３及び第４導電体層がそれぞれ前記第１及び第２ビット線として使用され、
    前記第１接合金属と、前記第２接合金属と、前記第３接合金属と、前記第４接合金属とのそれぞれは、銅を含む、
    請求項１に記載の半導体記憶装置。
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