CN112750488A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够抑制消耗电力的半导体存储装置。实施方式的半导体存储装置具备存储器部及电路部。存储器部包含：第1及第2存储单元；第1字线，在第1方向上延伸，连接于第1存储单元的栅极；第2字线，在第1方向上延伸，连接于第2存储单元的栅极；第1位线，在与第1方向不同的第2方向上延伸，连接于第1存储单元；第2位线，在第2方向上延伸，连接于第2存储单元；第1接合金属，相对于第1位线位于与第1及第2方向不同的第3方向上的一侧，连接于第1位线；以及第2接合金属，相对于第2位线位于第3方向上的一侧，连接于第2位线。电路部包含：第1及第2感测放大器；第1锁存电路；第1配线，连接于第1感测放大器、第2感测放大器及第1锁存电路；第3接合金属，相对于第1感测放大器位于第3方向上的另一侧，与第1感测放大器连接，且与第1接合金属对向接合；以及第4接合金属，相对于第2感测放大器位于第3方向上的另一侧，与第2感测放大器连接，且与第2接合金属对向接合。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2019-196382号(申请日：2019年10月29日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有能够非易失地存储数据的NAND(Not And，与非)型闪存。
发明内容
实施方式提供一种能够抑制消耗电力的半导体存储装置。
实施方式的半导体存储装置具备存储器部及电路部。存储器部包含：第1及第2存储单元；第1字线，在第1方向上延伸，连接于第1存储单元的栅极；第2字线，在第1方向上延伸，连接于第2存储单元的栅极；第1位线，在与第1方向不同的第2方向上延伸，连接于第1存储单元；第2位线，在第2方向上延伸，连接于第2存储单元；第1接合金属，相对于第1位线位于与第1及第2方向不同的第3方向上的一侧，连接于第1位线；以及第2接合金属，相对于第2位线位于第3方向上的一侧，连接于第2位线。电路部包含：第1及第2感测放大器；第1锁存电路；第1配线，连接于第1感测放大器、第2感测放大器及第1锁存电路；第3接合金属，相对于第1感测放大器位于第3方向上的另一侧，与第1感测放大器连接，且与第1接合金属对向接合；以及第4接合金属，相对于第2感测放大器位于第3方向上的另一侧，与第2感测放大器连接，且与第2接合金属对向接合。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置具备的存储单元阵列、感测放大器模块、及行解码器模块的详细的框图。
图3是表示第1实施方式的半导体存储装置具备的存储单元阵列的电路构成的一例的电路图。
图4是表示第1实施方式的半导体存储装置具备的感测放大器模块的电路构成的一例的电路图。
图5是表示第1实施方式的半导体存储装置中的感测放大器组件的电路构成的一例的电路图。
图6是表示第1实施方式的半导体存储装置具备的行解码器模块的电路构成的一例的电路图。
图7是表示第1实施方式的半导体存储装置的构造的一例的立体图。
图8是表示第1实施方式的半导体存储装置具备的存储器芯片的平面布局的一例的俯视图。
图9是表示第1实施方式的半导体存储装置具备的存储器芯片的存储器区域中的平面布局的一例的俯视图。
图10表示第1实施方式的半导体存储装置具备的存储器芯片的存储器区域中的截面构造的一例，是沿着图9的X-X线的剖视图。
图11表示第1实施方式的半导体存储装置中的存储器柱的截面构造的一例，是沿着图10的XI-XI线的剖视图。
图12是表示第1实施方式的半导体存储装置具备的存储器芯片的引出区域中的截面构造的一例的剖视图。
图13是表示第1实施方式的半导体存储装置具备的CMOS(Complementary MetalOxide Semiconductor，互补金属氧化物半导体)芯片的平面布局的一例的俯视图。
图14是表示第1实施方式的半导体存储装置具备的CMOS芯片的感测放大器区域中的平面布局的一例的俯视图。
图15是表示第1实施方式的半导体存储装置的截面构造的一例的剖视图。
图16是表示第1实施方式的半导体存储装置的读出动作的概要的电路图。
图17是表示第2实施方式的比较例的半导体存储装置的平面布局的一例的俯视图。
图18是第2实施方式的半导体存储装置具备的存储单元阵列、感测放大器模块、及行解码器模块的详细的框图。
图19是表示第2实施方式的半导体存储装置具备的CMOS芯片的感测放大器区域中的平面布局的一例的俯视图。
图20是表示第2实施方式的半导体存储装置的读出动作的概要的电路图。
图21是表示第3实施方式的半导体存储装置具备的感测放大器模块的电路构成的一例的电路图。
图22是表示第3实施方式的半导体存储装置具备的CMOS芯片的感测放大器区域中的平面布局的一例的俯视图。
图23是表示第3实施方式的变化例的半导体存储装置具备的CMOS芯片的感测放大器区域中的平面布局的一例的俯视图。
图24是表示第4实施方式的半导体存储装置具备的感测放大器模块的电路构成的一例的电路图。
图25是表示第4实施方式的半导体存储装置中的感测放大器组件及局部放大器组件的电路构成的一例的电路图。
图26是表示第4实施方式的半导体存储装置具备的CMOS芯片的感测放大器区域中的平面布局的一例的俯视图。
图27是表示第4实施方式的半导体存储装置的读出动作的概要的电路图。
图28是表示第4实施方式的半导体存储装置的读出动作的一例的时序图。
图29是表示第5实施方式的半导体存储装置具备的感测放大器模块的电路构成的一例的电路图。
图30是表示第5实施方式的半导体存储装置中的局部放大器组件的电路构成的一例的电路图。
图31是表示第6实施方式的半导体存储装置中的局部放大器组件的详细的电路构成的一例的电路图。
图32是表示第6实施方式的半导体存储装置的读出动作的概要的电路图。
图33是表示第6实施方式的半导体存储装置的写入动作的概要的电路图。
图34是表示第7实施方式的半导体存储装置具备的感测放大器模块的电路构成的一例的电路图。
图35是表示第7实施方式的半导体存储装置中的局部放大器组件的电路构成的一例的电路图。
图36是表示第7实施方式的半导体存储装置的读出动作的概要的电路图。
图37是表示第7实施方式的半导体存储装置的读出动作的一例的时序图。
图38是表示第7实施方式的半导体存储装置的写入动作的概要的电路图。
图39是表示第8实施方式的半导体存储装置具备的感测放大器模块的电路构成的一例的电路图。
图40是表示第1实施方式的变化例的半导体存储装置具备的CMOS芯片的感测放大器区域中的平面布局的一例的俯视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示了用来使发明的技术思想具体化的装置或方法。附图为示意图或概念图，各附图的尺寸及比率等未必与实物相同。本发明的技术思想不应由构成要素的形状、构造、配置等特定。
此外，在以下说明中，对具有大致相同的功能及构成的构成要素，标注相同的符号。构成参照符号的大写字母之后的数字或小写字母通过包含相同大写字母的参照符号而参照，且用来区别具有相同构成的要素彼此。同样地，构成参照符号的数字之后的字母通过包含相同数字的参照符号而参照，且用来区别具有相同构成的要素彼此。在无须相互区别由包含相同大写字母或数字的参照符号表示的要素的情况下，这些要素分别通过仅包含大写字母或数字的参照符号而参照。
[1]第1实施方式
第1实施方式的半导体存储装置1例如为NAND型闪存。以下，对第1实施方式的半导体存储装置1进行说明。
[1-1]半导体存储装置1的整体构成
图1表示第1实施方式的半导体存储装置1的构成例。如图1所示，半导体存储装置1能够通过外部的存储器控制器2而控制。另外，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、感测放大器模块14、驱动器模块15及行解码器模块16、输入输出电路17、以及输入输出垫PD。
存储单元阵列10包含多个区块BLK0～BLK(n－1)(n为1以上的整数)。区块BLK是能够非易失地存储数据的多个存储单元的集合，例如作为数据的抹除单位使用。另外，存储单元阵列10中设置多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。
指令寄存器11保存半导体存储装置1从存储器控制器2接收的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、抹除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd及列地址CAd。例如，区块地址BAd、页地址PAd及列地址Cad分别用于区块BLK、字线及位线的选择。
定序器13控制半导体存储装置1的整体的动作。例如，定序器13基于保存在指令寄存器11的指令CMD而控制感测放大器模块14、驱动器模块15、行解码器模块16等，执行读出动作、写入动作、抹除动作等。
感测放大器模块14在写入动作中，对应于从存储器控制器2接收的写入数据DAT，对各位线施加特定的电压。另外，感测放大器模块14在读出动作中，基于位线的电压判定存储在存储单元的数据，将判定结果作为读出数据DAT传送至存储器控制器2。
驱动器模块15产生读出动作、写入动作、抹除动作等中所要使用的电压。并且，驱动器模块15例如基于保存在地址寄存器12的页地址Pad，对与所选择的字线对应的信号线施加所产生的电压。
行解码器模块16基于保存在地址寄存器12的区块地址BAd，选择对应的存储单元阵列10内的1个区块BLK。并且，行解码器模块16例如将施加至与所选择的字线对应的信号线的电压传送至所选择的区块BLK内选择的字线。
输入输出电路17从存储器控制器2经由输入输出垫PD接收指令CMD、地址ADD及写入数据DAT，并分别发送至指令寄存器11、地址寄存器12及感测放大器模块14。另外，输入输出电路17从感测放大器模块14接收读出数据DAT，并经由输入输出垫PD发送至存储器控制器2。也可以设置多个(例如8个)输入输出垫PD。
以上所说明的半导体存储装置1及存储器控制器2也可以通过它们的组合而构成1个半导体装置。作为这种半导体装置，例如可列举如SDTM(Secure Digital，安全数字)卡那样的存储卡或SSD(solid state drive，固态驱动器)等。
图2表示第1实施方式的半导体存储装置1具备的存储单元阵列10、感测放大器模块14及行解码器模块16的更详细的构成例。以下，对存储单元阵列10包含16个区块BLK的情况进行说明。如图2所示，存储单元阵列10例如被分割为存储单元阵列10a及10b。感测放大器模块14包含感测放大器组SASa及SASb、高速缓冲存储器CM、以及转换电路SD。
存储单元阵列10a包含区块BLK0～BLK7。存储单元阵列10b包含区块BLK8～BLK15。存储单元阵列10a及10b各自所包含的区块BLK的个数也可以为其它个数。另外，存储单元阵列10a包含的区块BLK的个数与存储单元阵列10b包含的区块BLK的个数可以相同，也可以不同。
对存储单元阵列10a连接位线BLa0～BLa(m－1)(m为1以上的整数)。对存储单元阵列10b连接位线BLb0～BLb(m－1)。这样一来，对存储单元阵列10a及10b分别连接例如相同条数的位线BL。标注有相同编号的位线BLa及BLb也可以被视为1条位线BL对应于存储单元阵列10a及10b被分割成2个的配线。标注有相同编号的位线BLa及BLb例如与相同的列地址CAd建立关联。
感测放大器组SASa及SASb分别与存储单元阵列10a及10b建立关联。感测放大器组SASa包含感测放大器组件SAUa＜0＞～SAUa＜m－1＞。感测放大器组SASb包含感测放大器组件SAUb＜0＞～SAUb＜m－1＞。各感测放大器组件SAU连接于至少1条位线BL。例如，感测放大器组件SAUa＜0＞～SAUa＜m－1＞分别连接于位线BLa0～BLa(m－1)。感测放大器组件SAUb＜0＞～SAUb＜m－1＞分别连接于位线BLb0～BLb(m－1)。
高速缓冲存储器CM包含锁存电路XDL＜0＞～XDL＜m－1＞。各锁存电路XDL暂时保存读出数据或写入数据等，并经由不同的总线DBUS与感测放大器组件SAUa及SAUb的组连接。具体来说，锁存电路XDL＜0＞连接于感测放大器组件SAUa＜0＞及SAUb＜0＞。锁存电路XDL＜1＞连接于感测放大器组件SAUa＜1＞及SAUb＜1＞。以下同样地，锁存电路XDL＜m－1＞连接于感测放大器组件SAUa＜m－1＞及SAUb＜m－1＞。
转换电路SD为并行-串列转换电路(SerDes)。具体来说，转换电路SD将从高速缓冲存储器CM并行接收的数据DAT串列地传送至半导体存储装置1的输入输出电路17。另外，转换电路SD将从输入输出电路17串列传送的数据DAT并行传送至高速缓冲存储器CM。此外，转换电路SD也可以还具有保存与列地址CAd建立关联的信息的功能。这种信息也可以分别分配给位线BLa及BLb。
行解码器模块16包含与区块BLK的个数相同个数的行解码器RD0～RD15。行解码器RD0～RD15分别与区块BLK0～BLK15建立关联。各行解码器RD具有解码区块地址BAd的功能。并且，与所选择的区块BLK对应的行解码器RD对建立关联的区块BLK内的配线施加电压。
[1-2]半导体存储装置1的电路构成
[1-2-1]关于存储单元阵列10的电路构成
图3是第1实施方式的半导体存储装置1具备的存储单元阵列10的电路构成的一例，抽选存储单元阵列10中所含的多个区块BLK中的1个区块BLK而表示。如图3所示，区块BLK例如包含4个串组件SU0～SU3。
各串组件SU包含与位线BL0～BL(m－1)分别建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷储存层，将数据非易失地保存。选择晶体管ST1及ST2分别用于各种动作时的串组件SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于建立关联的位线BL。选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线SL。
在同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通地连接于字线WL0～WL7。串组件SU0～SU3内的各选择晶体管ST1的栅极分别共通地连接于选择栅极线SGD0～SGD3。同一区块BLK中所含的选择晶体管ST2的栅极共通地连接于选择栅极线SGS。
对位线BL0～BL(m－1)分配分别不同的列地址。位线BLa为在存储单元阵列10a中所含的多个区块BLK间被分配同一列地址的NAND串NS所共有。位线BLb为在存储单元阵列10b中所含的多个区块BLK间被分配同一列地址的NAND串NS所共有。字线WL0～WL7分别针对每一个区块BLK而设置。源极线SL为多个区块BLK间所共有。
1个串组件SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如被称为单元组件CU。例如，包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量被定义为“1页数据”。单元组件CU可与存储单元晶体管MT存储的数据的比特数对应地具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储装置1具备的存储单元阵列10的电路构成并不限定于以上说明的构成。例如，各区块BLK包含的串组件SU的个数、或各NAND串NS包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可分别设计为任意个数。
[1-2-2]关于感测放大器模块14的电路构成
图4是第1实施方式的半导体存储装置1具备的感测放大器模块14的电路构成的一例，表示感测放大器组件SAUa及SAUb的详细的电路构成。如图4所示，各感测放大器组件SAU例如包含位线连接部BLHU、感测放大器部SA、锁存电路SDL、ADL及BDL、总线LBUS、以及晶体管DTR。以下，着眼于1个感测放大器组件SAU，对感测放大器组件SAU的电路构成进行说明。
位线连接部BLHU包含高耐压晶体管，连接于建立关联的位线BL与感测放大器部SA之间。感测放大器部SA例如在读出动作中，基于建立关联的位线BL的电压，判定读出数据为“0”或“1”。换句话说，感测放大器部SA感测读出至建立关联的位线BL的数据，判定所选择的存储单元存储的数据。
锁存电路SDL、ADL及BDL分别暂时保存读出数据或写入数据等。感测放大器部SA可基于保存在锁存电路SDL的数据改变施加至位线BL的电压。总线LBUS连接于感测放大器部SA以及锁存电路SDL、ADL及BDL。感测放大器部SA以及锁存电路SDL、ADL及BDL可经由总线LBUS相互收发数据。
晶体管DTR连接于总线LBUS及DBUS之间。对感测放大器组件SAUa内的晶体管DTR的栅极输入控制信号DSWa。对感测放大器组件SAUb内的晶体管DTR的栅极输入控制信号DSWb。定序器13通过将控制信号DSWa及DSWb的一个控制为“H”电平，将另一个控制为“L”电平，可将感测放大器组件SAUa及SAUb的其中一个与锁存电路XDL之间电连接。
图5表示第1实施方式的半导体存储装置1中的感测放大器组件SAU的更详细的电路构成的一例。如图5所示，例如，感测放大器部SA包含晶体管T0～T10以及电容器CA。位线连接部BLHU包含晶体管T20及T21。锁存电路SDL、ADL及BDL分别具有类似的构成，例如包含晶体管T30及T31、以及反相器INV0及INV1。
晶体管T0为P型MOS晶体管。晶体管T1～T10、T20、T21、T30及T31分别为N型MOS晶体管。晶体管T20及T21各自的耐压高于晶体管T1～T10各自的耐压。以下，将晶体管T0～T10还称为低耐压晶体管，将晶体管T8及T9还称为高耐压晶体管。
(关于感测放大器部SA内的元件的连接关系)
晶体管T0的源极连接于电源线。晶体管T0的漏极连接于节点ND1。晶体管T0的栅极连接于节点SINV。晶体管T1的漏极连接于节点ND1。晶体管T1的源极连接于节点ND2。对晶体管T1的栅极输入控制信号BLX。晶体管T2的漏极连接于节点ND1。晶体管T2的源极连接于节点SEN。对晶体管T2的栅极输入控制信号HLL。晶体管T3的漏极连接于节点SEN。晶体管T3的源极连接于节点ND2。对晶体管T3的栅极输入控制信号XXL。
晶体管T4的漏极连接于节点ND2。对晶体管T4的栅极输入控制信号BLC。晶体管T5的漏极连接于节点ND2。晶体管T5的源极连接于节点SRC。晶体管T5的栅极连接于节点SINV。晶体管T6的漏极连接于总线LBUS。对晶体管T6的栅极输入控制信号STB。晶体管T7的漏极连接于晶体管T6的源极。晶体管T7的源极连接于节点CLK。晶体管T7的栅极连接于节点SEN。
晶体管T8的漏极连接于节点SEN。对晶体管T8的栅极输入控制信号LSL。晶体管T9的漏极连接于晶体管T8的源极。晶体管T9的源极连接于节点VLSA。晶体管T9的栅极连接于总线LBUS。晶体管T10的漏极连接于总线LBUS。晶体管T10的源极连接于节点SEN。对晶体管T10的栅极输入控制信号BLQ。电容器CA的一个电极连接于节点SEN。电容器CA的另一个电极连接于节点CLK。对节点CLK输入例如时钟信号。
(关于感测放大器部SA内的元件的连接关系)
晶体管T20的漏极连接于晶体管T4的源极。晶体管T20的源极连接于建立关联的位线BL。对晶体管T20的栅极输入控制信号BLS。晶体管T21的漏极连接于节点BLBIAS。晶体管T21的源极连接于建立关联的位线BL。对晶体管T21的栅极输入控制信号BIAS。
(关于锁存电路SDL、ADL及BDL内的元件的连接关系)
晶体管T30的漏极连接于总线LBUS。晶体管T30的源极连接于反相器INV0的输出节点及反相器INV1的输入节点。晶体管T31的漏极连接于总线LBUS。晶体管T31的源极连接于反相器INV0的输入节点及反相器INV1的输出节点。对锁存电路SDL内的晶体管T30及T31各自的栅极分别输入控制信号STL及STI。对锁存电路ADL内的晶体管T30及T31各自的栅极分别输入控制信号ATL及ATI。对锁存电路BDL内的晶体管T30及T31各自的栅极分别输入控制信号BTL及BTI。
锁存电路SDL内的反相器INV0的输入节点及输出节点分别对应于节点SINV及SLAT。锁存电路ADL内的反相器INV0的输入节点及输出节点分别对应于节点AINV及ALAT。锁存电路BDL内的反相器INV0的输入节点及输出节点分别对应于节点BINV及BLAT。
于以上说明的感测放大器组件SAU的电路构成中，对连接于晶体管T0的源极的电源线例如施加电源电压VDD。对节点SRC、CLK及VLSA分别施加例如接地电压VSS。对节点BLBIAS例如施加抹除电压VERA。节点SINV的电压基于锁存电路SDL保存的数据而变化。控制信号BLX、HLL、XXL、BLC、STB、LSL、BLQ、BLS、BIAS、STL、STI、ATL、ATI、BTL及BTI分别例如通过定序器13而产生。在读出动作中，感测放大器部SA例如基于确定控制信号STB的时点，判定读出至位线BL的数据。
此外，第1实施方式的半导体存储装置1具备的感测放大器模块14并不限定于以上说明的电路构成。例如，各感测放大器组件SAU具备的锁存电路的个数可基于1个单元组件CU存储的页数而适当变更。感测放大器部SA只要能够判定读出至位线BL的数据，那么也可以为其它电路构成。位线连接部BLHU中也可以省略晶体管T21。感测放大器模块14也可以还具有能够对总线LBUS及DBUS等进行充电的多个晶体管。
[1-2-3]关于行解码器模块16的电路构成
图6是第1实施方式的半导体存储装置1具备的行解码器模块16的电路构成的一例，表示行解码器RD0的详细的电路构成。其它行解码器RD的电路构成与行解码器RD0的电路构成相同。如图6所示，各行解码器RD例如包含区块解码器BD、传送栅极线TG及bTG、以及晶体管TR0～TR17。
区块解码器BD解码区块地址BAd。并且，区块解码器BD基于解码结果对传送栅极线TG及bTG分别施加特定的电压。具体来说，区块解码器BD将施加至传送栅极线TG的信号的反相信号施加至传送栅极线bTG。也就是说，施加至传送栅极线TG的电压与施加至传送栅极线bTG的电压存在互补关系。
晶体管TR0～TR17分别为高耐压的N型MOS晶体管。晶体管TR0～TR12各自的栅极共通地连接于传送栅极线TG。晶体管TR13～TR17各自的栅极共通地连接于传送栅极线bTG。也就是说，各晶体管TR通过区块解码器BD控制。另外，各晶体管TR经由区块BLK间所共有的信号线而连接于驱动器模块15。
晶体管TR0的漏极连接于信号线SGSD。信号线SGSD为多个区块BLK间所共有，且作为与所选择的区块BLK对应的全域传送栅极线使用。晶体管TR0的源极连接于选择栅极线SGS。选择栅极线SGS作为设置于各区块的局部传送栅极线使用。
晶体管TR1～TR8各自的漏极分别连接于信号线CG0～CG7。信号线CG0～CG7分别作为多个区块BLK间所共有的全域字线使用。晶体管TR1～TR8各自的源极分别连接于字线WL0～WL7。字线WL0～WL7分别作为设置于各区块的局部字线使用。
晶体管TR9～TR12各自的漏极分别连接于信号线SGDD0～SGDD3。信号线SGDD0～SGDD3分别为多个区块BLK间所共有，且作为与所选择的区块BLK对应的全域传送栅极线使用。晶体管TR9～TR12各自的源极分别连接于选择栅极线SGD0～SGD3。选择栅极线SGD0～SGD3分别作为设置于各区块的局部传送栅极线使用。
晶体管TR13的漏极连接于信号线USGS。晶体管TR13的源极连接于选择栅极线SGS。晶体管TR14～TR17各自的漏极共通地连接于信号线USGD。晶体管TR14～TR17各自的源极分别连接于选择栅极线SGD0～SGD3。信号线USGS及USGD分别为多个区块BLK间所共有，且作为与非选择的区块BLK对应的全域传送栅极线使用。
根据以上构成，行解码器模块16可选择区块BLK。简洁来说，在各种动作时，与所选择的区块BLK对应的区块解码器BD将“H”电平及“L”电平的电压分别施加至传送栅极线TG及bTG，与非选择的区块BLK对应的区块解码器BD将“L”电平及“H”电平的电压分别施加至传送栅极线TG及bTG。
此外，第1实施方式的半导体存储装置1具备的行解码器模块16并不限定于以上说明的电路构成。例如，行解码器模块16包含的晶体管TR的个数可基于设置于各区块BLK的存储单元晶体管或选择晶体管等的个数而适当变更。
[1-3]半导体存储装置1的构造
以下，对第1实施方式的半导体存储装置1的构造的一例进行说明。此外，在以下所参照的附图中，X方向与字线WL的延伸方向对应，Y方向与位线BL的延伸方向对应，Z方向与相对于用于形成半导体存储装置1的半导体衬底的表面的铅直方向对应。在俯视图中，为了容易地观察图而适当附加影线。附加于俯视图的影线未必与附加有影线的构成要素的素材或特性相关联。在俯视图及剖视图的各图中，为了容易地观察图，而适当省略配线、接点、层间绝缘膜等的图示。
[1-3-1]关于半导体存储装置的整体构造
图7表示第1实施方式的半导体存储装置1的整体构造的一例。如图7所示，半导体存储装置1具有如下构造：具备存储器芯片MC及CMOS芯片CC，例如存储器芯片MC的下表面与CMOS芯片CC的上表面贴合。存储器芯片MC包含与存储单元阵列10对应的构造。CMOS芯片CC例如包含与定序器13、指令寄存器11、地址寄存器12、定序器13、感测放大器模块14、驱动器模块15、及行解码器模块16对应的构造。
存储器芯片MC的区域例如被分为存储器区域MR、引出区域HR1及HR2、以及焊垫区域PR1。存储器区域MR占据存储器芯片MC的大部分，用于存储数据。例如，存储器区域MR包含多个NAND串NS。引出区域HR1及HR2在X方向上隔着存储器区域MR。引出区域HR1及HR2用于将存储器芯片MC内的积层配线与CMOS芯片CC内的行解码器模块16之间连接。焊垫区域PR1与存储器区域MR以及引出区域HR1及HR2分别在Y方向上相邻。焊垫区域PR1例如包含用于与外部的存储器控制器2进行连接的半导体存储装置1的输入输出垫PD。
另外，存储器芯片MC在存储器区域MR、引出区域HR1及HR2、以及焊垫区域PR1各自的下表面具有多个贴合垫BP。贴合垫BP例如也被称为接合金属。存储器区域MR内的贴合垫BP连接于建立关联的位线BL。引出区域HR内的贴合垫BP连接于设置在存储器区域MR的积层配线中建立关联的配线(例如字线WL)。焊垫区域PR1内的贴合垫BP连接于设置在存储器芯片MC的上表面的输入输出垫PD。设置于存储器芯片MC上的输入输出垫PD例如用于将半导体存储装置1与存储器控制器2之间连接。
CMOS芯片CC的区域例如被分为感测放大器区域SR、周边电路区域PERI、传送区域XR1及XR2、以及焊垫区域PR2。CMOS芯片CC内的感测放大器区域SR及周边电路区域PERI在Y方向上相邻配置，且从Z方向观察时与存储器芯片MC内的存储器区域MR重叠配置。感测放大器区域SR包含感测放大器模块14。周边电路区域PERI包含定序器13等。CMOS芯片CC内的传送区域XR1及XR2在X方向上隔着感测放大器区域SR及周边电路区域PERI的组，且从Z方向观察时分别与存储器芯片MC内的引出区域HR1及HR2重叠配置。传送区域XR1及XR2包含行解码器模块16内的多个晶体管TR。CMOS芯片CC内的焊垫区域PR2从Z方向观察时与存储器芯片MC内的焊垫区域PR1重叠配置。焊垫区域PR2包含半导体存储装置1的输入输出电路17等。
另外，CMOS芯片CC在感测放大器区域SR、周边电路区域PERI、传送区域XR1及XR2、以及焊垫区域PR2各自的上表面具有多个贴合垫BP。感测放大器区域SR内的多个贴合垫BP与存储器区域MR内的多个贴合垫BP分别重叠配置。传送区域XR1内的多个贴合垫BP与引出区域HR1内的多个贴合垫BP分别重叠配置。传送区域XR2内的多个贴合垫BP与引出区域HR2内的多个贴合垫BP分别重叠配置。焊垫区域PR1内的多个贴合垫BP与焊垫区域PR2内的多个贴合垫BP分别重叠配置。
设置于半导体存储装置1的多个贴合垫BP中在存储器芯片MC及CMOS芯片CC之间对向的2个贴合垫BP被贴合(图7的“贴合”)。由此，存储器芯片MC内的电路与CMOS芯片CC内的电路之间被电连接。存储器芯片MC及CMOS芯片CC之间对向的2个贴合垫BP的组可具有交界，也可以一体化。
此外，第1实施方式的半导体存储装置1并不限定于以上说明的构造。例如，与存储器区域MR相邻的引出区域HR只要设置至少1个即可。半导体存储装置1也可以具备多个存储器区域MR及引出区域HR的组。在此情况下，感测放大器区域SR、传送区域XR、及周边电路区域PERI的组对应于存储器区域MR及引出区域HR的配置而适当设置。存储器芯片MC及CMOS芯片CC的配置也可以相反。在此情况下，设置于存储器芯片MC的上表面的贴合垫BP与设置于CMOS芯片CC的下表面的贴合垫BP被贴合，用于与外部的存储器控制器2进行连接的输入输出垫设置于CMOS芯片CC的上表面。
[1-3-2]关于存储器芯片MC的构造
(关于存储器芯片MC的平面布局)
图8是第1实施方式的半导体存储装置1具备的存储器芯片MC的平面布局的一例，抽选出与区块BLK0及BLK1对应的区域而表示。如图8所示，存储器芯片MC包含多个狭缝SLT、多个存储器柱MP、多条位线BL、以及多个接点CT及CV。
多个狭缝SLT在Y方向上排列。各狭缝SLT沿着X方向延伸设置，且横穿存储器区域MR以及引出区域HR1及HR2。各狭缝SLT将隔着该狭缝SLT而相邻的导电体层间分断及绝缘。具体来说，狭缝SLT将与字线WL0～WL7以及选择栅极线SGD及SGS分别对应的多个配线层分断及绝缘。
各存储器柱MP例如作为1个NAND串NS发挥功能。多个存储器柱MP在存储器区域MR内且相邻的狭缝SLT间的区域，例如呈4列锯齿状配置。本例中，由狭缝SLT隔开的区域分别与1个串组件SU对应。此外，相邻的狭缝SLT间的存储器柱MP的个数及配置可适当变更。配置于区块BLK的交界部分的狭缝SLT之间所隔的狭缝SLT只要至少将选择栅极线SGD分断即可。
多条位线BL分别在Y方向上延伸，且排列于X方向上。各位线BL在各串组件SU中从Z方向观察时与至少1个存储器柱MP重叠。本例中，2条位线BL与1个存储器柱MP重叠配置。在与存储器柱MP重叠的多条位线BL中的1条位线BL和该存储器柱MP之间设置接点CV。并且，各存储器柱MP经由接点CV连接于建立关联的位线BL。
在引出区域HR1及HR2的各区域中，选择栅极线SGS、字线WL0～WL7、以及选择栅极线SGD分别具有不与上层配线层(导电体层)重叠的部分(阶面部分)。引出区域HR1及HR2的各区域中不与上层配线层重叠的部分的形状类似于阶梯(step)、台地(terrace)、缘石(rimstone)等。具体来说，在选择栅极线SGS与字线WL0之间、字线WL0与字线WL1之间、…、字线WL6与字线WL7之间、字线WL7与选择栅极线SGD之间，分别设置阶差。
各接点CT用于将字线WL0～WL7以及选择栅极线SGS及SGD分别与行解码器模块16之间进行连接。另外，各接点CT配置于字线WL0～WL7以及选择栅极线SGS及SGD的任一方的阶面部分上。作为相同区块BLK内所共通的配线使用的字线WL或选择栅极线SGS经由连接于接点CT的配线层而短路。
例如，与区块BLK0建立关联的接点CT配置于引出区域HR1，与区块BLK1建立关联的接点CT配置于引出区域HR2。换句话说，例如，偶数编号的区块BLK经由引出区域HR1内的接点CT连接于行解码器模块16，奇数编号的区块BLK经由引出区域HR2内的接点CT连接于行解码器模块16。
以上说明的存储器芯片MC的平面布局在存储器区域MR以及引出区域HR1及HR2中在Y方向上反复配置。此外，接点CT相对于各区块BLK的配置并不限定于以上说明的布局。例如，在省略了一个引出区域HR的情况下，与各区块BLK对应的接点CT集中配置于与存储器区域MR相接的单侧的引出区域HR。也可以在引出区域HR1及HR2的两侧配置接点CT，从各区块BLK的两侧施加电压。引出区域HR也能以隔于存储器区域MR之间的方式配置。
另外，在第1实施方式的半导体存储装置1中，在Y方向上延伸的位线BL被分割成2个。图9是第1实施方式的半导体存储装置1具备的存储器芯片MC的存储器区域MR中的平面布局的一例，抽选出与存储单元阵列10a及10b的交界部分对应的区域而表示。具体来说，图9表示包含区块BLK7的串组件SU3及区块BLK8的串组件SU0的区域。
如图9所示，在第1实施方式的半导体存储装置1中，连接于区块BLK7的存储器柱MP的位线BLa与连接于区块BLK8的存储器柱MP的位线BLb之间分离。另外，配置于存储单元阵列10a及10b的交界部分的狭缝SLT的宽度、也就是配置于区块BLK7及BLK8之间的狭缝SLT的宽度比配置于存储单元阵列10a或10b内相邻的区块BLK间的狭缝SLT的宽度宽。
(关于存储器芯片MC的截面构造)
图10是沿着图9的X-X线的剖视图，表示第1实施方式的半导体存储装置1具备的存储器芯片MC的存储器区域MR中的截面构造的一例。此外，图10中的Z方向相对于图7反转表示。也就是说，“上方”与纸面的下侧对应，“下方”与纸面的上侧对应。如图10所示，存储器区域MR中，存储器芯片MC还包含绝缘体层20～25、导电体层30～36、以及接点V1及V2。
绝缘体层20例如设置于存储器芯片MC的最上层。并不限定于此，也可以在绝缘体层20之上设置配线层或绝缘体层等。在绝缘体层20之下设置导电体层30。导电体层30例如形成为沿着XY平面扩展的板状，作为源极线SL使用。导电体层30例如包含掺杂有磷的多晶硅。
在导电体层30之下设置绝缘体层21。在绝缘体层21之下设置导电体层31。导电体层31例如形成为沿着XY平面扩展的板状，作为选择栅极线SGS使用。选择栅极线SGS也可以由多个导电体层31构成。导电体层31例如包含掺杂有磷的多晶硅。在选择栅极线SGS由多个导电体层31构成的情况下，多个导电体层31也可以由互不相同的导电体构成。
在导电体层31之下设置绝缘体层22。在绝缘体层22之下，交替设置导电体层32与绝缘体层23。多个导电体层32例如分别形成为沿着XY平面扩展的板状。多个导电体层32从导电体层30侧起分别依序作为字线WL0～WL7使用。导电体层32例如包含钨。
在最下层的导电体层32之下设置绝缘体层24。在绝缘体层24之下设置导电体层33。导电体层33例如形成为沿着XY平面扩展的板状，作为选择栅极线SGD使用。选择栅极线SGD也可以由多个导电体层33构成。导电体层33例如包含钨。
在导电体层33之下设置绝缘体层25。在绝缘体层25之下设置导电体层34。导电体层34例如形成为在Y方向上延伸的线状，作为位线BL使用。另外，导电体层34对应于位线BLa及BLb而分割成2个。对应于位线BLa的多个导电体层34与对应于位线BLb的多个导电体层34在未图示的区域中分别排列于X方向上。导电体层34例如包含铜。以下，将设置有导电体层34的配线层称为M0。
各存储器柱MP沿着Z方向延伸设置，贯通绝缘体层21～24、及导电体层31～33。存储器柱MP的上部与导电体层30相接。另外，各存储器柱MP例如包含半导体层40、隧道绝缘膜41、绝缘膜42、及阻挡绝缘膜43。
半导体层40沿着Z方向延伸设置。例如，半导体层40的下端包含在包含绝缘体层25的层中，半导体层40的上端与导电体层30接触。隧道绝缘膜41覆盖半导体层40的侧面。绝缘膜42覆盖隧道绝缘膜41的侧面。阻挡绝缘膜43覆盖绝缘膜42的侧面。
存储器柱MP与导电体层31(选择栅极线SGS)交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层32(字线WL)交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层33(选择栅极线SGD)交叉的部分作为选择晶体管ST1发挥功能。也就是说，半导体层40作为存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2各自的通道发挥功能。绝缘膜42作为存储单元晶体管MT的电荷储存层发挥功能。
在各存储器柱MP的半导体层40之下设置柱状的接点CV。在图示的区域中，示出了与2个存储器柱MP中的1个存储器柱MP对应的接点CV。对于该区域中未连接接点CV的存储器柱MP，在未图示的区域中连接接点CV。在接点CV之下接触1个导电体层34(位线BL)。
狭缝SLT形成为至少一部分沿着XZ平面扩展的板状，将绝缘体层21～24及导电体层31～33分断。狭缝SLT的下端包含在包含绝缘体层25的层中。狭缝SLT的上端例如与导电体层30接触。狭缝SLT例如包含氧化硅(SiO2)。
在导电体层34之下设置柱状的接点V1。在接点V1之下设置导电体层35。导电体层35是用于半导体存储装置1内的电路连接的配线。以下，将设置有导电体层35的配线层称为M1。
在导电体层35之下设置导电体层36。导电体层36与存储器芯片MC的界面相接，作为贴合垫BP使用。导电体层36例如包含铜。以下，将设置有导电体层36的配线层称为M2。
图11是沿着图10的XI-XI线的剖视图，表示第1实施方式的半导体存储装置1中的存储器柱MP的截面构造的一例。具体来说，图11是抽选出与包含存储器柱MP及导电体层32且用于形成半导体存储装置1的半导体衬底的表面平行的截面而表示。
如图11所示，半导体层40例如设置于存储器柱MP的中央部。隧道绝缘膜41包围半导体层40的侧面。绝缘膜42包围隧道绝缘膜41的侧面。阻挡绝缘膜43包围绝缘膜42的侧面。导电体层32包围阻挡绝缘膜43的侧面。隧道绝缘膜41及阻挡绝缘膜43例如分别包含氧化硅(SiO2)。绝缘膜42例如包含氮化硅(SiN)。此外，各存储器柱MP也可以在半导体层40的内侧还包含绝缘体层，该绝缘体层位于存储器柱MP的中央部。也就是说，半导体层40也可以具有设置为筒状的部分。
图12是第1实施方式的半导体存储装置1具备的CMOS芯片CC的引出区域HR1中的截面构造的一例，抽选出与包含在引出区域HR1的偶数编号的区块BLK对应的截面而表示。此外，图12中的Z方向与图10同样地相对于图7反转表示。如图12所示，在引出区域HR1中，选择栅极线SGS、字线WL0～WL7、以及选择栅极线SGD各自的端部设为阶梯状。另外，在引出区域HR，存储器芯片MC还包含接点V1及V2、导电体层37～39。
具体来说，导电体层31具有不与下方的导电体层32及33重叠的阶面部分。各导电体层32具有不与下方的导电体层32及33重叠的阶面部分。导电体层33在引出区域HR1具有阶面部分。多个接点分别设置于导电体层31～33各自的阶面部分之上。例如，多个接点CT各自的下部一致。
在各接点CT之下设置导电体层37。导电体层37包含在配线层M0中。在导电体层37之下设置接点V1。在接点V1之下设置导电体层38。导电体层38包含在配线层M1中。在导电体层38之下设置接点V2。在接点V2之下设置导电体层39。导电体层39包含在配线层M2中。也就是说，导电体层39与存储器芯片MC的界面相接，作为贴合垫BP使用。导电体层39例如包含铜。
此外，图12仅示出与字线WL0对应的接点V1及V2以及导电体层38及39的组。在其它导电体层37中，在未图示的区域连接接点V1及V2以及导电体层38及39的组。引出区域HR1内且与奇数编号的区块BLK对应的区域中的构造与相对于图12所示的构造省略了接点CT的构造类似。另外，引出区域HR2内且与奇数编号的区块BLK对应的区域中的构造与将图12所示的构造以Y方向为对称轴反转的构造类似。
[1-3-3]关于CMOS芯片CC的构造
(关于CMOS芯片CC的平面布局)
图13是第1实施方式的半导体存储装置1具备的CMOS芯片CC的平面布局的一例，一并示出区块BLK及行解码器RD之间的连接关系。如图13所示，传送区域XR1包含偶数编号的行解码器RD0、RD2、RD4、RD6、RD8、RD10、RD12及RD14。传送区域XR2包含奇数编号的行解码器RD1、RD3、RD5、RD7、RD9、RD11、RD13及RD15。在Y方向上排列的区块BLK0～BLK15包含从Z方向观察时与感测放大器区域SR重叠的区块BLK、及从Z方向观察时与周边电路区域PERI重叠的区块BLK。
例如，行解码器RD0、RD2、RD4、RD6、RD8、RD10、RD12及RD14隔着感测放大器区域SR分别与行解码器RD1、RD3、RD5、RD7、RD9、RD11、RD13及RD15在X方向上对向。各区块BLK的Y方向上的宽度例如为行解码器RD的Y方向上的宽度的一半以下。本例中，2个区块BLK0及BLK1配置于行解码器RD0及RD1之间。2个区块BLK2及BLK3配置于行解码器RD2及RD3之间。以后也一样，2个区块BLK配置于在X方向上对向的2个行解码器RD之间。
此外，以上说明的传送区域XR1及XR2内、感测放大器区域SR、以及周边电路区域PERI的配置仅为一例。例如，感测放大器区域SR所占的面积与周边电路区域PERI所占的面积的比率可根据感测放大器组件SAU及锁存电路XDL的电路构成或CMOS芯片CC的制造步骤而适当变更。另外，例如，连接于各区块BLK的行解码器RD的配置可在传送区域XR1及XR2内适当变更。各区块BLK也可以连接于配置在传送区域XR1的行解码器RD与配置在传送区域XR2的行解码器RD这两者。
(关于感测放大器区域SR的详细的平面布局)
图14表示第1实施方式的半导体存储装置1具备的CMOS芯片CC的感测放大器区域SR中的平面布局的一例。如图14所示，在感测放大器区域SR，感测放大器组SASa及SASb、高速缓冲存储器CM、以及转换电路SD分别配置于在X方向上延伸的区域，且依序排列于Y方向上。
在感测放大器组SASa的区域，例如，排列于Y方向的8个感测放大器组件SAUa的组在X方向上排列。具体来说，感测放大器组件SAUa＜0＞～SAUa＜7＞在传送区域XR1的附近排列于Y方向上。在感测放大器组件SAUa＜0＞～SAUa＜7＞各自的旁边，分别配置感测放大器组件SAUa＜8＞～SAUa＜15＞。同样地，配置感测放大器组件SAUa＜16＞～SAUa＜23＞、…、及感测放大器组件SAUa＜m－8＞～SAUa＜m－1＞。
在感测放大器组SASb的区域，例如，排列于Y方向的8个感测放大器组件SAUb的组在X方向上排列。具体来说，感测放大器组件SAUb＜0＞～SAUb＜7＞在传送区域XR1的附近排列于Y方向上。在感测放大器组件SAUb＜0＞～SAUb＜7＞各自的旁边，分别配置感测放大器组件SAUb＜8＞～SAUb＜15＞。同样地，配置感测放大器组件SAUb＜16＞～SAUb＜23＞、…、及感测放大器组件SAUa＜m－8＞～SAUa＜m－1＞。
在高速缓冲存储器CM的区域，例如，排列于Y方向的8个锁存电路XDL的组在X方向上排列。具体来说，锁存电路XDL＜0＞～XDL＜7＞在传送区域XR1的附近排列于Y方向上。在锁存电路XDL＜0＞～XDL＜7＞各自的旁边，分别配置锁存电路XDL＜8＞～XDL＜15＞。同样地，配置锁存电路XDL＜16＞～XDL＜23＞、…、及锁存电路XDL＜m－8＞～XDL＜m－1＞。
在本说明书中，将排列于Y方向的感测放大器组件SAUa及SAUb以及锁存电路XDL的组称为感测放大器群SAG。1个感测放大器群SAG包含的感测放大器组件SAU的个数是基于位线BL的间距而设计。例如，在感测放大器群SAG的Y方向上的宽度根据8条位线BL的间距设计的情况下，感测放大器群SAG包含8个感测放大器组件SAUa及8个感测放大器组件SAUb。
在与各感测放大器群SAG重叠的区域，分别具有在Y方向上延伸的部分的多个总线DBUS对应于感测放大器组件SAUa及SAUb的组的个数而设置。高速缓冲存储器CM内的锁存电路XDL＜0＞～XDL＜m－1＞经由省略了图示的配线而连接于转换电路SD。感测放大器群SAG中所含的感测放大器组件SAU及锁存电路XDL只要以至少能相互通信的方式连接即可。
(关于CMOS芯片CC的截面构造)
图15是第1实施方式的半导体存储装置1的截面构造的一例，表示存储器芯片MC与CMOS芯片CC贴合而成的构造。另外，图15是抽选出与感测放大器区域SR内的晶体管T8对应的构成、及与传送区域XR1内的晶体管TR6对应的构成而表示。如图15所示，CMOS芯片CC例如包含半导体衬底50、导电体层GC及51～58、以及柱状的接点CS及C0～C3。
半导体衬底50用于CMOS芯片CC的形成，例如包含P型杂质。另外，半导体衬底50包含省略了图示的多个井区域。在多个井区域中，例如分别形成晶体管。并且，多个井区域之间例如通过STI(Shallow Trench Isolation，浅沟槽隔离)而分离。
在感测放大器区域SR，在半导体衬底50之上，介隔栅极绝缘膜而设置导电体层GC。感测放大器区域SR内的导电体层GC例如作为感测放大器组件SAU中所含的晶体管T8的栅极电极使用。对应于晶体管T8的栅极，在导电体层GC之上设置接点C0，对应于晶体管T8的源极及漏极，在半导体衬底50之上设置2个接点CS。例如，接点CS的上表面与接点C0的上表面一致。
另外，在感测放大器区域SR，在接点CS之上及接点C0之上分别各设置1个导电体层51。在导电体层51之上设置接点C1。在接点C1之上设置导电体层52。在导电体层52之上设置接点C2。在接点C2之上设置导电体层53。在导电体层53之上设置接点C3。在接点C3之上设置导电体层54。
导电体层54与CMOS芯片CC的界面相接，作为贴合垫BP使用。并且，感测放大器区域SR内的导电体层54与对向配置的存储器区域MR内的导电体层36贴合，且与1条位线BL电连接。导电体层54例如包含铜。感测放大器区域SR虽省略了图示，但包含具有与晶体管T8相同构造的多个晶体管。
在传送区域XR1中，在半导体衬底50之上，介隔栅极绝缘膜而设置导电体层GC。传送区域XR1内的导电体层GC例如作为行解码器RD中所含的晶体管TR6的栅极电极使用。对应于晶体管TR6的栅极，在导电体层GC之上设置接点C0，对应于晶体管TR6的源极及漏极，在半导体衬底50之上设置2个接点CS。
另外，在传送区域XR1中，在接点CS之上及接点C0之上分别各设置1个导电体层55。在导电体层55之上设置接点C1。在接点C1之上设置导电体层56。在导电体层56之上设置接点C2。在接点C2之上设置导电体层57。在导电体层57之上设置接点C3。在接点C3之上设置导电体层58。
导电体层58与CMOS芯片CC的界面相接，作为贴合垫BP使用。并且，传送区域XR1内的导电体层58与对向配置的引出区域HR1内的导电体层39贴合，例如与字线WL5电连接。导电体层58例如包含铜。传送区域XR1虽省略了图示，但包含具有与晶体管TR6相同构造的多个晶体管。另外，传送区域XR2中的构造与传送区域XR1的构造相同。
以下，将设置有导电体层51及55的配线层称为D0。将设置有导电体层52及56的配线层称为D1。将设置有导电体层53及57的配线层称为D2。将设置有导电体层54及58的配线层称为D3。将包含导电体层53的节点称为BLI。此外，设置于CMOS芯片CC的配线层的数量可设计为任意数量。连接于导电体层51～53、55～57的每一层的接点也可以对应于电路的设计而省略。
[1-3]半导体存储装置1的动作
图16表示第1实施方式的半导体存储装置1中的与连接于共通的总线DBUS的感测放大器组件SAUa及SAUb相关联的构成、及读出动作时的电流路径的一例。如图16所示，在第1实施方式的半导体存储装置1的读出动作中，定序器13对与连接于所选择的区块BLK中所含的NAND串NS的位线BL进行充电，且省略仅连接于非选择的区块BLK中所含的NAND串NS的位线BL的充电。
具体来说，在选择包含连接于位线BLb的NAND串NS的区块BLK的情况下，定序器13使用感测放大器组件SAUb对位线BLb进行充电。由此，经由所选择的区块BLK中所含的NAND串NS及位线BLb的电流可从感测放大器组件SAUb朝向源极线SL流动。另一方面，定序器13省略仅连接有非选择的区块BLK中所含的NAND串NS的位线BLa的充电(未充电)。同样地，在选择包含连接于位线BLa的NAND串NS的区块BLK的情况下，对位线BLa进行充电，且省略位线BLb的充电。
此外，定序器13通过与读出动作同样地对位线BLa及BLb的任一方进行适当充电，可执行写入动作。另外，在各种动作中，定序器13可将连接于非选择的区块BLK中所含的NAND串NS的位线BL设定为浮动状态，也可以使用感测放大器组件SAU对该位线BL施加接地电压VSS。
[1-4]第1实施方式的效果
根据以上说明的第1实施方式的半导体存储装置1，可抑制消耗电力，可使动作速度提高。以下，使用比较例对第1实施方式的半导体存储装置1的详细的效果进行说明。
在半导体存储装置中，用来驱动存储单元的配线的间距存在随着存储密度变高而变窄的倾向。例如，以窄间距设置的位线BL中，配线电容及配线电阻变高。其结果，位线BL的RC(resistor-capacitor，电阻-电容)时间常数变大，因此，半导体存储装置的消耗电力变大，半导体存储装置的动作速度(例如读出动作、写入动作等处理速度)会变慢。
作为降低以窄间距设置的位线BL的RC时间常数的方法，考虑缩短位线BL的配线长度。例如，通过将存储单元阵列10分割成多个，可缩短感测放大器模块14控制的位线BL的配线长度。另外，针对所分割的存储单元阵列10，考虑分别设置感测放大器模块14的情形及共有感测放大器模块14的情形。在优选抑制半导体存储装置的制造成本的情况下，优选为分割位线BL且在可能的范围内共有感测放大器模块14。
以下，对共有感测放大器模块14且将位线BL分割成2个的情况的一例进行说明。图17表示第1实施方式的比较例的半导体存储装置的平面布局的一例。如图17所示，第1实施方式的比较例的半导体存储装置是在半导体衬底上具备存储单元阵列10a及10b、以及感测放大器模块14。在第1实施方式的比较例中，感测放大器模块14被存储单元阵列10a及10b夹着。
另外，在第1实施方式的比较例中，感测放大器模块14包含配置于与存储单元阵列10a相邻的部分的开关部SW1、及配置于与存储单元阵列10b相邻的部分的开关部SW2。感测放大器模块14通过使开关部SW1及SW2的一个开关部工作，可选择性地控制连接于存储单元阵列10a的位线BLa及连接于存储单元阵列10b的位线BLb。
其结果，第1实施方式的比较例的半导体存储装置可使位线BL的RC时间常数为约一半，可抑制消耗电力且使动作速度提高。具体来说，例如，第1实施方式的比较例的半导体存储装置可使位线BL的充电所需的电流量减半。然而，在第1实施方式的比较例的半导体存储装置中，因形成开关部SW1及SW2的面积而使感测放大器模块14的区域变宽，半导体存储装置的芯片面积会增大。
另一方面，第1实施方式的半导体存储装置1具有如下构造：通过感测放大器模块14控制被分割成2个的位线BLa及BLb，进而将存储器芯片MC与CMOS芯片CC贴合。因此，在第1实施方式的半导体存储装置1中，感测放大器模块14等的周边电路与存储单元阵列10重叠。换句话说，第1实施方式的半导体存储装置1可通过存储器区域MR遮挡感测放大器区域SR。
由此，第1实施方式的半导体存储装置1可使半导体存储装置的芯片面积中与存储单元阵列10对应的区域所占的比率(胞占有率)大于比较例，进而，可减小感测放大器区域SR对芯片面积的影响。另外，在第1实施方式的半导体存储装置1中，感测放大器区域SR的布局的自由度提高，因此，通过分割位线BL而对配线布局的制约小于比较例。
如上所述，第1实施方式的半导体存储装置1可使位线BL的RC时间常数为约一半，进而可减小芯片面积。因此，第1实施方式的半导体存储装置1可与比较例同样地抑制消耗电力且使动作速度提高，进而较之比较例可抑制制造成本。
此外，降低位线BL的RC时间常数在流经存储单元的电流(单元电流)的量变小而难以读出等时也有效。例如，在存储单元三维积层而成的半导体存储装置中，存在如果字线WL的积层数增加那么单元电流减少的倾向。并不限定于此，在单元电流可能会减少的所有情况下，第1实施方式的半导体存储装置1的构造均有效。
在第1实施方式中，作为存储单元阵列10在Y方向(位线BL延伸的方向)上被分割且从Z方向观察时存储器区域MR与感测放大器区域SR重叠的构造，对存储器芯片MC与CMOS芯片CC贴合而成的构造进行了说明，但并不限定于此。例如，存储单元阵列10被分割且存储器区域MR与感测放大器区域SR重叠的构造也可以使用1个半导体衬底而形成。然而，这种构造还需要包含贯通存储器区域MR的接点的区域。因此，作为存储单元阵列10被分割且存储器区域MR与感测放大器区域SR重叠的构造，优选如第1实施方式那样将存储器芯片MC与CMOS芯片CC贴合而成的构造。
另外，在第1实施方式中，例示了半导体存储装置1具备1个存储器面(例如存储单元阵列10、感测放大器模块14及行解码器模块16的组合)的情况，但半导体存储装置1也可以具备多个存储器面。在此情况下，在多个存储器面中分别将位线BL分割，控制所分割的位线BL的多个感测放大器模块14与多个存储器面分别建立关联而设置。
[2]第2实施方式
第2实施方式的半导体存储装置1相对于第1实施方式的半导体存储装置1来说，具有变更了位线BL的分割数的构成。以下，对第2实施方式的半导体存储装置1的与第1实施方式的不同点进行说明。
[2-1]半导体存储装置1的整体构成
图18表示第2实施方式的半导体存储装置1具备的存储单元阵列10、感测放大器模块14及行解码器模块16的构成例。如图2所示，在第2实施方式的半导体存储装置1中，存储单元阵列10被分割成存储单元阵列10a、10b及10c，感测放大器模块14包含感测放大器组SASa、SASb及SASc。
存储单元阵列10a、10b及10c各自所包含的区块BLK的个数设计为任意个数。存储单元阵列10a所包含的区块BLK的个数、存储单元阵列10b所包含的区块BLK的个数、及存储单元阵列10c所包含的区块BLK的个数可以相同，也可以不同。
对存储单元阵列10c连接位线BLc0～BLc(m－1)。对存储单元阵列10a、10b及10c可分别连接相同条数的位线BL。标注有相同编号的位线BLa、BLb及BLc也可以被视为1条位线BL对应于存储单元阵列10a、10b及10c被分割成3个的配线。标注有相同编号的位线BLa、BLb及BLc例如与相同的列地址CAd建立关联。
感测放大器组SASa、SASb及SASc分别与存储单元阵列10a、10b及10c建立关联。感测放大器组SASc包含感测放大器组件SAUc＜0＞～SAUc＜m－1＞。各感测放大器组件SAUc连接于至少1条位线BL。例如，感测放大器组件SAUc＜0＞～SAUc＜m－1＞分别连接于位线BLc0～BLc(m－1)。
高速缓冲存储器CM内的锁存电路XDL＜0＞～XDL＜m－1＞经由不同的总线DBUS而与感测放大器组件SAUa、SAUb及SAUc的组连接。具体来说，锁存电路XDL＜0＞连接于感测放大器组件SAUa＜0＞、SAUb＜0＞及SAUc＜0＞。锁存电路XDL＜1＞连接于感测放大器组件SAUa＜1＞、SAUb＜1＞及SAUc＜1＞。以下同样地，锁存电路XDL＜m－1＞连接于感测放大器组件SAUa＜m－1＞、SAUb＜m－1＞及SAUc＜m－1＞。
[2-2]感测放大器区域SR的平面布局
图19表示第2实施方式的半导体存储装置1具备的CMOS芯片CC的感测放大器区域SR中的平面布局的一例。如图19所示，在感测放大器区域SR中，感测放大器组SASa、SASb及SASc、高速缓冲存储器CM、以及转换电路SD分别配置于在X方向上延伸的区域，且依序排列于Y方向上。在感测放大器组SASc的区域中，例如，排列于Y方向的8个感测放大器组件SAUc的组在X方向上排列。
具体来说，感测放大器组件SAUc＜0＞～SAUc＜7＞在传送区域XR1的附近排列于Y方向上。在感测放大器组件SAUc＜0＞～SAUc＜7＞各自的旁边，分别配置感测放大器组件SAUc＜8＞～SAUc＜15＞。同样地，配置感测放大器组件SAUc＜16＞～SAUc＜23＞、…、及感测放大器组件SAUc＜m－8＞～SAUc＜m－1＞。在第2实施方式的半导体存储装置1中，感测放大器群SAG包含感测放大器组件SAUa、SAUb及SAUc、以及锁存电路XDL。第2实施方式的半导体存储装置1的其它构成与第1实施方式相同。
[2-3]半导体存储装置1的动作
图20表示第2实施方式的半导体存储装置1中的与连接于共通的总线DBUS的感测放大器组件SAUa、SAUb及SAUc相关联的构成、及读出动作时的电流路径的一例。如图20所示，在第2实施方式的半导体存储装置1的读出动作中，与第1实施方式同样地，定序器13对连接于所选择的区块BLK中所含的NAND串NS的位线BL进行充电，且省略仅连接于非选择的区块BLK中所含的NAND串NS的位线BL的充电。
具体来说，在选择包含连接于位线BLc的NAND串NS的区块BLK的情况下，定序器13使用感测放大器组件SAUc对位线BLc进行充电。由此，经由所选择的区块BLK中所含的NAND串NS及位线BLc的电流可从感测放大器组件SAUc朝向源极线SL流动。另一方面，定序器13省略仅连接有非选择的区块BLK中所含的NAND串NS的位线BLa及BLb的充电(未充电)。选择与其它位线BL对应的区块BLK时的动作和选择与位线BLc对应的区块BLK时的动作相同。
此外，定序器13通过与读出动作同样地对位线BLa、BLb及BLc的任一条位线进行适当充电，也可以执行写入动作。另外，在各种动作中，定序器13可将连接于非选择的区块BLK中所含的NAND串NS的位线BL设定为浮动状态，也可以使用感测放大器组件SAU对该位线BL施加接地电压VSS。
[2-4]第2实施方式的效果
如上所述，第2实施方式的半导体存储装置1是独立地控制在同一存储器面内比第1实施方式分割得更细的位线BL。由此，在第2实施方式的半导体存储装置1中，位线BL的配线电阻及电容比第1实施方式小。因此，第2实施方式的半导体存储装置1较之第1实施方式，可抑制消耗电力，且可使动作速度提高。
此外，在第2实施方式中，例示了将位线BL分割成3个的情况，但位线BL也可以被分割成4个以上。在此情况下，例如分别对应于被分割成4个的位线BL而设置4个感测放大器组件SAU。这样一来，半导体存储装置1中，即便位线BL的分割数为4个以上，但只要具备能够分别独立地控制所分割的位线BL的电路即可。位线BL的分割数越大，消耗电力越能得到抑制，动作速度越提高。
另外，在存储单元阵列10及感测放大器模块14设置于半导体衬底上的构造中，也能够将位线BL分割成3个以上。然而，在这种构造中将位线BL分割成3个以上的情况下，配线的布局等变得困难。因此，在设置同一存储器面内被分割成3个以上的位线BL的情况下，优选如第2实施方式的半导体存储装置1那样使用存储器芯片MC与CMOS芯片CC贴合而成的构造。
[3]第3实施方式
第3实施方式的半导体存储装置1相对于第1实施方式的半导体存储装置1来说，具有锁存电路XDL以外的一部分锁存电路由感测放大器组件SAUa及SAUb所共有的构成。以下，对第3实施方式的半导体存储装置1的与第1及第2实施方式的不同点进行说明。
[3-1]感测放大器模块14的电路构成
图21是第3实施方式的半导体存储装置1具备的感测放大器模块14的电路构成的一例，表示感测放大器组件SAUa及SAUb的详细的电路构成。如图21所示，第3实施方式中的各感测放大器组件SAU具有从第1实施方式中说明的感测放大器组件SAU中省略了锁存电路ADL及BDL的构成。具体来说，各感测放大器组件SAU包含位线连接部BLHU、感测放大器部SA、锁存电路SDL、及晶体管DTR。
并且，第3实施方式的半导体存储装置1具备的感测放大器模块14还包含数据锁存组DLS。数据锁存组DLS包含数据锁存组件DLU＜0＞～DLU＜m－1＞。例如，各数据锁存组件DLU包含锁存电路ADL及BDL。各数据锁存组件DLU中所含的锁存电路ADL及BDL分别连接于建立关联的总线DBUS。数据锁存组件DLU＜0＞～＜m－1＞分别与锁存电路XDL＜0＞～＜m－1＞建立关联。
数据锁存组件DLU＜0＞可经由建立关联的总线DBUS与感测放大器组件SAUa＜0＞及感测放大器组件SAUb＜0＞分别相互收发数据。其它数据锁存组件DLU也同样地，可经由建立关联的总线DBUS与感测放大器组件SAUa及SAUb分别相互收发数据。例如，定序器13在执行选择存储单元阵列10a内的区块BLK的动作的情况下，将控制信号DSWa及DSWb分别控制为“H”及“L”电平。同样地，定序器13在执行选择存储单元阵列10b内的区块BLK的动作的情况下，将控制信号DSWa及DSWb分别控制为“L”及“H”电平。
[3-2]感测放大器区域SR的平面布局
图22表示第3实施方式的半导体存储装置1具备的CMOS芯片CC的感测放大器区域SR中的平面布局的一例。如图22所示，在感测放大器区域SR中，感测放大器组SASa及SASb、数据锁存组DLS、高速缓冲存储器CM、以及转换电路SD分别配置于在X方向上延伸的区域，且依序排列于Y方向上。在数据锁存组DLS的区域中，例如，排列于Y方向的8个数据锁存组件DLU的组于X方向上排列。
具体来说，数据锁存组件DLU＜0＞～DLU＜7＞在传送区域XR1的附近排列于Y方向上。在数据锁存组件DLU＜0＞～DLU＜7＞各自的旁边，分别配置数据锁存组件DLU＜8＞～＜15＞。同样地，配置数据锁存组件DLU＜16＞～DLU＜23＞、…、及数据锁存组件DLU＜m－8＞～DLU＜m－1＞。在第3实施方式的半导体存储装置1中，感测放大器群SAG包含感测放大器组件SAUa及SAUb、数据锁存组件DLU、以及锁存电路XDL。
此外，数据锁存组DLS也可以配置于感测放大器组件SAUa及SAUb之间。图23表示第3实施方式的变化例的半导体存储装置1具备的CMOS芯片CC的感测放大器区域SR中的平面布局的一例。如图23所示，在感测放大器区域SR中，感测放大器组SASa、数据锁存组DLS、感测放大器组SASb、高速缓冲存储器CM、及转换电路SD分别配置于在X方向上延伸的区域，且依序排列于Y方向上。这样一来，感测放大器群SAG中所含的感测放大器组件SAU、数据锁存组件DLU、及锁存电路XDL只要以至少能相互通信的方式连接即可。第3实施方式的半导体存储装置1的其它构成与第1实施方式相同。
[3-3]第3实施方式的效果
如上所述，第3实施方式的半导体存储装置1中，共有总线DBUS的感测放大器组件SAU共有一部分锁存电路ADL及BDL。由此，在第3实施方式的半导体存储装置1中，可缩小感测放大器区域SR内锁存电路所占的面积。因此，第3实施方式的半导体存储装置1较之第1实施方式，可缩小芯片面积，可抑制半导体存储装置1的制造成本。
[4]第4实施方式
第4实施方式的半导体存储装置1相对于第3实施方式的半导体存储装置1来说，具有追加了与感测放大器部SA不同的增幅电路的构成。以下，对第4实施方式的半导体存储装置1的与第1～第3实施方式的不同点进行说明。
[4-1]感测放大器模块14的电路构成
图24表示第4实施方式的半导体存储装置1具备的感测放大器模块14的电路构成的一例。如图24所示，第4实施方式中的感测放大器模块14包含感测放大器组SAS、数据锁存组DLS、高速缓冲存储器CM、转换电路SD、以及局部放大器组LASa及LASb。另外，在第4实施方式中的感测放大器模块14中，分别对应于多条总线DBUS而设置多条全域位线GBL。数据锁存组DLS、高速缓冲存储器CM、及转换电路SD各自的构成例如与第3实施方式相同。
在第4实施方式的半导体存储装置1中，各感测放大器组件SAU具有从第3实施方式中说明的感测放大器组件SAU中省略了位线连接部BLHU的构成。感测放大器组件SAU＜0＞～SAU＜m－1＞经由总线DBUS分别连接于锁存电路XDL＜0＞～XDL＜m－1＞。另外，在第4实施方式的半导体存储装置1中，感测放大器组件SAU内的感测放大器部SA连接于全域位线GBL，以代替连接于位线连接部BLHU。
局部放大器组LASa及LASb分别与存储单元阵列10a及10b建立关联。局部放大器组LASa包含局部放大器组件LAUa＜0＞～LAUa＜m－1＞。局部放大器组LASb包含局部放大器组件LAUb＜0＞～LAUb＜m－1＞。各局部放大器组件LAU包含增幅电路AC及位线连接部BLHU。
各局部放大器组件LAU内的增幅电路AC连接于建立关联的全域位线GBL。另外，各增幅电路AC经由位线连接部BLHU连接于建立关联的位线BL。具体来说，局部放大器组件LAUa＜0＞～LAUa＜m－1＞各自的位线连接部BLHU分别连接于位线BLa0～BLa(m－1)。局部放大器组件LAUb＜0＞～LAUb＜m－1＞各自的位线连接部BLHU分别连接于位线BLb0～BLb(m－1)。这样一来，对各全域位线GBL连接多个局部放大器组件LAU。
图25表示第4实施方式的半导体存储装置1中的感测放大器部SA及局部放大器组件LAU的详细的电路构成的一例。此外，图25省略了位线连接部BLHU内的晶体管T21的图示。如图25所示，感测放大器部SA的电路构成除了在晶体管T4连接有全域位线GBL以外，与第1实施方式中说明的感测放大器部SA相同。局部放大器组件LAUa及LAUb分别具有类似的构成。例如，各局部放大器组件LAU包含晶体管T40～T42。晶体管T40～T42例如为N型MOS晶体管。
在各局部放大器组件LAU中，晶体管T40的漏极连接于全域位线GBL。晶体管T40的源极连接于节点ND3。晶体管T41的漏极连接于全域位线GBL。晶体管T41的栅极连接于节点ND3。晶体管T42的漏极连接于晶体管T41的源极。晶体管T42的源极接地。对晶体管T42的栅极输入控制信号GSW。
对局部放大器组件LAUa内的晶体管T40的栅极输入控制信号BSWa。局部放大器组件LAUa内的节点ND3经由被输入控制信号BLSa的晶体管T20而连接于位线BLa。同样地，对局部放大器组件LAUb内的晶体管T40的栅极输入控制信号BSWb。局部放大器组件LAUb内的节点ND3经由被输入控制信号BLSb的晶体管T20而连接于位线BLb。
在以上说明的感测放大器组件SAU的电路构成中，控制信号BSWa、BSWb、GSW、BLSa及BLSb例如分别由定序器13产生。局部放大器组件LAUa及LAUb内的控制信号只要能够执行下述动作，那么也可以被适当共有。
[4-2]感测放大器区域SR的平面布局
图26表示第4实施方式的半导体存储装置1具备的CMOS芯片CC的感测放大器区域SR中的平面布局的一例。如图26所示，在感测放大器区域SR中，局部放大器组LASa及LASb、感测放大器组SAS、数据锁存组DLS、高速缓冲存储器CM、以及转换电路SD分别配置于在X方向上延伸的区域，且依序排列于Y方向上。
在局部放大器组LASa的区域中，例如，排列于Y方向的8个局部放大器组件LAUa的组在X方向上排列。具体来说，局部放大器组件LAUa＜0＞～LAUa＜7＞在传送区域XR1的附近排列于Y方向上。在局部放大器组件LAUa＜0＞～LAUa＜7＞各自的旁边，分别配置局部放大器组件LAUa＜8＞～LAUa＜15＞。同样地，配置局部放大器组件LAUa＜16＞～LAUa＜23＞、…、及局部放大器组件LAUa＜m－8＞～LAUa＜m－1＞。
在局部放大器组LASb的区域中，例如，排列于Y方向的8个局部放大器组件LAUb的组在X方向上排列。具体来说，局部放大器组件LAUb＜0＞～LAUb＜7＞在传送区域XR1的附近排列于Y方向上。在局部放大器组件LAUb＜0＞～LAUb＜7＞各自的旁边，分别配置局部放大器组件LAUb＜8＞～LAUb＜15＞。同样地，配置局部放大器组件LAUb＜16＞～LAUb＜23＞、…、及局部放大器组件LAUb＜m－8＞～LAUb＜m－1＞。
感测放大器组SAS内的感测放大器组件SAU、数据锁存组DLS内的数据锁存组件DLU、及高速缓冲存储器CM内的锁存电路XDL各自的配置与第3实施方式相同。在第4实施方式的半导体存储装置1中，感测放大器群SAG包含局部放大器组件LAUa及LAUb、感测放大器组件SAU、数据锁存组件DLU、以及锁存电路XDL。
在与各感测放大器群SAG重叠的区域，分别具有在Y方向上延伸的部分的多条全域位线GBL对应于局部放大器组件LAUa及LAUb的数量而设置。在第4实施方式的半导体存储装置1中，全域位线GBL的间距例如设计为与位线BL相同的间距。感测放大器群SAG中所含的感测放大器组件SAU、数据锁存组件DLU、及锁存电路XDL只要以至少能相互通信的方式连接即可。第4实施方式的半导体存储装置1的其它构成与第1实施方式相同。
[4-3]半导体存储装置1的动作
图27表示第4实施方式的半导体存储装置1中的与连接于共通的全域位线GBL的局部放大器组件LAUa及LAUb相关联的构成、及读出动作时的电流路径的一例。如图27所示，在第4实施方式的半导体存储装置1的读出动作中，定序器13与第1实施方式同样地，对连接于所选择的区块BLK中所含的NAND串NS的位线BL进行充电，且省略仅连接于非选择的区块BLK中所含的NAND串NS的位线BL的充电。并且，定序器13通过使用局部放大器组件LAU而使读出电流放大。
具体来说，在选择包含连接于位线BLb的NAND串NS的区块BLK的情况下，首先，定序器13将局部放大器组件LAUb内的晶体管T20及T40控制为接通状态。然后，感测放大器组件SAU经由局部放大器组件LAUb对位线BLb进行充电。其后，定序器13将局部放大器组件LAUb内的晶体管T40控制为断开状态，对所选择的字线WL施加读出电压。
于是，局部放大器组件LAUb的节点ND3的电压基于所选择的存储单元晶体管MT的状态而变化。具体来说，在所选择的存储单元晶体管MT为接通状态的情况下，经由该存储单元晶体管MT的电流(1)从节点ND3朝向源极线SL流动。其结果，节点ND3的电压下降，成为“L”电平。另一方面，在所选择的存储单元晶体管MT为断开状态的情况下，节点ND3的电压维持“H”电平。
然后，定序器13使控制信号GSW为“H”电平。当对晶体管T42的栅极施加“H”电平的电压时，局部放大器组件LAUb内的晶体管T41基于节点ND3的电压成为接通状态或断开状态。在节点ND3的电压为“H”电平的情况下，经由局部放大器组件LAUb内的晶体管T41及T42的电流(2)从感测放大器组件SAU朝向接地线流动，全域位线GBL的电压下降。另一方面，在节点ND3的电压为“L”电平的情况下，全域位线GBL维持高电压。
由此，感测放大器组件SAU可基于全域位线GBL的电压而判定所选择的存储单元晶体管MT的读出数据。选择与其它位线BL对应的区块BLK时的动作和选择与位线BLb对应的区块BLK时的动作相同。
以下，对第4实施方式的半导体存储装置1的读出动作的详情进行说明。此外，以下，将所选择的字线WL称为WLsel。将选择及非选择的位线BL分别称为BLsel及BLusel。将输入至连接于位线BLsel的局部放大器组件LAU内的晶体管T40的控制信号BSW称为BSWsel。将输入至连接于位线BLusel的局部放大器组件LAU内的晶体管T40的控制信号BSW称为BSWusel。施加至字线WL的电压通过驱动器模块15及行解码器模块16控制。
图28是第4实施方式的半导体存储装置1的读出动作的时序图的一例，表示与NAND串NS、局部放大器组件LAU、及感测放大器组件SAU对应的控制信号等的变化。如图28所示，在读出动作中，定序器13依序执行时刻t0～t9的处理。执行读出动作之前的各控制信号及各配线的电压例如为VSS。
在时刻t0，对字线WLsel施加VCG，对选择栅极线SGS施加VSGS。VCG为读出电压。VSGS为能够在读出动作中使选择晶体管ST2为接通状态的电压。另外，定序器13使控制信号HLL上升至例如4V，使控制信号XXL上升至例如0.9V+Vt(该Vt对应于晶体管T3的阈值电压)。于是，节点SEN被充电，节点SEN的电压上升至VDDSA。
在时刻t1，定序器13使控制信号BLS上升至例如4V，使控制信号BSWsel上升至例如4V，使控制信号BLC上升至例如0.7V+Vt(该Vt对应于晶体管T4的阈值电压)。于是，位线BLsel及全域位线GBL各自的电压上升至例如0.7V。另一方面，在连接于位线BLusel的局部放大器组件LAU中，控制信号BSWusel例如为VSS。因此，连接于位线BLusel的晶体管T40维持断开状态，位线BLusel的电压维持VSS。这样一来，在时刻t1的动作中，位线BLsel被充电，位线BLusel未充电。
在时刻t2，定序器13使控制信号BSWsel下降至VSS，使控制信号BLC下降至VSS。由此，连接于位线BLsel的感测放大器组件SAU内的节点SEN的电压固定为VDDSA。
在时刻t3，对选择栅极线SGD施加VSGD。VSGD为能够在读出动作中使选择晶体管ST1为接通状态的电压。当选择晶体管ST1成为接通状态时，位线BLsel的电压基于所选择的存储单元晶体管MT存储的数据而变化。具体来说，连接于通过VCG成为接通状态的存储单元晶体管MT(接通单元)的位线BLsel的电压下降，连接于通过VCG维持断开状态的存储单元晶体管MT(断开单元)的位线BLsel的电压例如维持0.7V。
在时刻t4，定序器13使控制信号GSW上升至VDD。于是，连接于位线BLsel的局部放大器组件LAU中，在位线BLsel的电压为例如0.7V的情况下，晶体管T41及T42成为接通状态，全域位线GBL的电压下降。另一方面，在位线BLsel的电压为例如VSS的情况下，晶体管T41维持断开状态，全域位线GBL的电压得以维持。这样一来，在时刻t4的动作中，连接于接通单元的全域位线GBL的电压得以维持，连接于断开单元的全域位线GBL的电压下降。
在时刻t5，定序器13使控制信号HLL下降至VSS。由此，停止经由晶体管T0及T2对节点SEN的充电。
在时刻t6，定序器13使控制信号BLC上升至0.4V+Vt(该Vt对应于晶体管T4的阈值电压)。于是，节点SEN的电压基于全域位线GBL的电压而变化。具体来说，连接于接通单元的全域位线GBL维持高电压，因此，节点SEN的电压维持高电压。另一方面，连接于断开单元的全域位线GBL成为低电压，因此，节点SEN的电压下降。
在时刻t7，定序器13使控制信号BLC下降至VSS，使控制信号XXL下降至VSS。于是，晶体管T3及T4成为断开状态，节点SEN的电压固定。
在时刻t8，定序器13确定控制信号STB。也就是说，定序器使控制信号STB暂时上升至“H”电平。于是，总线LBUS的电压基于节点SEN的电压而变化。具体来说，连接于接通单元的节点SEN维持高电压，因此，晶体管T7成为接通状态，总线LBUS的电压下降。连接于断开单元的节点SEN成为低电压，因此，晶体管T7维持断开状态，总线LBUS的电压维持得较高。然后，定序器13将基于总线LBUS的电压值的数据保存在感测放大器模块14内的任一锁存电路中。
在时刻t9，字线WLsel以及选择栅极线SGS及SGD各自的电压下降至VSS。另外，定序器13使控制信号GSW及BLS分别下降至VSS。
如上所述，第4实施方式的半导体存储装置1可执行读出动作。此外，定序器13通过与读出动作同样地对位线BLa及BLb的任一条位线进行适当充电，也可以执行写入动作。在写入动作中，与所选择的区块BLK对应的局部放大器组件LAU内的晶体管T40被控制为接通状态。另外，在各种动作中，定序器13可将连接于非选择的区块BLK中所含的NAND串NS的位线BL设定为浮动状态，也可以使用感测放大器组件SAU对该位线BL施加接地电压VSS。
[4-4]第4实施方式的效果
如上所述，第4实施方式的半导体存储装置1具有分别包含增幅电路AC的多个局部放大器组件LAU，使用局部放大器组件LAU及感测放大器组件SAU分别执行2阶段的读出动作。由此，第4实施方式的半导体存储装置1可放大读出动作中的单元电流，可使读出动作的精度提高。因此，第4实施方式的半导体存储装置1可获得与第1实施方式相同的效果，进而可减少读出错误。
[5]第5实施方式
第5实施方式的半导体存储装置1相对于第1实施方式的半导体存储装置1来说，具有追加了连接于全域位线GBL的局部放大器组件LAU的个数的构成。以下，对第5实施方式的半导体存储装置1的与第1～第4实施方式的不同点进行说明。
[5-1]感测放大器模块14的电路构成
图29是第5实施方式的半导体存储装置1具备的感测放大器模块14的电路构成的一例，抽选出与1条全域位线GBL建立关联的构成而表示。如图29所示，感测放大器模块14包含锁存电路XDL＜k＞(k为偶数)、数据锁存组件DLU＜k＞、感测放大器组件SAU＜k＞、局部放大器组件LAUa＜k＞及LAUa＜k+1＞、以及局部放大器组件LAUb＜k＞及LAUb＜k+1＞。
锁存电路XDL＜k＞经由总线DBUS连接于数据锁存组件DLU＜k＞及感测放大器组件SAU＜k＞。感测放大器组件SAU＜k＞内的感测放大器部SA连接于全域位线GBL。全域位线GBL连接于局部放大器组件LAUa＜k＞、LAUa＜k+1＞、LAUb＜k＞及LAU＜k+1＞各自的增幅电路AC。也就是说，在第5实施方式中，对1条全域位线GBL连接有4个局部放大器组件LAU。在第5实施方式的半导体存储装置1中，全域位线GBL的间距可设计为比位线BL的间距宽。
图30表示第5实施方式的半导体存储装置1中的局部放大器组件LAU的详细的电路构成的一例。如图30所示，局部放大器组件LAU的电路构成与第4实施方式中说明的局部放大器组件LAU相同。在第5实施方式的半导体存储装置1中，对局部放大器组件LAUa＜k＞内的晶体管T40的栅极输入控制信号BSWa1。对局部放大器组件LAUa＜k+1＞内的晶体管T40的栅极输入控制信号BSWa2。对局部放大器组件LAUb＜k＞内的晶体管T40的栅极输入控制信号BSWb1。对局部放大器组件LAUb＜k+1＞内的晶体管T40的栅极输入控制信号BSWb2。第5实施方式的半导体存储装置1的其它构成与第4实施方式相同。
[5-2]第5实施方式的效果
如上所述，第5实施方式的半导体存储装置1具有对全域位线GBL连接有比第4实施方式多的局部放大器组件LAU的构成。在这种情况下，第5实施方式的半导体存储装置1例如也可以通过独立地控制共有全域位线GBL的局部放大器组件LAU而对共有全域位线GBL的多条位线BL串列地执行读出动作。另外，在第5实施方式的半导体存储装置1中，全域位线GBL的间距比第4实施方式宽。也就是说，第5实施方式的半导体存储装置1较之第4实施方式，可减小全域位线GBL的配线电容及配线电阻。
[6]第6实施方式
第6实施方式的半导体存储装置1相对于第5实施方式的半导体存储装置1来说，在遮蔽一部分位线BL的状态下执行读出动作。以下，对第6实施方式的半导体存储装置1的与第1～第5实施方式的不同点进行说明。
[6-1]感测放大器模块14的电路构成
图31表示第6实施方式的半导体存储装置1中的局部放大器组件LAU的详细的电路构成的一例。如图31所示，第6实施方式中的局部放大器组件LAU相对于第4实施方式中说明的局部放大器组件LAU，具有追加了晶体管T43的构成。
具体来说，在各局部放大器组件LAU中，晶体管T43的漏极连接于节点ND3。晶体管T43的源极连接于节点RST。对局部放大器组件LAUa＜k＞内的晶体管T43的栅极输入控制信号BRSTa1。对局部放大器组件LAUa＜k+1＞内的晶体管T43的栅极输入控制信号BRSTa2。对局部放大器组件LAUb＜k＞内的晶体管T43的栅极输入控制信号BRSTb1。对局部放大器组件LAUb＜k+1＞内的晶体管T43的栅极输入控制信号BRSTb2。第6实施方式的半导体存储装置1的其它构成与第5实施方式相同。
[6-2]半导体存储装置1的动作
以下，对第6实施方式的半导体存储装置1的动作进行说明。此外，以下，将连接于奇数编号的位线BL的局部放大器组件LAU称为局部放大器组件LAUo，将连接于偶数编号的位线BL的局部放大器组件LAU称为局部放大器组件LAUe。
第6实施方式的半导体存储装置1的对非选择的区块BLK的动作例如与第4及第5实施方式相同。另一方面，在第6实施方式的半导体存储装置1中，对连接于所选择的区块BLK的位线BL的动作在局部放大器组件LAUo及LAUe的间不同。例如，图31中，在选择连接有位线BLa的区块BLK的情况下，位线BLa＜k＞设定为工作状态(例如，读出对象的位线BL)，位线BLa＜k+1＞设定为遮蔽状态。另一方面，连接有位线BLb的非选择的区块BLK设定为非工作状态(例如，与遮蔽状态相同的状态)。以下，着眼于对设定为作用状态的位线BL的动作进行说明。
(读出动作)
在第6实施方式的半导体存储装置1的读出动作中，定序器13与第4实施方式同样地，对连接于所选择的区块BLK中所含的NAND串NS的位线BL进行充电，且省略仅连接于非选择的区块BLK中所含的NAND串NS的位线BL的充电。并且，在第6实施方式的半导体存储装置1中，按照奇数编号的位线BL及偶数编号的位线BL划分群，定序器13针对位线BL的每个群执行读出动作。
图32表示第6实施方式的半导体存储装置1中的与连接于共通的全域位线GBL的局部放大器组件LAUo及LAUe相关联的构成、及读出动作时的电流路径的一例。如图32所示，在读出动作中，定序器13在选择连接于奇数编号的位线BL的存储单元晶体管MT的情况下，将偶数编号的位线BL遮蔽，在选择连接于偶数编号的位线BL的存储单元晶体管MT的情况下，将奇数编号的位线BL遮蔽。
具体来说，定序器13使节点RST的电压为VSS。并且，定序器13将与遮蔽的位线BL对应的局部放大器组件LAU的晶体管T43控制为接通状态，将与连接于所选择的存储单元晶体管MT的位线BL对应的局部放大器组件LAU的晶体管T43控制为断开状态。然后，定序器13维持该状态进行读出动作。第6实施方式的半导体存储装置1的读出动作中的其它动作与第4及第5实施方式相同。
(写入动作)
在第6实施方式的半导体存储装置1的写入动作中，定序器13与第4实施方式同样地，对连接于所选择的区块BLK中所含的NAND串NS的位线BL进行充电，且省略仅连接于非选择的区块BLK中所含的NAND串NS的位线BL的充电。并且，在第6实施方式的半导体存储装置1中，按照奇数编号的位线BL及偶数编号的位线BL分群，定序器13针对位线BL的每个群执行写入动作。
图33表示第6实施方式的半导体存储装置1中的与连接于共通的全域位线GBL的局部放大器组件LAUo及LAUe相关联的构成、及写入动作时的电流路径的一例。如图33所示，在写入动作中，定序器13使节点RST的电压为VDD。并且，定序器13将与遮蔽的位线BL对应的局部放大器组件LAU的晶体管T43控制为接通状态，将与连接于所选择的存储单元晶体管MT的位线BL对应的局部放大器组件LAU内的晶体管T43控制为断开状态。
由此，包含在所选择的区块BLK且连接于遮蔽的位线BL的选择晶体管ST1成为断开状态，NAND串NS内的通道成为浮动状态。另一方面，包含在所选择的区块BLK且连接于写入对象的位线BL的选择晶体管ST1在对位线BL施加与写入数据(例如“0”数据)对应的电压的情况下成为接通状态，在施加与非写入数据(例如“1”数据)对应的电压的情况下成为断开状态。然后，定序器13适当维持该状态而进行写入动作。第6实施方式的半导体存储装置1的写入动作中的其它动作与第4及第5实施方式相同。
[6-3]第6实施方式的效果
如上所述，第6实施方式的半导体存储装置1可执行遮蔽了一部分位线BL的读出动作。由此，第6实施方式的半导体存储装置1可抑制读出动作中产生于位线BL的噪音。因此，第6实施方式的半导体存储装置1可获得与第5实施方式相同的效果，进而可减少读出错误。
[7]第7实施方式
第7实施方式的半导体存储装置1相对于第4实施方式的半导体存储装置1来说，具有增幅电路AC被置换成局部感测放大器的构成。以下，对第7实施方式的半导体存储装置1的与第1～第6实施方式的不同点进行说明。
[7-1]感测放大器模块14的电路构成
图34表示第7实施方式的半导体存储装置1具备的感测放大器模块14的电路构成的一例。如图34所示，第7实施方式中的感测放大器模块14具有与第4实施方式中使用图24进行说明的感测放大器模块14相同的电路构成。并且，第7实施方式中的局部放大器组件LAU具有将第4实施方式中说明的增幅电路AC置换成局部感测放大器LSA的构成。局部感测放大器LSA与第4实施方式同样地连接于全域位线GBL与位线连接部BLHU之间。在第7实施方式的半导体存储装置1中，全域位线GBL的间距例如设计为与位线BL相同的间距。
图35是第7实施方式的半导体存储装置1具备的局部感测放大器LSA的电路构成的一例，抽选出与1条全域位线GBL建立关联的构成而表示。如图35所示，局部感测放大器LSAa及LSAb分别具有类似的电路构成。例如，各局部感测放大器LSA包含晶体管T50～T57以及电容器CA_L。晶体管T50～T57为N型MOS晶体管。
在各局部感测放大器LSA中，晶体管T50的源极连接于与电源线连接的节点ND4。晶体管T50的漏极连接于节点ND5。晶体管T51的漏极连接于节点ND4。晶体管T51的源极连接于节点SEN_L。晶体管T52的漏极连接于节点SEN_L。晶体管T52的源极连接于节点ND5。晶体管T53的漏极连接于节点ND5。晶体管T53的源极连接于节点BLI。
晶体管T54的漏极连接于全域位线GBL。晶体管T55的漏极连接于晶体管T54的源极。晶体管T55的源极连接于节点CLK_L。晶体管T55的栅极连接于节点SEN_L。电容器CA_L的一个电极连接于节点SEN_L。电容器CA_L的另一个电极连接于节点CLK_L。晶体管T56的漏极连接于节点RST。晶体管T56的源极连接于节点BLI。晶体管T57的漏极连接于全域位线GBL。晶体管T57的源极连接于节点BLI。
对局部感测放大器LSAa内的晶体管T50～T54、T56及T57各自的栅极，分别输入控制信号BLX_La、HLL_La、XXL_La、BLC_La、STB_La、BRSTa及BYPa。同样地，对局部感测放大器LSAb内的晶体管T50～T54、T56及T57各自的栅极，分别输入控制信号BLX_Lb、HLL_Lb、XXL_Lb、BLC_Lb、STB_Lb、BRSTb及BYPb。局部感测放大器LSAa及LSAb内的控制信号只要能够执行下述动作，那么也可以被适当共有。第7实施方式的半导体存储装置1的其它构成与第4实施方式相同。
[7-2]半导体存储装置1的动作
(读出动作)
图36表示第7实施方式的半导体存储装置1中的与连接于共通的全域位线GBL的局部放大器组件LAUa及LAUb相关联的构成、及读出动作时的电流路径的一例。如图36所示，在第7实施方式的半导体存储装置1的读出动作中，定序器13对连接于所选择的区块BLK中所含的NAND串NS的位线BL进行充电，且省略仅连接于非选择的区块BLK中所含的NAND串NS的位线BL的充电。并且，定序器13通过使用局部放大器组件LAU而使读出电流放大。
具体来说，在选择包含连接于位线BLb的NAND串NS的区块BLK的情况下，首先，定序器13使用局部感测放大器LSAb对位线BLb进行充电。其后，对所选择的字线WL施加读出电压，局部放大器组件LAUb内的节点SEN_L的电压基于所选择的存储单元晶体管MT的状态而变化。具体来说，在所选择的存储单元晶体管MT为接通状态的情况下，经由该存储单元晶体管MT的电流(1)从节点SEN_L朝向源极线SL流动。其结果，节点SEN_L的电压下降而成为“L”电平。另一方面，在所选择的存储单元晶体管MT为断开状态的情况下，节点SEN_L的电压维持“H”电平。
然后，定序器13使控制信号STB_Lb为“H”电平。当对晶体管T54的栅极施加“H”电平的电压时，局部放大器组件LAUb内的晶体管T54基于节点SEN_L的电压而成为接通状态或断开状态。在节点SEN_L的电压为“H”电平的情况下，经由局部放大器组件LAUb内的晶体管T54及T55的电流(2)从感测放大器组件SAU朝向接地线流动，全域位线GBL的电压下降。另一方面，在节点SEN_L的电压为“L”电平的情况下，全域位线GBL维持高电压。
由此，感测放大器组件SAU可基于全域位线GBL的电压而判定所选择的存储单元晶体管MT的读出数据。选择与其它位线BL对应的区块BLK时的动作和选择与位线BLb对应的区块BLK时的动作相同。
以下，对第7实施方式的半导体存储装置1的读出动作的详情进行说明。在第7实施方式的半导体存储装置1的读出动作中，与第4实施方式同样地，对所选择的位线BL进行充电，非选择的位线BL未充电。因此，以下，着眼于与连接于所选择的位线BL的局部放大器组件LAU对应的动作进行说明。
图37是第7实施方式的半导体存储装置1的读出动作的时序图的一例，表示与NAND串NS、局部放大器组件LAU、及感测放大器组件SAU对应的控制信号等的变化。如图37所示，在读出动作中，定序器13依序执行时刻t0～t8的处理。执行读出动作之前的各控制信号及各配线的电压例如为VSS。
在时刻t0，对字线WLsel施加VCG，对选择栅极线SGS施加VSGS，对选择栅极线SGD施加VSGD。另外，定序器13使控制信号BRST暂时上升至“H”电平。例如，在读出动作中，对节点RST施加VSS，因此，通过该动作，节点BLI的电压下降至VSS。
在时刻t1，定序器13使控制信号BLS上升至例如4V，使控制信号BSWsel上升至例如4V，使控制信号BLC_L上升至例如0.5V+Vt(该Vt对应于晶体管T53的阈值电压)，使控制信号BLX_L上升至例如0.7V+Vt(该Vt对应于晶体管T50的阈值电压)，使控制信号HLL_L上升至例如4V，使控制信号BLC上升至例如0.5V+Vt(该Vt对应于晶体管T4的阈值电压)，使控制信号BLX上升至例如0.7V+Vt(该Vt对应于晶体管T1的阈值电压)，使控制信号HLL上升至例如4V。
于是，节点SEN及SEN_L分别被充电，节点SEN及SEN_L各自的电压上升至VDDSA。另外，全域位线GBL的电压上升至例如0.5V，位线BL的电压基于所选择的存储单元晶体管MT存储的数据而变化。具体来说，连接于断开单元的位线BL的电压上升至例如0.5V，也就是说，上升至与全域位线GBL同等的电压。另一方面，连接于断开单元的位线BL的电压上升至比连接于接通单元的位线BL的电压低的电压。
在时刻t2，定序器13使控制信号HLL_L下降至VSS，使XXL_L上升至例如0.9V+Vt(该Vt对应于晶体管T52的阈值电压)。于是，节点SEN_L的电压基于所选择的存储单元晶体管MT存储的数据而变化。具体来说，连接于接通单元的节点SEN_L的电压下降，连接于断开单元的节点SEN_L维持高电压。
在时刻t3，定序器13使控制信号XXL_L下降至VSS。于是，晶体管T52成为断开状态，节点SEN_L的电压固定。
在时刻t4，定序器13使控制信号STB_L上升至“H”电平。于是，全域位线GBL的电压基于节点SEN_L的电压而变化。具体来说，由于晶体管T55通过节点SEN_L的低电压而维持断开状态，因此，连接于接通单元的全域位线GBL的电压维持高电压。另一方面，由于晶体管T55通过节点SEN_的高电压而成为接通状态，因此，连接于断开单元的全域位线GBL的电压下降。由此，连接于断开单元的全域位线GBL的电压比连接于接通单元的全域位线GBL的电压低。
在时刻t5，定序器13使控制信号HLL下降至VSS，使控制信号XXL的电压上升至0.9V+Vt(该Vt对应于晶体管T3的阈值电压)。于是，停止经由晶体管T0及T2对节点SEN的充电，节点SEN的电压基于全域位线GBL的电压而变化。具体来说，由于连接于接通单元的全域位线GBL维持高电压，因此，节点SEN的电压维持高电压。另一方面，由于连接于断开单元的全域位线GBL成为低电压，因此，节点SEN的电压下降。
在时刻t6，定序器13使控制信号XXL下降至VSS。于是，晶体管T3成为断开状态，节点SEN的电压固定。
在时刻t7，定序器13确定控制信号STB。也就是说，定序器使控制信号STB暂时上升至“H”电平。于是，总线LBUS的电压基于节点SEN的电压而变化。具体来说，由于连接于接通单元的节点SEN维持高电压，因此，晶体管T7成为接通状态，总线LBUS的电压下降。由于连接于断开单元的节点SEN成为低电压，因此，晶体管T7维持断开状态，总线LBUS的电压维持得较高。然后，定序器13将基于总线LBUS的电压值的数据保存在感测放大器模块14内的任一锁存电路中。
在时刻t8中，字线WLsel以及选择栅极线SGS及SGD各自的电压下降至VSS。另外，定序器13使控制信号BLS、BLC_L、BLX_L、STB_L、BLC_L及BLX分别下降至VSS(“L”电平)。如上所述，第7实施方式的半导体存储装置1可执行读出动作。
(写入动作)
图38表示第7实施方式的半导体存储装置1中的与连接于共通的全域位线GBL的局部放大器组件LAUa及LAUb相关联的构成、及写入动作时的电流路径的一例。如图38所示，在第7实施方式的半导体存储装置1的写入动作中，定序器13通过使局部放大器组件LAU内的晶体管T57为接通状态，而将全域位线GBL与位线BL之间电连接。并且，对连接于所选择的区块BLK中所含的NAND串NS的位线BL进行适当充电，且省略仅连接于非选择的区块BLK中所含的NAND串NS的位线BL的充电。
具体来说，在选择包含连接于位线BLb的NAND串NS的区块BLK的情况下，首先，定序器13将局部放大器组件LAUb的局部感测放大器LSA中所含的晶体管T57控制为接通状态。其后，定序器13执行包含编程动作及验证动作的程序循环(program loop)。由此，定序器13可对存储单元晶体管MT写入数据。选择与其它位线BL对应的区块BLK时的动作和选择与位线BLb对应的区块BLK时的动作相同。
[7-3]第7实施方式的效果
如上所述，第7实施方式的半导体存储装置1具有分别包含局部感测放大器LSA的多个局部放大器组件LAU，使用局部感测放大器LSA及感测放大器组件SAU分别执行2阶段的读出动作。由此，第7实施方式的半导体存储装置1可放大读出动作中的单元电流，可使读出动作的精度提高。因此，第7实施方式的半导体存储装置可获取与第1实施方式相同的效果，进而可减少读出错误。
此外，第7实施方式与第4实施方式之间，主要是局部放大器组件LAU内的电路构成不同。具体来说，第7实施方式中的局部感测放大器LSA与第4实施方式中的增幅电路AC不同，具有用来对位线BL施加电压的构成。因此，为了缩短对位线BL进行充电的时间，优选如第7实施方式那样设置局部感测放大器LSA。另一方面，关于电路内的元件数量，增幅电路AC比局部感测放大器LSA少。因此，在缩小了感测放大器区域SR的面积的情况下，半导体存储装置1优选使用如第4实施方式的增幅电路AC。
[8]第8实施方式
第8实施方式的半导体存储装置1相对于第7实施方式的半导体存储装置1来说，具有追加了连接于全域位线GBL的局部感测放大器LSA的个数的构成。以下，对第8实施方式的半导体存储装置1的与第1～第7实施方式的不同点进行说明。
[8-1]感测放大器模块14的电路构成
图39是第8实施方式的半导体存储装置1具备的感测放大器模块14的电路构成的一例，抽选出与1条全域位线GBL建立关联的构成而表示。如图39所示，第8实施方式中的感测放大器模块14具有与第5实施方式中使用图29说明的感测放大器模块14相同的电路构成。并且，第8实施方式中的局部放大器组件LAU具有将第5实施方式中说明的增幅电路AC置换成局部感测放大器LSA的构成。也就是说，在第8实施方式中，对1条全域位线GBL连接有4个局部感测放大器LSA。在第8实施方式的半导体存储装置1中，全域位线GBL的间距可设计为比位线BL的间距宽。第8实施方式的半导体存储装置1的其它构成与第7实施方式相同。
[8-2]第8实施方式的效果
如上所述，第8实施方式的半导体存储装置1具有对全域位线GBL连接有比第7实施方式更多的局部放大器组件LAU的构成。在这种情况下，第8实施方式的半导体存储装置1例如也可以通过独立地控制共有全域位线GBL的局部放大器组件LAU，而对共有全域位线GBL的多条位线BL串列地执行读出动作。另外，在第8实施方式的半导体存储装置1中，全域位线GBL的间距比第7实施方式宽。也就是说，第8实施方式的半导体存储装置1较之第7实施方式，可减小全域位线GBL的配线电容及配线电阻。
[9]其它变化例等
实施方式的半导体存储装置包含存储器部及电路部。存储器部包含第1及第2存储单元、分别连接于第1及第2存储单元的第1及第2位线、以及分别连接于第1及第2位线的第1及第2接合金属。电路部包含包括第1配线的感测放大器部、以及与第1配线连接且分别与第1及第2接合金属对向的第3及第4接合金属。电路部与存储器部接合。由此，实施方式的半导体存储装置可抑制消耗电力，且使动作速度提高。
在所述实施方式中，例示了转换电路SD配置于感测放大器区域SR的端部的情况，但并不限定于此。图40表示第1实施方式的变化例的半导体存储装置1具备的CMOS芯片CC的感测放大器区域SR中的平面布局的一例。如图40所示，转换电路SD也可以配置于感测放大器区域SR的中间部分，也就是感测放大器组SASa及SASb之间。在此情况下，感测放大器模块14也可以具有配置于感测放大器组SASa侧的高速缓冲存储器CMa、及配置于感测放大器组SASa侧的高速缓冲存储器CMb。例如，高速缓冲存储器CMa内的锁存电路XDLa＜0＞～XDLa＜m－1＞从感测放大器组SASa侧连接于转换电路SD，高速缓冲存储器CMb内的锁存电路XDLb＜0＞～XDLb＜m－1＞从感测放大器组SASb侧连接于转换电路SD。
在所述实施方式中，例示了相同感测放大器群SAG中所含的多个数据锁存组件DLU及锁存电路XDL排列于Y方向的情况，但并不限定于此。相同感测放大器群SAG中所含的多个数据锁存组件DLU也可以排列于X方向上。同样地，相同感测放大器群SAG中所含的多个锁存电路XDL也可以排列于X方向上。另外，也可以在感测放大器组件SAU与锁存电路XDL之间插入运算电路。这种运算电路也可以为多个感测放大器群SAG所共有。各感测放大器群SAG包含的感测放大器组件SAU或锁存电路XDL等的数量可设计为任意个数。
所述实施方式能够在可能的范围内组合。例如，可将第2实施方式与其它实施方式组合，也可以在第3～第8实施方式中分别将在Y方向上延伸的位线BL分割成3个以上。另外，在第4～第8实施方式中，例示了感测放大器模块14具有数据锁存组DLS的情况，但在第4～第8实施方式的各实施方式中，感测放大器组件SAU也可以与第1实施方式同样地包含锁存电路ABL及BDL等。
在所述实施方式中，用于说明半导体存储装置1的动作的各电压仅为一例。只要能够执行与各实施方式中说明的动作相同的动作，那么所使用的电压值也可以为其它电压值。另外，第4实施方式及第7实施方式中说明的读出动作的处理时点仅为一例。各时刻的处理可未必在相同的时点处理，也可以错开进行。
在所述实施方式中，存储器柱MP也可以具有多个柱在Z方向上连结2根以上而成的构造。另外，存储器柱MP也可以为与选择栅极线SGD对应的柱和与字线WL对应的柱连结而成的构造。另外，接点CV、CP、CS、C0～C3、V1及V2也可以分别具有多个接点连结而成的构造。在此情况下，也可以在所连结的接点之间插入配线层。存储器柱MP、以及接点CV、CP、CS、C0～C3、V1及V2可分别具有锥形形状或倒锥形状，也可以具有中间部分鼓出的形状。同样地，狭缝SLT可具有锥形形状或倒锥形状，也可以具有中间部分鼓出的形状。另外，例示了存储器柱MP的截面构造为圆形的情况，但存储器柱MP的截面构造也可以为椭圆形，可设计为任意形状。
在所述实施方式中，例示了字线WL等积层配线在引出区域HR内形成Y方向上具有阶差的阶梯构造的情况，但并不限定于此。例如，所积层的字线WL以及选择栅极线SGD及SGS的端部也可以在X方向上形成阶差。引出区域HR中所积层的字线WL以及选择栅极线SGD及SGS的端部可设计为任意列数的阶梯状。所形成的阶梯构造也可以在选择栅极线SGS、字线WL、及选择栅极线SGD之间不同。
在所述实施方式中，例示了半导体存储装置1为NAND型闪存的情况，但所述实施方式中的半导体存储装置1的构造也可以应用于其它存储装置。例如，半导体存储装置1也可以为使用电阻变化元件作为存储单元的电阻变化存储器。只要存储装置至少具有驱动纵向(例如Y方向)配线的电路及驱动横向(例如X方向)配线的电路，那么也可以应用与所述实施方式中的半导体存储装置1相同的构造，可获得相同的效果。
在本说明书中，“连接”表示电连接，不排除例如其间介隔其它元件的情况。“电连接”只要能够与电连接的情况同样地动作，那么也可以介隔绝缘体。“柱状”表示设置于半导体存储装置1的制造步骤中所形成的电洞内的构造体。“H”电平对应于N型及P型晶体管分别成为接通状态及断开状态的电压。“L”电平是N型及P型晶体管分别成为断开状态及接通状态的电压。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式加以实施，且能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 半导体存储装置
2 存储器控制器
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 感测放大器模块
15 驱动器模块
16 行解码器模块
20～25 绝缘体层
30～39 导电体层
40 半导体层
41 隧道绝缘膜
42 绝缘膜
43 阻挡绝缘膜
50 半导体衬底
51～58,60 导电体层
M0～M2,D0～D3 配线层
C0～C3,V1,V2,CT,CV 接点
MR 存储器区域
HR 引出区域
XR 传送区域
SR 感测放大器区域
PERI 周边电路区域
PR 焊垫区域
BL 位线
WL 字线
SGD,SGS 选择栅极线
BLK 区块
SU 串组件
MT 存储单元晶体管
ST1，ST2 选择晶体管
SAU 感测放大器组件
T0～T9,T20,T21,T30,T31,T40～T43,T50～T57 晶体管
RD 行解码器
TR0～TR17 晶体管
CG,SGDD,SGSD,USGD,USGS 信号线

Claims (14)

1.一种半导体存储装置，其特征在于包括：存储器部及电路部，
所述存储器部包含：
第1存储单元；
第2存储单元；
第1字线，在第1方向上延伸，连接于所述第1存储单元的栅极；
第2字线，在所述第1方向上延伸，连接于所述第2存储单元的栅极；
第1位线，在与所述第1方向不同的第2方向上延伸，连接于所述第1存储单元；
第2位线，在所述第2方向上延伸，连接于所述第2存储单元；
第1接合金属，相对于所述第1位线位于与所述第1方向及所述第2方向不同的第3方向上的一侧，连接于所述第1位线；以及
第2接合金属，相对于所述第2位线位于所述第3方向上的所述一侧，连接于所述第2位线；且
所述电路部包含：
第1感测放大器；
第2感测放大器；
第1锁存电路；
第1配线，连接于所述第1感测放大器、所述第2感测放大器、及所述第1锁存电路；
第3接合金属，相对于所述第1感测放大器位于所述第3方向上的另一侧，与所述第1感测放大器连接，且与所述第1接合金属对向接合；以及
第4接合金属，相对于所述第2感测放大器位于所述第3方向上的所述另一侧，与所述第2感测放大器连接，且与所述第2接合金属对向接合。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述第1位线与所述第2位线从所述第2方向观察时重叠。
3.根据权利要求2所述的半导体存储装置，其特征在于：
所述电路部还包含：
输入输出电路；以及
输出电路，连接于所述输入输出电路与所述第1锁存电路之间。
4.根据权利要求3所述的半导体存储装置，其特征在于：
所述电路部还包含：
第1行解码器，连接于所述第1字线；
第2行解码器，连接于所述第2字线；
信号线，连接于所述第1行解码器及所述第2行解码器；以及
驱动电路，对所述信号线供给电压。
5.根据权利要求1所述的半导体存储装置，其特征在于：
所述电路部还包含连接于所述第1配线的第2锁存电路，
所述第2锁存电路为所述第1感测放大器与所述第2感测放大器所共有。
6.根据权利要求1所述的半导体存储装置，其特征在于：
所述存储器部还包含：
第3存储单元；
第3字线，在所述第1方向上延伸，连接于所述第3存储单元的栅极；
第3位线，在所述第2方向上延伸，连接于所述第3存储单元；以及
第5接合金属，相对于所述第3位线位于所述第3方向上的所述一侧，连接于所述第3位线；且
所述电路部还包含：
第3感测放大器部，与所述第1配线连接；以及
第6接合金属，相对于所述第3感测放大器位于所述第3方向上的所述另一侧，与所述第3感测放大器连接，且与所述第5接合金属对向接合。
7.根据权利要求1所述的半导体存储装置，其特征在于：
所述第1字线在所述第3方向上积层多条，
所述第2字线在所述第3方向上积层多条，
所述存储器部还包含：
第1柱，在所述第3方向上延伸，贯通所述多条第1字线；以及
第2柱，在所述第3方向上延伸，贯通所述多条第2字线；
所述第1柱与所述多条第1字线的交叉部分分别作为所述第1存储单元发挥功能，
所述第2柱与所述多条第2字线的交叉部分分别作为所述第2存储单元发挥功能，
所述第1接合金属、所述第2接合金属、所述第3接合金属及所述第4接合金属分别包含铜。
8.一种半导体存储装置，其特征在于包括：存储器部及电路部，
所述存储器部包含：
第1存储单元；
第2存储单元；
第1字线，在第1方向上延伸，连接于所述第1存储单元的栅极；
第2字线，在所述第1方向上延伸，连接于所述第2存储单元的栅极；
第1位线，在与所述第1方向不同的第2方向上延伸，连接于所述第1存储单元；
第2位线，在所述第2方向上延伸，连接于所述第2存储单元；
第1接合金属，相对于所述第1位线位于与所述第1方向及所述第2方向不同的第3方向上的一侧，连接于所述第1位线；以及
第2接合金属，相对于所述第2位线位于所述第3方向上的所述一侧，连接于所述第2位线；且
所述电路部包含：
第1感测放大器；
第1局部增幅部；
第2局部增幅部；
全域位线，连接于所述第1感测放大器、所述第1局部增幅部及所述第2局部增幅部的每一个；
第3接合金属，相对于所述第1局部增幅部位于所述第3方向上的另一侧，与所述第1局部增幅部连接，且与所述第1接合金属对向接合；以及
第4接合金属，相对于所述第2局部增幅部位于所述第3方向上的所述另一侧，与所述第2局部增幅部连接，且与所述第2接合金属对向接合。
9.根据权利要求8所述的半导体存储装置，其特征在于：
所述第1局部增幅部包含：
第1晶体管，连接于所述第1位线与所述全域位线之间；以及
第2晶体管，连接于所述全域位线与接地线之间，且栅极连接于所述第1位线与所述第1晶体管之间的第1节点；
所述第2局部增幅部包含：
第3晶体管，连接于所述第2位线与所述全域位线之间；以及
第4晶体管，连接于所述全域位线与接地线之间，且栅极连接于所述第2位线与所述第3晶体管之间的第2节点。
10.根据权利要求9所述的半导体存储装置，其特征在于：
所述电路部还包含执行读出动作的控制器，
所述第1局部增幅部还包含连接于所述第1节点的第5晶体管，
所述第2局部增幅部还包含连接于所述第2节点的第6晶体管，
在选择了所述第1存储单元的读出动作中，所述控制器经由所述第6晶体管对所述第2位线施加接地电压，
在选择了所述第2存储单元的读出动作中，所述控制器经由所述第5晶体管对所述第1位线施加所述接地电压。
11.根据权利要求8所述的半导体存储装置，其特征在于：
所述第1局部增幅部包含：
第7晶体管，连接于所述第1位线与所述全域位线之间；
第8晶体管，连接于所述第1位线与电源线之间；
第9晶体管，连接于所述第1位线与第1感测节点之间；
第10晶体管，其栅极连接于所述第1感测节点；以及
第11晶体管，连接于所述第10晶体管与所述全域位线之间；
所述第2局部增幅部包含：
第12晶体管，连接于所述第2位线与所述全域位线之间；
第13晶体管，连接于所述第2位线与所述电源线之间；
第14晶体管，连接于所述第1位线与第2感测节点之间；
第15晶体管，其栅极连接于所述第2感测节点；以及
第16晶体管，连接于所述第15晶体管与所述全域位线之间。
12.根据权利要求11所述的半导体存储装置，其特征在于：
所述电路部还包含执行写入动作的控制器，
所述控制器是
在选择了所述第1存储单元的写入动作中，将所述第7晶体管与所述第12晶体管分别控制为接通状态及断开状态，
在选择了所述第2存储单元的写入动作中，将所述第7晶体管与所述第12晶体管分别控制为断开状态及接通状态。
13.根据权利要求8所述的半导体存储装置，其特征在于：
所述第1字线在所述第3方向上积层多条，
所述第2字线在所述第3方向上积层多条，
所述存储器部还包含：
第1柱，在所述第3方向上延伸，贯通所述多条第1字线；以及
第2柱，在所述第3方向上延伸，贯通所述多条第2字线；
所述第1柱与所述第1字线的交叉部分分别作为所述第1存储单元发挥功能，
所述第2柱与所述第2字线的交叉部分分别作为所述第2存储单元发挥功能，
所述第1接合金属、所述第2接合金属、所述第3接合金属及所述第4接合金属分别包含铜。
14.一种半导体存储装置，其特征在于包括：存储器部及电路部，
所述存储器部包含：
第1存储单元；
第2存储单元；
第1字线，在第1方向上延伸，连接于所述第1存储单元的栅极；
第2字线，在所述第1方向上延伸，连接于所述第2存储单元的栅极；
第1位线，在与所述第1方向不同的第2方向上延伸，连接于所述第1存储单元；
第2位线，在所述第2方向上延伸，连接于所述第2存储单元；
第1接合金属，相对于所述第1位线位于与所述第1方向及所述第2方向不同的第3方向上的一侧，连接于所述第1位线；以及
第2接合金属，相对于所述第2位线位于所述第3方向上的所述一侧，连接于所述第2位线；
所述电路部包含：
第1感测放大器；
第1锁存电路；
第1配线，连接于所述第1感测放大器及所述第1锁存电路；
第2感测放大器；
第2锁存电路；
第2配线，连接于所述第2感测放大器及所述第2锁存电路；
输出电路，连接于所述第1锁存电路及所述第2锁存电路；
输入输出电路，与所述输出电路连接；
第3接合金属，相对于所述第1感测放大器位于所述第3方向上的另一侧，与所述第1感测放大器连接，且与所述第1接合金属对向接合；以及
第4接合金属，相对于所述第2感测放大器位于所述第3方向上的所述另一侧，与所述第2感测放大器连接，且与所述第2接合金属对向接合；且
所述输出电路是在所述第2方向上配置在所述第1感测放大器与所述第2感测放大器之间。
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