CN105989882A

CN105989882A - 半导体存储装置

Info

Publication number: CN105989882A
Application number: CN201510100708.9A
Authority: CN
Inventors: 沙纳德·布什纳克; 白川政信
Original assignee: Toshiba Corp
Current assignee: Kioxia Corp
Priority date: 2014-09-12
Filing date: 2015-03-06
Publication date: 2016-10-05
Anticipated expiration: 2035-03-06
Also published as: US20160078953A1; TW201611001A; CN105989882B; TWI575523B; JP2016062621A

Abstract

本发明的实施方式提供一种可使动作可靠性提升的半导体存储装置。实施方式的半导体存储装置包括：第1存储单元、第2存储单元、电连接于所述第1存储单元的第1位线、电连接于所述第2存储单元的第2位线、具有电连接于所述第1位线的第1感测节点且感测该第1感测节点的电位的第1感测模块、及具有电连接于所述第2位线的第2感测节点且感测该第2感测节点的电位的第2感测模块，且所述第1感测模块中的感测期间与所述第2感测模块中的感测期间不同。

Description

半导体存储装置

[关联申请案]

本申请案享有以日本专利申请案2014-187076号(申请日：2014年9月12日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

本实施方式涉及一种半导体存储装置。

背景技术

已知三维地排列有存储单元的NAND(Not AND，与非)型闪存。

发明内容

本发明的实施方式提供一种可使动作可靠性提升的半导体存储装置。

实施方式的半导体存储装置包括：第1存储单元、第2存储单元、电连接于所述第1存储单元的第1位线、电连接于所述第2存储单元的第2位线、具有电连接于所述第1位线的第1感测(sense)节点且感测该第1感测节点的电位的第1感测模块、及具有电连接于所述第2位线的第2感测节点且感测该第2感测节点的电位的第2感测模块，且所述第1感测模块中的感测期间与所述第2感测模块中的感测期间不同。

附图说明

图1是表示包含半导体存储装置的存储系统的构成的图。

图2是NAND型闪存的框图。

图3是表示存储单元阵列的构成的图。

图4是表示NAND型闪存所具备的源极线触点LIsrc与半导体柱的关系的剖视图。

图5是表示NAND型闪存所具备的源极线触点LIsrc与半导体柱的关系的俯视图。

图6是表示感测模块的构成的电路图。

图7是第1实施方式的感测模块的各种控制信号的时序图。

图8是表示NAND型闪存所具备的源极线触点LIsrc与半导体柱的关系的俯视图。

图9是变化例1的感测模块的各种控制信号的时序图。

图10是第2实施方式的感测模块的各种控制信号的时序图。

图11是变化例2的感测模块的各种控制信号的时序图。

图12是表示位线与感测模块的连接关系的电路图。

图13是表示感测模块的构成的电路图。

图14是第3实施方式的感测模块的各种控制信号的时序图。

图15是变化例3的感测模块的各种控制信号的时序图。

图16是第4实施方式的感测模块的各种控制信号的时序图。

图17是变化例4的感测模块的各种控制信号的时序图。

图18是第5实施方式的感测模块的各种控制信号的时序图。

图19是变化例5的感测模块的各种控制信号的时序图。

图20是表示感测模块的构成的电路图。

图21是第6实施方式的感测模块的各种控制信号的时序图。

图22是变化例6的感测模块的各种控制信号的时序图。

图23是第7实施方式的感测模块的各种控制信号的时序图。

图24是变化例7的感测模块的各种控制信号的时序图。

图25是第8实施方式的感测模块的各种控制信号的时序图。

图26是变化例8的感测模块的各种控制信号的时序图。

图27是表示块BLK的一部分的电路图。

图28是表示块BLK的一部分的俯视图。

图29是块BLK的立体图。

图30是沿着图28中的A-A线的剖视图。

图31是沿着图28中的B-B线的剖视图。

图32是沿着图28中的C-C线的剖视图。

具体实施方式

以下，参照附图，对实施方式进行说明。在该说明时，纵贯全图，对共用部分标注共用的参照符号。

(第1实施方式)

对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，以存储单元晶体管叠层在半导体衬底上方的三维层压型NAND型闪存为例进行说明。

＜关于存储系统的构成＞

首先，对于包含本实施方式的半导体存储装置的存储系统的构成，利用图1进行说明。

如图1所示，存储系统1具备NAND型闪存100及存储控制器200。存储控制器200与NAND型闪存100也可利用例如其等的组合而构成一个半导体装置，作为该例，可列举如SD^TM卡之类的存储卡、或SSD(solid state drive，固态硬盘)等。而且，存储系统1也可以是更包含主机装置300的构成。

NAND型闪存100是具备多个存储单元晶体管，且非挥发地存储数据。NAND型闪存100的构成详细情况随后记述。

存储控制器200是响应来自主机装置300的命令，对NAND型闪存100命令进行读出、写入、擦除等。

存储控制器200包括主接口电路201、内建存储器(RAM(Random Access Memory，随机存取存储器))202、处理机(CPU(Central Processing Unit，中央处理器))203、缓冲存储器204、NAND接口电路205、及ECC(Error Checking and Correcting，错误检查及校正)电路206。

主接口电路201是经由控制器总线而与主机装置300连接，且施行存储控制器200与主机装置300的通信。而且，主接口电路201将自主机装置300接收的命令及数据分别传输至CPU203及缓冲存储器204。而且，主接口电路201是响应CPU203的命令，将缓冲存储器204内的数据向主机装置300传输。

NAND接口电路205是经由NAND总线而与NAND型闪存100连接。而且，NAND接口电路205是施行NAND型闪存100与存储控制器200的通信。而且，NAND接口电路205是将自CPU203接收的命令传输至NAND型闪存100。而且，NAND接口电路205是在数据写入时，将缓冲存储器204内的写入数据朝向NAND型闪存100传输。进而，NAND接口电路205在数据读出时，将自NAND型闪存100读出的数据朝向缓冲存储器202传输。

CPU203是控制存储控制器200整体的动作。例如，CPU203在自主机装置300接收到写入命令时，发出基于NAND接口电路205的写入命令。在读出及擦除时也情况相同。而且，CPU203是执行磨损均化等用以管理NAND型闪存100的各种处理。进而，CPU203执行各种运算。例如，CPU203执行数据的加密处理或随机化处理等。另外，如上所述，即便主机装置300包含于存储系统1时，CPU203也施行存储系统1整体的动作。

ECC电路206是执行数据的错误校正(ECC：Error Checking and Correcting，错误检查及校正)处理。即，ECC电路206在数据写入时，基于写入数据产生奇偶校验位。而且，ECC电路206在数据读出时，自所述奇偶校验位产生校验参数，检测错误，从而校正错误。另外，CPU203也可具有ECC电路206的功能。

内建存储器202是例如DRAM(Dynamic Random Access Memor，动态随机存取存储器)等半导体存储器，且用作CPU203的作业区域。而且，内建存储器202是保存用以管理NAND型闪存100的固件、或各种管理表格等。

＜关于半导体存储装置的构成＞

其次，利用图2，对半导体存储装置100的构成进行说明。

如图2所示，NAND型闪存100大体上包括外围电路110及核心部120。

核心部120具备存储单元阵列130、感测电路140、及行译码器150。

存储单元阵列130具备多个非挥发性存储单元晶体管，且多个非挥发性存储单元晶体管分别与字线及位线建立联系。而且，存储单元阵列130具备作为多个非挥发性存储单元晶体管的集合的多个(图2的例中为3个)块BLK(BLK0、BLK1、BLK2、…)。块BLK成为数据的擦除单位，且同一块BLK内的数据被一次地擦除。块BLK分别具备作为串联连接着存储单元晶体管的NAND字符串131的集合的多个字符串单元SU(SU0、SU1、SU2、…)。毋庸置疑，存储单元阵列130内的块数、或1个块BLK内的字符串单元数是任意的。

行译码器150是将块地址或页面地址解码，选择对应的块的任一字线。而且，行译码器150是对选择字线及非选择字线施加适当的电压。

感测电路140是具备多个感测模块141，且在数据读出时，感测自存储单元晶体管读出至位线的数据。而且，在数据写入时，将写入数据传输至存储单元晶体管。数据对于存储单元阵列130的读出及写入是以多个存储单元晶体管为单位实施。

外围电路110具备定序器111、电荷泵112、寄存器113、及驱动器114。

定序器111是控制NAND型闪存100整体的动作。

驱动器114是将数据写入、读出、及擦除所需的电压供给至行译码器150、感测电路140、及未图示的源极线驱动器。

电荷泵112是使自外部赋予的电源电压升压，且将所需的电压供给至驱动器114。

寄存器113是保存各种信号。例如，寄存器113保存数据的写入或擦除动作的状态，由此，对控制器通知动作是否正常地完成。而且，寄存器113也可保存各种表格。

＜存储单元阵列＞

接着，利用图3，对第1实施方式的存储单元阵列130的构成的详细情况进行说明。

NAND字符串131各自包含例如48个存储单元晶体管MT(MT0～MT47)、及选择晶体管ST1、ST2。存储单元晶体管MT具备包含控制栅极与电荷存储层的层压栅极，且非挥发地保存数据。另外，存储单元晶体管MT的个数不仅限于48个，也可以是8个或16个、或32个、64个、128个等，该数并未限定。而且，在不区别存储单元晶体管MT0～MT47时，则简称为存储单元晶体管MT。

多个存储单元晶体管MT是以串联连接的方式配置在选择晶体管ST1、ST2间。

字符串单元SU0～SU3各自的选择晶体管ST1的栅极是分别连接于选择栅极线SGD0～SGD3，选择晶体管ST2的栅极是分别连接于选择栅极线SGS0～SGS3。与此相对，位于同一块BLK0内的存储单元晶体管MT0～MT47的控制栅极分别共通连接于字线WL0～WL47。另外，在不区别字线WL0～WL47时，则简称为字线WL。

即，相对于字线WL0～WL47在同一块BLK0内的多个字符串单元SU0～SU3间共通地连接，选择栅极线SGD、SGS即便为同一块BLK0内也在每一字符串单元SU0～SU3中独立分开。

在块BLK0中，图3所示的行构成是在纸面垂直方向上设置有多个。在第1实施方式中，块BLK0包含例如4个字符串单元SU(SU0～SU3)。而且，各自的字符串单元SU在图3的纸面垂直方向上包含多个NAND字符串131。其他块BLK也具有与块BLK0相同的构成。

而且，存储单元阵列130内矩阵状配置的NAND字符串131中的位于同一行的NAND字符串131的选择晶体管ST1的另一端是共通连接于任一位线BL(BL0～BL(L－1)，(L－1)为1以上的自然数)。即，位线BL是在多个块BLK间，将NAND字符串131共通地连接。而且，选择晶体管ST2的电流路径的另一端是共通地连接于源极线SL。源极线SL是在例如多个块间，将NAND字符串131共通地连接。

如上所述，位于同一块BLK内的存储单元晶体管MT的数据是被一次地擦除。相对于此，数据的读取及编程是在任一块BLK的任一字符串单元SU中的共通地连接于任一字线WL的多个存储单元晶体管MT的每一个存储单元晶体管MT中一次地进行。将以此方式被一次地写入的单位称作「页面」。

关于存储单元阵列130的构成，例如记载于名为“三维叠层非挥发性半导体存储器”的2009年3月19日提出申请的美国专利申请案12/407,403号。而且，记载于名为“三维叠层非挥发性半导体存储器”的2009年3月18日提出申请的美国专利申请案12/406,524号、名为“非挥发性半导体存储装置及其制造方法”的2010年3月25日提出申请的美国专利申请案12/679,991号、及名为“半导体存储器及其制造方法”的2009年3月23日提出申请的美国专利申请案12/532,030号。该等专利申请案是通过参照而将其整体引用到本申请案说明书中。

＜源极线触点及衬底触点＞

利用图4及图5，对于本实施方式的NAND型闪存所具备的源极线触点Lisrc与半导体柱进行说明。

如图4所示，在半导体衬底101设置有n型阱101a，且在n型阱101a的表面区域设置有p型阱101b。而且，在p型阱101b的表面区域，设置有n型扩散层101c。

存储单元阵列130具备多个板状的源极线触点Lisrc。源极线触点Lisrc是设置在n型扩散层101c上。而且，源极线触点Lisrc是经由触点CT(未图示)，而将半导体衬底101与源极线(未图示)电连接。

在块BLK0的边界，例如配置有源极线触点LIsrc_0。在块BLK0与相邻于该块BLK0的块BLK1的边界，配置有源极线触点LIsrc_1。另外，在不区别源极线触点LIsrc_0与LIsrc_1时，则也简称为源极线触点LI等。

在存储单元阵列130内，在相对于半导体衬底垂直的方向(D3方向)上延伸地设置有半导体柱SP。各晶体管MT、ST1、ST2是以该半导体柱SP为中心轴，在D3方向上串联连接。即，在包含半导体柱SP与多阶地设置的字线WL及选择栅极线SGD、SGS的区域，配置有各晶体管MT、ST1、ST2。

接着，利用图5，对于D3方向上正交的D1-D2平面中的半导体柱SP的配置与位线BL和半导体柱SP的连接关系进行说明。

如图5所示，在存储单元阵列130中，设置有在D1方向上与源极线触点LIsrc_0相邻的半导体柱SP0群(SP0_0、SP0_1、…)。而且，在存储单元阵列130中，设置有在D4方向(D1-D2平面内且与D1方向及D2方向以特定的角度交叉)或D5方向(D1-D2平面内且与D1方向、D2方向、及D5方向以特定的角度交叉)上与半导体柱SP0群相邻的半导体柱SP1群(SP1_0、SP1_1、…)。而且，在存储单元阵列130中，设置有在D4方向或D5方向上与半导体柱SP1群相邻的半导体柱SP2群(SP2_0、SP2_1、…)。而且，在存储单元阵列130中，设置有在D4方向或D5方向上与半导体柱SP2群相邻且在D1方向上与源极线触点LIsrc_1相邻的半导体柱SP3群(SP3_0、SP3_1、…)。另外，在不区别半导体柱SP0～SP3等时，则也简称为半导体柱SP等。

位线BL0是连接于半导体柱SP0_0的触点CT0_0。位线BL1是连接于半导体柱SP2_0的触点CT2_0。位线BL2是连接于半导体柱SP1_0的触点CT1_0。位线BL3是连接于半导体柱SP3_0的触点CT3_0。以同样方式，将其他位线BL经由触点CT连接于半导体柱SP。另外，在不区别触点CT0_0～CT3_0等时，则也简称为触点CT等。

在本实施方式中，将与源极线触点LIsrc相邻的多个半导体柱SP分类为第1组GP1，且将不与源极线触点LIsrc相邻的多个半导体柱SP分类为第2组GP2。

更具体而言，在本实施方式中，将半导体柱SP0群、及半导体柱SP3群定义为属于第1组GP1的第1半导体柱群SPGP1。而且，将半导体柱SP1群、及半导体柱SP2群定义为属于第2组GP2的第2半导体柱群SPGP2。

在本实施方式中，将与第1半导体柱群SPGP1连接的位线BL也称为第1组位线BLGP1等。将与属于第2组的半导体柱SP连接的位线BL也称为第2组位线BLGP2等。

第1组位线BLGP1与第2组位线BLGP2的位线电容(以下，将位线电容也简称为电容)有时相应于多个半导体柱SP间的距离、与半导体柱SP至源极线触点LI_src为止的距离等而不同。在本实施方式中，定序器111是顾及第1组位线BLGP1的电容与第2组位线BLGP2的电容的差异，而使感测电路140进行动作。以下，对于感测电路140的动作，详细地进行说明。

而且，以下，为简便起见，而对第1组位线BLGP1的电容大于第2组位线BLGP2的电容的情形进行说明。

＜关于感测模块＞

接着，利用图6，对感测模块141的构成进行说明。感测模块141是设在每一位线BL中。

如图6所示，感测模块141具备接合部142、感测放大器143、数据锁存器144、及pMOS(metal oxide semiconductor，金属氧化物半导体)晶体管141a。

接合部142具备nMOS晶体管142a。晶体管142a是在栅极被赋予信号BLS，且源极连接于位线BL。晶体管142a是用以控制感测模块141与位线BL的连接。

感测放大器143具备nMOS晶体管143a、143b、143c、143d、143e、143g、143h、143i、143j、pMOS晶体管143f、及电容元件143j。

晶体管143a是用以控制数据的读出时的位线BL的预充电电位，且源极连接于晶体管142a的漏极，在栅极被赋予信号BLC。晶体管143f是用以将位线BL及电容元件143j进行充电，且在栅极连接有节点INV，在源极被赋予电源电压VDD。晶体管143b是用以将位线BL进行预充电，且在栅极被赋予信号BLX，且漏极连接于节点N1，源极连接于节点N2。晶体管143e是用以将电容元件143j进行充电，且在栅极被赋予信号HLL，且漏极连接于节点N1，源极连接于节点N3(SEN)。晶体管143d是用以在感测动作时将节点N3(SEN)进行放电，且在栅极被赋予信号XXL，且漏极连接于节点N3(SEN)，源极连接于节点N2。晶体管143c是用以将位线BL固定成固定电位，且栅极连接于节点INV，漏极连接于节点N2，源极连接于节点SRCGND。

电容元件143j是在位线BL预充电时被充电，且一电极连接于节点N3(SEN)，在另一电极被赋予信号CLK。

晶体管143g是用以在感测动作前将节点N3(SEN)进行放电，且在栅极被赋予信号BLQ，且源极连接于节点N3(SEN)，漏极连接于节点N4(LBUS)。节点N4(LBUS)是用以将感测放大器143与数据锁存器144连接的信号路径。晶体管143h是用以将读出数据储存在数据锁存器144，且在栅极被赋予信号STB，且漏极连接于节点N4(LBUS)。

晶体管143i是用以感测读出数据为“0”抑或是“1”，且栅极连接于节点N3(SEN)，漏极连接于晶体管143h的源极，且在源极被赋予信号LSA。

接着，对数据锁存器144进行说明。数据锁存器144是保存由感测放大器143所感测的读出数据。数据锁存器144包括nMOS晶体管144a、144b、144c、144d、及pMOS晶体管144e、144f、144g、144h。

晶体管144c、144e构成第1反相器，且其输出节点为节点N6(LAT)，输入节点为节点INV。而且，晶体管144d、144f构成第2反相器，且其输出节点为节点N6(INV)，输入节点为节点N5(LAT)。而且，数据锁存器144是利用该第1、第2反相器来保存数据。

即，晶体管144c是漏极连接于节点N5(LAT)，源极接地，栅极连接于节点N6(INV)。晶体管144d是漏极连接于节点N6(INV)，源极接地，栅极连接于节点N5(LAT)。晶体管144e是漏极连接于节点N5(LAT)，源极连接于晶体管144g的漏极，栅极连接于节点N6(INV)。晶体管144f是漏极连接于节点N6(INV)，源极连接于晶体管144h的漏极，栅极连接于节点N5(LAT)。

晶体管144g是用以将第1反相器启动，且在源极被赋予电源电压VDD，在栅极被赋予信号SLL。晶体管144h是用以将第2反相器启动，且在源极被赋予电源电压VDD，在栅极被赋予信号SLI。

晶体管144a、144b是控制数据对第1、第2反相器的输入输出。晶体管144a是漏极连接于节点N4(LBUS)，源极连接于节点N5(LAT)，且在栅极被赋予信号STL。晶体管144b是漏极连接于节点N4(LBUS)，源极连接于节点N6(INV)，且在栅极被赋予信号STI。

接着，对晶体管141a进行说明。晶体管141a是用以利用电源电压VDD将节点N4(LBUS)进行充电。即，晶体管141a是在源极被赋予电源电压VDD，且漏极连接于节点N4(LBUS)，且在栅极被赋予信号PCn。在以上的构成中，各种控制信号是例如由定序器111所赋予。

＜关于感测模块的动作＞

接着，利用图7，对数据读出时本实施方式的感测模块的动作进行说明。本实施方式的定序器111将进行第1组位线BLGP1的感测动作的时序与进行第2组位线BLGP2的感测动作的时序变更。以下，对读出时的感测模块141的动作的详细情况进行说明。而且，各信号是例如由定序器111所赋予。

[时刻TA0]

在时刻TA0中，定序器111将信号BLS设为“H”电平，将感测模块141连接于对应的位线BL。而且，节点INV被重设而成为“L”电平。

[时刻TA1]

而且，感测模块141将位线BL进行预充电。即，定序器111将信号BLX及BLC设为“H”电平。由此，经由晶体管143f、143e、143a、142a的电流路径，利用电压VDD将位线BL进行预充电。电压VBLC是决定位线电压的电压，且位线电压成为被电压VBLC所箝位的电压VBL。

[时刻TA2]

接着，感测模块141将节点N3(SEN)进行充电。即，定序器111将信号HLL设为“H”电平。由此，将晶体管143e设为接通状态，将节点N3(SEN)充电至电压VDD。节点N3(SEN)的充电是进行至时刻TA3为止。因节点N3(SEN)的电位成为VDD，故晶体管143i成为接通状态。而且，感测模块141是将节点N4(LBUS)进行充电。即，定序器111将信号PCn设为“L”电平。由此，将晶体管141a设为接通状态，将节点N4(LBUS)充电至电压VDD。

[时刻TA4]

接着，感测模块141将充电至VDD为止的节点N3(SEN)进行放电。即，定序器111将信号STB及BLQ设为“H”电平(电压VH)。由此，晶体管143h、143g成为接通状态，从而利用晶体管143g、143h、143i的电流路径，而将节点N3(SEN)的电位放电至(VLSA+Vthn)为止。另外，Vthn是晶体管143i的阈值电压。

[时刻TA5]

定序器111将信号BLQ设为“L”电平。由此，晶体管143g成为断开状态。

[时刻TA6]

接着，定序器111将信号STB设为“L”电平。由此，晶体管143h成为断开状态。

[时刻TA7]～[时刻TA9]

接着，感测模块141对第1组位线BLGP1与第2组位线BLGP2实施感测动作。在本实施方式中，将为读出所选择的存储单元晶体管的数据而使节点N3(SEN)的电位变化的动作称作感测动作。

定序器111是在时刻TA7中，将感测模块141的信号XXL设为“H”电平。由此，晶体管143d成为接通状态，从而将节点N3(SEN)电连接于位线BL。例如，若所选择的存储单元晶体管为接通状态，则电流自节点N3(SEN)流入源极线SL，从而节点N3(SEN)的电位下降。另一方面，若选择存储单元为断开状态，则电流不自节点N3(SEN)流入源极线SL，从而节点N3(SEN)的电位大致地维持VDD。将流入至位线BL的电流也称为存储单元电流等。而且，以下，将通过存储单元电流流入至位线BL而获得的节点N3(SEN)的电位的状态也称为感测结果等。

第2组位线BLGP2的电容是小于第1组位线BLGP1的电容。因此，在被选择的存储单元晶体管为接通状态时，连接于第1组位线BLGP1的感测模块141的节点N3(SEN)的电位变得不再低于连接于第2组位线BLGP2的感测模块141的节点N3(SEN)的电位。即，在被选择的存储单元晶体管为接通状态时，导致在第1组位线BLGP1的感测结果与第2组位线BLGP2的感测结果之间产生不均。

因此，本实施方式的定序器111是以第2组位线BLGP2的节点N3(SEN)的电位下降与被选择的存储单元晶体管为接通状态时的第1组位线BLGP1的节点N3(SEN)的电位下降成为相同程度的方式，控制第2组位线BLGP2的信号XXL的时序。

定序器111是在自时刻TA7经过时刻dT1后的时刻TA8中，将连接于第2组位线BLGP2的感测模块141的信号XXL先于连接于第1组位线BLGP1的感测模块141的信号XXL地设为“L”电平。

接着，定序器111在时刻TA9中，将连接于第1组位线BLGP1的感测模块141的信号XXL设为“L”电平。

该时刻dT1是考虑到第1组位线BLGP1的电容与第2组位线BLGP2的电容之差而适当地设定，且储存在设置于存储单元阵列130中的未图示的ROM(Read Only Memory，唯读存储器)熔丝区域等。而且，在存储系统1启动时，时刻dT1被读出至例如寄存器113。定序器111是为参考时刻dT1，而参考该寄存器113。

[时刻TA10]

接着，感测模块141将节点N4(LBUS)进行充电。即，定序器111将信号PCn设为“L”电平。由此，晶体管141a被设为接通状态，且利用晶体管141a将节点N4(LBUS)充电至VDD为止。

[时刻TA11]

感测模块141将数据选通(strobe)。即，定序器111将信号STB设为“H”电平，而且，将信号SLI设为“L”电平，且将信号STI设为“H”电平。由此，晶体管143g、71、77成为接通状态。若晶体管143i为接通状态(即SEN＝“H”)，则节点N4(LBUS)被放电至大致VSS为止，且“L”电平被储存在节点INV。若晶体管143i为断开状态(即SEN＝“L”)，则节点N4(LBUS)的电位维持VDD，“H”电平被储存在节点INV。

＜关于第1实施方式的作用效果＞

根据所述实施方式，相应于因半导体柱SP的配置等引起的寄生电容，控制感测电路的动作。如上所述，因半导体柱SP的电容，导致被选择的存储单元晶体管为接通状态时的节点N3(SEN)的下降幅度产生变化。因此，定序器111在连接于电容较小的半导体柱SP的位线，先于连接于电容较大的半导体柱SP的位线地将存储单元电流截止。由此，便可抑制因半导体柱SP的电容不均引起的感测结果不均。其结果，即便半导体柱SP的电容中存在不均，也可精度良好地实施感测动作。

(变化例1)

另外，在所述第1实施方式中，对于在存储单元阵列130的特定的块BLK中，在二个源极线触点LIsrc间设置有半导体柱SP1群(SP1_0、SP1_1、…)、半导体柱SP2群(SP2_0、SP2_1、…)、半导体柱SP3群(SP3_0、SP3_1、…)、及半导体柱SP4群(SP4_0、SP4_1、…)的4个半导体柱SP群的构成进行了说明。然而，不仅限于此，如图8所示，也可为在存储单元阵列130的特定的块BLK中，在二个源极线触点LIsrc间设置有半导体柱SP1群(SP1_0、SP1_1、…)、半导体柱SP2群(SP2_0、SP2_1、…)、半导体柱SP3群(SP3_0、SP3_1、…)、半导体柱SP4群(SP4_0、SP4_1、…)、半导体柱SP5群(SP5_0、SP5_1、…)、半导体柱SP6群(SP6_0、SP6_1、…)、半导体柱SP7群(SP7_0、SP7_1、…)、及半导体柱SP8群(SP8_0、SP8_1、…)的8个半导体柱SP群的构成。

而且，例如，可将半导体柱SP1群及半导体柱SP7群设为第1组GP1，将半导体柱SP2群及半导体柱SP6群设为第2组GP2，且将半导体柱SP3群～半导体柱SP5群设为第3组GP3。

更具体而言，将半导体柱SP1群及半导体柱SP7群定义为属于第1组GP1的第1半导体柱群SPGP1。而且，将半导体柱SP1群及半导体柱SP6群定义为属于第2组GP2的第2半导体柱群SPGP2。而且，将半导体柱SP3群～半导体柱SP5群定义为属于第3组GP3的第3半导体柱群SPGP3。

而且，将与第1半导体柱群SPGP1连接的位线BL也称为第1组位线BLGP1等。将与属于第2组的半导体柱SP连接的位线BL也称为第2组位线BLGP2等。而且，将与属于第3组的半导体柱SP连接的位线BL也称为第3组位线BLGP3等。

存在相应于多个半导体柱SP各自的位置、及半导体柱SP与源极线触点LIsrc的位置等，第1组位线BLGP1、第2组位线BLGP2、第3组位线BLGP3的电容不同的情形。例如，存在属于第3组GP3的半导体柱SP2_3自半导体柱SP0_3、SP1_1、SP1_2、SP1_3、SP1_4、SP2_2、SP2_4、SP3_1、SP3_2、SP3_3、SP3_4、SP4_3的合计12个半导体柱受到影响的情形。而且，属于第2组GP2的半导体柱SP1_3是自半导体柱SP0_2、SP0_3、SP0_4、SP0_5、SP1_2、SP1_4、SP2_2、SP2_3、SP2_4、SP2_5、SP3_3的合计11个半导体柱受到影响。而且，属于第1组GP1的半导体柱SP0_3是自半导体柱SP0_2、SP1_1、SP1_2、SP1_3、SP1_4、SP2_3的合计7个半导体柱、及源极线触点LIsrc_0受到影响。

以下，为方便起见，而对第3组位线BLGP3的电容大于第2组位线BLGP2的电容，且第2组位线BLGP2的电容大于第1组位线BLGP1的电容的情形进行说明。

而且，定序器111可相应于第1组位线BLGP1～第3组位线BLGP3，而适用第1实施方式中所示的感测电路的动作。

＜关于变化例1的感测模块的动作＞

利用图9，对将本变化例适用于第1实施方式的感测模块的动作的情形进行说明。

[时刻TA0]～[时刻TA6]

接着，定序器111在时刻TA0～时刻TA6中，实施与第1实施方式中所说明的时刻TA0～TA6的动作相同的动作。

[时刻TA7]、[时刻TA12]～[时刻TA14]

接着，感测模块141对第1组位线BLGP1、第2组位线BLGP2、及第3组位线BLGP3实施感测动作。即，定序器111在时刻TA7中，将感测模块141的信号XXL设为“H”电平。

第1组位线BLGP1～第3组位线BLGP3的电容分别不同。如第1实施方式中所说明，在被选择的存储单元晶体管为接通状态时，导致第1组位线BLGP1的感测结果、第2组位线BLGP2的感测结果、及第3组位线BLGP3的感测结果之间产生不均。

因此，本实施方式的定序器111是以第1组位线BLGP1的节点N3(SEN)的电位下降、及第2组位线BLGP2的节点N3(SEN)的电位下降与被选择的存储单元晶体管为接通状态时的第3组位线BLGP3的节点N3(SEN)的电位下降成为相同程度的方式，控制第1组位线BLGP1及第2组位线BLGP2的信号XXL的时序。

定序器111是在自时刻TA7经过时刻dT1a后的时刻TA12中，将与第1组位线BLGP1连接的感测模块141的信号XXL设为“L”电平。

接着，定序器111在自时刻TA7经过时刻dT1b(dT1a＜dT1b)后的时刻TA13，将与第2组位线BLGP2连接的感测模块141的信号XXL设为“L”电平。

进而，定序器111在时刻TA14中，将与第3组位线BLGP3连接的感测模块141的信号XXL设为“L”电平。

该时刻dT1a、dT1b是考虑到第1组位线BLGP1的电容、第2组位线BLGP2的电容、及第3组位线BLGP2的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。而且，在存储系统1启动时，将时刻dT1a及时刻dT1b例如读出至寄存器113。而且，定序器111为参考时刻dT1a、dT1b，而参考该寄存器113。

[时刻TA15]、[时刻TA16]

接着，定序器111在时刻TA15及时刻TA16中，实施与第1实施方式中所说明的时刻TA10、TA11的动作相同的动作。

如上所述，定序器111可通过相应于位线BL的电容，控制感测动作的结束时序，而抑制因位线BL的电容造成的感测结果不均。

本变化例是将半导体柱群分类为3个组，且定序器111控制使3个组位线的感测动作结束的时序。然而，不仅限于此，也可将半导体柱群分类为4个以上的组。而且，也可将与使4个以上组的位线的感测动作结束的时序相关的信息储存在设置于存储单元阵列130的未图示的ROM熔丝区域。由此，定序器111便可控制使4个以上组的位线的感测动作结束的时序。

(第2实施方式)

其次，对第2实施方式进行说明。第2实施方式是感测模块的动作不同于第1实施方式的感测模块的动作。另外，第2实施方式的存储装置的基本性构成及基本性动作是与所述第1实施方式的存储装置相同。因而，将对于所述第1实施方式中所说明的事项及可容易地根据所述第1实施方式类推的事项的说明省略。

＜关于第2实施方式的感测模块的动作＞

利用图10，对于数据的读出动作时的第2实施方式的感测模块的动作进行说明。本实施方式的定序器111是将实施第1组位线BLGP1的预充电的时序、及实施第2组位线BLGP2的预充电的时序进行变更。以下，对读出时的感测模块141的动作的详细情况进行说明。另外，与第1实施方式同样地，以下，对于第1组位线BLGP1的电容大于第2组位线BLGP2的电容的情形进行说明。而且，各信号是由例如定序器111所赋予。

[时刻TB0]

定序器111实施与第1实施方式中所说明的时刻TA0的动作相同的动作。

[时刻TB1]、[时刻TB2]

感测模块141将位线BL进行预充电。然而，预充电所需的时间因位线的电容而变化。具体而言，第1组位线BLGP1的预充电所需的时间长于第2组位线BLGP2的预充电所需的时间。因此，本实施方式的感测模块141是将第1组位线BLGP1先于第2组位线BLGP2地进行预充电。

在时刻TB1中，定序器111将信号BLX设为“H”电平。而且，定序器111将与第1组位线BLGP1连接的感测模块141的信号BLC设为“H”电平。由此，经由与第1组位线BLGP1连接的感测模块141的晶体管143f、143e、143a、142a的电流路径，利用电压VDD将第1组位线BLGP1进行预充电。电压VBLC是决定位线电压的电压。

接着，定序器111在自时刻TB1经过时刻dT2后的时刻TB2中，将与第2组位线BLGP2连接的感测模块141的信号BLC设为“H”电平。由此，经由与第2组位线BLGP2连接的感测模块141的晶体管143f、143e、143a、142a的电流路径，利用电压VDD将第2组位线BLGP2进行预充电。

该时刻dT2是考虑到第1组位线BLGP1的电容及第2组位线BLGP2的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。而且，在存储系统1启动时，将时刻dT2读出至例如寄存器113。而且，定序器111为参考时刻dT2，而参考寄存器113。

可通过以此方式，顾及位线的电容，控制实施预充电的时序，而抑制对第1组位线BLGP1的预充电所完成的时刻与对第2组位线BLGP2的预充电所完成的时刻的不均。

[时刻TB3]～[时刻TB7]

定序器111实施与第1实施方式中所说明的时刻TA2～时刻TA6时的动作相同的动作。

[时刻TB8]

接着，感测模块141对位线BL实施感测动作。即，定序器111将感测模块141的信号XXL设为“H”电平。由此，晶体管143d成为接通状态，节点N3(SEN)被电连接于位线BL。

[时刻TB9]

接着，定序器111将与第1组位线BLGP1连接的感测模块141的信号XXL设为“L”电平。

[时刻TB10]、[时刻TB11]

定序器111实施与第1实施方式中所说明的时刻TA10、时刻TA11的动作相同的动作。

＜关于第2实施方式的作用效果＞

根据所述实施方式，定序器相应于因半导体柱SP的配置等引起的寄生电容，改变位线的预充电的时序。由此，便可抑制因半导体柱SP的电容的不均造成的每一位线预充电的完成时刻的不均。

(变化例2)

另外，与所述第1实施方式的变化例同样地，即便半导体柱群的组存在3个以上时，也可适用第2实施方式的感测模块的动作。

利用图11，对于将图8中所说明的构成适用于第2实施方式的感测模块的动作的情形进行说明。

＜关于变化例2的感测模块的动作＞

以下，对于第3组位线BLGP3的电容大于第2组位线BLGP2的电容，且第2组位线BLGP2的电容大于第1组位线BLGP1的电容的情形进行说明。

[时刻TB0]

定序器111实施与第1实施方式中所说明的时刻TA0时的动作相同的动作。

[时刻TB12]、[时刻TB13]、[时刻TB14]

接着，感测模块141将位线BL进行预充电。然而，预充电所需的时间因位线的电容而变化。具体而言，第3组位线BLGP3的预充电所需的时间长于第2组位线BLGP2的预充电所需的时间。而且，第2组位线BLGP2的预充电所需的时间长于第1组位线BLGP1的预充电所需的时间。因此，本实施方式的感测模块141将第3组位线BLGP3先于第1组位线BLGP1及第2组位线BLGP2地进行预充电。而且，本实施方式的感测模块141将第2组位线BLGP2先于第1组位线BLGP1地进行预充电。

在时刻TB12中，定序器111将信号BLX设为“H”电平。而且，定序器111将与第3组位线BLGP3连接的感测模块141的信号BLC设为“H”电平。由此，经由与第3组位线BLGP3连接的感测模块141的晶体管143f、143e、143a、142a的电流路径，利用电压VDD将第3组位线BLGP3进行预充电。电压VBLC是决定位线电压的电压，且位线电压成为由电压VBLC所箝位的电压VBL。

接着，在定序器111自时刻TB12经过时刻dT2a后的时刻TB13，定序器111将与第2组位线BLGP2连接的感测模块141的信号BLC设为“H”电平。由此，经由与第2组位线BLGP2连接的感测模块141的晶体管143f、143e、143a、142a的电流路径，利用电压VDD将第2组位线BLGP2进行预充电。

进而，在定序器111自时刻TB13经过时刻dT2b后的时刻TB14，定序器111将与第1组位线BLGP1连接的感测模块141的信号BLC设为“H”电平。由此，经由与第1组位线BLGP1连接的感测模块141的晶体管143f、143e、143a、142a的电流路径，利用电压VDD将第1组位线BLGP1进行预充电。

该时刻dT2a及dT2b是顾及第1组位线BLGP1的电容、第2组位线BLGP2的电容、及第3组位线BLGP3的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。而且，在存储系统1启动时，将时刻dT2a及时刻dT2b读出至例如寄存器113。接着，定序器111为参考时刻dT2a及dT2b而参考寄存器113。

[时刻TB15]～[时刻TB23]

定序器111实施与第2实施方式中所说明的时刻TB3～时刻TB11的动作相同的动作。

可通过以此方式，顾及位线的电容地实施预充电，而抑制对第1组位线BLGP1的预充电所完成的时刻、对第2组位线BLGP2的预充电所完成的时刻、及对第3组位线BLGP3的预充电所完成的时刻的不均。

本变化例是将半导体柱群分类为3个组，且定序器111控制对3个组的位线实施预充电的时序。然而，不仅限于此，也可将半导体柱群分类为4个以上的组。而且，也可将与对4个以上的组的位线实施预充电的时序相关的信息储存在设置于存储单元阵列130的未图示的ROM熔丝区域。由此，定序器111便可控制对4个以上组的位线实施预充电的时序。

(第3实施方式)

接着，对第3实施方式进行说明。第3实施方式的半导体存储装置是感测电路不同于第1实施方式的感测电路。另外，第3实施方式的存储装置的基本性构成及基本性动作与所述第1实施方式的存储装置相同。因而，将对于所述第1实施方式中所说明的事项及可根据所述第1实施方式容易地类推的事项的说明省略。第1及第2实施方式是列举对电流进行感测的方式(电流感测方式)为例进行了说明。然而，所述第1及第2实施方式的感测电路140也可适用于对电压进行感测的方式(电压感测方式)的感测放大器。在电压感测方式中，感测电路140根据读出数据，使位线的电位进行变动，且通过晶体管143i而检测该电位变动。位线的电位变动是因位线间的电容耦合所引起，且对相邻的位线的电位造成影响。其结果，存在产生数据误读出的可能性。因此，电压感测方式是与自所有位线可同时地读出数据的电流感测方式不同地对每一偶数位线、及每一奇数位线将数据读出。

＜第3实施方式的感测动作的概要＞

如图12所示，利用电压感测方式实施感测动作的感测电路140是在对某一位线实施感测动作时，将相邻的位线屏蔽而实施感测动作。即，电压感测方式是感测位线的电压变动。如上所述，电压感测方式是对每一偶数位线、及每一奇数位线将数据读出。而且，在自偶数位线将数据读出时，将奇数位线固定(屏蔽)为固定电位，且在自奇数位线将数据读出时，将偶数位线固定为固定电位。

本实施方式是将彼此相邻的2条位线分类为偶数位线BLe与奇数位线BLo。而且，相邻的偶数位线BLe与奇数位线BLo共同具有1个感测模块141。

在本实施方式中，在将偶数位线BLe的数据读出时，定序器111将偶数位线BLe用的晶体管142b接通，且将偶数位线BLe连接于感测放大器143。此时，定序器111通过将信号BIASo设为“H”电平，而将接地用晶体管145b接通。由此，奇数位线BLo被连接于接地电位BLCRL，且奇数位线BLo成为特定的电位(本实施方式中为接地电位)。

感测模块141是使奇数位线BLo成为接地电位的状态，将偶数位线BLe进行预充电。在该情形时，奇数位线BLo的电位始终被保存为特定的电位。因此，偶数位线BLe不受因奇数位线BLo的电位变动造成的影响，从而被适当地进行预充电。

另一方面，在将奇数位线的数据读出时，定序器111将奇数位线BLo用的晶体管142c接通，且将奇数位线BLo连接于感测放大器143。此时，定序器111通过将信号BIASe设为“H”电平，而将接地用晶体管145a接通。由此，偶数位线BLe被连接于接地电位BLCRL，且偶数位线BLe成为特定的电位(本实施方式中为接地电位)。

感测模块141是使偶数位线BLe成为接地电位的状态，将奇数位线BLo进行预充电。在该情形时，如上所述，奇数位线BLo被适当地进行预充电。

如上所述，在读出动作时，可通过使非选择位线成为接地状态，而不受非选择位线的信号影响地实施正确的读出动作。

＜关于第3实施方式的感测模块＞

接着，利用图13，对感测模块141的构成进行说明。如图13所示，第3实施方式的感测模块141是与第1实施方式的感测模块141同样地具备接合部142、感测放大器143、数据锁存器144、及pMOS晶体管141a。

接合部142具备nMOS晶体管142b、142c。晶体管142b是在栅极被赋予信号BLSe，且源极连接于偶数位线BLe。晶体管142c是在栅极被赋予信号BLSo，且源极连接于奇数位线BLo。晶体管142b是用以控制感测模块141与偶数位线BLe之间的连接。晶体管142c是用以控制感测模块141与奇数位线BLo之间的连接。

另外，感测放大器143、数据锁存器144、及pMOS晶体管141a的构成与第1实施方式的感测放大器143、数据锁存器144、及pMOS晶体管141a的构成相同。

＜关于第3实施方式的感测模块的动作＞

接着，利用图14，对数据的读出动作时的第3实施方式的感测模块的动作进行说明。另外，本实施方式的定序器111将实施第1组位线BLGP1的感测动作的时序与实施第2组位线BLGP2的感测动作的时序错开。而且，以下，对选择偶数位线且将奇数位线设为非选择时的动作进行说明。而且，与第1实施方式同样地，以下，对第1组位线BLGP1的电容大于第2组位线BLGP2的电容的情形进行说明。而且，各信号是由例如定序器111所赋予。

[时刻TC0]

如图14所示，定序器111是将对于偶数位线BLe的信号BLCe及对于奇数位线BLo的信号BLCo设为“H”电平(电压VBLC)。定序器111同时地将信号BLX及HLL设为“H”电平。进而，定序器111将选择字符串的漏极侧选择栅极线SGD设为“H”电平(VSG)。进而，定序器111对每一偶数位线BLe将节点INV设为“L”电平，且将晶体管145a的信号BIASe设为“L”电平。而且，定序器111对每一奇数位线BLo将节点INV设为“H”电平，且将晶体管145b的信号BIASo设为“H”电平。

其结果，偶数位线BLe被充电至电压(VBLC－Vt)，且奇数位线BLo被连接于VSS。Vt是晶体管61的阈值电压。而且，节点SEN被充电至VDD。另外，在非选择的选择栅极线SGD中被赋予VBB。而且，各信号是由例如定序器111所赋予。

[时刻TC1]

接着，定序器111将信号BLCE与BLX设为“L”电平。由此，偶数位线BLe的预充电结束，偶数位线BLe因电压(VBLC－Vt)而成为浮接的状态。

[时刻TC2]

接着，定序器111将选择字符串的源极侧选择栅极线SGS设为“H”电平(VSG)。由此，若在选择字符串内，存储单元电流(接通电流)进行流动，则将偶数位线BLe进行放电。在非选择字符串的源极侧选择栅极线SGS中被赋予VBB。奇数位线BLo维持VSS。

[时刻TC3]

接着，定序器111使信号BLCo的电位自VBLC下降至VSENSE，将信号XXL设为“H”电平(VXXL)。

[时刻TC4]

进而，定序器111将信号HLL设为“L”电平。

[时刻TC5]

此后，定序器111将信号STB及BLQ设为“H”电平(VH)。其结果，节点N3(SEN)的电位被放电至(VLSA+Vthn)为止。

[时刻TC6]

接着，定序器111为使节点N3(SEN)的放电结束，而将信号BLQ设为“L”电平。

[时刻TC7]

接着，定序器111将信号STB设为“L”电平。

[时刻TC8]、[时刻TC9]

第1组位线BLGP1的电容大于第2组位线BLGP2的电容。因此，第1组位线BLGP1的感测动作所需的时间长于第2组位线BLGP2的感测动作所需的时间。

本实施方式的定序器111是使对于第1组位线BLGP1的感测动作先于第2组位线BLGP2地开始。具体而言，本实施方式的定序器111在时刻TC8中，将连接于偶数位线BLe且第1组位线BLGP1的感测模块141的信号BLCE设为“H”电平(VSENSE)。若选择存储单元成为接通状态，将偶数位线BLe且第1组位线BLGP1放电，则节点N3(SEN)的电位也下降。另一方面，若选择存储单元为断开状态，则偶数位线BLe且第1组位线BLGP1大致维持预充电电位，故节点N3(SEN)的电位也大致不变。

接着，本实施方式的定序器111在自时刻TC8经过时刻dT3后的时刻TC9中，将连接于偶数位线BLe且第2组位线BLGP2的感测模块141的信号BLCE设为“H”电平(VSENSE)。由此，开始进行对于第2组位线BLGP2的感测动作。

该时刻dT3是顾及第1组位线BLGP1的电容与第2组位线BLGP2的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。接着，在存储系统1启动时，将时刻dT6a及时刻dT6b读出至例如寄存器113。接着，定序器111为参考时刻dT3，而参考寄存器113。

[时刻TC10]

定序器111通过将信号XXL设为“L”电平，而使感测动作结束。

[时刻TC11]

定序器111将信号BLCE设为“L”电平。

[时刻TC12]

此后，定序器111通过将信号PCn设为“L”电平，而将节点N4(LBUS)进行充电。

[时刻TC13]

定序器111通过将信号STB设为“H”电平，而将数据选通。

可以如上方式，自偶数位线将数据读出。自奇数位线将数据读出时也情况相同。

＜关于第3实施方式的作用效果＞

根据所述实施方式，定序器根据因半导体柱SP的配置等引起的寄生电容，改变感测动作的时序。由此，便可抑制因半导体柱SP的电容不均引起的每一位线的预充电的完成时刻的不均。其结果，即便半导体柱SP的电容中存在不均时，也可精度良好地实施感测动作。

(变化例3)

另外，与所述第1实施方式的变化例同样地，即便半导体柱群的组存在3个以上，也可适用第3实施方式的感测模块的动作。

利用图15，对将图8中所说明的构成适用于第3实施方式的感测模块的动作的情形进行说明。

＜关于变化例3的感测模块的动作＞

以下，对第3组位线BLGP3的电容大于第2组位线BLGP2的电容，且第2组位线BLGP2的电容大于第1组位线BLGP1的电容的情形进行说明。

[时刻TC0]～[时刻TC7]

定序器111实施与第3实施方式中所说明的时刻TC0～时刻TC7的动作相同的动作。

[时刻TC14]～[时刻TC16]

第3组位线BLGP3的电容大于第2组位线BLGP2的电容，且第2组位线BLGP2的电容大于第1组位线BLGP1的电容。因此，第3组位线BLGP3的感测动作所需的时间长于第2组位线BLGP2的感测动作所需的时间。而且，第2组位线BLGP2的感测动作所需的时间长于第1组位线BLGP1的感测动作所需的时间。

因此，定序器111使对于第3组位线BLGP3的感测动作先于第1组位线BLGP1及第2组位线BLGP2地开始实施。进而，定序器111使对于第2组位线BLGP2的感测动作先于第1组位线BLGP1地开始实施。

因此，本实施方式的定序器111是在时刻TC14中，将连接于偶数位线BLe且第3组位线BLGP3的感测模块141的信号BLCE设为“H”电平(VSENSE)。

接着，本实施方式的定序器111在自时刻TC14经过时刻dT3a后的时刻TC15中，将连接于偶数位线BLe且第2组位线BLGP2的感测模块141的信号BLCE设为“H”电平(VSENSE)。由此，开始实施对于第2组位线BLGP2的感测动作。

而且，本实施方式的定序器111在自时刻TC15经过时刻dT3b后的时刻TC16中，将连接于偶数位线BLe且第1组位线BLGP1的感测模块141的信号BLCE设为“H”电平(VSENSE)。由此，开始实施对于第1组位线BLGP1的感测动作。

该时刻dT3a、及时刻dT3b是顾及第1组位线BLGP1的电容、第2组位线BLGP2的电容、及第3组位线BLGP3的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。而且，在存储系统1启动时，将时刻dT3a、及时刻dT3b读出至例如寄存器113。定序器111为参考时刻dT3a及时刻dT3b，而参考寄存器113。

[时刻TC17]～[时刻TC20]

定序器111实施与第3实施方式中所说明的时刻TC10～时刻TC13的动作相同的动作。

可通过以此方式，顾及位线的电容地实施感测动作，而抑制第1组位线BLGP1的感测动作所需的时间、第2组位线BLGP2的感测动作所需的时间、及第3组位线BLGP3的感测动作所需的时间的不均。

本变化例是将半导体柱群分类为3个组，且定序器111控制实施3个组位线的感测动作的时序。然而，不仅限于此，也可将半导体柱群分类为4个以上的组。而且，也可将与实施对于4个以上组的位线的感测动作的时序相关的信息储存在设置于存储单元阵列130的未图示的ROM熔丝区域。由此，定序器111便可控制实施4个以上组的位线的感测动作的时序。

(第4实施方式)

接着，对第4实施方式进行说明。第4实施方式的半导体存储装置是感测模块的动作不同于第3实施方式的感测模块的动作。另外，第4实施方式的存储装置的基本性构成及基本性动作与所述第3实施方式的存储装置相同。因而，将对于所述第3实施方式中所说明的事项及可容易根据所述第3实施方式类推的事项的说明省略。

＜关于第4实施方式的感测模块的动作＞

利用图16，对数据的读出动作时的第4实施方式的感测模块的动作进行说明。另外，本实施方式的定序器111是将实施第1组位线BLGP1的预充电的时序、与实施第2组位线BLGP2的预充电的时序错开。而且，以下，对选择偶数位线，且奇数位线设为非选择时的动作进行说明。而且，与第1实施方式同样地，以下，对第1组位线BLGP1的电容大于第2组位线BLGP2的电容的情形进行说明。而且，各信号是由例如定序器111所赋予。

[时刻TD0]、[时刻TD1]

如第2实施方式的图10的时刻TB1、时刻TB2中所说明，预充电所需的时间因位线的电容而变化。与第2实施方式的图10的时刻TB1、时刻TB2的动作同样地，本实施方式的感测模块141是将第1组位线BLGP1先于第2组位线BLGP2地进行预充电。

更具体而言，如图16所示，定序器111在时刻TD0中，将对于偶数位线BLe且第1组位线BLGP1的信号BLCe设为“H”电平(电压VBLC)。

关于其他信号，定序器111实施与第3实施方式中所说明的时刻TC0的动作相同的动作。

其结果，偶数位线BLe且第1组位线BLGP1被预充电至电压(VBLC－Vt)，且将奇数位线BLo连接于VSS。

如图16所示，定序器111在自时刻TD0经过时刻dT4后的时刻TD1中，将对于偶数位线BLe且第2组位线BLGP2的信号BLCe设为“H”电平(电压VBLC)。

该时刻dT4是顾及第1组位线BLGP1的电容与第2组位线BLGP2的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。接着，在存储系统1启动时，将时刻dT4读出至例如寄存器113。定序器111为参考时刻dT4，而参考寄存器113。

[时刻TD2]～[时刻TD8]

定序器111实施与第3实施方式中所说明的时刻TC1～时刻TC7的动作相同的动作。

[时刻TD9]

本实施方式的定序器111将与偶数位线BLe连接的感测模块141的信号BLCe设为“H”电平(VSENSE)。由此，开始实施对于偶数位线BLe的感测动作。

[时刻TD10]～[时刻TD13]

＜关于第4实施方式的作用效果＞

根据所述实施方式，定序器根据因半导体柱SP的配置等引起的寄生电容，改变感测动作时的预充电的时序。由此，便可获得与第2实施方式的作用效果相同的效果。

(变化例4)

另外，与所述第1实施方式的变化例同样地，即便半导体柱群的组存在3个以上时，也可适用第4实施方式的感测模块的动作。

利用图17，对将图8中所说明的构成适用于第4实施方式的感测模块的动作的情形进行说明。

＜关于变化例4的感测模块的动作＞

[时刻TD0]、[时刻TD14]、[时刻TD15]

如第2实施方式的变化例2中所说明，预充电所需的时间因位线的电容而变化。因此，本变化例的感测模块141将第3组位线BLGP3先于第1组位线BLGP1及第2组位线BLGP2地进行预充电。而且，本变化例的感测模块141将第2组位线BLGP2先于第1组位线BLGP1地进行预充电。

更具体而言，如图17所示，定序器111在时刻TD0中，将对于偶数位线BLe且第3组位线BLGP3的信号BLCe设为“H”电平(电压VBLC)。

其结果，偶数位线BLe且第3组位线BLGP3被预充电至电压(VBLC－Vt)，且奇数位线BLo被连接于VSS。

如图17所示，定序器111在自时刻TD0经过时刻dT4a后的时刻TD14中，将对于偶数位线BLe且第2组位线BLGP2的信号BLCe设为“H”电平(电压VBLC)。

如图17所示，定序器111在自时刻TD14经过时刻dT4b后的时刻TD15中，将对于偶数位线BLe且第1组位线BLGP1的信号BLCe设为“H”电平(电压VBLC)。

该时刻dT4a、及时刻dT4b是顾及第1组位线BLGP1的电容、第2组位线BLGP2的电容、及第3组位线BLGP3的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。而且，在存储系统1启动时，将时刻dT4a及时刻dT4b读出至例如寄存器113。定序器111为参考时刻dT4a及时刻dT4b，而参考寄存器113。

[时刻TD16]～[时刻TD27]

定序器111实施与第4实施方式中所说明的时刻TC2～时刻TC13的动作相同的动作。

可通过以此方式，顾及位线的电容地实施对位线的预充电，而抑制第1组位线BLGP1的预充电所完成的时刻、第2组位线BLGP2的预充电所完成的时刻、及第3组位线BLGP3的预充电所完成的时刻的不均。

本变化例是将半导体柱群分类为3个组，且定序器111控制实施3个组位线的预充电的时序。然而，不仅限于此，也可将半导体柱群分类为4个以上的组。而且，也可将与实施对于4个以上的组的位线的预充电的时序相关的信息储存在设置于存储单元阵列130的未图示的ROM熔丝区域。由此，定序器111便可控制实施4个以上组的位线的预充电的时序。

(第5实施方式)

接着，对第5实施方式进行说明。第5实施方式的半导体存储装置是感测模块的动作不同于第4实施方式的感测模块的动作。另外，第5实施方式的存储装置的基本性构成及基本性动作与所述第4实施方式的存储装置相同。因而，将对于所述第4实施方式中所说明的事项及可容易地根据所述第4实施方式类推的事项的说明省略。

＜关于第5实施方式的感测模块的动作＞

利用图18，对数据的读出动作时的第5实施方式的感测模块的动作进行说明。另外，本实施方式的定序器111将实施第1组位线BLGP1的预充电时的电压与实施第2组位线BLGP2的预充电时的电压错开。而且，以下，对于选择偶数位线，且将奇数位线设为非选择时的动作进行说明。而且，与第1实施方式同样地，以下，对于第1组位线BLGP1的电容大于第2组位线BLGP2的电容的情形进行说明。而且，各信号是由例如定序器111所赋予。

[时刻TE0]

第5实施方式的定序器111是顾及第1组位线BLGP1与第2组位线BLGP2的电容之差，控制信号BLC的电压。具体而言，定序器111以相较第2组位线BLGP2，而对于第1组位线BLGP1施加电压dV1程度的较大电压的方式进行控制。

如图16所示，定序器111将对于偶数位线BLe且第2组位线BLGP2的信号BLCe设为电压VBLC(BLGP2)。而且，定序器111将对于偶数位线BLe且第1组位线BLGP1的信号BLCe设为电压VBLC(BLGP1)(VBLC(BLGP2)+dV1)。

其结果，偶数位线BLe且第1组位线BLGP1被预充电至电压(VBLC(BLGP1)－Vt)。而且，偶数位线BLe且第2组位线BLGP2被预充电至电压(VBLC(BLGP2)－Vt)。而且，将奇数位线BLo连接于VSS。

另外，电压dV1是顾及第1组位线BLGP1的电容与第2组位线BLGP2的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。而且，在存储系统1启动时，将电压dV1读出至例如寄存器113。定序器111为参考电压dV1，而参考寄存器113。

[时刻TE1]～[时刻TE12]

定序器111实施与第4实施方式中所说明的时刻TD2～时刻TD13的动作相同的动作。

＜关于第5实施方式的作用效果＞

根据所述实施方式，定序器根据因半导体柱SP的配置等引起的寄生电容，改变感测动作时输入至箝位晶体管的栅极的电压。由此，便可对与电容较大的半导体柱SP连接的位线施加适当的电压。由此，便可抑制因半导体柱SP的电容不均引起的感测结果不均。其结果，即便半导体柱SP的电容中存在不均时，也可精度良好地实施数据读出时的动作。

(变化例5)

另外，与所述第1实施方式的变化例同样地，即便半导体柱群的组存在3个以上，也可适用第5实施方式的感测模块的动作。

利用图19，对于将图8中所说明的构成适用于第5实施方式的感测模块的动作的情形进行说明。

＜关于变化例5的感测模块的动作＞

[时刻TE0]

本变化例的定序器111是顾及第1组位线BLGP1、第2组位线BLGP2、及第3组位线BLGP3的电容之差，控制信号BLC的电压。具体而言，定序器111以相较第1组位线BLGP1，而对于第2组位线BLGP2施加电压dV1a程度的较大电压的方式进行控制。而且，定序器111以相较第2组位线BLGP2，而对于第3组位线BLGP3施加电压dV1b程度的较大电压的方式进行控制。

如图19所示，定序器111将对于偶数位线BLe且第1组位线BLGP1的信号BLCe设为电压VBLC(BLGP1)。而且，定序器111将对于偶数位线BLe且第2组位线BLGP2的信号BLCe设为电压VBLC(BLGP2)(VBLC(BLGP1)+dV1a)。而且，定序器111将对于偶数位线BLe且第3组位线BLGP3的信号BLCe设为电压VBLC(BLGP3)(VBLC(BLGP2)+dV1b)。

其结果，将偶数位线BLe且第1组位线BLGP1预充电至电压(VBLC(BLGP1)－Vt)。而且，将偶数位线BLe且第2组位线BLGP2预充电至电压(VBLC(BLGP2)－Vt)。而且，将偶数位线BLe且第3组位线BLGP3预充电至电压(VBLC(BLGP3)－Vt)。而且，奇数位线BLo被连接于VSS。

另外，电压dV1a及电压dV1b是顾及第1组位线BLGP1的电容、第2组位线BLGP2的电容、及第3组位线BLGP3的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。而且，在存储系统1启动时，将电压dV1a、及电压dV1b读出至例如寄存器113。定序器111为参考电压dV1a及电压dV1b，而参考寄存器113。

[时刻TE1]～[时刻TE12]

可通过以此方式，顾及位线的电容地实施对位线的预充电，而精度良好地实施第1组位线BLGP1、第2组位线BLGP2、及第3组位线BLGP3的预充电。

本变化例是将半导体柱群分类为3个组，且定序器111控制实施3个组的位线的预充电的电压。然而，不限于此，也可将半导体柱群分类为4个以上的组。而且，也可将与实施对于4个以上组的位线的预充电的电压相关的信息储存在设置于存储单元阵列130的未图示的ROM熔丝区域。由此，定序器111便可控制实施4个以上组的位线的预充电的电压。

(第6实施方式)

接着，对第6实施方式进行说明。第6实施方式的半导体存储装置是感测电路不同于第3实施方式的感测电路。另外，第6实施方式的存储装置的基本性构成及基本性动作与所述第3实施方式的存储装置相同。因而，将对于所述第3实施方式中所说明的事项及可容易地根据所述第3实施方式类推的事项的说明省略。

＜第6实施方式的感测模块＞

利用图20，进行本实施方式的感测模块141的说明。本实施方式的感测模块141是具备接合部142、及感测放大器/数据锁存器146。另外，本实施方式的感测放大器/数据锁存器146是对应于图12所示的感测放大器143及数据锁存器144。

如图20所示，感测模块141具有3个动态数据缓存(Dynamic Data Cache)146-1～146-3、临时数据缓存(Temporary Data Cache)146-4、第1数据缓存(1^st Data Cache)146-5、及第2数据缓存(2^nd Data Cache)146-6。另外，动态数据缓存146-1～146-3及临时数据缓存146-4视需要而设置即可。而且，动态数据缓存146-1～146-3可在编程时，用作保持用以对位线写入VDD(高电位)与VSS(低电位)的中间电位(VQPW)的数据的缓存。

第1数据缓存146-5具有时控反相器146-5a及146-5c、以及nMOS晶体管146-5b。第2数据缓存146-6具有时控反相器146-6a及146-6b、以及nMOS晶体管146-6b及146-6d。第1动态数据缓存146-1具有nMOS晶体管146-1a及146-1b。第2动态数据缓存146-2具有nMOS晶体管146-2a及146-2b。第3动态数据缓存146-3具有nMOS晶体管146-3a及146-3b。而且，临时数据缓存146-4具有电容146-4a。另外，第1动态数据缓存146-1、第2动态数据缓存146-2、第3动态数据缓存146-3、临时数据缓存146-4、第1数据缓存146-5、及第2数据缓存146-6的电路构成并非限定于图20所示的电路构成，也可采用其他电路构成。

而且，感测放大器/数据锁存器146是通过接合部142，而分别连接于对应的偶数位线BLe及奇数位线BLo。对晶体管142b及142c的栅极，分别输入信号BLSe及BLSo。而且，在偶数位线BLe及奇数位线BLo，连接有nMOS晶体管145a及145b的源极。晶体管145a及145b是各自栅极中被输入信号BIASe及BIASo，且漏极中被输入信号BLCRL。

＜第6实施方式的感测模块的动作＞

接着，利用图21，对数据的读出动作时的第6实施方式的感测模块的动作进行说明。另外，本实施方式的定序器111是将实施第1组位线BLGP1的感测动作的时序、与实施第2组位线BLGP2的感测动作的时序错开。而且，以下，对于选择偶数位线，且奇数位线设为非选择时的动作进行说明。而且，与第1实施方式同样地，以下，对于第1组位线BLGP1的电容大于第2组位线BLGP2的电容的情形进行说明。而且，各信号是由例如定序器111所赋予。

[时刻TF0]

如图所示，首先将选择块的选择字符串单元的选择栅极线(SGD)设为“H”电平。而且，在感测模块141中，将预充电电源电位VPRE设为VDD。对非选择选择栅极线SGD，施加0V或非选择电压VBB(例如负电压)。

[时刻TF1]

感测模块141将读出对象的位线(本例中为偶数位线BLe)预先进行预充电。具体而言，定序器111通过将信号BLPRE设为“H”电平，将晶体管146b接通，而利用电压VDD将临时数据缓存146-4进行预充电。

[时刻TF2]

定序器111进行位线选择信号BLSe及BLSo、以及偏移选择信号BIASe及BIASo的设定。本例中因选择偶数位线BLe，故定序器111将偶数位线选择信号BLSe设为“H”电平。而且，定序器111因将奇数位线BLo固定为BLCRL(＝VSS)，而将信号BIASo设为“H”。

而且，对信号BLC，施加位线预充电用的箝位电压VBLC，由此，将偶数位线BLe预充电至特定的电压。

通过以上方式，将偶数位线BLe充电为0.7V，且将奇数位线BLo固定为VSS。

[时刻TF3]

接着，定序器111将信号BLC设为0V，将位线BLe电性地设为浮接的状态。

[时刻TF4]

接着，定序器111对被选择的字符串单元的源极侧的选择栅极线SGS施加Vsg。对其他非选择选择栅极线SGS，施加0V或非选择电压VBB(例如负电压)。由此，若存储单元的阈值高于验证电平，则不出现位线放电，若存储单元的阈值低于验证电平，则读出电流流动，位线被放电。

[时刻TF5]、[时刻TF6]

接着，定序器111自时刻TF5至时刻TF6，将信号VPRE设为VDD，且将信号BLPRE设为Vsg。由此，将临时数据缓存146-4预充电为VDD。

[时刻TF7]、[时刻TF8]

因此，本实施方式的定序器111在时刻TF7将与第1组位线BLGP1连接的感测模块141的信号BLC先于第2组位线BLGP2地设为“H”电平(VSENSE)。由此，定序器111使对于第1组位线BLGP1的感测动作先于第2组位线BLGP2地开始进行。若选择存储单元成为接通状态，将偶数位线BLe且第1组位线BLGP1进行放电，则节点SEN的电位也下降。另一方面，若选择存储单元为断开状态，则偶数位线BLe且第1组位线BLGP1大致地维持预充电电位，因此，节点SEN的电位也大致不変。

接着，本实施方式的定序器111在自时刻TF7经过时刻dT5后的时刻TF8中，将与第2组位线BLGP2连接的感测模块141的信号BLC设为“H”电平(VSENSE)。由此，开始实施对于第2组位线BLGP2的感测动作。

该时刻dT5是顾及第1组位线BLGP1的电容与第2组位线BLGP2的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。而且，在存储系统1启动时，将时刻dT5读出至例如寄存器113。定序器111为参考时刻dT5，而参考寄存器113。

[时刻TF9]

接着，将被感测的数据取入至第2数据缓存146-6。具体而言，定序器111通过将信号SEN2及LAT2设为“L”状态，且将信号EQ2设为VDD而使节点SEN1与节点N2成为同一电位。此后，定序器111将信号BLC2设为“VDD+Vth”，将临时数据缓存146-4的数据传输至第2数据缓存146-6。其结果，在节点SEN为“H”时，第2数据缓存146-6的数据成为“1”。而且，在节点SEN为“L(例如0.4V)时，第2数据缓存146-6的数据成为”0“。以如上方式，自偶数位线BLe将数据读出。

[时刻TF10]

此后，定序器111将各节点及信号进行重设。

奇数位线BLo的读出也同样地实施。在该情形时，定序器111将信号BLSo设为“H”，且将信号BLSe设为“L”。而且，定序器111将信号BIASe设为“H”，且将信号BIASo设为“L”。

＜关于第6实施方式的作用效果＞

根据所述实施方式，相应于因半导体柱SP的配置等引起的寄生电容，控制感测电路的动作。由此，便可获得与第1实施方式相同的效果。

(变化例6)

另外，与所述第1实施方式的变化例同样地，即便半导体柱群的组具有3个以上时，也可适用第6实施方式的感测模块的动作。

利用图22，对于将图8中所说明的构成适用于第6实施方式的感测模块的动作的情形进行说明。

＜关于变化例6的感测模块的动作＞

[时刻TF0]～[时刻TF6]

定序器111实施与第6实施方式的时刻TF0～TF6的动作相同的动作。

[时刻TF11]、[时刻TF12]、[时刻TF13]

第3组位线BLGP3的感测动作所需的时间长于第2组位线BLGP2的感测动作所需的时间。第2组位线BLGP2的感测动作所需的时间长于第1组位线BLGP1的感测动作所需的时间。

因此，本实施方式的定序器111在时刻TF11将与第3组位线BLGP3连接的感测模块141的信号BLC先于第1组位线BLGP1及第2组位线BLGP2地设为“H”电平(VSENSE)。由此，定序器111使对于第3组位线BLGP3的感测动作先于第1组位线BLGP1及第2组位线BLGP2地开始实施。

接着，本实施方式的定序器111在自时刻TF11经过时刻dT5a后的时刻TF12中，将与第2组位线BLGP2连接的感测模块141的信号BLC设为“H”电平(VSENSE)。由此，开始实施对于第2组位线BLGP2的感测动作。

而且，本实施方式的定序器111在自时刻TF12经过时刻dT5b后的时刻TF13中，将与第1组位线BLGP1连接的感测模块141的信号BLC设为“H”电平(VSENSE)。由此，开始实施对于第1组位线BLGP1的感测动作。

该时刻dT5a、dT5b是顾及第1组位线BLGP1的电容、第2组位线BLGP2的电容、及第3组位线BLGP3的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。而且，在存储系统1启动时，将时刻dT5a、及时刻dT5b读出至例如寄存器113。定序器111为参考时刻dT5a、dT5b，而参考寄存器113。

[时刻TF14]、[时刻TF15]

定序器111实施与第6实施方式中所说明的时刻TF9及时刻TF10的动作相同的动作。

可通过以此方式，顾及位线的电容地实施对位线的预充电，而精度良好地实施第1组位线BLGP1、第2组位线BLGP2、第3组位线BLGP3的预充电。

本变化例是将半导体柱群分类为3个组，且定序器111控制实施3个组的位线的预充电的电压。然而，不仅限于此，也可将半导体柱群分类为4个以上的组。而且，也可将与实施对4个以上组的位线的预充电的电压相关的信息储存在设置于存储单元阵列130的未图示的ROM熔丝区域。由此，定序器111便可控制实施4个以上组的位线的预充电的电压。

(第7实施方式)

接着，对第7实施方式进行说明。第7实施方式是感测模块的动作不同于第6实施方式的感测模块的动作。另外，第7实施方式的存储装置的基本性构成及基本性动作是与所述第6实施方式的存储装置相同。因而，将对于所述第6实施方式中所说明的事项及可容易地根据所述第6实施方式类推的事项的说明省略。

＜第7实施方式的感测模块的动作＞

接着，利用图23，对数据的读出动作时的第7实施方式的感测模块的动作进行说明。另外，本实施方式的定序器111将实施第1组位线BLGP1的预充电的时序与实施第2组位线BLGP2的预充电的时序错开。而且，以下，对选择偶数位线，且奇数位线设为非选择时的动作进行说明。而且，与第1实施方式同样地，以下，对第1组位线BLGP1的电容大于第2组位线BLGP2的电容的情形进行说明。而且，各信号是由例如定序器111所赋予。

[时刻TG0]、[时刻TG1]

定序器111实施与第6实施方式中所说明的时刻TF0及时刻TF1的动作相同的动作。

[时刻TG2]、[时刻TG3]

预充电所需的时间因位线的电容而变化。因此，本实施方式的感测模块141将第1组位线BLGP1先于第2组位线BLGP2地进行预充电。

具体而言，感测模块141在时刻TG2中，将读出对象的第1组位线BLGP1(本例中为偶数位线BLe)预先进行预充电。定序器111实施位线选择信号BLSe及BLSo、以及偏移选择信号BIASe及BIASo的设定。本例中因选择偶数位线BLe，故定序器111将偶数位线选择信号BLSe设为“H”电平。而且，定序器111因将奇数位线BLo固定为BLCRL(＝VSS)，故将信号BIASo设为“H”。

而且，定序器111将与第1组位线BLGP1连接的感测模块141的信号BLC设定为位线预充电用的箝位电压VBLC。由此，将第1组位线BLGP1且偶数位线BLe预充电为特定的电压。

通过以上方式，将第1组位线BLGP1且偶数位线BLe进行充电，将奇数位线BLo固定为VSS。

而且，定序器111在自时刻TG2经过时刻dT6后的时刻TG3中，将与第2组位线BLGP2连接的感测模块141的信号BLC设定为位线预充电用的箝位电压VBLC。由此，将第2组位线BLGP2且偶数位线BLe预充电为特定的电压。

通过以上方式，将第2组位线BLGP2且偶数位线BLe进行充电。

该时刻dT6是顾及第1组位线BLGP1的电容、及第2组位线BLGP2的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。而且，在存储系统1启动时，将时刻dT6读出至例如寄存器113。定序器111为参考时刻dT6，而参考寄存器113。

可通过以此方式，顾及位线的电容地进行预充电，而抑制对第1组位线BLGP1的预充电所完成的时刻、与对第2组位线BLGP2的预充电所完成的时刻的不均。

[时刻TG4]～[时刻TG7]

定序器111实施与第6实施方式中所说明的时刻TF3～时刻TF6的动作相同的动作。

[时刻TG8]

本实施方式的定序器111将感测模块141的信号BLC设为“H”电平(VSENSE)。由此，定序器111开始实施对于偶数位线BLe的感测动作。

[时刻TG9]、[时刻TG10]

定序器111实施与第6实施方式中所说明的时刻TF9、时刻TF10的动作相同的动作。

＜关于第7实施方式的作用效果＞

根据所述实施方式，与第2实施方式同样地，根据因半导体柱SP的配置等引起的寄生电容，控制感测模块的动作。由此，便可获得与第2实施方式相同的效果。

(变化例7)

另外，与所述第1实施方式的变化例同样地，即便半导体柱群的组具有3个以上，也可适用第7实施方式的感测模块的动作。

利用图24，对于将图8中所说明的构成适用于第7实施方式的感测模块的动作的情形进行说明。

＜关于变化例7的感测模块的动作＞

[时刻TG0]、[时刻TG1]

[时刻TG11]、[时刻TG12]、[时刻TG13]

预充电所需的时间因位线的电容而变化。因此，本变化例的感测模块141将第3组位线BLGP3先于第1组位线BLGP1及第2组位线BLGP2地进行预充电。而且，本变化例的感测模块141将第2组位线BLGP2先于第1组位线BLGP1地进行预充电。

具体而言，感测模块141在时刻TG11中，将读出对象的第3组位线BLGP3(本例中为偶数位线BLe)预先进行预充电。定序器111实施位线选择信号BLSe及BLSo、以及偏移选择信号BIASe及BIASo的设定。本例中因选择偶数位线BLe，故定序器111将偶数位线选择信号BLSe设为“H”电平。而且，定序器111因将奇数位线BLo固定为BLCRL(＝VSS)，而将信号BIASo设为“H”。

而且，定序器111是将与第3组位线BLGP3连接的感测模块141的信号BLC设定为位线预充电用的箝位电压VBLC。由此，将第3组位线BLGP3且偶数位线BLe预充电为特定的电压。

通过以上方式，将第3组位线BLGP3且偶数位线BLe进行充电，将奇数位线BLo固定为VSS。

而且，定序器111在自时刻TG11经过时刻dT6a后的时刻TG12中，将与第2组位线BLGP2连接的感测模块141的信号BLC设定为位线预充电用的箝位电压VBLC。由此，将第2组位线BLGP2且偶数位线BLe预充电为特定的电压。通过以上方式，将第2组位线BLGP2且偶数位线BLe进行充电。

而且，定序器111在自时刻TG12经过时刻dT6b后的时刻TG13中，将与第2组位线BLGP2连接的感测模块141的信号BLC设定为位线预充电用的箝位电压VBLC。由此，将第1组位线BLGP1且偶数位线BLe预充电为特定的电压。通过以上方式，将第1组位线BLGP1且偶数位线BLe进行充电。

该时刻dT6a及时刻dT6b是顾及第1组位线BLGP1的电容、第2组位线BLGP2的电容、及第3组位线BLGP3的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。而且，在存储系统1启动时，将时刻dT6a、及时刻dT6b读出至例如寄存器113。定序器111为参考时刻dT6a、及时刻dT6b，而参考该寄存器113。

[时刻TG14]～[时刻TG20]

定序器111实施与第7实施方式中所说明的时刻TG4～时刻TG10的动作相同的动作。

可通过以此方式，顾及位线的电容地实施对位线的预充电，而精度良好地控制第1组位线BLGP1、第2组位线BLGP2、及第3组位线BLGP3的预充电的结束时序的不均。

本变化例是将半导体柱群分类为3个组，且定序器111控制实施3个组的位线的预充电的时序。然而，不仅限于此，也可将半导体柱群分类为4个以上的组。而且，也可将与实施对4个以上组的位线的预充电的时序相关的信息储存在设置于存储单元阵列130的未图示的ROM熔丝区域。由此，定序器111便可控制实施4个以上组的位线的预充电的时序。

(第8实施方式)

接着，对第8实施方式进行说明。第8实施方式是感测模块的动作不同于第6实施方式的感测模块的动作。另外，第8实施方式的存储装置的基本性构成及基本性动作与所述第6实施方式的存储装置相同。因而，将对于所述第6实施方式中所说明的事项及可容易地根据所述第6实施方式类推的事项的说明省略。

＜第8实施方式的感测模块的动作＞

接着，利用图25，对数据的读出动作时的第8实施方式的感测模块的动作进行说明。而且，以下，对于选择偶数位线，且奇数位线设为非选择时的动作进行说明。而且，与第1实施方式同样地，以下，对于第1组位线BLGP1的电容大于第2组位线BLGP2的电容的情形进行说明。本实施方式的定序器111是使实施第1组位线BLGP1的预充电时的电压大于实施第2组位线BLGP2的预充电时的电压。而且，各信号是由例如定序器111所赋予。

[时刻TH0]、[时刻TH1]

定序器111实施与第7实施方式中所说明的时刻TG0、时刻TG1的动作相同的动作。

[时刻TH2]

第8实施方式的定序器111是顾及第1组位线BLGP1与第2组位线BLGP2的电容之差，控制信号BLC的电压。具体而言，定序器111以相较第2组位线BLGP2，而对于第1组位线BLGP1施加电压dV2程度的较大电压的方式进行控制。

感测模块141将读出对象的位线(本例中为偶数位线BLe)预先进行预充电。定序器111实施位线选择信号BLSe及BLSo、以及偏移选择信号BIASe及BIASo的设定。本例中因选择偶数位线BLe，故定序器111将偶数位线选择信号BLSe设为“H”电平。而且，定序器111因将奇数位线BLo固定为BLCRL(＝VSS)，而将信号BIASo设为“H”。

如图23所示，定序器111将对于第2组位线BLGP2的信号BLC设为电压VBLC(BLGP2)。而且，定序器111将对于第1组位线BLGP1的信号BLCe设为电压VBLC(BLGP1)(VBLC(BLGP2)+dV2)。由此，将偶数位线BLe预充电为特定的电压。

通过以上方式，将偶数位线BLe进行充电，将奇数位线BLo固定为VSS。

另外，电压dV2是顾及第1组位线BLGP1的电容、及第2组位线BLGP2的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。而且，在存储系统1启动时，将电压dV2读出至例如寄存器113。而且，定序器111为参考电压dV2，而参考寄存器113。

[时刻TH3]～[时刻TH9]

＜关于第8实施方式的作用效果＞

根据所述实施方式，而与第5实施方式同样地，相应于因半导体柱SP的配置等引起的寄生电容，控制感测电路的动作。由此，便可获得与第5实施方式相同的效果。

(变化例8)

另外，与所述第1实施方式的变化例同样地，即便半导体柱群的组具有3个以上，也可适用第8实施方式的感测模块的读出时的动作。

利用图26，对于将图8中所说明的构成适用于第8实施方式的第8实施方式的情形进行说明。

＜关于变化例8的感测模块的动作＞

[时刻TH0]、[时刻TH1]

[时刻TH2]

本变化例的定序器111是顾及第1组位线BLGP1的电容、第2组位线BLGP2的电容、及第3组位线BLGP3的电容，控制信号BLC的电压。具体而言，定序器111以相较第1组位线BLGP1，而对于第2组位线BLGP2施加电压dV2a程度的较大电压的方式进行控制。而且，定序器111以相较第2组位线BLGP2，而对于第3组位线BLGP3施加电压dV2b程度的较大电压的方式进行控制。

如图26所示，定序器111将对于第1组位线BLGP1的信号BLC设为电压VBLC(BLGP1)。而且，定序器111将对于第2组位线BLGP2的信号BLCe设为电压VBLC(BLGP2)(VBLC(BLGP1)+dV2a)。而且，定序器111将对于第3组位线BLGP3的信号BLCe设为电压VBLC(BLGP3)(VBLC(BLGP2)+dV2b)。由此，将偶数位线BLe预充电为特定的电压。

另外，电压dV2a及电压dV2b是顾及第1组位线BLGP1的电容、第2组位线BLGP2的电容、及第3组位线BLGP3的电容而适当地设定，且储存在设置于存储单元阵列130的未图示的ROM熔丝区域等。而且，在存储系统1启动时，将电压dV2a及电压dV2b读出至例如寄存器113。而且，定序器111为参考电压dV2a及电压dV2b，而参考寄存器113。

[时刻TH3]～[时刻TH9]

本变化例是将半导体柱群分类为3个组，且定序器111控制3个组的位线的预充电的电压。然而，不仅限于此，也可将半导体柱群分类为4个以上的组。而且，也可将与对4个以上组的位线的预充电的电压相关的信息储存在设置于存储单元阵列130的未图示的ROM熔丝区域。由此，定序器111便可控制4个以上组的位线的预充电的电压。

(第9实施方式)

接着，对第9实施方式进行说明。本实施方式是对于具有与第1～第8实施方式不同的构成的存储单元阵列的半导体存储装置，适用第1～第8实施方式的感测电路140及感测动作。另外，第9实施方式的存储装置的基本性构成及基本性动作与所述第1～第8实施方式的存储装置相同。因而，将对于所述第1～第8实施方式中所说明的事项及可容易地根据所述第1～第8实施方式类推的事项的说明省略。

＜关于存储单元阵列的构成＞

利用图27及图28，对本实施方式的存储单元阵列230的任1个块BLK的构成进行说明。如图27、图28所示，块BLK具备多个存储器单元MU(MU1、MU2)。图27及图28中仅图示有2个存储器单元MU，但存储器单元MU也可为3个以上，且该数量并无限定。

存储器单元MU分别具备例如4个字符串组GR(GR1～GR4)。另外，在存储器单元MU1及MU2间进行区别时，将存储器单元MU1的字符串组GR分别称为GR1-1～GR4-1，且将存储器单元MU2的字符串组GR分别称为GR1-2～GR4-2。

字符串组GR分别具备例如4个NAND字符串SR(SR1～SR4)。毋庸置疑，NAND字符串SR的数量不仅限于4个，既可为5个以上，也可为3个以下。NAND字符串SR分别具备选择晶体管ST1及ST2、以及4个存储单元晶体管MT(MT1～MT4)。存储单元晶体管MT的数量不仅限于4个，既可为5个以上，也可为3个以下。

在字符串组GR内，4个NAND字符串SR1～SR4被预先依次地叠层于半导体衬底上，且NAND字符串SR1形成在最下层，NAND字符串SR4形成在最上层。即，相对于第1实施方式中，将NAND字符串内的存储单元晶体管MT在半导体衬底面的垂直方向上进行叠层，本实施方式是将NAND字符串内的存储单元晶体管MT排列在与半导体衬底面平行的方向上，且将该NAND字符串在垂直方向上进行叠层。而且，将同一字符串组GR中所含的选择晶体管ST1及ST2分别连接于同一选择栅极线GSL1及GSL2，且将位于同一列的存储单元晶体管MT的控制栅极连接于同一字线WL。进而，将某一字符串组GR内的4个选择晶体管ST1的漏极连接于彼此不同的位线BL，且将选择晶体管ST2的源极连接于同一源极线SL。

在第奇数个字符串组GR1及GR3与第偶数个字符串组GR2及GR4中，将选择晶体管ST1及ST2以其位置关系成为相反的方式进行配置。如图27所示，将字符串组GR1及GR3的选择晶体管ST1配置在NAND字符串SR的左端，且将选择晶体管ST2配置在NAND字符串SR的右端。相对于此，将字符串组GR2及GR4的选择晶体管ST1配置在NAND字符串SR的右端，且将选择晶体管ST2配置在NAND字符串SR的左端。

而且，将字符串组GR1及GR3的选择晶体管ST1的栅极连接于同一选择栅极线GSL1，且将选择晶体管ST2的栅极连接于同一选择栅极线GSL2。另一方面，将字符串组GR2及GR4的选择晶体管ST1的栅极连接于同一选择栅极线GSL2，且将选择晶体管ST2的栅极连接于同一选择栅极线GSL1。

而且，将某一存储器单元MU中所含的4个字符串组GR1～GR4连接于彼此相同的位线BL，且将不同的存储器单元MU连接于彼此不同的位线BL。更具体而言，在存储器单元MU1中，将字符串组GR1～GR4中的NAND字符串SR1～SR4的选择晶体管ST1的漏极分别经由行选择栅极CSG(CSG1～CSG4)连接于位线BL1～BL4。行选择栅极CSG具有例如与存储单元晶体管MT或选择晶体管ST1及ST2等相同的构成，且在各存储器单元MU中，选择位线BL中所选择的1个字符串组GR。因而，与各字符串组GR建立对应关系的行选择栅极CSG1～CSG4的栅极分别由不同的控制信号线SSL1～SSL4进行控制。

具有以上说明的构成的存储器单元MU是在揭示图27的纸面上，在上下方向上排列有多个。该等多个存储器单元MU共同具有存储器单元MU1、字线WL、及选择栅极线GSL1及GSL2。另一方面，位线BL是独立的，且例如与存储器单元MU1不同的3条位线BL5～BL8与存储器单元MU2建立对应关系。与各存储器单元MU建立对应关系的位线BL的条数是对应于1个字符串组GR中所含的NAND字符串SR的总数。因而，若NAND字符串为5层，则也将位线BL设置5条，其他数量时也情况相同。而且，控制信号SSL1～SSL4既可在存储器单元MU间共用，或者也可独立地被控制。

在所述构成中，自各存储器单元MU中逐个地被选择的字符串组GR中的连接于同一字线WL的多个存储单元晶体管MT的集合成为「页面」。

如图29所示，在半导体衬底40上设置绝缘膜41，且在绝缘膜41上设置块BLK。

在绝缘膜41上，通过设置沿着与相对半导体衬底40表面垂直的方向即第1方向正交的第2方向的条纹形状的例如4个鳍型结构44(44-1～44-4)，而形成1个存储器单元MU。鳍型结构44各自包含沿着第2方向设置的绝缘膜42(42-1～42-5)与半导体层43(43-1～43-4)。而且，在鳍型结构44的各自中，通过将绝缘膜42-1～42-5与半导体层43-1～43-4交替地叠层，而形成在相对半导体衬底40的表面垂直的方向上延伸的4条叠层结构。该鳍型结构44分别相当于图27中说明的字符串组GR。而且，最下层的半导体层43-1相当于NAND字符串SR1的电流路径(形成通道的区域)，最上层的半导体层43-4相当于NAND字符串SR4的电流路径，且位于其间的半导体层43-2相当于NAND字符串SR2的电流路径，半导体层43-3相当于NAND字符串SR3的电流路径。

如图30及图31所示，在鳍型结构44的上表面及侧面，依次地设置有栅极绝缘膜45、电荷存储层46、块绝缘膜47、及控制栅极48。电荷存储层46是利用例如绝缘膜而形成。而且，控制栅极48是由导电膜所形成，且作为字线WL或选择栅极线GSL1及GSL2发挥作用。字线WL以及选择栅极线GSL1及GSL2是在多个存储器单元MU间，以横跨多个鳍型结构44的方式形成。另一方面，控制信号线SSL1～SSL4独立于各个鳍型结构44的每一个鳍型结构44。

如图32所示，鳍型结构44是其一端部被拉出至块BLK的端部，且在被拉出的区域中与位线BL连接。即，作为一例，若着眼于存储器单元MU1，则第奇数个鳍型结构44-1及44-3的一端部沿着第2方向被拉出至某一区域而共通地连接，且在该区域形成触点插塞BC1～BC4。形成在该区域的触点插塞BC1将字符串组GR1及GR3的半导体层43-1与位线BL1连接，从而与半导体层43-2、43-3、及43-4绝缘。触点插塞BC2将字符串组GR1及GR3的半导体层43-2与位线BL2连接，从而与半导体层43-1、43-3、及43-4绝缘。触点插塞BC3将字符串组GR1及GR3的半导体层43-3与位线BL3连接，从而与半导体层43-1、43-2、及43-4绝缘。触点插塞BC4将字符串组GR1及GR3的半导体层43-4与位线BL4连接，从而与半导体层43-1、43-2、及43-3绝缘。

另一方面，第偶数个鳍型结构44-2及44-4的一端部被拉出至在第2方向上与鳍型结构44-1及44-3的一端部对向的区域而共通地连接，且在该区域形成触点插塞BC1～BC4。形成在该区域的触点插塞BC1将字符串组GR2及GR4的半导体层43-1与位线BL1连接，从而与半导体层43-2、43-3、及43-4绝缘。触点插塞BC2将字符串组GR2及GR4的半导体层43-2与位线BL2连接，从而与半导体层43-1、43-3、及43-4绝缘。触点插塞BC3将字符串组GR2及GR4的半导体层43-3与位线BL3连接，从而与半导体层43-1、43-2、及43-4绝缘。触点插塞BC4将字符串组GR2及GR4的半导体层43-4与位线BL4连接，从而与半导体层43-1、43-2、及43-3绝缘。

毋庸置疑，所述说明是存储器单元MU1时的说明，而在例如存储器单元MU2时，如图32所示地形成触点插塞BC5～BC8，且该等将半导体层43-1～43-4分别连接于位线BL5～BL8。

而且，在鳍型结构44的另一端上形成触点插塞SC。触点插塞SC将半导体层43-1～43-4连接于源极线SL。

在所述构成中，NAND字符串SR1～SR4中所含的存储单元晶体管是其尺寸相互不同。更具体而言，如图30所示，在各鳍型结构44中，半导体层43的沿第3方向的宽度是如位于较低层者的程度较大，且如位于较高层者的程度较小。即，半导体层43-1的宽度最大，而半导体层43-4的宽度最狭窄。即，因制造不均而特性相互不同的多个存储单元晶体管MT包含在1页面中。

如上所述，在本实施方式的存储单元阵列230中，存在因半导体层43-1～43-4的宽度不均而导致半导体层43-1～43-4的电容不同的情形。

所述各实施方式是将半导体柱SP，根据电容的大小而分类为第1组及第2组。而且，顾及第1组位线BLGP1的电容、及第2组位线BLGP2的电容地实施感测动作。

例如，本实施方式中，可将半导体层43-1及43-2设为第1组GP1，将半导体层43-3及43-4设为第2组GP2。在该情形时，位线BL1、BL2成为第1组位线BLGP1，且位线BL3、BL4成为第2组位线BLGP2。另外，也可将半导体层43-1设为第1组GP1，将半导体层43-2设为第2组GP2，将半导体层43-3设为第3组GP3，且将半导体层43-4设为第4组GP4。在该情形时，位线BL1成为第1组位线BLGP1，位线BL2成为第2组位线BLGP2，位线BL3成为第3组位线BLGP3，位线BL4成为第4组位线BLGP4。半导体层43-1～43-4的分组方法不仅限于此。

可将本实施方式的半导体层43-1～43-4以所述方式分组，且适用所述各实施方式中说明的感测模块及其动作。

另外，所述实施方式也可分别进行组合。具体而言，第1及第2实施方式可分别进行组合。同样地，变化例1及变化例2也可进行组合。进而，第3～第5实施方式可分别进行组合。同样地，变化例3～变化例5可分别进行组合。进而，第6～第8实施方式可分别进行组合。同样地，变化例6～变化例8可分别进行组合。

而且，在所述各实施方式中，对数据读出动作时的感测模块的动作进行了说明，但不仅限于此，例如，也可适用于进行编程验证时。

而且，在所述各实施方式中，

(1)在读出动作中，

对A电平的读出动作中所选择的字线施加的电压是例如0V～0.55V之间。并非仅限于此，也可设为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V任一个之间。

对B电平的读出动作中所选择的字线施加的电压是例如1.5V～2.3V之间。并非仅限于此，也可设为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V任一个之间。

对C电平的读出动作中所选择的字线施加的电压是例如3.0V～4.0V之间。并非仅限于此，也可设为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V任一个之间。

作为读出动作的时间(tR)可设为例如25μs～38μs、38μs～70μs、70μs～80μs之间。

(2)写入动作是如上所述地包含编程动作与验证动作。在写入动作中，

对编程动作时所选择的字线最初施加的电压是例如13.7V～14.3V之间。并非仅限于此，也可设为例如13.7V～14.0V、14.0V～14.6V任一个之间。

可改变写入第奇数个的字线时对被选择的字线最初施加的电压、及写入第偶数个字线时对被选择的字线最初施加的电压。

在将编程动作设为ISPP方式(Incremental Step Pulse Program，增量步进脉冲编程)时，作为升压的电压，可列举例如0.5V左右。

作为对非选择的字线施加的电压，可设为例如6.0V～7.3V之间。不仅限于该情形，也可设为例如7.3V～8.4V之间，也可设为6.0V以下。

可因非选择的字线为第奇数个字线，或者第偶数个字线，而改变施加的导通电压(pass voltage)。

作为写入动作的时间(tProg)，可设为例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

(3)在擦除动作中，

对形成在半导体衬底上部且所述存储单元配置在上方的阱最初施加的电压是例如12V～13.6V之间。并非仅限于该情形，也可为例如13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V之间。

作为擦除动作的时间(tErase)，也可设为例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

(4)存储单元的结构具有

隔着膜厚为4～10nm的隧道绝缘膜配置在半导体衬底(硅衬底)上的电荷存储层。该电荷存储层可设为膜厚为2～3nm的SiN或SiON等绝缘膜与膜厚为3～8nm的多晶硅的叠层结构。而且，多晶硅中也可添加Ru等金属。在电荷存储层之上具有绝缘膜。该绝缘膜具有例如被膜厚为3～10nm的下层High-k膜与膜厚为3～10nm的上层High-k膜隔开的膜厚为4～10nm的氧化硅膜。High-k膜可列举HfO等。而且，可使氧化硅膜的膜厚厚于High-k膜的膜厚。在绝缘膜上隔着膜厚为3～10nm的功函数调整用的材料，形成有膜厚为30nm～70nm的控制电极。此处，功函数调整用的材料是TaO等金属氧化膜、TaN等金属氮化膜。控制电极中可采用W等。

而且，在存储单元间可形成气隙。

以上，说明了本发明的实施方式，但本发明并非限定于所述实施方式，在不脱离其主要内容的范围内可各种变化地进行实施。进而，在所述实施方式中包含各种阶段的发明，且可通过适当地组合被揭示的构成要件而撷取各种发明。例如，即便自被揭示的构成要件中删去若干个构成要件，只要获得特定的效果，则可作为发明而撷取。

[符号的说明]

1 存储系统

100 半导体存储装置

101 半导体衬底

110 外围电路

111 定序器

112 电荷泵

113 寄存器

114 驱动器

120 核心部

130 存储单元阵列

131 NAND字符串

140 感测电路

141 感测模块

142 接合部

143 感测放大器

150 行译码器

200 存储控制器

201 主接口电路

202 缓冲存储器

203 CPU

204 缓冲存储器

205 NAND接口电路

206 ECC电路

230 存储单元阵列

300 主机装置

Claims

1.一种半导体存储装置，其特征在于包括：

第1存储单元；

第2存储单元；

第1位线，电连接于所述第1存储单元；

第2位线，电连接于所述第2存储单元；

第1感测模块，具有电连接于所述第1位线的第1感测节点，且感测该第1感测节点的电位；以及

第2感测模块，具有电连接于所述第2位线的第2感测节点，且感测该第2感测节点的电位；并且

所述第1感测模块中的感测期间与所述第2感测模块中的感测期间不同。

2.根据权利要求1所述的半导体存储装置，其特征在于所述第1位线是与所述第2位线相邻地配置。

3.根据权利要求1所述的半导体存储装置，其特征在于所述第1感测模块更包括第1晶体管，且所述第1晶体管的一端电连接于所述第1感测节点；

所述第2感测模块更包括第2晶体管，且所述第2晶体管的一端电连接于所述第2感测节点；并且

在所述感测期间，使所述第1晶体管的栅极的电位自第1电压上升至第2电压的时序与使所述第2晶体管的栅极的电位自第1电压上升至第2电压的时序不同。

4.根据权利要求2或3所述的半导体存储装置，其特征在于所述第2存储单元配置在所述第1存储单元的上方。

5.根据权利要求1所述的半导体存储装置，其特征在于所述第2感测模块是在对所述第2位线实施感测动作之前，将所述第2位线充电；

所述第1感测模块是在对所述第1位线实施感测动作之前，且所述第2感测模块对所述第2位线充电之前，将所述第1位线充电。

6.根据权利要求1所述的半导体存储装置，其特征在于所述第1感测模块是先于所述第2感测模块地开始感测动作。

7.一种半导体存储装置，其特征在于包括：

第1存储单元；

第2存储单元；

第1位线，电连接于所述第1存储单元；

第2位线，电连接于所述第2存储单元；

第1感测模块，具有电连接于所述第1位线的第1感测节点，且感测该第1感测节点的电位；及

所述第2感测模块是在对所述第2位线实施感测动作之前，将所述第2位线充电为第1电压；

所述第1感测模块是在对所述第1位线实施感测动作之前，将所述第1位线充电为大于所述第1电压的第2电压。

8.根据权利要求7所述的半导体存储装置，其特征在于所述第1位线是与所述第2位线相邻地配置。

9.根据权利要求7所述的半导体存储装置，其特征在于所述第2存储单元是配置在所述第1存储单元的上方。