CN107170746B - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式抑制非选择存储串的读取干扰。实施方式的半导体存储装置具备存储串，该存储串具有第1及第2选择晶体管以及多个存储单元。在读取动作中，对源极线施加高于接地电压的第1电压，对连接在所选择的存储串的第1及第2选择栅极线，施加将第1及第2选择晶体管设为接通状态的第2电压。在读取动作的第1期间，对连接在非选择的存储串的第1选择栅极线施加第2电压，在读取动作的继第1期间之后的第2期间，对连接在非选择的存储串的第1选择栅极线施加第3电压，该第3电压高于接地电压，并且为对第1电压加上第1选择晶体管的阈值之后的电压以下。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2016-40290号(申请日：2016年3月2日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
作为非易失性半导体存储装置，已知有NAND(Not-AND，与非)型闪速存储器。
发明内容
实施方式提供一种能够抑制非选择存储串的读取干扰的半导体存储装置。
实施方式的半导体存储装置具备：存储单元阵列，具备多个存储串，所述多个存储串分别具备第1及第2选择晶体管、以及在所述第1及第2选择晶体管之间串联连接并且积层的多个存储单元；多条字线，分别连接在所述多个存储单元；位线，共通连接在所述多个第1选择晶体管；多个第1择栅极线，分别连接在所述多个第1选择晶体管的栅极；多个第2选择栅极线，分别连接在所述多个第2选择晶体管的栅极；以及源极线，共通连接在所述多个第2选择晶体管。在读取动作中，对所述源极线施加高于接地电压的第1电压，在所述读取动作中，对连接在所选择的存储串的第1及第2选择栅极线，施加将所述第1及第2选择晶体管设为接通状态的第2电压。在所述读取动作的第1期间，对连接在非选择的存储串的第1选择栅极线施加所述第2电压，在所述读取动作的继所述第1期间之后的第2期间，对连接在所述非选择的存储串的第1选择栅极线施加第3电压，该第3电压高于所述接地电压，并且为对所述第1电压加上所述第1择晶体管的阈值所得的电压以下。
附图说明
图1是本实施方式的NAND型闪速存储器的框图。
图2是存储单元阵列的框图。
图3是存储单元阵列所含的1个区块的电路图。
图4是区块的一部分区域的剖视图。
图5是说明虚设单元晶体管的电路图。
图6是读出放大器部及数据高速缓冲存储器的框图。
图7是读出放大器部的电路图。
图8是行解码器的电路图。
图9是说明区块选择动作的示意图。
图10是说明本实施方式的NAND型闪速存储器的读取动作的时序图。
图11是说明比较例的读取动作的时序图。
图12(a)、(b)是用来说明读取干扰的示意性能带图。
图13是说明本实施方式的NAND型闪速存储器的读取动作的时序图。
图14是说明比较例的读取动作的时序图。
具体实施方式
以下，参照附图，对实施方式进行说明。
本实施方式的半导体存储装置是能够电改写数据的非易失性半导体存储器，在以下的实施方式中，作为半导体存储装置，列举NAND型闪速存储器为例进行说明。
[1]NAND型闪速存储器的构成
图1是本实施方式的NAND型闪速存储器10的框图。NAND型闪速存储器10具备存储单元阵列11、行解码器12、列解码器13、读出放大器部14、数据高速缓冲存储器(数据锁存电路)15、核心驱动器16、电压产生电路17、输入输出电路18、地址寄存器19、控制器20及状态寄存器21。
存储单元阵列11具备多个区块，多个区块分别具备多个存储单元晶体管(有时也简称为存储单元)。存储单元晶体管包含能够电改写的EEPROM(注册商标)单元。为了控制施加到存储单元晶体管的电压，而在存储单元阵列11配设着多条位线、多条字线及源极线。关于存储单元阵列11的详细情况，将在后文进行叙述。
行解码器12从地址寄存器19接收区块地址信号及行地址信号，基于这些信号，选择对应的区块内的任一字线。列解码器13从地址寄存器19接收列地址信号，基于该列地址信号，选择任一位线。
读出放大器部14在读取数据时，侦测及放大从存储单元读取到位线的数据。另外，读出放大器部14在写入数据时，将写入数据传送到位线。对存储单元阵列11读取数据及写入数据是以多个存储单元为单位而进行，该单位成为页。
数据高速缓冲存储器15以页单位保存数据。数据高速缓冲存储器15在读取数据时，暂时保存从读出放大器部14以页单位传送的数据，并将其串行地向输入输出电路18传送。另外，数据高速缓冲存储器15在写入数据时，暂时保存从输入输出电路18串行地传送的数据，并将其以页单位向读出放大器部14传送。
核心驱动器16将数据的写入、读取及删除所需的电压供给到行解码器12、读出放大器部14及未图示的源极线驱动器等。通过核心驱动器16供给的电压经由行解码器12、读出放大器部14及源极线驱动器施加到存储单元(具体来说，为字线、选择栅极线、位线及源极线)。
电压产生电路17产生各动作所需的内部电压(例如将电源电压升压后所得的电压)，将这些内部电压供给到核心驱动器16。
控制器20控制NAND型闪速存储器10的整体动作。控制器20从外部的主机装置(未图示)接收各种外部控制信号，例如芯片使能信号CEn、地址锁存使能信号ALE、指令锁存使能信号CLE、写入使能信号WEn及读取使能信号REn。信号名所附的“n”表示低态有效(activelow)。
控制器20基于这些外部控制信号，识别从输入输出端子I/O供给的地址Add及指令CMD。然后，控制器20将地址Add经由地址寄存器19传送到列解码器13及行解码器12。另外，控制器20对指令CMD进行解码。控制器20根据外部控制信号及指令CMD，进行数据的读取、写入、及删除的各序列控制。另外，控制器20为了将NAND型闪速存储器10的动作状态通知到主机装置，而输出待命/忙碌信号R/Bn。主机装置通过接收待命/忙碌信号R/Bn，能够获知NAND型闪速存储器10的状态。
输入输出电路18在与主机装置之间，经由NAND总线进行数据(包含指令CMD、地址Add及数据)的收发。
例如在电源接通时，状态寄存器21暂时保存从存储单元阵列11的ROM用户空间文件系统(Filesystem in Userspace，FUSE)读取的管理数据。另外，状态寄存器21暂时保存存储单元阵列11的动作所需的各种数据。状态寄存器21例如包含SRAM(Static RandomAccess Memory，静态随机存取存储器)。
[1-1]存储单元阵列11的构成
图2是存储单元阵列11的框图。存储单元阵列11具备多个区块BLK(BLK0、BLK1、BLK2、……)。多个区块BLK分别具备多个串单元SU(SU0、SU1、SU2、……)。多个串单元SU分别具备多个NAND串22。存储单元阵列11内的区块数、1个区块BLK内的串单元数及1个串单元SU内的NAND串数可分别任意地设定。
图3是存储单元阵列11所含的1个区块BLK的电路图。多个NAND串22分别具备多个存储单元晶体管MT及2个选择晶体管ST1、ST2。在本说明书中，有时也将存储单元晶体管称为存储单元或单元。图3表示NAND串22具备8个存储单元晶体管MT(MT0～MT7)的构成例，但NAND串22所具备的存储单元晶体管MT的数量可任意地设定。存储单元晶体管MT具备包含控制栅极及电荷储存层的积层栅极，将数据非易失地存储。存储单元晶体管MT能够以存储1比特数据(二进制)的方式构成，也能够以存储2比特以上的数据(或三进制以上)的方式构成。
多个存储单元晶体管MT以它们的电流路径串联连接的方式配置在选择晶体管ST1、ST2之间。该串联连接的一端侧的存储单元晶体管MT的电流路径连接在选择晶体管ST1的电流路径的一端，另一端侧的存储单元晶体管MT的电流路径连接在选择晶体管ST2的电流路径的一端。
串单元SU0所含的多个选择晶体管ST1的栅极共通连接在选择栅极线SGD0，同样地，在串单元SU1～SU3分别连接选择栅极线SGD1～SGD3。串单元SU0所含的多个选择晶体管ST2的栅极共通连接在选择栅极线SGS0，同样地，在串单元SU1～SU3分别连接选择栅极线SGS1～SGS3。此外，处于同一区块BLK内的多个选择晶体管ST2的栅极也可以共通连接在同一选择栅极线SGS。处于同一区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别连接在字线WL0～WL7。
在存储单元阵列11内呈矩阵状配置的NAND串22中处于同一列的多个NAND串22的选择晶体管ST1的电流路径的另一端共通连接在位线BL0～BL(m－1)中的任一条。“m”为1以上的整数。也就是说，1条位线BL在多个区块BLK间将处于同一列的NAND串22共通连接。同一区块BLK所含的多个选择晶体管ST2的电流路径的另一端共通连接在源极线SL。源极线SL例如在多个区块间将多个NAND串22共通连接。
处于同一区块BLK内的多个存储单元晶体管MT的数据例如被统括地删除。数据的读取及写入是针对共通连接在配设于1个区块BLK的1条字线WL的多个存储单元晶体管MT而统括地进行。将该数据单位称为页。
图4是区块BLK的一部分区域的剖视图。在p型阱区域30上形成着多个NAND串22。也就是说，在阱区域30上，依次积层着作为选择栅极线SGS而发挥功能的例如4层配线层31、作为字线WL0～WL7而发挥功能的8层配线层32、及作为选择栅极线SGD而发挥功能的例如4层配线层33。在所积层的配线层间形成着未图示的绝缘膜。
然后，形成贯通这些配线层31、32、33而到达阱区域30的存储孔34，在存储孔34内形成着柱状的半导体层35。在半导体层35的侧面，依次形成着栅极绝缘膜36、电荷储存层(绝缘膜)37及区块绝缘膜38。由此形成存储单元晶体管MT及选择晶体管ST1、ST2。半导体层35作为NAND串22的电流路径而发挥功能，成为供形成各晶体管的信道的区域。半导体层35的上端连接在作为位线BL而发挥功能的金属配线层39。
在阱区域30的表面区域内形成着n+型杂质扩散层40。在扩散层40上形成着接触插塞41，接触插塞41连接在作为源极线SL而发挥功能的金属配线层42。进而，在阱区域30的表面区域内形成着p+型杂质扩散层43。在扩散层43上形成接触插塞44，接触插塞44连接在作为阱配线CPWELL而发挥功能的金属配线层45。阱配线CPWELL是用来经由阱区域30对半导体层35施加电位的配线。
以上的构成在图4所记载的纸面的深度方向上排列多个，由在深度方向上排列的多个NAND串22的集合形成串单元SU。
此外，NAND串22也可以具备虚设单元晶体管。图5是说明虚设单元晶体管的电路图。
在选择晶体管ST2与存储单元晶体管MT0之间，例如串联连接着2个虚设单元晶体管DT0、DT1。在存储单元晶体管MT7与选择晶体管ST1之间，例如串联连接着2个虚设单元晶体管DT2、DT3。在虚设单元晶体管DT0～DT3的栅极分别连接着虚设字线DWL0～DWL3。虚设单元晶体管的构造与存储单元晶体管相同。虚设单元晶体管并非用来存储数据，而具有如下功能，即，在写入脉冲施加动作或删除脉冲施加动作中，缓和存储单元晶体管或选择晶体管所受到的干扰。
关于存储单元阵列的构成，例如在2009年3月19日提出申请的名为“三维积层非易失性半导体存储器”的美国专利申请12/407,403号中有所记载。另外，2009年3月18日提出申请的名为“三维积层非易失性半导体存储器”的美国专利申请12/406,524号、2010年3月25日提出申请的名为“非易失性半导体存储装置及其制造方法”的美国专利申请12/679,991号、2009年3月23日提出申请的名为“半导体存储器及其制造方法”的美国专利申请12/532,030号中有所记载。这些专利申请整体通过参照而被引用在本申请的说明书中。
另外，数据的删除能够以区块BLK单位或小于区块BLK的单位进行。关于删除方法，例如在2011年9月18日提出申请的名为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”的美国专利申请13/235,389号中有所记载。另外，在2010年1月27日提出申请的名为“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”的美国专利申请12/694,690号中有所记载。进而，在2012年5月30日提出申请的名为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE ANDDATAERASE METHOD THEREOF”的美国专利申请13/483,610号中有所记载。这些专利申请的整体通过参照而被引用在本申请的说明书中。
[1-2]读出放大器部14及数据高速缓冲存储器15的构成
接下来，对读出放大器部14及数据高速缓冲存储器15的构成进行说明。图6是读出放大器部14及数据高速缓冲存储器15的框图。
数据高速缓冲存储器15例如具备3个高速缓冲存储器ADL、BDL、XDL。数据高速缓冲存储器15所含的高速缓冲存储器的数量根据1个存储单元所存储的比特数而适当设定。
高速缓冲存储器ADL、BDL、XDL能够暂时存储数据。高速缓冲存储器XDL配置在最靠近IO焊盘(IO pad)的位置，并且经由双向总线YIO而连接在输入输出电路18。高速缓冲存储器XDL经由内部总线LBUS连接在读出放大器部14及高速缓冲存储器ADL、BDL。存储在高速缓冲存储器XDL的写入数据等能够经由内部总线LBUS而复制及传送到高速缓冲存储器ADL、BDL。高速缓冲存储器ADL、BDL的物理位置并无限制，可适当配置。
读出放大器部(S/A)14具备在读取时用来保存其结果的高速缓冲存储器(读出放大器高速缓冲存储器)SDL。存储在高速缓冲存储器SDL的读取数据等可经由内部总线LBUS而复制及传送到高速缓冲存储器ADL、BDL。
读出放大器部14经由位线BL连接在存储单元，具有相当于能够统括地读取的单位(例如32千字节)的容量。具体来说，在统括地读取32千字节的情况下，位线BL被准备32768字节、也就是262144比特的量，高速缓冲存储器SDL、ADL、BDL、XDL的每一个也被配置相同数量。
[1-3]读出放大器部14的具体构成
接下来，对读出放大器部14的构成进行说明。图7是读出放大器部14的电路图。
读出放大器部14具备多个N信道MOS晶体管(以下称为NMOS)51～57、多个P信道MOS晶体管(以下称为PMOS)58、59、传送闸极60、61、高速缓冲存储器(数据锁存电路)SDL及电容器63。高速缓冲存储器SDL例如由时控反相器电路62a、62b构成。
NMOS51的电流路径的一端连接在被供给电源电压Vdd的节点。NMOS51的电流路径的另一端经由传送闸极60、NMOS54、传送闸极61而接地(连接在被供给接地电压Vss的节点)。在NMOS54与传送闸极61的连接节点连接NMOS55的电流路径的一端。该NMOS55的另一端连接在配置于存储单元阵列11的位线BL。在NMOS51并联连接NMOS52、53的串联电路。
PMOS58的电流路径的一端连接在被供给电源电压Vdd的节点。PMOS58的电流路径的另一端经由PMOS59连接在构成高速缓冲存储器SDL的反相器电路62a的输入端子，并且经由NMOS56而接地。与该反相器电路62a交叉耦合的时控反相器电路62b的输入端子经由NMOS57连接在内部总线LBUS。PMOS59的栅极经由读出节点SEN而连接在NMOS52与NMOS53的连接节点及电容器63的一端。对电容器63的另一端供给时钟信号CLK。
如下所述，控制器20对读出放大器部14内供给各种控制信号(例如信号BLX、BLC、BLS、HLL、XXL、STB、RST、NCO)。
对NMOS51的栅极供给信号BLX。对构成传送闸极60的NMOS的栅极，供给构成高速缓冲存储器SDL的反相器电路62a的输出端子的信号LAT。对构成传送闸极60的PMOS的栅极，供给反相器电路62a的输入端子的信号INV。对NMOS54的栅极供给信号BLC。对NMOS55的栅极供给信号BLS。
对构成传送闸极61的NMOS的栅极供给信号INV。对构成传送闸极61的PMOS的栅极供给信号LAT。
对NMOS52的栅极供给信号HLL。对NMOS53的栅极供给信号XXL。对PMOS58的栅极供给信号STB。对NMOS56的栅极供给重置信号RST。对NMOS57的栅极供给信号NCO。
接下来，对所述读出放大器部14中的写入动作、读取动作及写入验证动作进行概略性说明。
(写入动作)
在对存储单元写入数据的情况下，控制器20产生如下控制信号。首先，控制器20将信号STB设为高电平(以下记作“H”电平)，将重置信号RST暂时设为“H”电平，重置高速缓冲存储器SDL。由此，高速缓冲存储器SDL的信号LAT成为“H”电平，信号INV成为低电平(以下记作“L”电平)。
之后，控制器20将信号NCO设为“H”电平。由此，从内部总线LBUS将数据取入到高速缓冲存储器SDL。在该数据为表示写入的“L”电平(“0”)的情况下，信号LAT成为“L”电平，信号INV成为“H”电平。另外，在数据为表示非写入的“H”电平(“1”)的情况下，高速缓冲存储器SDL的数据不变，信号LAT保持“H”电平，信号INV保持“L”电平。
接着，控制器20将信号BLX、BLC、BLS设为“H”电平。于是，在写入的情况下，也就是在高速缓冲存储器SDL的信号LAT为“L”电平，信号INV为“H”电平的情况下，传送闸极60断开，传送闸极61接通，位线BL成为接地电压Vss。在该状态下，如果字线成为编程电压Vpgm，那么对存储单元写入数据。
另一方面，在非写入的情况下，也就是在高速缓冲存储器SDL的信号LAT为“H”电平，信号INV为“L”电平的情况下，传送闸极60接通，传送闸极61断开，所以位线BL被充电成为电源电压Vdd。此处，在字线成为编程电压Vpgm的情况下，存储单元的信道被升压为高电位，所以不对存储单元写入数据。
(读取动作及写入验证动作)
在从存储单元读取数据的情况下，控制器20产生如下控制信号。首先，控制器20将重置信号RST暂时设为“H”电平，重置高速缓冲存储器SDL。由此，高速缓冲存储器SDL的信号LAT成为“H”电平，信号INV成为“L”电平。
之后，控制器20将信号BLS、BLC、BLX、HLL、XXL设为特定的电压。由此，位线BL被充电，并且电容器63的节点SEN被充电成为电源电压Vdd。此处，在存储单元的阈值电压高于读取电平的情况下，存储单元为断开状态，位线BL保持为“H”电平。也就是说，节点SEN保持为“H”电平。另外，在存储单元的阈值电压低于读取电平的情况下，存储单元成为接通状态，位线BL的电荷被放电。因此，位线BL成为“L”电平。由此，节点SEN也成为“L”电平。
接着，控制器20将信号STB设为“L”电平。于是，在存储单元接通的情况下，因为节点SEN为“L”电平，所以PMOS59接通。由此，高速缓冲存储器SDL的信号INV成为“H”电平，信号LAT成为“L”电平。另一方面，在存储单元断开的情况下，因为节点SEN为“H”电平，所以PMOS59断开。由此，高速缓冲存储器SDL的信号INV保持为“L”电平，信号LAT保持为“H”电平。
之后，控制器20将信号NCO设为“H”电平。于是，NMOS57接通，高速缓冲存储器SDL的数据被向内部总线LBUS传送。
另外，在写入动作后，进行验证存储单元的阈值电压的写入验证动作。该写入验证动作与所述读取动作相同。
[1-4]行解码器12的构成
接下来，对行解码器12的构成进行说明。图8是行解码器12的电路图。行解码器12具备区块解码器70及多个传送栅极。
区块解码器70具备NAND栅极70A及反相器电路70B。对NAND栅极70A的第1输入端子(高态有效(active high))输入信号RDECAD，对NAND栅极70A的第2输入端子(低态有效)输入信号BADBLK。
信号RDECAD是在对应的区块为选择区块的情况下成为“H”电平，在对应的区块为非选择区块的情况下成为“L”电平的信号。信号BADBKL是在对应的区块为不良区块(坏块)的情况下成为“H”电平的信号。
NAND栅极70A输出信号BLKSEL。NAND栅极70A的输出端子连接在反相器电路70B的输入端子。反相器电路70B输出信号BLKSELn。
行解码器12具备传送栅极71(71-0～71-3)、72(72-0～72-3)、73、74(74-0～74-3)、75、76。这些传送栅极由高耐压用N信道MOS晶体管构成。
MOS晶体管71、72用来对选择栅极线SGD传送电压。MOS晶体管71-0～71-3的电流路径的一端分别连接在选择栅极线SGD0～SGD3，另一端分别连接在信号线SGDI0～SGDI3，对栅极共通地供给信号BLKSEL。
MOS晶体管72-0～72-3的电流路径的一端分别连接在选择栅极线SGD0～SGD3，另一端共通连接在信号线USGDI，对栅极共通地供给信号BLKSELn。
MOS晶体管73用来对字线WL传送电压。MOS晶体管72的电流路径的一端连接在对应的字线WL，另一端连接在对应的信号线CG，对栅极供给信号BLKSEL。此外，图8中只图示了1个MOS晶体管73，但要准备相当于字线WL的条数的量的MOS晶体管73。
MOS晶体管74用来对选择栅极线SGS传送电压。MOS晶体管74-0～74-3的电流路径的一端分别连接在选择栅极线SGS0～SGS3，另一端分别连接在信号线SGSI0～SGSI3，对栅极共通地供给信号BLKSEL。
MOS晶体管75、76用来对选择栅极线SGSB传送电压。虽然图3中省略图示，但选择栅极线SGSB(及与其连接的选择晶体管)配置在NAND串22的最下层，具有降低NAND串22的源极侧的电阻的功能，用来对非选择区块传送特定的电压。
MOS晶体管75的电流路径的一端连接在选择栅极线SGSB，另一端连接在信号线SGSBI，对栅极供给信号BLKSEL。MOS晶体管76的电流路径的一端连接在选择栅极线SGSB，另一端连接在信号线USGSI，对栅极供给信号BLKSELn。
选择栅极线SGSB连接在源极侧的多个选择晶体管中的最下层的选择晶体管。选择栅极线SGSB(及与其连接的选择晶体管)具有降低NAND串22(具体来说，为柱状的半导体层35)的电阻的功能。在选择区块中，连接在选择栅极线SGSB的选择晶体管被接通。写入动作、读取动作及删除动作中的NAND串22的电压设定是使用选择栅极线SGS而进行。
信号线SGDI0～SGDI3、USGDI、CG、SGSI0～SGSI3、SGSBI、USGSI连接在核心驱动器16。
[2]NAND型闪速存储器10的动作
首先，对区块选择动作进行说明。图9是说明区块选择动作的示意图。
在选择区块中，MOS晶体管71、73、74、75成为接通状态，MOS晶体管72、76成为断开状态。因此，在选择区块中，选择栅极线SGD连接在信号线SGDI，选择栅极线SGS连接在信号线SGSI，选择栅极线SGSB连接在信号线SGSBI，字线WL连接在信号线CG。
进而，在三维积层NAND型闪速存储器10中能够选择选择区块内的1个串单元。如图9所示，作为一例，在只选择选择区块内的串单元SU0的情况下，核心驱动器16对选择栅极线SGD0施加使选择晶体管ST1为接通状态的电压SGD_SEL，对选择栅极线SGS0、SGSB施加使选择晶体管ST2为接通状态的电压SGS_SEL。另外，核心驱动器16对选择栅极线SGD1～SGD3施加使选择晶体管ST1为断开状态的电压SGD_USEL，对选择栅极线SGS1～SGS3施加使选择晶体管ST2为断开状态的电压SGS_USEL。对字线WL施加下述电压VREAD或电压VCGRV。
另一方面，在非选择区块中，MOS晶体管71、73、74、75成为断开状态，MOS晶体管72、76成为接通状态。因此，在非选择区块中，选择栅极线SGD连接在信号线USGDI，选择栅极线SGSB连接在信号线USGSI。字线WL及选择栅极线SGS成为浮动状态。核心驱动器16对选择栅极线SGD0～SGD3施加使选择晶体管ST1为断开状态的电压USGD，对选择栅极线SGSB施加使选择晶体管ST2为断开状态的电压USGS。
此外，像所述那样，连接在处于同一区块BLK内的多个选择晶体管ST2的选择栅极线SGS也可以为共通。该情况下，选择栅极线SGS＜3：0＞作为共通的选择栅极线SGS被配线。
这样一来，在三维积层NAND型闪速存储器中，在选择区块内存在选择NAND串及非选择NAND串。因此，会发生二维(平面)NAND型闪速存储器中不存在的固有的读取干扰。在本实施方式中，主旨在于抑制在非选择NAND串中，SGD旁边的存储单元(或虚设单元)的热载流子注入引起的读取干扰。
以下，分为ABL(all-bit-line，全位线)方式与位线屏蔽方式，对读取动作进行说明。ABL方式是从全部位线同时读取数据的方式。位线屏蔽方式是从偶数位线及奇数位线个别地读取数据的方式。非读取对象的位线设定为接地电压Vss，作为屏蔽线而发挥功能。
[2-1]ABL方式的动作
图10是说明ABL方式中的NAND型闪速存储器10的读取动作的时序图。此外，在图10中，时刻t1～t2的期间是用来降低升压后的信道电压的读取准备期间，时刻t2～t3的期间是预充电期间，时刻t3～t4的期间是用来判定存储单元的数据的读取期间。
在时刻t1，控制器20对位线BL施加接地电压Vss(＝0V)或电压VSRC，对源极线施加电压VSRC。电压VSRC满足“Vss＜VSRC＜Vdd”。控制器20对选择字线WL施加读取电压VCGRV，对非选择字线WL施加读取通过电压VREAD。读取电压VCGRV是用来判定读取对象的存储单元的阈值、也就是存储单元的数据的电压。读取通过电压VREAD是与存储单元的保存数据无关地将存储单元设为接通状态的电压。此外，在图10中，通过与非选择字线WL的耦合，使选择字线WL的电压暂时大于读取电压VCGRV。
另外，控制器20对选择SGD(所选择的选择栅极线SGD)、非选择SGD(非选择的选择栅极线SGD)、选择SGS(所选择的选择栅极线SGS)、非选择SGS(非选择的选择栅极线SGS)施加电压VSG。电压VSG是使选择晶体管ST1、ST2为接通状态的电压，例如6V左右。也就是说，在本实施方式中，在非选择NAND串中，选择晶体管ST1被暂时接通。
在选择区块的非选择NAND串中，如果在连接在选择字线WL的存储单元处于切断状态时，选择晶体管ST1保持断开的状态，那么在非选择字线WL上升到读取通过电压VREAD时，漏极侧信道被升压，选择字线WL旁边的存储单元会因热载流子注入引起的读取干扰而阈值上升。因此，为了降低升压后的信道的电压，通过在使非选择字线WL上升到读取通过电压VREAD时，使非选择NAND串的选择晶体管ST1暂时接通，而能够抑制选择字线WL旁边的存储单元中的热载流子注入引起的读取干扰。
在非选择区块中，对选择栅极线SGD、SGS施加接地电压Vss或电压VSRC。
接着，在时刻t2，控制器20对位线BL施加预充电电压Vpre。预充电电压Vpre是用来在从存储单元读取数据之前对位线BL预充电的电压，例如为“VSRC+0.5V”左右。
接着，控制器20对非选择SGD施加电压VSRC。由此，在非选择NAND串中，选择晶体管ST1断开。该情况下，非选择SGD设定为与源极线SL相同的电压VSRC，所以能够将选择晶体管ST1断开，并且减小与相邻字线的电压差。
此外，在时刻t2施加到非选择SGD的电压并不限定于与源极线相同的电压VSRC，只要为使选择晶体管ST1断开的电压即可。也就是说，在时刻t2施加到非选择SGD的电压只要高于接地电压Vss，并且为“对源极线的电压VSRC加上选择晶体管ST1的阈值所得的电压”以下即可。
接着，在时刻t3，读出放大器部14通过判定位线的电流，而读取存储单元的数据。之后，在时刻t4，将各种配线的电压重置。
此外，也可以在时刻t1～t2的期间，使全部位线BL为浮动状态。该情况下，也能够实现所述相同的动作，并且与所述将位线BL设为电压VSRC的情况相比，能够降低消耗电力。
(比较例)
图11是说明比较例的读取动作的时序图。在比较例中，在时刻t2，控制器20对非选择SGD施加接地电压Vss。由此，在非选择NAND串中，选择晶体管ST1断开。在比较例中，非选择SGD与和其相邻的字线的电压差变大。
图12是用来说明读取干扰的示意性能带图。图12(a)表示比较例，图12(b)表示本实施方式。
例如，存储单元的阈值Vt＝2V，选择晶体管ST1的阈值Vt＝3.5V，VREAD＝8V，VSRC＝1V，Vpre＝1.5V(或1V)。例如，因施加到非选择字线WL6、WL7的读取通过电压VREAD，而导致信道被升压到4V左右。
在比较例中，对选择栅极线SGD施加0V，选择晶体管ST1的信道为-3.5V左右。相对于此，在本实施方式中，对选择栅极线SGD施加电压VSRC(＝1V)，选择晶体管ST1的信道为-2.5V左右。由此，在本实施方式中，在选择栅极线SGD与和其相邻的字线WL7之间，信道的电压差降低，读取干扰被缓和。
[2-2]位线屏蔽方式的动作
图13是说明位线屏蔽方式中的NAND型闪速存储器10的读取动作的时序图。在位线屏蔽方式中，在从偶数位线读取数据的情况下，对奇数位线施加接地电压Vss，另一方面，在从奇数位线读取数据的情况下，对偶数位线施加接地电压Vss。以下，只对与ABL方式不同的动作进行说明。
在时刻t2，控制器20对选择SGS及非选择SGS施加电压VSRC。于是，在选择NAND串及非选择NAND串中，选择晶体管ST2断开。由此，NAND串中不会流动电流，所以能够通过电压Vpre确实地对位线BL充电。
此外，在时刻t2施加到SGS的电压并不限定于与源极线相同的电压VSRC，只要为将选择晶体管ST2切断的电压即可。也就是说，在时刻t2施加到SGS的电压只要高于接地电压Vss，并且为“对源极线的电压VSRC加上选择晶体管ST2的阈值所得的电压”以下即可。
在时刻t3，控制器20对SGS施加电压VSG。之后，读出放大器部14通过判定位线的电压，而读取存储单元的数据。
(比较例)
图14是说明比较例的读取动作的时序图。在比较例中，在时刻t2，控制器20对非选择SGD、选择SGS及非选择SGS施加接地电压Vss。由此，在非选择NAND串中，选择晶体管ST1断开。另外，在选择NAND串及非选择NAND串中，选择晶体管ST2断开。
与ABL方式的情况同样地，在比较例中，非选择SGD与和其相邻的字线的电压差变大。另一方面，在本实施方式中，在选择栅极线SGD与和其相邻的字线WL之间，信道的电压差降低，读取干扰被缓和。
[3]实施方式的效果
例如，在选择栅极线SGD旁边配置着虚设单元(存储单元也相同)。选择栅极线SGD旁边的虚设单元受到读取干扰的次数与通常的存储单元相比，多相当于字线WL数量的量，所以即便通常的存储单元的干扰处于允许范围内，虚设单元也会更受到干扰。如果虚设单元的阈值上升到影响单元电流(在读取时流过NAND串的电流)的级别，那么会对读取动作产生影响。
在本实施方式中，在例如将源极线SL偏压到1V左右的正电压VSRC而非接地电压Vss那样的Negative Sense动作中，对非选择NAND串的选择栅极线SGD施加例如与施加到源极线SL的电压相同的电压VSRC。由此，在选择栅极线SGD与和其相邻的虚设字线WL之间，信道的电压差降低。其结果，能够抑制选择栅极线SGD旁边的虚设单元(或存储单元)中的热载流子注入引起的读取干扰。
(变化例)
在1个存储单元晶体管MT保存2比特数据的情况下，其阈值电压根据保存数据而取用4种电平中的任一种。在将4种电平由低到高依次设为删除电平、A电平、B电平及C电平的情况下，在A电平的读取动作时施加到选择字线的电压例如为0V～0.55V之间。并不限定于此，也可以为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V等任一个之间。在B电平的读取时施加到选择字线的电压例如为1.5V～2.3V之间。并不限定于此，也可以为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V等任一个之间。在C电平的读取动作时施加到选择字线的电压例如为3.0V～4.0V之间。并不限定于此，也可以为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V等任一个之间。作为读取动作的时间(tR)，例如也可以为25μs～38μs、38μs～70μs、70μs～80μs等任一个之间。
写入动作包含编程及编程验证。在写入动作中，最初施加到在编程时选择的字线的电压例如为13.7V～14.3V之间。并不限定于此，例如也可以为13.7V～14.0V、14.0V～14.6V等任一个之间。也可以使大于第奇数条字线进行写入时最初施加到所选择的字线的电压、与对第偶数条字线进行写入时最初施加到所选择的字线的电压不同。在将编程动作设为ISPP方式(Incremental Step Pulse Program，增量步进脉冲编程)时，作为上升的电压，例如可列举0.5V左右。作为施加到非选择的字线的电压，例如可以为6.0V～7.3V之间。并不限定于此，例如也可以为7.3V～8.4V之间，也可以为6.0V以下。也可以根据非选择的字线是第奇数条字线还是第偶数条字线，而使所施加的通过电压不同。作为写入动作的时间(tProg)，例如可以为1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。
在删除动作中，最初施加到配置在半导体衬底上部并且在上方配置着存储单元的阱的电压例如为12V～13.6V之间。并不限定于此，例如也可以为13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V等任一个之间。作为删除动作的时间(tErase)，例如可以为3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。
另外，存储单元例如也可以为如下构造。存储单元在硅衬底等半导体衬底上具有介隔膜厚为4nm～10nm的隧道绝缘膜而配置的电荷储存膜。该电荷储存膜可设定为膜厚为2nm～3nm的氮化硅(SiN)膜或氮氧化硅(SiON)膜等绝缘膜与膜厚为3nm～8nm的多晶硅(Poly-Si)膜的积层构造。也可以在多晶硅膜中添加钌(Ru)等金属。存储单元在电荷储存膜之上具有绝缘膜。该绝缘膜具有例如被膜厚为3nm～10nm的下层High-k膜与膜厚为3nm～10nm的上层High-k膜夹着的膜厚为4nm～10nm的氧化硅(SiO)膜。作为High-k膜的材料，可列举氧化铪(HfO)等。另外，氧化硅膜的膜厚可以比High-k膜的膜厚厚。在绝缘膜上，隔着膜厚为3nm～10nm的功函数调整用膜而设置膜厚为30nm～70nm的控制电极。此处，功函数调整用膜例如为氧化钽(TaO)等金属氧化膜、氮化钽(TaN)等金属氮化膜等。控制电极可使用钨(W)等。可以在存储单元间配置气隙。
虽已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其他各种方式来实施，且能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
10 NAND型闪速存储器
11 存储单元阵列
12 行解码器
13 列解码器
14 读出放大器部
15 数据高速缓冲存储器
16 核心驱动器
17 电压产生电路
18 输入输出电路
19 地址寄存器
20 控制器
21 状态寄存器
22 NAND串
30 阱区域
31～33 配线层
35 半导体层
36 栅极绝缘膜
37 电荷储存层
38 区块绝缘膜
39、42、45 金属配线层
40、43 扩散层
41、44 接触插塞

Claims (7)

1.一种半导体存储装置，其特征在于，具备：
存储单元阵列，具备多个存储串，所述多个存储串分别具备第1及第2选择晶体管、以及在所述第1及第2选择晶体管之间串联连接并且积层的多个存储单元；
多条字线，分别连接在所述多个存储单元；
位线，共通连接在所述多个第1选择晶体管；
多个第1选择栅极线，分别连接在所述多个第1选择晶体管的栅极；
多个第2选择栅极线，分别连接在所述多个第2选择晶体管的栅极；以及
源极线，共通连接在所述多个第2选择晶体管；且
读取动作包括第1期间及所述第1期间之后的第2期间；
在所述第1期间及所述第2期间，对所述源极线施加高于接地电压的第1电压，在所述第1期间及所述第2期间，对连接在所选择的存储串的第1及第2选择栅极线，施加将所述第1及第2选择晶体管设为接通状态的第2电压，
在所述第1期间，对连接在非选择的存储串的第1选择栅极线施加所述第2电压，
在所述第2期间，对连接在所述非选择的存储串的第1选择栅极线施加第3电压，该第3电压高于所述接地电压，并且为对所述第1电压加上所述第1选择晶体管的阈值所得的电压以下；
在所述第2期间，对所述位线施加高于所述第1电压与所述第3电压的第4电压，并对选择的字线施加读取电压。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述第3电压与所述第1电压相同。
3.根据权利要求1或2所述的半导体存储装置，其特征在于：在所述第1期间及所述第2期间，对连接在所述非选择的存储串的第2选择栅极线施加所述第2电压。
4.根据权利要求1或2所述的半导体存储装置，其特征在于：在所述第1期间，对连接在所述非选择的存储串的第2选择栅极线施加所述第2电压，
在所述第2期间，对连接在所述非选择的存储串的第2选择栅极线施加所述第3电压，且
在所述读取动作的继所述第2期间之后的第3期间，对连接在所述非选择的存储串的第2选择栅极线施加所述第2电压。
5.根据权利要求1或2所述的半导体存储装置，其特征在于：在所述第1期间，对非选择的字线施加将存储单元设为接通状态的第5电压。
6.根据权利要求1或2所述的半导体存储装置，其特征在于：在所述第1期间，对所述位线施加所述第1电压，或使所述位线为浮动状态。
7.根据权利要求1或2所述的半导体存储装置，其特征在于：所述多个第2选择栅极线作为1条第2选择栅极线而被共有。
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