JP2021118234A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2021118234A
JP2021118234A JP2020009505A JP2020009505A JP2021118234A JP 2021118234 A JP2021118234 A JP 2021118234A JP 2020009505 A JP2020009505 A JP 2020009505A JP 2020009505 A JP2020009505 A JP 2020009505A JP 2021118234 A JP2021118234 A JP 2021118234A
Authority
JP
Japan
Prior art keywords
conductive layer
layer
thickness
insulating
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020009505A
Other languages
English (en)
Inventor
雅史 山岡
Masashi Yamaoka
雅史 山岡
一洋 冨重
Kazuhiro Tomishige
一洋 冨重
直樹 山本
Naoki Yamamoto
直樹 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020009505A priority Critical patent/JP2021118234A/ja
Priority to US17/007,797 priority patent/US11658155B2/en
Publication of JP2021118234A publication Critical patent/JP2021118234A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】高集積化の容易な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸し複数の導電層を貫通する半導体層と、を備える。複数の導電層は、お互いに隣り合う第１導電層及び第２導電層と、お互いに隣り合う第３導電層及び第４導電層と、お互いに隣り合う第５導電層及び第６導電層と、を含む。第１導電層及び第２導電層の間の第１方向における距離を第１距離とし、第３導電層及び第４導電層の間の第１方向における距離を第２距離とし、第５導電層及び第６導電層の間の第１方向における距離を第３距離とすると、第２距離は第１距離よりも小さく、第３距離は第２距離よりも小さい。【選択図】図９

Description

本実施形態は、半導体記憶装置に関する。
基板と、基板の表面と交差する第１方向に並び、第１方向と交差する第２方向に延伸する複数の導電層と、第１方向に延伸し、複数の導電層を貫通する半導体層と、を備える半導体記憶装置が知られている。
特開２０１７−１５７２６０号公報
高集積化の容易な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並び、第１方向と交差する第２方向に延伸する複数の導電層と、第１方向に延伸し、複数の導電層を貫通する半導体層と、を備える。半導体層は、半導体層の第１方向における一端部と半導体層の第１方向における他端部との間に設けられ、第２方向における幅が第１の幅よりも大きい第１部分と、第１部分と他端部との間に設けられ、第２方向における幅が第１の幅よりも小さく第２の幅よりも大きい第２部分と、第２部分と他端部との間に設けられ、第２方向における幅が第２の幅よりも小さい第３部分と、を備える。複数の導電層は、第１部分と対向する第１導電層と、第１導電層と第１方向において隣り合う第２導電層と、第２部分と対向する第３導電層と、第３導電層と第１方向において隣り合う第４導電層と、第３部分と対向する第５導電層と、第５導電層と第１方向において隣り合う第６導電層と、を含む。第１導電層及び第２導電層の間の第１方向における距離を第１距離とし、第３導電層及び第４導電層の間の第１方向における距離を第２距離とし、第５導電層及び第６導電層の間の第１方向における距離を第３距離とすると、第２距離は第１距離よりも小さく、第３距離は第２距離よりも小さい。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並び、第１方向と交差する第２方向に延伸し、メモリトランジスタのゲート電極として機能する複数の導電層と、第１方向に延伸し、複数の導電層を貫通する半導体層と、を備える。半導体層は、半導体層の第１方向における一端部と半導体層の第１方向における他端部との間に設けられ、第２方向における幅が第１の幅よりも大きい第１部分と、第１部分と他端部との間に設けられ、第２方向における幅が第１の幅よりも小さい第２部分と、を備える。複数の導電層は、第１部分と対向する第１導電層と、第１導電層と第１方向において隣り合う第２導電層と、第２導電層と第１方向において隣り合う第３導電層と、第２部分と対向する第４導電層と、第４導電層と第１方向において隣り合う第５導電層と、第５導電層と第１方向において隣り合う第６導電層と、を含む。第１導電層及び第２導電層の間の第１方向における距離を第１距離とし、第２導電層及び第３導電層の間の第１方向における距離を第２距離とし、第４導電層及び第５導電層の間の第１方向における距離を第３距離とし、第５導電層及び第６導電層の間の第１方向における距離を第４距離とすると、第３距離及び第４距離は、第１距離及び第２距離よりも小さい。
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。 同メモリシステム１０の構成例を示す模式的な側面図である。 同構成例を示す模式的な平面図である。 第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。 同メモリダイＭＤの一部の構成を示す模式的な回路図である。 同メモリダイＭＤの一部の構成を示す模式的なブロック図である。 同メモリダイＭＤの模式的な平面図である。 図７のＡで示した部分の模式的な拡大図である。 図８に示す構造をＢ−Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。 図１０は、図９のＣで示した部分の模式的な拡大図である。 第２実施形態に係る半導体記憶装置の模式的な断面図である。 第３実施形態に係る半導体記憶装置の模式的な断面図である。 第４実施形態に係る半導体記憶装置の模式的な断面図である。 第５実施形態に係る半導体記憶装置の模式的な断面図である。 第６実施形態に係る半導体記憶装置の模式的な断面図である。 第６実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 比較例に係る製造方法を示す模式的な断面図である。 比較例に係る製造方法を示す模式的な断面図である。 第６実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
［第１実施形態］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントロールダイＣＤと、を備える。コントロールダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション(コンパクション)、ウェアレベリング等の処理を行う。
図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す通り、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントロールダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接続されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントロールダイＣＤの下面に接続されている。コントロールダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。
図３に示す通り、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントロールダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントロールダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的なブロック図である。
図４に示す通り、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、図４に示す通り、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
電圧生成回路ＶＧは、例えば図５に示す様に、複数の動作電圧出力端子３１を備える。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧ＶＣＣ及び接地電圧ＶＳＳが供給される端子（図４）に接続されている。これらの端子は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の動作電圧出力端子３１に同時に出力する。動作電圧出力端子３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
電圧生成回路ＶＧは、読出動作に際し、動作電圧として読出電圧及び読出パス電圧を生成する。読出電圧は、選択メモリセルＭＣに記憶されたデータの判別に使用される電圧である。読出電圧がワード線ＷＬに印加された場合、これに接続された複数のメモリセルＭＣのうちの一部がＯＮ状態となり、それ以外のメモリセルＭＣはＯＦＦ状態となる。読出パス電圧は、メモリセルＭＣをＯＮ状態にするための電圧である。従って、読出パス電圧は、読出電圧及び後述するベリファイ電圧よりも大きい。読出パス電圧がワード線ＷＬに印加された場合、これに接続された複数のメモリセルＭＣは全てＯＮ状態となる。
また、電圧生成回路ＶＧは、書込動作に際し、動作電圧として書込パス電圧及びプログラム電圧を生成する。書込パス電圧は、メモリセルＭＣをＯＮ状態にするための電圧であり、読出電圧よりも大きい。書込パス電圧がワード線ＷＬに印加された場合、これに接続された複数のメモリセルＭＣは全てＯＮ状態となる。プログラム電圧は、メモリセルＭＣの電荷蓄積膜に電荷を蓄積させるための電圧であり、書込パス電圧よりも大きい。書込プログラム電圧がワード線ＷＬに印加された場合、複数のメモリセルＭＣのうちの一部の電荷蓄積膜に電子が蓄積し、これによってメモリセルＭＣのしきい値電圧が増大する。
また、電圧生成回路ＶＧは、書込動作に際し、動作電圧としてベリファイ電圧及び読出パス電圧を生成する。ベリファイは、選択メモリセルＭＣのしきい値電圧が十分に増大したか否かの判別に使用される電圧である。ベリファイ電圧がワード線ＷＬに印加された場合、これに接続された複数のメモリセルＭＣのうち、しきい値電圧が十分に増大していないものはＯＮ状態となり、しきい値電圧が十分に増大したものはＯＦＦ状態となる。
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡＤＤをデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。
アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従って順次アドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。
尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＭＢについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＭＢについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。
ブロック選択回路２３は、メモリブロックＭＢに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して動作電圧出力端子３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。
尚、図示の例において、ブロック選択回路２３には、１つのワード線ＷＬについて１つずつブロック選択トランジスタ３５が設けられ、１つの選択ゲート線（ＳＧＤ、ＳＧＳ）について１つずつブロック選択トランジスタ３５が設けられている。しかしながら、この構成は適宜変更可能である。例えば、１つの選択ゲート線（ＳＧＤ、ＳＧＳ）について２つずつブロック選択トランジスタ３５を設けても良い。
電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース端子は、それぞれ、対応する動作電圧出力端子３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。
センスアンプモジュールＳＡＭは、複数のビット線ＢＬに接続される。センスアンプモジュールＳＡＭは、例えば図６に示す様に、ビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵを備える。センスアンプユニットＳＡＵは、それぞれ、ビット線ＢＬに接続されたセンスアンプ回路ＳＡと、センスアンプ回路ＳＡに接続された配線ｌｂｕｓと、この配線ｌｂｕｓを介してセンスアンプ回路ＳＡに接続された複数のラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬと、配線ｌｂｕｓと配線ｄｂｕｓとの間に接続されたスイッチトランジスタＤＳＷと、を備える。
センスアンプ回路ＳＡは、例えば、ビット線ＢＬの電流を検知するセンス回路と、このセンス回路によって検知されたデータをラッチするラッチ回路と、このラッチ回路にラッチされたデータに応じてビット線ＢＬに異なる電圧を転送する電圧転送回路と、を備える。センス回路は、例えば、センストランジスタを備える。センストランジスタは、ビット線ＢＬに接続されたゲート電極と、配線ｌｂｕｓに接続されたドレイン電極と、接地端子に接続されたソース電極と、を備える。ラッチ回路は、例えば、ｌｂｕｓに接続されている。電圧転送回路は、例えば、ビット線ＢＬを第１電圧供給線に接続する第１トランジスタと、ビット線ＢＬを第２電圧供給線に接続する第２トランジスタと、を備える。これら第１トランジスタ及び第２トランジスタのゲート電極は、ラッチ回路に接続されている。
ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬは、書込動作においてメモリセルＭＣに書き込まれるユーザデータをラッチする。また、ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬは、各種演算処理等に使用される。
尚、複数のセンスアンプユニットＳＡＵは、それぞれ、複数の配線ｄｂｕｓを含むデータバスＤＢＵＳを介してキャッシュメモリＣＭ（図４）に接続される。キャッシュメモリＣＭは、センスアンプユニットＳＡＵに対応する複数のラッチ回路を備える。キャッシュメモリＣＭには、書込動作においてメモリセルＭＣに書き込まれるユーザデータ、又は、読出動作においてメモリセルＭＣから読み出されたユーザデータがラッチされる。
また、キャッシュメモリＣＭには、図示しないデコード回路及びスイッチ回路が接続されている。デコード回路は、アドレスレジスタＡＤＲに保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するラッチ回路をバスＤＢと導通させる。
シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＣＭＤを順次デコードし、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータをステータスレジスタＳＴＲに出力する。また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
入出力制御回路Ｉ／Ｏは、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７と、これらデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続されたコンパレータ等の入力回路及びＯＣＤ回路等の出力回路と、を備える。また、入出力回路Ｉ／Ｏは、これら入力回路及び出力回路に接続されたシフトレジスタと、バッファ回路と、を備える。データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。尚、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。
図７は、メモリダイＭＤの模式的な平面図である。図７に示す通り、メモリダイＭＤは、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイＭＣＡが設けられる。メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＭＢを備える。メモリブロックＭＢは、Ｙ方向に並ぶ２つのフィンガー構造ＦＳを備える。フィンガー構造ＦＳは、Ｙ方向に並ぶ２つのストリングユニットＳＵを備える。
図８は、図７のＡで示した部分の模式的な拡大図である。図８に示す通り、Ｙ方向に並ぶ２つのフィンガー構造ＦＳの間には、Ｘ方向に延伸するブロック構造間絶縁層ＳＴが設けられる。フィンガー構造ＦＳは、Ｘ方向に延伸する導電層１１０と、Ｘ方向及びＹ方向に所定のパターンで並ぶ複数の半導体層１２０と、を備える。また、Ｙ方向に並ぶ２つのストリングユニットＳＵの間には、Ｘ方向に延伸するサブブロック間絶縁層ＳＨＥが設けられる。また、図８には、Ｘ方向に並び、Ｙ方向に延伸する複数のビット線ＢＬを図示している。これら複数のビット線ＢＬは、それぞれ、各ストリングユニットＳＵに含まれる１の半導体層１２０に接続されている。
図９は、図８に示す構造をＢ−Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。図１０は、図９のＣで示した部分の模式的な拡大図である。
図９に示す通り、ストリングユニットＳＵは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、メモリセルＭＣ等のゲート電極及びワード線ＷＬ等として機能する。導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、例えば図１０に示す様に、窒化チタン（ＴｉＮ）等のバリア導電膜１１６及びタングステン（Ｗ）等の金属膜１１５の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、図９に示す様に、導電層１１１が設けられている。導電層１１１は、ソース側選択トランジスタＳＴＳのゲート電極及びソース選択線ＳＧＳとして機能する。導電層１１１は、例えば、リン（Ｐ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１１の下方には、導電層１１２が設けられている。導電層１１２は、ソース線ＳＬとして機能する。導電層１１２は、例えば、タングステンシリサイド（ＷＳｉ）等の金属を含む導電層１１３と、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン等の導電層１１４と、を含んでいても良い。また、導電層１１２及び導電層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
半導体層１２０は、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われている。
半導体層１２０の下端部及び上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１，１２２が設けられている。また、不純物領域１２１，１２２の間には、リン（Ｐ）等のＮ型の不純物を含まない領域１２３が設けられている。不純物領域１２１は、導電層１１４に接続され、導電層１１１と対向している。不純物領域１２２は、図示しないコンタクトを介してビット線ＢＬ（図８）に接続されている。領域１２３は、導電層１１１及びＺ方向に並ぶ全ての導電層１１０に対向している。領域１２３のうち、ドレイン選択線ＳＧＤとして動作する導電層１１０と対向する部分は、ドレイン側選択トランジスタＳＴＤのチャネル領域として機能する。領域１２３のうち、ワード線ＷＬとして動作する導電層１１０と対向する部分は、メモリセルＭＣのチャネル領域として機能する。領域１２３のうち、ソース選択線ＳＧＳとして動作する導電層１１０と対向する部分、及び、導電層１１１と対向する部分は、ソース側選択トランジスタＳＴＳのチャネル領域として機能する。
ゲート絶縁膜１３０は、半導体層１２０の外周面及び下端を覆う略有底円筒状の形状を有する。ただし、ゲート絶縁膜１３０は、半導体層１２０及び導電層１１４の接続部分には設けられていない。
ゲート絶縁膜１３０は、例えば図１０に示す通り、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、ブロック絶縁膜１３３、及び、ブロック絶縁膜１３４を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。ブロック絶縁膜１３４は、例えば、アルミナ（Ａｌ３Ｏ４）等の金属酸化物を含む絶縁膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。ブロック絶縁膜１３４は、例えば、導電層１１０の上面、下面及び側面に沿って形成されている。
尚、図１０には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
次に、図９を参照して、本実施形態に係る半導体記憶装置について、より詳しく説明する。
図９に示す様に、本実施形態に係る半導体層１２０は、下方に位置する部分ほど外径が小さく、上方に位置する部分ほど外径が大きい。例えば、半導体層１２０の領域１２３には、小領域１２６、小領域１２６よりも下方に位置する小領域１２７、及び、小領域１２７よりも下方に位置する小領域１２８が含まれる。小領域１２６における半導体層１２０の外径は、所定の幅Ｗ１２１よりも大きい。小領域１２７における半導体層１２０の外径は、所定の幅Ｗ１２１よりも小さく、所定の幅Ｗ１２２よりも大きい。小領域１２８における半導体層１２０の外径は、所定の幅Ｗ１２２よりも小さい。
また、図９に示す様に、半導体層１２０の小領域１２６に対向する導電層１１０は、間隔Ｄ１１１を介してＺ方向に並んでいる。また、半導体層１２０の小領域１２７に対向する導電層１１０は、間隔Ｄ１１１よりも小さい間隔Ｄ１１２を介してＺ方向に並んでいる。また、半導体層１２０の小領域１２８に対向する導電層１１０は、間隔Ｄ１１２よりも小さい間隔Ｄ１１３を介してＺ方向に並んでいる。
また、図９に示す様に、半導体層１２０の小領域１２６に対向する導電層１１０の間に設けられた絶縁層１０１は、Ｚ方向において厚みＴ１１１を有する。また、半導体層１２０の小領域１２７に対向する導電層１１０の間に設けられた絶縁層１０１は、Ｚ方向において厚みＴ１１１よりも小さい厚みＴ１１２を有する。また、半導体層１２０の小領域１２８に対向する導電層１１０の間に設けられた絶縁層１０１は、Ｚ方向において厚みＴ１１２よりも小さい厚みＴ１１３を有する。
［効果］
図８に示す様に、本実施形態に係る導電層１１０には複数の貫通孔が設けられており、半導体層１２０はこの貫通孔の内部に設けられている。また、図９に示す様に、本実施形態に係る半導体層１２０は、下方に位置する部分ほど外径が小さく、上方に位置する部分ほど外径が大きい。従って、下方に位置する導電層１１０ほど小さい貫通孔を有し、上方に位置する導電層１１０ほど大きい貫通孔を有する。この様な態様においては、下方に位置する導電層１１０ほど配線抵抗が小さくなり、上方に位置する導電層１１０ほど配線抵抗が大きくなる。この様な態様において導電層１１０をＺ方向に均等な間隔で配置した場合、下方に位置する導電層１１０ほど電圧の転送速度が大きくなり、上方に位置する導電層１１０ほど電圧の転送速度が小さくなることが考えられる。
ここで、上述の通り、本実施形態においては、比較的上方に設けられた導電層１１０は、比較的大きい間隔Ｄ１１１を介してＺ方向に並んでいる。これにより、導電層１１０間の静電容量を削減して、電圧の転送速度を大きくすることが可能である。また、本実施形態においては、比較的下方に設けられた導電層１１０は、比較的小さい間隔Ｄ１１３を介してＺ方向に並んでいる。これにより、Ｚ方向に積層された複数の導電層１１０の間で電圧の転送速度を揃えつつ、半導体記憶装置のＺ方向における高集積化を図ることが可能である。
［第２実施形態］
次に、図１１を参照して、第２実施形態に係る半導体記憶装置について説明する。第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、導電層１１０のかわりに、導電層２１０を備えている。
導電層２１０は、基本的には第１実施形態に係る導電層１１０と同様に構成されている。ただし、半導体層１２０の小領域１２６に対向する導電層２１０は、Ｚ方向において厚みＴ２１１を有する。また、半導体層１２０の小領域１２７に対向する導電層２１０は、Ｚ方向において、厚みＴ２１１よりも小さい厚みＴ２１２を有する。また、半導体層１２０の小領域１２８に対向する導電層２１０は、Ｚ方向において、厚みＴ２１２よりも小さい厚みＴ２１３を有する。
この様な構成によれば、比較的上方に設けられた導電層２１０の配線抵抗を削減して、電圧の転送速度を大きくすることが可能である。また、本実施形態においては、比較的下方に設けられた導電層２１０のＺ方向における厚みを削減して、Ｚ方向に積層された複数の導電層２１０の間で電圧の転送速度を揃えつつ、半導体記憶装置のＺ方向における高集積化を図ることが可能である。
［第３実施形態］
次に、図１２を参照して、第３実施形態に係る半導体記憶装置について説明する。第３実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、導電層１１０のかわりに導電層３１０を備え、絶縁層１０１のかわりに絶縁層３０１を備え、半導体層１２０のかわりに半導体層３２０を備えている。
導電層３１０、絶縁層３０１及び半導体層３２０は、基本的には、第１実施形態に係る導電層１１０、絶縁層１０１及び半導体層１２０と同様に構成されている。
ただし、本実施形態に係る半導体層３２０は、下端近傍に位置する部分及び上端近傍に位置する部分において外径が小さく、その間に位置する部分において外径が大きい。例えば、半導体層３２０の領域３２３には、小領域３２６、小領域３２６よりも下方に位置する小領域３２７、小領域３２７よりも下方に位置する小領域３２８、及び、小領域３２６よりも上方に位置する小領域３２９が含まれる。小領域３２６における半導体層３２０の外径は、所定の幅Ｗ３２１よりも大きい。小領域３２７における半導体層３２０の外径は、所定の幅Ｗ３２１よりも小さく、所定の幅Ｗ３２２よりも大きい。小領域３２８における半導体層３２０の外径は、所定の幅Ｗ３２２よりも小さい。小領域３２９における半導体層３２０の外径は、所定の幅Ｗ３２１よりも小さく、所定の幅Ｗ３２２よりも大きい。
また、図１２に示す様に、半導体層３２０の小領域３２６に対向する導電層３１０は、間隔Ｄ３１１を介してＺ方向に並んでいる。また、半導体層３２０の小領域３２７に対向する導電層３１０は、間隔Ｄ３１１よりも小さい間隔Ｄ３１２を介してＺ方向に並んでいる。また、半導体層３２０の小領域３２８に対向する導電層３１０は、間隔Ｄ３１２よりも小さい間隔Ｄ３１３を介してＺ方向に並んでいる。また、半導体層３２０の小領域３２９に対向する導電層３１０は、間隔Ｄ３１１よりも小さく間隔Ｄ３１２よりも大きい間隔Ｄ３１４を介してＺ方向に並んでいる。
また、図１２に示す様に、半導体層３２０の小領域３２６に対向する導電層３１０の間に設けられた絶縁層３０１は、Ｚ方向において厚みＴ３１１を有する。また、半導体層３２０の小領域３２７に対向する導電層３１０の間に設けられた絶縁層３０１は、Ｚ方向において厚みＴ３１１よりも小さい厚みＴ３１２を有する。また、半導体層３２０の小領域３２８に対向する導電層３１０の間に設けられた絶縁層３０１は、Ｚ方向において厚みＴ３１２よりも小さい厚みＴ３１３を有する。また、半導体層３２０の小領域３２９に対向する導電層３１０の間に設けられた絶縁層３０１は、Ｚ方向において厚みＴ３１１よりも小さく厚みＴ３１２よりも大きい厚みＴ３１４を有する。
［第４実施形態］
次に、図１３を参照して、第４実施形態に係る半導体記憶装置について説明する。第４実施形態に係る半導体記憶装置は、基本的には第３実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、導電層３１０のかわりに、導電層４１０を備えている。
導電層４１０は、基本的には第３実施形態に係る導電層３１０と同様に構成されている。ただし、半導体層３２０の小領域３２６に対向する導電層４１０は、Ｚ方向において厚みＴ４１１を有する。また、半導体層１２０の小領域３２７に対向する導電層４１０は、Ｚ方向において、厚みＴ４１１よりも小さい厚みＴ４１２を有する。また、半導体層１２０の小領域３２８に対向する導電層４１０は、Ｚ方向において、厚みＴ４１２よりも小さい厚みＴ４１３を有する。また、半導体層３２０の小領域３２９に対向する導電層４１０は、Ｚ方向において、厚みＴ４１１よりも小さく厚みＴ４１２よりも大きい厚みＴ４１４を有する。
［第５実施形態］
次に、図１４を参照して、第５実施形態に係る半導体記憶装置について説明する。第５実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第５実施形態に係る半導体記憶装置は、導電層１１０に加えて導電層５１０を備え、絶縁層１０１に加えて絶縁層５０１を備え、半導体層１２０のかわりに半導体層５２０を備えている。
導電層５１０及び絶縁層５０１は、基本的には導電層１１０及び絶縁層１０１と同様に構成されている。ただし、導電層５１０及び絶縁層５０１は、導電層１１０及び絶縁層１０１よりも上方に設けられている。
半導体層５２０は、基本的には半導体層１２０と同様に構成されている。ただし、半導体層５２０は、下方に位置する領域５２１と、上方に位置する領域５２２と、領域５２１の上端及び領域５２２の下端に接続された領域５２３と、を備える。
領域５２１の外周面は、それぞれ導電層１１０によって囲われており、これら複数の導電層１１０と対向している。領域５２１の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。また、不純物領域１２１の上方には、リン（Ｐ）等のＮ型の不純物を含まない領域５２４が設けられている。領域５２４のうち、ワード線ＷＬとして動作する導電層１１０と対向する部分は、メモリセルＭＣのチャネル領域として機能する。領域５２４のうち、ソース選択線ＳＧＳとして動作する導電層１１０と対向する部分、及び、導電層１１１と対向する部分は、ソース側選択トランジスタＳＴＳのチャネル領域として機能する。
領域５２２の外周面は、それぞれ導電層５１０によって囲われており、これら複数の導電層５１０と対向している。領域５２２の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２２が設けられている。また、不純物領域１２２の下方には、リン（Ｐ）等のＮ型の不純物を含まない領域５２５が設けられている。領域５２５のうち、ワード線ＷＬとして動作する導電層５１０と対向する部分は、メモリセルＭＣのチャネル領域として機能する。領域５２５のうち、ドレイン選択線ＳＧＤとして動作する導電層５１０と対向する部分は、ドレイン側選択トランジスタＳＴＤのチャネル領域として機能する。
また、本実施形態に係る半導体層５２０において、領域５２３の外径Ｗ５２１は、領域５２１，５２２の外径の最大値よりも大きい。また、領域５２１，５２２は、下方に位置する部分ほど外径が小さく、上方に位置する部分ほど外径が大きい。例えば、半導体層５２０の領域５２４には、小領域５２６、小領域５２６よりも下方に位置する小領域５２７、及び、小領域５２７よりも下方に位置する小領域５２８が含まれる。小領域５２６における半導体層５２０の外径は、上記外径Ｗ５２１よりも小さく、所定の幅Ｗ５２２よりも大きい。小領域５２７における半導体層５２０の外径は、所定の幅Ｗ５２２よりも小さく、所定の幅Ｗ５２３よりも大きい。小領域５２８における半導体層５２０の外径は、所定の幅Ｗ５２３よりも小さい。また、例えば、半導体層５２０の領域５２５には、小領域５２９、小領域５２９よりも下方に位置する小領域５３０、及び、小領域５３０よりも下方に位置する小領域５３１が含まれる。小領域５２９における半導体層５２０の外径は、上記外径Ｗ５２１よりも小さく、所定の幅Ｗ５２４よりも大きい。小領域５３０における半導体層５２０の外径は、所定の幅Ｗ５２４よりも小さく、所定の幅Ｗ５２５よりも大きい。小領域５３１における半導体層５２０の外径は、所定の幅Ｗ５２５よりも小さい。
また、図１４に示す様に、半導体層５２０の小領域５２６に対向する半導体層５２０は、間隔Ｄ５１１を介してＺ方向に並んでいる。また、半導体層５２０の小領域５２７に対向する半導体層５２０は、間隔Ｄ５１１よりも小さい間隔Ｄ５１２を介してＺ方向に並んでいる。また、半導体層５２０の小領域５２８に対向する半導体層５２０は、間隔Ｄ５１２よりも小さい間隔Ｄ５１３を介してＺ方向に並んでいる。
また、図１４に示す様に、半導体層５２０の小領域５２９に対向する導電層５１０は、間隔Ｄ５１４を介してＺ方向に並んでいる。また、半導体層５２０の小領域５３０に対向する導電層５１０は、間隔Ｄ５１４よりも小さい間隔Ｄ５１５を介してＺ方向に並んでいる。また、半導体層５２０の小領域５３１に対向する導電層５１０は、間隔Ｄ５１５よりも小さい間隔Ｄ５１６を介してＺ方向に並んでいる。
尚、間隔Ｄ５１１は、間隔Ｄ５１４と等しくても良い。また、間隔Ｄ５１２は、間隔Ｄ５１５と等しくても良い。また、間隔Ｄ５１３は、間隔Ｄ５１６と等しくても良い。
また、図１４に示す様に、半導体層５２０の小領域５２６に対向する導電層１１０の間に設けられた絶縁層１０１は、Ｚ方向において厚みＴ５１１を有する。また、半導体層５２０の小領域５２７に対向する導電層１１０の間に設けられた絶縁層１０１は、Ｚ方向において厚みＴ５１１よりも小さい厚みＴ５１２を有する。また、半導体層５２０の小領域５２８に対向する導電層１１０の間に設けられた絶縁層１０１は、Ｚ方向において厚みＴ５１２よりも小さい厚みＴ５１３を有する。
また、図１４に示す様に、半導体層５２０の小領域５２９に対向する導電層５１０の間に設けられた絶縁層５０１は、Ｚ方向において厚みＴ５１４を有する。また、半導体層５２０の小領域５３０に対向する導電層５１０の間に設けられた絶縁層５０１は、Ｚ方向において厚みＴ５１４よりも小さい厚みＴ５１５を有する。また、半導体層５２０の小領域５３１に対向する導電層５１０の間に設けられた絶縁層５０１は、Ｚ方向において厚みＴ５１５よりも小さい厚みＴ５１６を有する。
尚、厚みＴ５１１は、厚みＴ５１４と等しくても良い。また、厚みＴ５１２は、厚みＴ５１５と等しくても良い。また、厚みＴ５１３は、厚みＴ５１６と等しくても良い。
尚、図１４の例において、半導体層５２０の領域５２１，５２２は、それぞれ、第１実施形態に係る半導体層１２０と同様に、下方に位置する部分ほど外径が小さく、上方に位置する部分ほど外径が大きくなるように構成されていた。しかしながら、領域５２１，５２２は、例えば第３実施形態に係る半導体層３２０と同様に、下端近傍に位置する部分及び上端近傍に位置する部分において外径が小さく、その間に位置する部分において外径が大きくなるように構成されても良い。
また、図１４に例示する半導体記憶装置は、導電層１１０及び絶縁層１０１、並びに、これらと同様に構成された導電層５１０及び絶縁層５０１を備えていた。しかしながら、図１４に例示する半導体記憶装置は、例えば、導電層２１０及び絶縁層１０１、並びに、これらと同様に構成された導電層及び絶縁層を備えていても良い。また、例えば、導電層４１０及び絶縁層１０１、並びに、これらと同様に構成された導電層及び絶縁層を備えていても良い。
［第６実施形態］
次に、図１５を参照して、第６実施形態に係る半導体記憶装置について説明する。第６実施形態に係る半導体記憶装置は、基本的には第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第６実施形態に係る半導体記憶装置は、図１５に示す様な構造を備えている。図１５に示す様な構造は、例えば、メモリセルアレイＭＣＡが設けられる領域の内部に設けられていても良いし、メモリセルアレイＭＣＡが設けられる領域の外部に設けられていても良い。また、図１５にはＹＺ断面を例示しているが、本実施形態に係る半導体記憶装置は、図１５に示す様なＸＺ断面を備えていても良い。
図１５に示す構造は、積層体ＬＢ１と、積層体ＬＢ２と、を含む。
積層体ＬＢ１は、Ｚ方向に順に並ぶ導電層６１３、導電層６１４、絶縁層６０１、及び、導電層６１１を含む。また、積層体ＬＢ１は、Ｚ方向に並ぶ複数の導電層６１０を含む。また、Ｚ方向に並ぶ複数の導電層６１０の間には、絶縁層６０１が設けられている。これらの導電層６１３、導電層６１４、絶縁層６０１、導電層６１１及び導電層６１０は、それぞれ、導電層１１３、導電層１１４、絶縁層１０１、導電層１１１及び導電層１１０と同様に構成されている。尚、Ｚ方向に並ぶ導電層６１０及び絶縁層６０１の数、並びに、導電層６１０及び絶縁層６０１のＺ方向における膜厚は、それぞれ、Ｚ方向に並ぶ導電層２１０及び絶縁層１０１の数、並びに、導電層２１０及び絶縁層１０１のＺ方向における膜厚と等しい。
積層体ＬＢ２は、Ｚ方向に順に並ぶ導電層６１３、導電層６１４Ａ、絶縁層６１４Ｂ、半導体層６１４Ｃ、絶縁層６１４Ｄ、導電層６１４Ｅ、絶縁層６０１、及び、導電層６１１を含む。また、積層体ＬＢ２は、Ｚ方向に並ぶ複数の絶縁層６２０を含む。また、Ｚ方向に並ぶ複数の絶縁層６２０の間には、絶縁層６０１が設けられている。尚、Ｚ方向に並ぶ絶縁層６２０及び絶縁層６０１の数、並びに、絶縁層６２０及び絶縁層６０１のＺ方向における膜厚は、それぞれ、Ｚ方向に並ぶ導電層２１０及び絶縁層１０１の数、並びに、導電層２１０及び絶縁層１０１のＺ方向における膜厚と等しい。
積層体ＬＢ１，ＬＢ２において、導電層６１３、導電層６１１及び複数の絶縁層６０１は、連続的に一体として形成されている。また、導電層６１４は、導電層６１４Ａ，６１４Ｅと、連続的に一体として形成されている。また、絶縁層６１４Ｂ、半導体層６１４Ｃ、絶縁層６１４ＤのＸ方向の側面及びＹ方向の側面の少なくとも一方は、導電層６１４に接続されている。また、絶縁層６２０のＸ方向の側面及びＹ方向の側面の少なくとも一方は、導電層６１０に接続されている。
絶縁層６２０は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁膜６２１を含む。また、複数の絶縁層６２０のうちの少なくとも一部は、窒化シリコン等の絶縁膜６２２を含む。絶縁膜６２２は、絶縁膜６２１よりも大きい密度、絶縁膜６２１よりも小さい水素の含有量、及び、絶縁膜６２１よりも小さいリン酸等に対するエッチングレートの、少なくとも一つを有する。
ここで、図示の例では、Ｚ方向における厚みＴ２１１を有する絶縁層６２０は、絶縁膜６２１及び絶縁膜６２２を含む。この絶縁膜６２１は、Ｚ方向における厚みＴ６２１を有する。また、この絶縁膜６２２は、Ｚ方向における厚みＴ６３１を有する。
また、図示の例では、Ｚ方向における厚みＴ２１２を有する絶縁層６２０は、絶縁膜６２１及び絶縁膜６２２を含む。この絶縁膜６２１は、Ｚ方向における厚みＴ６２１を有する。また、この絶縁膜６２２は、Ｚ方向における厚みＴ６３２を有する。厚みＴ６３２は、厚みＴ６３１よりも小さい。
また、図示の例では、Ｚ方向における厚みＴ２１３を有する絶縁層６２０は、絶縁膜６２１を含む。この絶縁膜６２１は、Ｚ方向における厚みＴ６２１を有する。尚、図示の例において、厚みＴ６２１は、厚みＴ２１３と等しい。即ち、これらの絶縁層６２０は、絶縁膜６２２を備えていない。
次に、図１６〜図２６を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。図１６〜図２６は、同製造方法について説明するための模式的な断面図である。
同製造方法においては、例えば図１６に示す様に、導電層１１３、シリコン等の半導体層１１４Ａ、酸化シリコン等の犠牲層１１４Ｂ、シリコン等の犠牲層１１４Ｃ、酸化シリコン等の犠牲層１１４Ｄ、シリコン等の半導体層１１４Ｅ、絶縁層１０１及び導電層１１１を形成する。また、複数の絶縁層１０１及び複数の犠牲層６２１Ａを交互に形成する。また、絶縁層６０１、犠牲層６２２Ａ及び犠牲層６２１Ａを、複数回順番に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
犠牲層６２１Ａ，６２２Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。犠牲層６２２Ａは、犠牲層６２１Ａよりも大きい密度、犠牲層６２１Ａよりも小さい水素の含有量、及び、犠牲層６２１Ａよりも小さいリン酸等の薬液に対するエッチングレートの、少なくとも一つを有する。
次に、例えば図１７に示す様に、複数の絶縁層１０１及び複数の犠牲層６２１Ａ，６２２Ａ、導電層１１１、半導体層１１４Ｅ、犠牲層１１４Ｄ、犠牲層１１４Ｃ及び犠牲層１１４Ｂを貫通してＺ方向に延伸する開口ＭＨを形成する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行われる。
次に、例えば図１８に示す様に、開口ＭＨの内部、及び、最上層に位置する絶縁層１０１の上面に、ゲート絶縁膜１３０、シリコン等の半導体層１２０Ａ及び絶縁層１２５を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図１９に示す様に、ゲート絶縁膜１３０、シリコン等の半導体層１２０Ａ及び絶縁層１２５のうち、最上層に位置する絶縁層１０１の上面に設けられた部分を除去する。この工程は、例えば、ＲＩＥによるエッチバック等の方法によって行われる。
次に、例えば図２０に示す様に、複数の絶縁層１０１及び複数の犠牲層６２１Ａ，６２２Ａ、導電層１１１、半導体層１１４Ｅ及び犠牲層１１４Ｄを貫通してＸ方向及びＺ方向に延伸する開口ＳＴＡを形成する。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、例えば図２１に示す様に、開口ＳＴＡのＹ方向の側面に、窒化シリコン等の保護膜ＳＴＢを形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図２２に示す様に、犠牲層１１４Ｃ、犠牲層１１４Ｂ及び犠牲層１１４Ｄを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図２３に示す様に、ゲート絶縁膜１３０の一部を除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図２４に示す様に、導電層１１４を形成する。例えば、エピタキシャル成長等の方法によって、半導体層１１４Ａの上面及び半導体層１１４Ｅの下面に、リン等の不純物を含むシリコンを形成する。
次に、例えば図２５に示す様に、保護膜ＳＴＢを除去する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、例えば図２５に示す様に、犠牲層６２１Ａ，６２２Ａを除去する。この工程は、例えば、リン酸等の薬液を用いたウェットエッチング等の方法によって行われる。
この際、例えば図２６に示す様に、一部の領域に形成された犠牲層６２１Ａ，６２２Ａは除去されずに残存する。この様な犠牲層６２１Ａ，６２２Ａは、絶縁層６２０となる。
その後、ＣＶＤ等の方法によって導電層１１０、及び、ブロック構造間絶縁層ＳＴ（図２２）を形成する。また、ＲＩＥ及びＣＶＤ等の方法によってサブブロック間絶縁層ＳＨＥ（図２２）を形成する。これにより、図４等を参照して説明した構造が形成される。
図２７は、比較例に係る製造方法を示す模式的な断面図である。比較例に係る製造方法は、基本的には第６実施形態に係る製造方法と同様である。ただし、第６実施形態では、図１６に対応する工程において犠牲層６２２Ａが形成されず、そのかわりに犠牲層６２１Ａが形成される。上層に設けられた犠牲層６２１Ａほど、Ｚ方向における厚みが大きい。
ここで、例えば図２５及び図２６を参照して説明した工程では、ウェットエッチング等の方法によって犠牲層６２１Ａを除去することとなる。この際、図２７に示す様な態様では、Ｚ方向における厚みが大きい犠牲層６２１Ａは除去される速度が比較的大きく、Ｚ方向における厚みが小さい犠牲層６２１Ａは除去される速度が比較的小さくなる場合がある。
この様な態様では、例えば図２８に示す様に、下方に位置する犠牲層６２１Ａが除去される前に上方に位置する犠牲層６２１Ａが完全に除去されてしまい、ゲート絶縁膜１３０がウェットエッチングの薬液に長時間さらされてしまい、ゲート絶縁膜１３０の膜質が劣化してしまう場合がある。
そこで、図１６を参照して説明した様に、比較的下方に位置する部分については犠牲層６２１Ａの単層膜を使用し、比較的上方に位置する部分については犠牲層６２１Ａ及びこの犠牲層６２１Ａよりもエッチングレートが小さい犠牲層６２２Ａを含む積層膜を使用している。また、犠牲層６２１ＡのＺ方向における厚みＴ６２１（図１５）を略同一の大きさとしている。
この様な方法によれば、例えば図２９に示す様に、下方に位置する犠牲層６２１Ａと、上方に位置する犠牲層６２１Ａとの間で、エッチングの速度を揃えることが可能である。これにより、ゲート絶縁膜１３０の膜質の劣化を抑制可能である。
尚、上述の例では、図１１に例示した様な構造のメモリセルアレイＭＣＡと、図１５に例示した様な構造と、を備える半導体記憶装置を例示した。しかしながら、本実施形態に係る半導体記憶装置は、例えば、図１３に例示した様な構造のメモリセルアレイＭＣＡを備えていても良い。この様な場合、Ｚ方向に並ぶ導電層６１０及び絶縁層６０１の数、並びに、導電層６１０及び絶縁層６０１のＺ方向における膜厚は、それぞれ、Ｚ方向に並ぶ導電層４１０及び絶縁層１０１の数、並びに、導電層４１０及び絶縁層１０１のＺ方向における膜厚と等しい。また、Ｚ方向に並ぶ絶縁層６２０及び絶縁層６０１の数、並びに、絶縁層６２０及び絶縁層６０１のＺ方向における膜厚は、それぞれ、Ｚ方向に並ぶ導電層４１０及び絶縁層１０１の数、並びに、導電層４１０及び絶縁層１０１のＺ方向における膜厚と等しい。
［その他の実施形態］
以上、第１〜第６の実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
例えば、第１〜第６の実施形態では、いずれも半導体層１２０等の外径のばらつきに応じて絶縁層１０１等のＺ方向における厚みを３段階に調整していた。しかしながら、この様な態様は例示に過ぎず、具体的な態様は適宜調整可能である。例えば、絶縁層１０１等のＺ方向における厚みを２段階に調整しても良いし、４段階以上に調整しても良い。
また、例えば、第２及び第４の実施形態では、いずれも半導体層１２０等の外径のばらつきに応じて導電層２１０等のＺ方向における厚みを３段階に調整していた。しかしながら、この様な態様は例示に過ぎず、具体的な態様は適宜調整可能である。例えば、導電層２１０等のＺ方向における厚みを２段階に調整しても良いし、４段階以上に調整しても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＡＤＤ…アドレスデータ、ＣＭＤ…コマンドデータ、ＰＣ…周辺回路、Ｐ…パッド電極。

Claims (16)

  1. 基板と、
    前記基板の表面と交差する第１方向に並び、前記第１方向と交差する第２方向に延伸する複数の導電層と、
    前記第１方向に延伸し、前記複数の導電層を貫通する半導体層と
    を備え、
    前記半導体層は、
    前記半導体層の第１方向における一端部と前記半導体層の第１方向における他端部との間に設けられ、前記第２方向における幅が第１の幅よりも大きい第１部分と、
    前記第１部分と前記他端部との間に設けられ、前記第２方向における幅が前記第１の幅よりも小さく第２の幅よりも大きい第２部分と、
    前記第２部分と前記他端部との間に設けられ、前記第２方向における幅が前記第２の幅よりも小さい第３部分と
    を備え、
    前記複数の導電層は、
    前記第１部分と対向する第１導電層と、
    前記第１導電層と前記第１方向において隣り合う第２導電層と、
    前記第２部分と対向する第３導電層と、
    前記第３導電層と前記第１方向において隣り合う第４導電層と、
    前記第３部分と対向する第５導電層と、
    前記第５導電層と前記第１方向において隣り合う第６導電層と
    を含み、
    前記第１導電層及び前記第２導電層の間の前記第１方向における距離を第１距離とし、
    前記第３導電層及び前記第４導電層の間の前記第１方向における距離を第２距離とし、
    前記第５導電層及び前記第６導電層の間の前記第１方向における距離を第３距離とすると、
    前記第２距離は前記第１距離よりも小さく、
    前記第３距離は前記第２距離よりも小さい
    半導体記憶装置。
  2. 前記第１導電層の前記第１方向における厚みを第１の厚みとし、
    前記第２導電層の前記第１方向における厚みを第２の厚みとし、
    前記第３導電層の前記第１方向における厚みを第３の厚みとし、
    前記第４導電層の前記第１方向における厚みを第４の厚みとし、
    前記第５導電層の前記第１方向における厚みを第５の厚みとし、
    前記第６導電層の前記第１方向における厚みを第６の厚みとすると、
    前記第３の厚み及び前記第４の厚みは、前記第１の厚み及び前記第２の厚みよりも小さく、
    前記第５の厚み及び前記第６の厚みは、前記第３の厚み及び前記第４の厚みよりも小さい
    請求項１記載の半導体記憶装置。
  3. 前記半導体層は、前記第１部分と前記半導体層の第１方向における一端部との間に設けられ、前記第２方向における幅が前記第２の幅よりも小さい第４部分を備え、
    前記複数の導電層は、
    前記第４部分と対向する第７導電層と、
    前記第７導電層と前記第１方向において隣り合う第８導電層と
    を含み、
    前記第７導電層及び前記第８導電層の間の前記第１方向における距離を第４距離とすると、
    前記第４距離は前記第１距離よりも小さい
    請求項１又は２記載の半導体記憶装置。
  4. 前記第１導電層の前記第１方向における厚みを第１の厚みとし、
    前記第２導電層の前記第１方向における厚みを第２の厚みとし、
    前記第７導電層の前記第１方向における厚みを第７の厚みとし、
    前記第８導電層の前記第１方向における厚みを第８の厚みとすると、
    前記第７の厚み及び前記第８の厚みは、前記第１の厚み及び前記第２の厚みよりも小さい
    請求項３記載の半導体記憶装置。
  5. 前記第１方向に並び、前記第２方向に延伸する複数の他の導電層と、
    前記第１方向に並び、前記第２方向に延伸する複数の絶縁層と
    を備え、
    前記複数の導電層の、
    ａ（ａは自然数）番目の導電層を前記第１導電層とし、
    ａ＋１番目の導電層を前記第２導電層とし、
    前記複数の他の導電層の、
    ａ番目の導電層を第９導電層とし、
    ａ＋１番目の導電層を第１０導電層とし、
    前記複数の絶縁層の、
    ａ番目の絶縁層を第１絶縁層とし、
    ａ＋１番目の絶縁層を第２絶縁層とすると、
    前記第１絶縁層は、前記第２方向、並びに、前記第１方向及び前記第２方向と交差する第３方向の少なくとも一方において前記第９導電層に接続された第１絶縁膜及び第２絶縁膜を含み、
    前記第２絶縁層は、前記第２方向及び前記第３方向の少なくとも一方において前記第１０導電層に接続された第３絶縁膜及び第４絶縁膜を含む
    請求項１〜４のいずれか１項記載の半導体記憶装置。
  6. 前記複数の導電層の、
    ｂ（ｂは自然数）番目の導電層を前記第３導電層とし、
    ｂ＋１番目の導電層を前記第４導電層とし、
    前記複数の他の導電層の、
    ｂ番目の導電層を第１１導電層とし、
    ｂ＋１番目の導電層を第１２導電層とし、
    前記複数の絶縁層の、
    ｂ番目の絶縁層を第３絶縁層とし、
    ｂ＋１番目の絶縁層を第４絶縁層とすると、
    前記第３絶縁層及び前記第４絶縁層の少なくとも一方は、前記第２方向及び前記第３方向の少なくとも一方において前記第１１導電層又は前記第１２導電層に接続された第５絶縁膜及び第６絶縁膜を含み、
    前記第６絶縁膜の前記第１方向における厚みは、前記第２絶縁膜の前記第１方向における厚み、及び、前記第４絶縁膜の前記第１方向における厚みよりも小さい
    請求項５記載の半導体記憶装置。
  7. 前記複数の導電層の、
    ｃ（ｃは自然数）番目の導電層を前記第５導電層とし、
    ｃ＋１番目の導電層を前記第６導電層とし、
    前記複数の他の導電層の、
    ｃ番目の導電層を第１１導電層とし、
    ｃ＋１番目の導電層を第１２導電層とし、
    前記複数の絶縁層の、
    ｃ番目の絶縁層を第５絶縁層とし、
    ｃ＋１番目の絶縁層を第６絶縁層とすると、
    前記第５絶縁層及び前記第６絶縁層の少なくとも一方は、前記第２方向及び前記第３方向の少なくとも一方において前記第１１導電層又は前記第１２導電層に接続された第５絶縁膜からなる単層膜である
    請求項５又は６記載の半導体記憶装置。
  8. 前記第２絶縁膜及び前記第４絶縁膜は、前記第１絶縁膜及び前記第３絶縁膜よりも大きい密度、前記第１絶縁膜及び前記第３絶縁膜よりも小さい水素の含有率、及び、前記第１絶縁膜及び前記第３絶縁膜よりも小さい第１の薬液に対するエッチングレートの、少なくとも一つを有する
    請求項５〜７のいずれか１項記載の半導体記憶装置。
  9. 基板と、
    前記基板の表面と交差する第１方向に並び、前記第１方向と交差する第２方向に延伸し、メモリセルと電気的に接続されたワード線として機能する複数の導電層と、
    前記第１方向に延伸し、前記複数の導電層を貫通する半導体層と
    を備え、
    前記半導体層は、
    前記半導体層の第１方向における一端部と前記半導体層の第１方向における他端部との間に設けられ、前記第２方向における幅が第１の幅よりも大きい第１部分と、
    前記第１部分と前記他端部との間に設けられ、前記第２方向における幅が前記第１の幅よりも小さい第２部分と
    を備え、
    前記複数の導電層は、
    前記第１部分と対向する第１導電層と、
    前記第１導電層と前記第１方向において隣り合う第２導電層と、
    前記第２導電層と前記第１方向において隣り合う第３導電層と、
    前記第２部分と対向する第４導電層と、
    前記第４導電層と前記第１方向において隣り合う第５導電層と、
    前記第５導電層と前記第１方向において隣り合う第６導電層と
    を含み、
    前記第１導電層及び前記第２導電層の間の前記第１方向における距離を第１距離とし、
    前記第２導電層及び前記第３導電層の間の前記第１方向における距離を第２距離とし、
    前記第４導電層及び前記第５導電層の間の前記第１方向における距離を第３距離とし、
    前記第５導電層及び前記第６導電層の間の前記第１方向における距離を第４距離とすると、
    前記第３距離及び前記第４距離は、前記第１距離及び前記第２距離よりも小さい
    半導体記憶装置。
  10. 前記第１導電層の前記第１方向における厚みを第１の厚みとし、
    前記第２導電層の前記第１方向における厚みを第２の厚みとし、
    前記第３導電層の前記第１方向における厚みを第３の厚みとし、
    前記第４導電層の前記第１方向における厚みを第４の厚みとし、
    前記第５導電層の前記第１方向における厚みを第５の厚みとし、
    前記第６導電層の前記第１方向における厚みを第６の厚みとすると、
    前記第４の厚み、前記第５の厚み及び前記第６の厚みは、前記第１の厚み、前記第２の厚み及び前記第３の厚みよりも小さい
    請求項９記載の半導体記憶装置。
  11. 前記半導体層は、前記第１部分と前記半導体層の第１方向における一端部との間に設けられ、前記第２方向における幅が前記第１の幅よりも小さい第３部分を備え、
    前記複数の導電層は、
    前記第３部分と対向する第７導電層と、
    前記第７導電層と前記第１方向において隣り合う第８導電層と
    を含み、
    前記第７導電層及び前記第８導電層の間の前記第１方向における距離を第５距離とすると、
    前記第５距離は前記第１距離よりも小さい
    請求項９又は１０記載の半導体記憶装置。
  12. 前記第１導電層の前記第１方向における厚みを第１の厚みとし、
    前記第２導電層の前記第１方向における厚みを第２の厚みとし、
    前記第７導電層の前記第１方向における厚みを第７の厚みとし、
    前記第８導電層の前記第１方向における厚みを第８の厚みとすると、
    前記第７の厚み及び前記第８の厚みは、前記第１の厚み及び前記第２の厚みよりも小さい
    請求項１１記載の半導体記憶装置。
  13. 前記第１方向に並び、前記第２方向に延伸する複数の他の導電層と、
    前記第１方向に並び、前記第２方向に延伸する複数の絶縁層と
    を備え、
    前記複数の導電層の、
    ａ（ａは自然数）番目の導電層を前記第１導電層とし、
    ａ＋１番目の導電層を前記第２導電層とし、
    ａ＋２番目の導電層を前記第３導電層とし、
    前記複数の他の導電層の、
    ａ番目の導電層を第９導電層とし、
    ａ＋１番目の導電層を第１０導電層とし、
    ａ＋２番目の導電層を第１１導電層とし、
    前記複数の絶縁層の、
    ａ番目の絶縁層を第１絶縁層とし、
    ａ＋１番目の絶縁層を第２絶縁層とし、
    ａ＋２番目の絶縁層を第３絶縁層とすると、
    前記第１絶縁層は、前記第２方向、並びに、前記第１方向及び前記第２方向と交差する第３方向の少なくとも一方において前記第９導電層に接続された第１絶縁膜及び第２絶縁膜を含み、
    前記第２絶縁層は、前記第２方向及び前記第３方向の少なくとも一方において前記第１０導電層に接続された第３絶縁膜及び第４絶縁膜を含み、
    前記第３絶縁層は、前記第２方向及び前記第３方向の少なくとも一方において前記第１１導電層に接続された第５絶縁膜及び第６絶縁膜を含む
    請求項９〜１２のいずれか１項記載の半導体記憶装置。
  14. 前記複数の導電層の、
    ｂ（ｂは自然数）番目の導電層を前記第４導電層とし、
    ｂ＋１番目の導電層を前記第５導電層とし、
    ｂ＋２番目の導電層を前記第６導電層とし、
    前記複数の他の導電層の、
    ｂ番目の導電層を第１２導電層とし、
    ｂ＋１番目の導電層を第１３導電層とし、
    ｂ＋２番目の導電層を第１４導電層とし、
    前記複数の絶縁層の、
    ｂ番目の絶縁層を第４絶縁層とし、
    ｂ＋１番目の絶縁層を第５絶縁層とし、
    ｂ＋２番目の絶縁層を第６絶縁層とすると、
    前記第４絶縁層、前記第５絶縁層及び前記第６絶縁層の少なくとも一つは、前記第２方向及び前記第３方向の少なくとも一方において前記第１２導電層、前記第１３導電層及び前記第１４導電層に接続された第７絶縁膜及び第８絶縁膜を含み、
    前記第８絶縁膜の前記第１方向における厚みは、前記第２絶縁膜の前記第１方向における厚み、前記第４絶縁膜の前記第１方向における厚み、及び、前記第６絶縁膜の前記第１方向における厚みよりも小さい
    請求項１３記載の半導体記憶装置。
  15. 前記複数の導電層の、
    ｂ（ｂは自然数）番目の導電層を前記第４導電層とし、
    ｂ＋１番目の導電層を前記第５導電層とし、
    ｂ＋２番目の導電層を前記第６導電層とし、
    前記複数の他の導電層の、
    ｂ番目の導電層を第１２導電層とし、
    ｂ＋１番目の導電層を第１３導電層とし、
    ｂ＋２番目の導電層を第１４導電層とし、
    前記複数の絶縁層の、
    ｂ番目の絶縁層を第４絶縁層とし、
    ｂ＋１番目の絶縁層を第５絶縁層とし、
    ｂ＋２番目の絶縁層を第６絶縁層とすると、
    前記第４絶縁層、前記第５絶縁層及び前記第６絶縁層の少なくとも一つは、前記第２方向及び前記第３方向の少なくとも一方において前記第１２導電層、前記第１３導電層及び前記第１４導電層に接続された第７絶縁膜からなる単層膜である
    請求項１３記載の半導体記憶装置。
  16. 前記第２絶縁膜及び前記第４絶縁膜は、前記第１絶縁膜及び前記第３絶縁膜よりも大きい密度、前記第１絶縁膜及び前記第３絶縁膜よりも小さい水素の含有率、及び、前記第１絶縁膜及び前記第３絶縁膜よりも小さい第１の薬液に対するエッチングレートの、少なくとも一つを有する
    請求項１３〜１５のいずれか１項記載の半導体記憶装置。
JP2020009505A 2020-01-23 2020-01-23 半導体記憶装置 Pending JP2021118234A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020009505A JP2021118234A (ja) 2020-01-23 2020-01-23 半導体記憶装置
US17/007,797 US11658155B2 (en) 2020-01-23 2020-08-31 Semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020009505A JP2021118234A (ja) 2020-01-23 2020-01-23 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2021118234A true JP2021118234A (ja) 2021-08-10

Family

ID=76971196

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020009505A Pending JP2021118234A (ja) 2020-01-23 2020-01-23 半導体記憶装置

Country Status (2)

Country Link
US (1) US11658155B2 (ja)
JP (1) JP2021118234A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210052753A (ko) * 2019-10-31 2021-05-11 삼성전자주식회사 반도체 소자

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP4772656B2 (ja) * 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP2008172164A (ja) * 2007-01-15 2008-07-24 Toshiba Corp 半導体装置
JP2009277770A (ja) * 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5430890B2 (ja) * 2008-07-25 2014-03-05 株式会社東芝 半導体記憶装置
JP5279403B2 (ja) * 2008-08-18 2013-09-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5416936B2 (ja) * 2008-09-02 2014-02-12 株式会社東芝 半導体装置およびその製造方法
JP5317664B2 (ja) * 2008-12-17 2013-10-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101525130B1 (ko) * 2009-08-03 2015-06-03 에스케이하이닉스 주식회사 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR20110100958A (ko) * 2010-03-05 2011-09-15 삼성전자주식회사 수직형 반도체 소자의 제조 방법
JP5121869B2 (ja) * 2010-03-23 2013-01-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8455940B2 (en) * 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
US8928061B2 (en) * 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
US9159739B2 (en) * 2010-06-30 2015-10-13 Sandisk Technologies Inc. Floating gate ultrahigh density vertical NAND flash memory
US8349681B2 (en) * 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
KR20120007838A (ko) * 2010-07-15 2012-01-25 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
US8378412B2 (en) * 2010-10-13 2013-02-19 Micron Technology, Inc. Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
DE102011084603A1 (de) * 2010-10-25 2012-05-16 Samsung Electronics Co., Ltd. Dreidimensionales Halbleiterbauelement
KR101855437B1 (ko) * 2010-12-02 2018-05-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20120118947A (ko) * 2011-04-20 2012-10-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR101845507B1 (ko) * 2011-05-03 2018-04-05 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR102031182B1 (ko) * 2011-11-29 2019-10-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR20130072663A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130116607A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20130116604A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8658499B2 (en) * 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
US9076879B2 (en) * 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
KR102045249B1 (ko) * 2013-01-18 2019-11-15 삼성전자주식회사 3차원 반도체 소자의 배선 구조물
US9099496B2 (en) * 2013-04-01 2015-08-04 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in FG NAND memory
JP2014241358A (ja) * 2013-06-12 2014-12-25 株式会社東芝 半導体記憶装置
KR102116668B1 (ko) * 2014-02-04 2020-05-29 삼성전자주식회사 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
US9847340B2 (en) * 2014-03-27 2017-12-19 Intel Corporation Methods of tunnel oxide layer formation in 3D NAND memory structures and associated devices
KR102175763B1 (ko) * 2014-04-09 2020-11-09 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR102248205B1 (ko) * 2014-06-25 2021-05-04 삼성전자주식회사 수직 채널 및 에어 갭을 갖는 반도체 소자
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
JP2016058456A (ja) * 2014-09-05 2016-04-21 株式会社東芝 半導体装置の製造方法
US9236396B1 (en) * 2014-11-12 2016-01-12 Sandisk Technologies Inc. Three dimensional NAND device and method of making thereof
US9305849B1 (en) * 2014-11-12 2016-04-05 Sandisk Technologies Inc. Method of making a three dimensional NAND device
US9799671B2 (en) * 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
JP6343256B2 (ja) * 2015-05-29 2018-06-13 東芝メモリ株式会社 半導体装置及びその製造方法
US9659958B2 (en) * 2015-10-13 2017-05-23 Samsung Elctronics Co., Ltd. Three-dimensional semiconductor memory device
US9793139B2 (en) * 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
KR102624498B1 (ko) * 2016-01-28 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9991280B2 (en) * 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
JP6581019B2 (ja) 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
US20180033798A1 (en) * 2016-07-27 2018-02-01 Sandisk Technologies Llc Non-volatile memory with reduced variations in gate resistance
KR102630925B1 (ko) * 2016-09-09 2024-01-30 삼성전자주식회사 적층 구조체를 포함하는 반도체 소자
US10062653B2 (en) * 2016-09-29 2018-08-28 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10128265B2 (en) * 2017-01-18 2018-11-13 Micron Technology, Inc. Memory cells, integrated structures and memory arrays
US10431591B2 (en) * 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
JP2018157021A (ja) * 2017-03-16 2018-10-04 東芝メモリ株式会社 半導体記憶装置の製造方法
JP2018160612A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法
US10164009B1 (en) * 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10446572B2 (en) * 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10453855B2 (en) * 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10497715B2 (en) * 2017-12-27 2019-12-03 Micron Technology, Inc. Memory arrays
KR102518371B1 (ko) * 2018-02-02 2023-04-05 삼성전자주식회사 수직형 메모리 장치
KR102600999B1 (ko) * 2018-04-20 2023-11-13 삼성전자주식회사 수직형 메모리 장치
CN110114879B (zh) * 2019-03-29 2021-01-26 长江存储科技有限责任公司 具有氮氧化硅栅极到栅极电介质层的存储堆叠体及其形成方法
CN110379817B (zh) * 2019-06-28 2020-05-19 长江存储科技有限责任公司 用于三维存储器的叠层结构、三维存储器及其制备方法

Also Published As

Publication number Publication date
US11658155B2 (en) 2023-05-23
US20210233895A1 (en) 2021-07-29

Similar Documents

Publication Publication Date Title
US9564221B2 (en) Non-volatile memory device having vertical structure and method of operating the same
JP5517073B2 (ja) 単一の導電柱への一対のメモリセルストリングを備えたメモリアレイ
CN107658307B (zh) 3d存储器
JP2020144962A (ja) 半導体記憶装置
US11881465B2 (en) Semiconductor storage device with transistors of peripheral circuits on two chips
TWI816085B (zh) 半導體記憶裝置
US7312503B2 (en) Semiconductor memory device including MOS transistors each having a floating gate and a control gate
US11658155B2 (en) Semiconductor storage device
KR100742065B1 (ko) Ｎｒｏｍ 플래시 메모리 트랜지스터, 그 제조 방법, 및 그를 포함하는 메모리 어레이 및 전자 시스템
CN113299656A (zh) 半导体存储器装置
JP2021150387A (ja) 半導体記憶装置
JP2021150346A (ja) 半導体記憶装置
US11563026B2 (en) Semiconductor storage device
US11682581B2 (en) Memory device including self-aligned conductive contacts
US11805635B2 (en) Semiconductor memory device
JP2022047151A (ja) 半導体記憶装置
US20240315037A1 (en) Semiconductor device and semiconductor device manufacturing method
US11881267B2 (en) Semiconductor memory device
US20220293621A1 (en) Semiconductor storage device
US20240250026A1 (en) Semiconductor memory device
US11804270B2 (en) Non-volatile memory device
US20240324220A1 (en) Semiconductor memory device and semiconductor device
US20230088700A1 (en) Semiconductor device and semiconductor device manufacturing method