KR20110100958A - 수직형 반도체 소자의 제조 방법 - Google Patents

수직형 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명의 수직형 반도체 소자의 제조 방법은 기판 상에 기판 상부를 노출하는 개구부를 포함하는 적층체 구조물을 형성하는 것을 포함한다. 적층체 구조물의 개구부 내의 일부 영역에 제1 예비 반도체층을 형성한다. 제1 예비 반도체층을 1차로 상전이시켜 개구부 내의 일부 영역에 제1 단결정 반도체층을 형성한다. 제1 단결정 반도체층 상에 제2 예비 반도체층을 형성한다. 제2 예비 반도체층을 2차로 상전이시켜 제2 단결정 반도체층을 형성함으로써 제1 단결정 반도체층 및 제2 단결정 반도체층을 합체하여 단결정 반도체층을 형성하는 것을 포함한다.

Description

수직형 반도체 소자의 제조 방법{Method of fabricating vertical semiconductor device using the same}
본 발명은 수직형 반도체 소자의 제조방법에 관한 것이다. 보다 상세하게는 단결정 반도체층을 포함하는 수직형 반도체 소자의 제조방법에 관한 것이다.
반도체 소자는 전자 및 통신 제품에 다양하게 이용된다. 반도체 소자의 집적도 향상을 위하여, 각 단위 칩 내에 포함되는 셀 트랜지스터들을 수직 방향으로 적층시킴으로써 집적도를 향상시키는 방법들이 연구되고 있다. 특히, 낸드(NAND) 플래시 메모리 소자의 경우 하나의 셀이 하나의 트랜지스터로 이루어지기 때문에, 셀 트랜지스터들을 수직으로 적층시킴으로써 고도로 집적화시킬 수 있다. 그러나, 반도체 소자에 포함된 각 셀 트랜지스터들을 수직 방향으로 적층시키는 경우, 수직 방향으로 위치하고 있는 각 셀 트랜지스터들의 동작 특성을 균일하게 되도록 셀 트랜지스터들을 구현하기가 어렵다.
특히, 셀 트랜지스터들의 액티브 영역을 폴리실리콘층으로 형성할 경우에는 단결정 반도체층으로 형성하는 것에 비하여 셀 산포가 불량하며, 온 전류가 감소되어 반도체 소자의 동작 속도가 느려지게 된다. 더구나, 액티브 영역을 폴리실리콘층으로 형성할 경우에는, 셀 트랜지스터에 포함되는 터널 산화층을 화학 기상 증착 방법으로 형성하여야 한다. 그러므로, 터널 산화층의 내구성이 저하되어 반도체 소자의 신뢰성이 나빠지게 된다. 이러한 이유로, 수직 방향으로 셀 트랜지스터들이 적층되면서도 단결정 반도체층을 액티브 영역으로 갖는 고성능의 반도체 소자를 제조하는데 어려움이 있다.
본 발명이 해결하고자 하는 과제는 단결정 반도체층을 포함하는 수직형 반도체 소자의 제조 방법을 제공하는 데 있다.
상술한 해결 과제를 달성하기 위한 본 발명의 일 예에 따르면, 본 발명의 수직형 반도체 소자의 제조 방법은 기판 상에 기판 상부를 노출하는 개구부를 포함하는 적층체 구조물을 형성하는 것을 포함한다. 적층체 구조물의 개구부 내의 일부 영역에 제1 예비 반도체층을 형성한다. 제1 예비 반도체층을 1차로 상전이시켜 개구부 내의 일부 영역에 제1 단결정 반도체층을 형성한다. 제1 단결정 반도체층 상에 제2 예비 반도체층을 형성한다. 제2 예비 반도체층을 2차로 상전이시켜 제2 단결정 반도체층을 형성함으로써 제1 단결정 반도체층 및 제2 단결정 반도체층을 합체하여 단결정 반도체층을 형성하는 것을 포함한다.
제1 예비 반도체층은 개구부 내부를 채우도록 예비 반도체 물질층을 형성한 후, 예비 반도체 물질층을 식각하여 형성할 수 있다. 개구부 내에는 절연층이 더 형성될 수 있다. 제2 예비 반도체층은 상기 제1 단결정 반도체층 상에서 상기 개구부 내부를 채우도록 형성될 수 있다.
1차 상전이 및 2차 상전이는 제1 예비 반도체층 및 제2 예비 반도체층에 열을 가하거나 또는 레이저를 조사함으로써 수행될 수 있다. 제1 예비 반도체층 및 제2 예비 반도체층은 결정질 실리콘층 또는 비정질 실리콘층일 수 있다. 제1 예비 반도체층 및 제1 단결정 반도체층은 기판 상에서 개구부의 일측벽에 형성될 수 있다. 제2 예비 반도체층 및 제2 단결정 반도체층은 제1 예비 반도체층 및 제1 단결정 반도체층 상에서 개구부의 일측벽에 형성될 수 있다.
본 발명의 다른 예에 따르면, 본 발명의 수직형 반도체 소자의 제조 방법은 기판 상에 기판 상부를 노출하는 개구부를 포함하는 적층체 구조물을 형성하는 것을 포함한다. 개구부 내에 제1 예비 반도체층을 형성한다. 제1 예비 반도체층을 1차로 상전이시켜 제1 단결정 반도체층을 형성한다. 제1 단결정 반도체층 상에 제2 예비 반도체층을 형성한다. 제2 예비 반도체층을 2차로 상전이시켜 제2 단결정 반도체층을 형성함으로써 제1 단결정 반도체층 및 제2 단결정 반도체층을 합체하여 단결정 반도체층을 형성한다. 단결정 반도체층의 일측벽에 트랜지스터들을 형성한다.
제1 예비 반도체층은 개구부 내부를 채우도록 예비 반도체 물질층을 형성한 후, 예비 반도체 물질층을 식각하여 형성할 수 있다. 제1 예비 반도체층은 기판 상에서 개구부의 일측벽에 형성되고, 개구부에는 절연층이 더 형성되어 있을 수 있다.
제2 예비 반도체층은 제1 단결정 반도체층 상에서 개구부의 일측벽에 형성되고, 제1 단결정 반도체층 상에서 개구부에는 절연층이 더 형성되어 있을 수 있다. 1차 상전이 및 2차 상전이는 제1 예비 반도체층 및 제2 예비 반도체층에 열을 가하거나 또는 레이저를 조사함으로써 수행될 수 있다.
적층체 구조물은, 기판 상에 희생층 및 층간 절연층을 순차적으로 반복하여 복수번 적층하고, 적층된 막질들의 일부 영역을 이방성 식각하여 기판 상부를 노출하는 개구부를 갖는 희생층 패턴들 및 층간 절연층 패턴들을 형성한다.
희생층과 층간 절연층 사이에 전하의 퍼짐을 방지할 수 있는 차폐층이 더 형성되어 있을 수 있다. 트랜지스터를 형성하기 전에, 단결정 반도체층 사이의 적층체 구조물 일부를 식각하여 기판 상부를 노출시키는 제2 개구부를 형성하고, 제2 개구부의 측벽에 노출되어 있는 각 층의 희생층 패턴들을 식각하여, 층간 절연층 패턴들 및 단결정 반도체층의 일 측면을 노출시키는 요부를 형성할 수 있다. 요부 내부에 터널 절연층과, 터널 절연층 상에서 전하 저장층, 블록킹 절연층 및 게이트 패턴을 형성함으로써 트랜지스터들을 형성할 수 있다.
본 발명의 또 다른 예에 따르면, 본 발명의 수직형 반도체 소자의 제조 방법은 기판 상에 희생층 및 층간 절연층을 순차적으로 반복하여 복수번 적층하는 것을 포함한다. 적층된 막질들의 일부 영역을 이방성 식각하여 기판 상부를 노출하는 라인 형상의 제1 개구부를 갖는 희생층 패턴들 및 층간 절연층 패턴들을 포함하는 적층체 구조물을 형성한다. 제1 개구부 내의 일부에 형성된 제1 예비 반도체층을 1차로 상전이시켜 제1 단결정 반도체층을 형성한다.
제1 단결정 반도체층 상에 형성된 제2 예비 반도체층을 2차로 상전이시켜 제2 단결정 반도체층을 형성함으로써 제1 단결정 반도체층 및 제2 단결정 반도체층을 합체하여 보이드(void) 없이 단결정 반도체층을 형성한다. 단결정 반도체층 사이의 적층체 구조물 일부를 식각하여 제1 방향으로 기판을 노출시키는 라인 형상의 제2 개구부를 형성한다.
제2 개구부의 측벽에 노출되어 있는 각 층의 희생층 패턴들을 식각하여, 제1 방향으로 층간 절연층 패턴들 및 단결정 반도체층의 일 측면을 노출시키는 라인 형상의 요부를 형성한다. 제2 개구부 및 요부 내부에, 제1 방향으로 라인 형상의 터널 절연층, 전하 저장층, 블록킹 절연층 및 도전층을 형성한다.
제2 개구부에 매립된 도전층을 식각하여 기판 상부를 노출하는 제3 개구부를 갖는 게이트 패턴들을 형성한다. 제3 개구부 내에 분리 절연막을 매립하여 형성한다. 단결정 반도체층을 식각하여 제1 방향으로 서로 이격된 단결정 반도체층 패턴들을 형성한다. 단결정 반도체층 패턴들 상에 제1 방향과 수직한 제2 방향으로 비트 라인을 형성하여 수직형 반도체 소자를 완성한다.
제1 및 제2 단결정 반도체층은 레이저 에피택시 성장 공정(LEG, Laser-induced Epitaxial Growth), 고체 상전이 에피택시(SPE) 또는 금속 촉매를 이용한 결정화 공정(metal induced crystallization)을 이용하여 수행할 수 있다. 제1 및 제2 단결정 반도체층은 단결정 실리콘층으로 형성되고, 게이트 패턴들은 터널 절연층, 전하 저장층 및 블록킹 절연층을 개재하여 단결정 반도체층 패턴을 감싸도록 형성될 수 있다.
본 발명의 수직형 반도체 소자는 필러(pillar)나 실린더(cylinder) 형상의 단결정 반도체층 패턴을 포함한다. 단결정 반도체 패턴은 보이드 없이 신뢰성 있게 형성한다. 본 발명의 수직형 반도체 소자는 보이드 없는 단결정 반도체 패턴에 셀 트랜지스터를 구현하여 셀 트랜지스터의 셀 전류 및 셀 산포 특성이 매우 양호하게 된다. 또한, 본 발명의 수직형 반도체 소자는 수직 방향으로 적층되는 셀 트랜지스터를 적층하여 집적도를 높일 수 있으며, 각 셀 트랜지스터들에 포함되는 터널 절연층이 열 산화막으로 이루어지기 때문에 셀 트랜지스터의 내구성도 우수하다.
도 1 및 도 2는 본 발명의 실시예에 따른 수직형 비휘발성 반도체 메모리 소자의 회로도이다.
도 3은 본 발명의 실시예에 의한 수직형 비휘발성 반도체 메모리 소자를 나타내는 사시도이다.
도 4는 도 3에 도시된 수직형 비휘발성 반도체 메모리 소자의 "A" 부분의 단면 확대도이다.
도 5 내지 도 14는 본 발명에 따른 수직형 비휘발성 반도체 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 15는 도 5의 "B" 부분의 단면 확대도이다.
도 16 내지 도 20은 본 발명의 제1 실시예에 의한 반도체 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 21 내지 도 25는 본 발명의 제2 실시예에 의한 반도체 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 26은 본 발명의 수직형 비휘발성 반도체 메모리 소자의 응용예를 도시한 블록도이다.
도 27은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하에서 본 발명은 수직형 반도체 소자의 한가지 유형으로 반도체 메모리 소자, 예컨대 수직형 비휘발성 메모리 소자를 이용하여 설명한다. 수직형 비휘발성 메모리 소자는 전원이 공급되지 않더라도 저장된 데이터가 계속하여 유지되는 특성을 갖는다. 그리고, 수직형 비휘발성 반도체 메모리 소자의 예로 낸드 플래시 메모리 소자를 이용하여 설명한다. 이에 따라, 본 발명의 내용은 낸드 플래시 메모리 소자에 바로 적용될 수 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 수직형 비휘발성 반도체 메모리 소자의 회로도이다.
구체적으로, 도 1 및 도 2는 수직형 비휘발성 반도체 메모리 소자, 즉 낸드 플래시 메모리 소자의 2차원 및 3차원 회로도이다. 비휘발성 반도체 메모리 소자는 N개의 셀 트랜지스터들(M0-Mn)이 직렬로 연결되어 셀 스트링(string, S)을 이루고 이러한 단위 셀 스트링들(S)이 비트 라인(bit line, BL0-BLn))과 그라운드 선택 라인(ground selecting line, GSL) 사이에 병렬로 연결되어 있는 구조이다.
수직형 비휘발성 반도체 메모리 소자는 셀 트랜지스터(M0-Mn)가 직렬로 연결된 셀 스트링(S)과, 셀 트랜지스터(M0-Mn)를 선택하기 위한 수단인 워드라인(WL0 내지 WLn)과, 워드 라인을 구동하는 로우 데코더와, 셀 스트링(S)의 일측에 연결되고 스트링 선택 트랜지스터(ST1)로 구성된 스트링 선택 라인(SSL))과, 스트링 선택 트랜지스터(ST1)의 드레인과 연결된 비트라인(BL0-BLn)과, 셀 스트링(S)의 타측에 연결되고 그라운드 선택 트랜지스터(ST2)로 구성된 그라운드 선택라인(GSL)이 포함되어 있다. 그리고, 그라운드 선택 트랜지스터(ST2)의 소오스에는 공통 소오스 라인(CSL)이 연결되어 있다.
비휘발성 반도체 메모리 소자는 셀 스트링(S)과 상하에 연결된 스트링 선택 트랜지스터(ST1) 및 그라운드 선택 트랜지스터(ST2)를 포함하여 단위 스트링을 구성한다. 또한, 도 1 및 2에서는 셀 스트링(S)에 하나의 스트링 선택 트랜지스터(ST1) 및 그라운드 선택 트랜지스터(ST2)가 연결되어 단위 스트링을 구성하는 것으로 도시되었으나, 스트링 선택 트랜지스터(ST1)가 두 개 이상으로 형성될 수도 있고, 그라운드 선택 트랜지스터(ST2)도 두 개 이상 형성될 수도 있다. 이하 설명은 셀 스트링(S)을 포함하는 단위 스트링을 이용하여 설명한다. 물론, 이하 설명이 한정적으로 셀 스트링(S)에도 적용될 수도 있다.
도 3은 본 발명의 실시예에 의한 수직형 비휘발성 반도체 메모리 소자를 나타내는 사시도이고, 도 4는 도 3에 도시된 수직형 비휘발성 반도체 메모리 소자의 'A" 부분의 단면 확대도이다.
도 3 및 도 4를 참조하면, 단결정 반도체 물질로 이루어지는 기판(400)이 구비된다. 기판(400)은 예를 들어 단결정 실리콘 기판으로 이루어질 수 있다. 단결정 실리콘 기판은 단결정 실리콘 웨이퍼, 예컨대 P형 단결정 실리콘 웨이퍼를 의미할 수 있다. 기판(400) 표면 아래에는 공통 소오스 라인(CSL)으로 제공되는 불순물 영역(405)이 구비될 수 있다. 불순물 영역(405)은 N형 불순물로 이루어질 수 있다.
불순물 영역(405)이 구비됨으로써, 단결정 반도체층 패턴(469)에 형성되어 있는 각 스트링들의 하부가 서로 연결된다. 기판(400) 상에는 실린더 또는 필러(pillar) 형상의 단결정 반도체층 패턴(469)이 구비된다. 단결정 반도체층 패턴(469)은 규칙적으로 제1 방향(X방향)으로 서로 이격되어 반복 배치된다. 단결정 반도체층 패턴들(469)은 수직에 가까운 측벽 경사를 갖는다.
단결정 반도체층 패턴(469)은 예를 들어 단결정 실리콘층으로 이루어질 수 있다. 단결정 반도체층 패턴(469)은 비휘발성 반도체 메모리 소자의 액티브 영역을 제공한다. 단결정 반도체층 패턴(469)은 후술하는 반도체 구조물의 형성 방법에 따라 보이드 없이 형성한다.
단결정 반도체층(469)을 구성하는 단결정 실리콘층은 후에 설명하는 바와 같이 결정질 실리콘층이나 비정질 실리콘을 퍼니스(furnace)를 이용한 열공정을 통해 상전이시키거나, 레이저 에피택시 성장 공정(LEG, Laser-induced Epitaxial Growth), 고체 상전이 에피택시(SPE) 또는 금속 촉매를 이용한 결정화 공정(metal induced crystallization)등을 통해 상전이시켜 형성된 것일 수 있다. 또는, 단결정 실리콘층은 기판(400)을 시드로 하는 선택적 에피택시 성장 공정을 통해 형성된 것일 수도 있다.
단결정 반도체층 패턴(469)의 일측벽에는 트랜지스터들이 구비된다. 트랜지스터들은 그라운드 선택 트랜지스터(ST2), 셀 트랜지스터(M0-Mn) 및 선택 트랜지스터(ST1)를 포함할 수 있다. 실린더 형상의 단결정 반도체층 패턴(469) 각각에 형성된 셀 트랜지스터들(M0-Mn)은 하나의 셀 스트링(S)을 이루게 된다. 트랜지스터들은 단결정 반도체층 패턴(469)을 따라 수직 방향으로 직렬 연결되어 있다.
통상적으로, 기판(400) 상에 형성되는 하나의 셀 스트링 내에는 2m개(m은 1이상의 자연수)의 셀 트랜지스터들(M0-M3)이 형성될 수 있다. 하나의 셀 스트링에 2개, 4개, 8개, 16개 정도의 셀 트랜지스터들(M0-Mn)이 직렬 연결될 수 있으며, 편의상 도 3에서는 4개의 셀 트랜지스터들(M0-M3)이 직렬 연결된 것으로 설명하나, 그 이상의 셀 트랜지스터를 포함할 수 있다. 또한, 도 3에서는 스트링 선택 트랜지스터(ST1) 및 그라운드 선택 트랜지스터(ST2)가 하나의 셀 스트링(S)에 포함되어 단위 스트링을 구성하는 것으로 도시되었으나, 스트링 선택 트랜지스터(ST1)가 두 개 이상으로 형성될 수도 있고, 그라운드 선택 트랜지스터(ST2)도 두 개 이상 형성될 수도 있다.
단결정 반도체층 패턴(469)의 양측벽과 접촉하여 층간 절연층 패턴들(420)이 구비된다. 층간 절연층 패턴들(420)은 서로 일정 간격 이격되도록 배치되고, 제1 방향(X축 방향)으로 연장되는 라인 형상을 갖는다. 층간 절연층 패턴들(420)은 단결정 반도체층 패턴(469)과 접하도록 형성된다. 층간 절연층 패턴들(420) 사이의 요부에는 트랜지스터들이 구비된다. 그러므로, 층간 절연층 패턴들(420)은 트랜지스터 형성 영역을 정의하는 역할을 한다. 또한, 층간 절연층 패턴들(420)은 서로 다른 층의 게이트 패턴들(500)을 절연시킨다.
이하에서, 층간 절연층 패턴들(420)에 대해 보다 상세하게 설명한다.
단결정 반도체층 패턴(469)을 제외한 기판(400)의 표면에는 패드 산화층(410)이 구비된다. 패드 산화층(410) 상부에 형성되는 제1 게이트 패턴(501)과 제2 게이트 패턴(502) 사이에 제1 층간 절연 절연층(411)이 구비된다. 제2 게이트 패턴(502)과 제3 게이트 패턴(503) 사이에는 제2 층간 절연 물질층(412)이 구비된다. 이와 같은 방식으로 각층의 게이트 패턴들(501-506) 사이에는 층간 절연층 물질층들(411-416)이 형성된다.
층간 절연층 패턴들(420)은 제1 방향과 수직한 제2 방향(Y축 방향)으로 이웃하고 있는 단결정 반도체층 패턴(469)의 측벽과 접촉하면서 제1 방향으로 연장되는 라인 형상을 갖는다. 층간 절연층 패턴들(420)은 실리콘 질화물 및 단결정 반도체층 패턴(469)과 각각 식각 선택비를 갖는 절연 물질로 이루어질 수 있다. 층간 절연층 패턴들(420)은 실리콘 산화물로 이루어질 수 있다. 앞서 설명한 것과 같이, 층간 절연층 패턴들(420) 사이에 위치하는 단결정 반도체층 패턴(469)들의 측벽에는 트랜지스터들이 구비된다.
이하에서는, 단결정 반도체층 패턴(469)에 형성되는 트랜지스터에 대해 보다 상세하게 설명한다.
단결정 반도체층 패턴(469)의 일 측벽에는 터널 절연층(475a)이 구비된다. 터널 절연층(475a)은 터널 산화층으로 형성된다. 필요에 따라 터널 절연층(475a)과 층간 절연층 패턴들(420) 사이에는 차폐층(440)이 형성될 수 있다. 차폐층(440)은 수직 방향으로 전하의 퍼짐을 방지할 수 있다. 터널 절연층(122)은 단결정 반도체층 패턴(469)의 일 측벽과 적어도 일부분이 접촉하고, 접촉되는 부분은 수직한 방향으로 일정 간격을 갖는다. 터널 절연층(475a)은 단결정 반도체층 패턴(469)의 일측벽과 불연속적으로 접촉된다. 터널 절연층(475a)은 단결정 반도체층 패턴(469)의 표면을 열산화시켜 형성되는 열 산화막으로 이루어질 수 있다. 터널 절연층(475a)은 열 산화 공정으로 형성된 실리콘 산화물로 이루어질 수 있다.
터널 절연층(475a)이 단결정 반도체층 패턴(469)의 일부분을 열산화시켜 형성된 것이므로, 화학 기상 증착법에 의해 형성된 터널 절연층에 비해서 내구성이 우수하다. 그러므로, 본 실시예에 따른 비휘발성 메모리 소자는 우수한 신뢰성을 가질 수 있다. 그러나, 이와는 다른 실시예로, 터널 절연층(475a)은 화학 기상 증착법에 형성된 산화물로 이루어질 수도 있다. 도시된 것과 같이, 터널 절연층(475a)은 단결정 반도체층 패턴(469) 및 층간 절연층 패턴들(420)의 표면을 따라 연장되는 형상을 가질 수도 있다. 이 경우, 각 층의 터널 절연층(475a)이 서로 구분되지 않고 연결된 형상을 갖는다. 다른 실시예에서, 도시하지는 않았지만, 터널 절연층(475a)은 층간 절연층 패턴들(420) 사이의 단결정 반도체층 패턴(469a) 측벽에만 구비될 수도 있다.
터널 절연층(475a) 상에는 전하 저장층(475b)이 구비된다. 전하 저장층(475b)은 전하를 트랩핑할 수 있는 물질인 실리콘 질화물 또는 금속 산화물로 이루어질 수 있다. 이 경우, 전하 저장층(475b)에는 전하 트랩 방식으로 전하들이 저장된다. 전하 저장층(475b)은 얇은 두께로 용이하게 증착할 수 있는 실리콘 질화물로 이루어지는 것이 적합하다.
동일한 층에서 제1 방향으로 배치되는 전하 저장층(475b)은 서로 연결되어 있는 형상을 갖는다. 그러나, 전하 저장층(475b)은 절연 물질로 이루어지기 때문에 제1 방향을 따라 서로 연결되어 있더라도 전하 저장층(475b)을 공유하는 각 트랜지스터들이 서로 전기적으로 연결되지 않는다. 도시된 것과 같이, 단결정 반도체층 패턴(469)에 형성되는 전하 저장층(475b)이 수직 방향으로 서로 연결될 수도 있다. 전하 저장층(475b)은 단결정 반도체층 패턴(469)의 측벽 및 층간 절연층 패턴들(420)의 상부면 및 하부면의 프로파일을 따라 연결된 형상을 가질 수 있다. 이와는 다른 실시예로, 도시하지는 않았지만, 단결정 반도체층 패턴(469) 상에 형성되는 전하 저장층(475b)이 수직 방향으로 서로 연결되지 않을 수도 있다.
전하 저장층(475b) 상에는 블록킹 절연층(475c)이 구비된다. 블록킹 절연층(475c)은 실리콘 산화물 또는 금속 산화물로 이루어질 수 있다. 금속 산화물은 실리콘 질화물에 비해 고유전율을 갖는 물질일수 있다. 또한, 전하 저장층(475b)과 동일하게 동일한 층에서 제1 방향으로 배치되는 블록킹 절연층(475c)은 수평 방향으로 서로 연결되어 있는 형상을 갖는다.
또한, 도시된 것과 같이, 단결정 반도체층 패턴(469)에 형성되는 블록킹 절연층(475c)은 수직 방향으로 서로 연결될 수도 있다. 블록킹 절연층(475c)은 단결정 반도체층 패턴(469)의 측벽 및 층간 절연층 패턴들(420)의 상부면 및 하부면의 프로파일을 따라 연결된 형상을 가질 수 있다. 이와는 다른 실시예에서, 단결정 반도체층 패턴(469)에 형성되는 불록킹 절연층(475c)이 수직 방향으로 서로 연결되지 않을 수도 있다.
셀 트랜지스터들(M0-M3)은 F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 온오프된다. 또한, 터널 절연층(475a), 전하 저장층(475b) 및 블록킹 절연층(475c)을 포함하는 복합층(475)은 그라운드 선택 트랜지스터(ST2) 및 스트링 선택 트랜지스터(ST1)의 게이트 절연층 역할을 수행 할 수 있다.
블록킹 절연층(475c) 표면상에 구비되고, 층간 절연층 패턴들(420) 사이의 요부에 게이트 패턴들(500)이 구비된다. 게이트 패턴들(500)은 셀 트랜지스터를 제어하는 제어 게이트 패턴(502-505)과 그라운드 선택 트랜지스터나 스트링 선택 트랜지스터를 제어하는 일반 게이트 패턴(501, 506)을 포함한다. 게이트 패턴들(500)의 상, 하부면 및 일측벽은 블록킹 절연층(475c)과 접한다. 게이트 패턴(500)들은 단결정 반도체층 패턴(469)과 대향하도록 구비된다. 동일한 층에서 제1 방향으로 배치되는 게이트 패턴(500)은 라인 형상을 가지게 된다. 게이트 패턴들(500)은 워드 라인(WL0-WL3), 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)으로 제공된다. 서로 다른 층에 위치하는 게이트 패턴들(500)은 층간 절연층 패턴들(420)에 의해 절연된다. 게이트 패턴들(500)은 터널 절연층(475a), 전하 저장층(475b) 및 블록킹 절연층(475c)을 개재하여 단결정 반도체층 패턴(469)을 감싸도록 형성된다.
층간 절연층 패턴들(420) 및 게이트 패턴들(500)의 제2 방향의 사이에는 분리 절연막 패턴(490)이 구비된다. 분리 절연막 패턴(490)은 실리콘 산화막으로 형성될 수 있다. 분리 절연막 패턴(490)은 제1 방향으로 연장되는 라인 형상을 가지며, 분리 절연막 패턴(490)에 의해 이웃하는 단결정 반도체층 패턴(469)의 측벽에 각각 형성되어 있는 게이트 패턴들(500)이 절연된다.
단결정 반도체층 패턴(469)의 상부면을 전기적으로 연결시키는 비트 라인(510)이 구비된다. 도시된 것과 같이, 본 실시예에서는 비트 라인(510)이 단결정 반도체층 패턴(469)의 상부면과 직접 연결되므로 비트 라인 콘택 플러그가 필요하지 않다. 이와는 다른 실시예에서, 단결정 반도체층 패턴(469)의 상부면과 접촉하는 비트 라인 콘택 플러그를 구비할 수도 있다.
단결정 반도체층 패턴(469) 전체에 N형 불순물이 도핑될 수 있다. 이 경우, 셀 트랜지스터(M0-M3), 스트링 선택 트랜지스터(ST1) 및 그라운드 선택 트랜지스터(ST2)를 포함하는 트랜지스터는 대기 상태에서 온 상태를 가지며, 게이트 패턴(500)에 가해지는 전압에 의해 오프 상태로 전환될 수 있다. 그러나, 이와는 달리, 각각의 단결정 반도체층 패턴(469)에서 층간 절연층 패턴들(420)과 접하는 단결정 반도체층 패턴(469)의 측벽 표면 아래에는 N형 불순물이 도핑된 소오스/드레인 영역(도시안됨)이 구비될 수 있다. 그리고, 터널 절연층(475a)과 접하는 단결정 반도체층 패턴(469)들 측벽 표면 아래에는 소오스/드레인 영역과 반대의 도전형인 P형 불순물이 도핑된 채널 영역 또는 채널 도핑 영역이 구비될 수 있다.
앞서 설명한 비휘발성 반도체 메모리 소자는 필러나 실린더 형상의 단결정 반도체층 패턴(469)에 하나의 단위 스트링이 구비된다. 단결정 반도체층 패턴(469)의 측벽이 수직에 가까운 경사를 가지므로, 소자의 집적도가 더욱 증가된다. 그리고, 후에 보다 자세히 설명하는 바와 같이 단결정 반도체층 패턴(469)이 반도체 구조물의 형성 방법에 따라 보이드 없이 신뢰성 있게 형성될 수 있다. 보이드 없는 단결정 반도체 패턴(469)에 셀 트랜지스터가 구현되기 때문에 셀 트랜지스터의 셀 전류 및 셀 산포 특성이 매우 양호하게 된다. 또한, 수직 방향으로 적층되는 각 셀 트랜지스터들에 포함되는 터널 절연층(475a)이 열 산화막으로 이루어지기 때문에 셀 트랜지스터의 내구성이 우수하게 된다.
도 5 내지 도 14는 본 발명에 따른 수직형 비휘발성 반도체 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다. 도 15는 도 5의 'B" 부분의 단면 확대도이고, 도 16 내지 도 20은 본 발명의 제1 실시예에 의한 반도체 구조물의 형성 방법을 설명하기 위한 단면도들이다. 도 21 내지 도 25는 본 발명의 제2 실시예에 의한 반도체 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 5 및 도 15를 참조하면, 단결정 실리콘으로 이루진 기판(400)을 마련한다. 기판(400)은 단결정 실리콘 웨이퍼일 수 있다. 기판(400)의 표면 영역에 N형의 불순물을 도핑함으로써, 낸드 플래시 메모리 소자의 공통 소오스 라인으로 사용되는 불순물 영역(405)을 형성한다. 불순물 영역(405)은 하나의 셀 블록이 형성되는 기판 표면 아래에 N형 불순물을 도핑함으로써 형성될 수 있다.
불순물 영역(405)이 형성된 기판(400) 상에 패드 산화층(410)을 형성한다. 패드 산화층(410)은 기판(400)을 열산화시켜 형성하거나 또는 화학기상 증착법으로 산화막을 증착시켜 형성할 수 있다. 패드 산화층(410)은 실리콘 질화물로 이루어지는 희생 물질층이 기판(400)과 직접 접촉할 때 발생되는 스트레스를 억제시키기 위하여 제공된다. 패드 산화층(410) 상에 희생층(430a) 및 층간 절연층(420a)을 구성하는 각 물질층들(431-436, 411-416)을 반복하여 적층한다. 희생층(430a) 및 층간 절연층(420a)은 화학기상 증착 공정을 통해 형성될 수 있다.
희생층(430a)은 층간 절연층(420a) 및 단결정 실리콘과 각각 식각 선택비를 갖는 물질로 형성되어야 한다. 또한, 희생층(430a)은 습식 식각 공정을 통해 용이하게 제거될 수 있는 물질로 형성되어야 한다. 본 실시예에서, 희생층(430a)은 실리콘 질화물로 이루어지고, 층간 절연층(420a)은 실리콘 산화물로 이루어진다.
본 실시예에서, 반복 적층되는 구조물의 최하부에는 희생 물질층(431)이 구비되고, 최상부에는 층간 절연 물질층(416)이 구비된다. 희생층(430a)은 후속 공정에서 제거됨으로써 각 층의 게이트 패턴이 형성될 부위를 정의한다. 그러므로, 희생층(430a)은 각 층의 게이트 패턴의 유효 길이(effective length)와 같거나 더 두껍게 형성하는 것이 바람직하다.
희생층(430a)이 제거된 부위에 게이트 패턴이 형성되므로, 희생층(430a) 및 층간 절연층(420a)이 각각 적층되는 수는 단위 스트링 내에 포함되는 트랜지스터의 개수와 동일하거나 더 많아야 한다. 본 실시예에서는 하나의 단위 스트링에 6개의 트랜지스터가 연결되어 있으므로, 도시된 것과 같이, 제1 내지 제6 희생 물질층(431-436) 및 제1 내지 제6 층간 절연 물질층(411-416)이 서로 교대로 적층되도록 한다. 물론, 하나의 단위 스트링에 트랜지스터가 더 많이 포함될 경우, 희생층(430a) 및 층간 절연층(420a)을 구성하는 각 희생 물질층(431-436) 및 층간 절연 물질층(411-416)의 수가 추가적으로 더 적층되어야 한다.
본 실시예에서, 도 15에 도시한 바와 같이 희생층(430a)을 구성하는 희생 물질층(432)의 상면 및 하면에 차폐층(440)이 형성되어 있을 수 있다. 차폐층(440)은 후에 설명하는 바와 같이 비휘발성 반도체 메모리 소자의 동작시 전하 퍼짐을 방지하기 위하여 형성한다.
도 6을 참조하면, 최상부에 위치하는 층간 절연 물질층(416) 상에 제1 포토레지스트 패턴(도시안됨)을 형성한다. 제1 포토레지스트 패턴은 제1 방향으로 연장되는 라인 형상을 갖는다. 제1 포토레지스트 패턴을 식각 마스크로 사용하여 희생층(430a) 및 층간 절연층(420a)을 순차적으로 식각함으로써 제1 방향으로 연장되는 형상의 복수개의 제1 개구부들(452)을 포함하는 적층체 구조물(450)을 형성한다.
적층체 구조물(450)은 희생층 패턴들(430) 및 층간 절연층 패턴들(420)로 구성된다. 적층체 구조물(450)은 제1 방향으로 연장되는 라인 형상을 갖게 된다. 이때, 각 제1 개구부(452) 저면에는 기판(400) 표면이 노출되게 할 수 있다. 필요에 따라서는 표면이 노출되지 않고 패드 산화층이나 희생 물질층의 일부를 남길 수 도 있다. 고도로 집적화된 반도체 소자를 형성하기 위하여, 제1 개구부(452)는 사진 공정에 의해 형성할 수 있는 최소폭을 갖도록 할 수 있다. 후속 공정을 통해, 제1 개구부(108) 내에는 필러나 실린더형 단결정 반도체 패턴이 형성된다.
도 7을 참조하면, 제1 개구부(452) 내의 기판 상에 단결정 반도체층(465)을 형성한다. 이에 따라, 단결정 반도체층(465)을 포함하는 반도체 구조물(455)이 형성된다. 여기서, 도 16 내지 도 20를 참조하여 본 발명의 제1 실시예에 의한 반도체 구조물(455)의 형성 방법을 설명한다. 도 16 내지 도 20에서, 차폐층(440)은 편의상 생략하여 도시한다.
도 16을 참조하면, 적층체 구조물(450)의 제1 개구부(452) 내부를 채우도록 제1 예비 반도체 물질층(421)을 형성한다. 제1 예비 반도체 물질층(421)은 비정질 실리콘막 또는 결정질 실리콘막을 이용하여 형성한다. 제1 예비 반도체 물질층(421)은 화학기상증착 공정을 통해 형성될 수 있다. 화학기상증착 공정 시에 인시튜(in-situ) 도핑을 실시함으로써 제1 예비 반도체 물질층(421)에 N형의 불순물이 도핑될 수 있다.
도 17을 참조하면, 제1 예비 반도체 물질층(421)을 식각, 즉 에치백(etch back)하여 적층체 구조물(450) 내의 제1 개구부(452) 내의 일부 영역에만 제1 예비 반도체층(422)을 형성한다. 제1 예비 반도체층(422)의 높이는 필요에 따라 다양한 높이로 형성할 수 있다. 제1 예비 반도체층(422)은 그라운드 선택 트랜지스터가 형성되는 높이로 형성될 수 있다.
도 18을 참조하면, 제1 예비 반도체층(422)을 1차로 상전이시켜 제1 개구부 내의 일부에 제1 단결정 반도체층(424)을 형성한다. 제1 단결정 반도체층(424)은 제1 예비 반도체층(422)을 열처리함으로써 제1 예비 반도체층(422)을 상전이시켜 형성한다. 제1 단결정 반도체층(424)을 형성하기 위한 공정은 레이저 에피택시 성장 공정(LEG, Laser-induced Epitaxial Growth), 고체 상전이 에피택시(SPE, solid phase epitaxy) 또는 금속 촉매를 이용한 결정화 공정(metal induced crystallization) 등을 통해 수행될 수 있다. 열처리는 레이저를 이용하여 수행될 수도 있고, 퍼니스등을 이용하여 수행될 수도 있다. 퍼니스를 이용하는 경우 600 내지 700도 정도의 온도에서 수 시간동안 열처리함으로써 비정질 실리콘을 단결정 실리콘으로 상전이할 수 있다.
레이저 에피택시 성장 공정 시에 열처리에 사용되는 레이저는 제1 예비 반도체층(422)이 완전히 용융시킬 수 있도록 하는 에너지 밀도를 갖는 것이 바람직하다. 보다 구체적으로, 레이저빔을 조사하여 제1 예비 반도체층(422)을 녹임(melting)으로써 비정질이나 결정질 실리콘이 고상에서 액상으로 변화하는 것이다. 특히, 제1 예비 반도체층(422)의 상부 표면으로부터 제1 개구부 저면에 위치하는 기판(400)의 상부 표면까지 액상으로 변화하는 상변화가 일어난다. 이 때, 레이저빔은 실리콘의 녹는점인 약 1,410℃의 온도로 조사될 수 있다.
따라서, 액상으로 변화된 비정질이나 결정질 실리콘에 기판(400)의 결정 구조인 단결정이 시드로 작용하고, 그 결과 제1 예비 반도체층(422)의 결정 구조가 단결정으로 변환된다. 또한, 레이저빔을 조사하기 위한 부재로서는 기체 레이저의 일종인 엑시머(excimer) 레이저를 예로 들 수 있다. 또한, 레이저 부재는 스캔이 가능한 방식의 구조를 갖는 것이 바람직하다. 이는, 짧은 시간 내에 레이저빔이 조사될 수 있도록 하기 위함이다.
그리고, 레이저빔을 조사할 때 기판(400)을 가열하는 것이 바람직하다. 이와 같이, 기판(400)을 가열하는 것은 레이저빔을 조사하여 제1 예비 반도체층(422)을 상변화시킬 때 상변화가 일어나는 부위의 박막에서 온도 구배를 감소시키기 위함이다. 그러므로, 본 실시예에서는 레이저빔을 조사할 때 기판(400)을 약 400℃로 가열한다. 이와 같이, 제1 예비 반도체층(422)에 레이저빔을 조사하여 결정 구조를 단결정 실리콘으로 변환시킴으로써 제1 단결정 반도체층(424)이 형성된다.
도 19 및 도 20을 참조하면, 제1 단결정 반도체층(424) 상에 개구부(452) 내부를 채우는 제2 예비 반도체층(425)을 형성한다. 제2 예비 반도체층(425)은 제1 예비 반도체층(422)과 동일한 물질로 형성한다.
계속하여, 제2 예비 반도체층(425)을 2차로 상전이시켜 제2 단결정 반도체층(426)을 형성하여 제1 단결정 반도체층(424)과 제2 단결정 반도체층(426)이 합체되어 실린더나 필러 형상의 단결정 반도체층(465)이 형성되어 반도체 구조물(455)이 완성된다. 제2 예비 반도체층(425)의 상전이 공정은 제1 예비 반도체층(422)의 상전이 공정과 동일한 방법으로 수행한다. 이와 같이 본 발명의 반도체 구조물의 단결정 반도체층(465)은 종횡비가 높은 개구부에 형성되더라도 2차례에 걸친 상전이 공정을 통하여 형성되기 때문에 단결정 반도체층(645) 내에 보이드와 같은 결함이 발생하지 않는다.
한편, 도 21 내지 도 25를 참조하여 본 발명의 제2 실시예에 의한 반도체 구조물의 형성 방법을 설명한다. 도 21 내지 도 25에서, 차폐층(440)은 편의상 생략하여 도시한다. 본 발명의 제2 실시예에 의한 반도체 구조물은 제1 실시예와 비교하여 단결정 반도체층(465a)이 개구부의 일측벽에만 형성되는 것을 제외하고는 동일하다.
도 21을 참조하면, 적층체 구조물(450)의 일측벽에 제1 예비 반도체 물질층(421a)을 형성한다. 제1 예비 반도체 물질층(421a)은 제1 실시예의 제1 예비 반도체 물질층(421)과 동일한 물질로 형성한다. 즉, 제1 예비 반도체 물질층(421a)은 비정질 실리콘막 또는 결정질 실리콘막을 이용하여 형성한다. 제1 예비 반도체 물질층(421a)은 화학기상증착 공정을 통해 형성될 수 있다. 화학기상증착 공정 시에 인시튜 도핑을 실시함으로써 제1 예비 반도체 물질층(421a)에 N형의 불순물이 도핑될 수 있다. 이어서, 제1 개구부(452) 내부를 채우도록 절연층(423)을 형성한다.
도 22를 참조하면, 제1 예비 반도체 물질층(421a) 및 제1 절연층(423)을 식각, 즉 에치백(etch back)하여 적층체 구조물(450) 내의 제1 개구부(452) 내의 일부 영역에만 제1 예비 반도체층(422a)을 형성한다. 제1 예비 반도체층(422a)의 높이는 필요에 따라 다양한 높이로 형성할 수 있다. 제1 예비 반도체층(422a)은 그라운드 선택 트랜지스터가 형성되는 높이로 형성될 수 있다.
도 23을 참조하면, 제1 예비 반도체층(422a)을 1차로 상전이시켜 제1 개구부(452) 내의 일부에 제1 단결정 반도체층(424a)을 형성한다. 제1 단결정 반도체층(424a)은 제1 개구부)452)의 일측면에만 형성된다. 제1 예비 반도체층(422a)의 1차 상전이 공정은 제1 실시예의 제1 예비 반도체층(422)과 동일하므로 생략한다.
도 24를 참조하면, 제1 단결정 반도체층(424a) 상에서 제1 개구부의 측벽에 제2 예비 반도체층(425a)을 형성한다. 제2 예비 반도체층(425a)은 제1 예비 반도체층(422a)과 동일한 물질로 형성한다. 이어서, 제1 개구부(452) 내부를 채우도록 제2 절연층(427)을 형성한다.
도 25를 참조하면, 제2 예비 반도체층(425a)을 2차로 상전이시켜 제2 단결정 반도체층(426a)을 형성하여 제1 단결정 반도체층(424a)과 제2 단결정 반도체층(426a)이 합체되어 실린더나 필러 형상의 단결정 반도체층(465a)이 형성되어 반도체 구조물(455)이 완성된다. 제2 예비 반도체층(425a)의 상전이 공정은 제1 예비 반도체층(422a)의 상전이 공정과 동일한 방법으로 수행한다. 이와 같이 본 발명의 반도체 구조물의 단결정 반도체층(465)은 종횡비가 높은 개구부에 형성되더라도 2차례에 걸친 상전이 공정을 통하여 형성되기 때문에 단결정 반도체층(645) 내에 보이드와 같은 결함이 발생하지 않는다.
다시 계속하여 도 8을 참조하여 비휘발성 메모리 소자의 제조방법을 설명한다. 도 8 내지 도 14는 편의상 도 7의 구조물을 이용하여 설명한다.
도 8을 참조하면, 단결정 반도체층(465), 희생층 패턴들(430) 및 층간 절연층 패턴들(420) 상에 단결정 반도체층들(465) 사이의 적층체 구조물의 일부분을 노출시키는 제2 포토레지스트 패턴(도시안됨)을 형성한다. 제2 포토레지스트 패턴에 의해 노출되는 부위는 제1 방향으로 연장되는 라인 형상을 갖도록 한다.
다음에, 제2 포토레지스트 패턴을 식각 마스크로 사용하여 적층체 구조물의 각 층들을 순차적으로 식각함으로써 제2 개구부(467)를 형성한다. 적층체 구조물(450)에 포함된 층간 절연층 패턴들(420) 및 희생층 패턴들(430)을 순차적으로 식각한다. 이와 같은 공정을 통해 생성된 제2 개구부(467)는 제1 방향으로 연장되는 형상을 갖는다.
도 9를 참조하면, 제2 개구부(467) 측벽에 노출되는 희생층 패턴들(430)을 습식 식각 공정을 통해 제거함으로써, 제2 개구부(467) 측방과 연통하는 요부(470)를 형성한다. 제2 개구부(467)의 일부 표면에는 단결정 반도체층(465)의 측벽이 노출된다.
공정을 수행하면, 단결정 반도체층(465)의 일 측벽에는 제1 방향으로 연장되는 층간 절연층 패턴들(420)이 형성된다. 또한, 층간 절연층 패턴들(420) 사이에는 요부(470)가 생성된다. 후속 공정을 통해, 요부(470)에 트랜지스터가 형성된다. 노출된 단결정 반도체층(465) 부위는 채널 영역이 된다. 또한, 층간 절연층 패턴(420)에 의해 덮여 있는 단결정 반도체층(465) 부위는 소오스/드레인 영역이 된다.
따라서, 요부(470)를 형성한 후, 노출된 단결정 반도체층(465)에 P형 불순물을 주입함으로써 채널 도핑 영역을 형성할 수도 있다. 단결정 반도체층(465)의 노출된 측벽 부위에 균일하게 불순물을 주입시키기 위해서, 불순물을 주입하는 공정은 플라즈마 도핑 공정을 통해 수행하는 것이 바람직하다. 채널 도핑 영역은 셀 트랜지스터의 문턱 전압을 조절하기 위하여 도핑되는 것이다. 채널 도핑 영역을 형성하기 위한 불순물 도핑 공정이 생략될 수도 있다.
도 10 및 도 4를 참조하면, 단결정 반도체층(465)을 열산화시킴으로써 터널 절연층(475a)을 형성한다. 터널 절연층(475a)은 실리콘 산화막으로 형성할 수 있다. 터널 절연층(475a)은 열산화 공정을 통해 형성할 수 있다. 이와 같이, 터널 절연층(475a)이 열산화 공정을 통해 형성됨으로써, 터널 절연층(475a)의 내구성이 향상된다. 이로 인해, 완성되는 셀 트랜지스터의 신뢰성이 높아지게 된다.
이와는 다른 실시예에서, 터널 절연층(475a)을 화학 기상 증착 공정을 통해 형성할 수도 있다. 상술한 바와 같이, 열산화 공정을 수행하면, 단결정 반도체층(465)의 노출된 표면상에 터널 절연층(475a)이 형성된다. 또한, 실리콘 산화물로 이루어지는 층간 절연층 패턴(420)의 표면상에도 상대적으로 얇은 두께의 터널 절연층(475a)이 형성될 수 있다. 그러므로, 터널 절연층(475a)은 단결정 실리콘층(465), 층간 절연층 패턴들(420)의 표면을 따라 형성될 수 있다.
이와는 다른 실시예에서, 열산화 공정 조건을 조절함으로써, 실리콘 산화물로 이루어지는 층간 절연층 패턴들(420)의 표면상에는 터널 절연층(475a)이 형성되지 않고, 단결정 반도체층(465)의 표면상에만 터널 절연층(475a)이 형성되도록 할 수도 있다. 이 경우, 터널 절연층(475a)은 각 층별로 분리된 형상을 갖게 된다.
다음에, 터널 절연층(475a) 표면을 따라 전하 저장층(475b)을 형성한다. 전하 저장층(475b)은 화학기상증착법으로 형성될 수 있다. 전하 저장층(475b)은 실리콘 질화물 또는 금속 산화물을 증착시켜 형성할 수 있다. 실리콘 질화물 및 금속 산화물은 절연 물질이므로, 서로 연결되어 있더라도 각 셀 트랜지스터들이 서로 전기적으로 쇼트되지 않는다.
다음에, 전하 저장층(475b) 표면상에 블록킹 절연층(475c)을 형성한다. 블록킹 절연층(475c)은 실리콘산화물 또는 금속 산화물을 증착시켜 형성할 수 있다. 결과적으로, 요부(470) 내에 터널 절연층(475a), 전하 저장층(475b) 및 블록킹 절연층(475c)으로 이루어진 복합층(475)이 형성된다. 필요에 따라서, 터널 절연층(475a)과 층간 절연층 패턴들(420) 사이에 동작시 전하의 퍼짐을 방지하는 차폐층(440)이 형성될 수 있다. 차폐층(440)은 알루미늄 질화물로 형성될 수 있다.
도 11을 참조하면, 블록킹 절연층(475c) 상에, 제2 개구부(467) 및 요부(470) 내부를 완전히 채우도록 도전막(480)을 증착한다. 도전막(480)은 후속 공정을 통해 게이트 패턴으로 제공된다. 제2 개구부(467) 및 요부(470) 내부에 도전 물질을 보이드 없이 채우기 위해서는 스텝 커버러지(step coverage) 특성이 양호한 물질을 사용하는 것이 바람직하다. 그러므로, 도전막(480)은 불순물이 도핑된 폴리실리콘을 증착시켜 형성할 수 있다.
이와 같이, 본 실시예에서는 게이트 패턴이 형성될 영역을 정의하는 요부(470) 내부에 도전 물질을 채워 넣는 게이트 리플레이스먼트(Gate replacement) 공정을 통해 게이트 패턴을 형성한다. 때문에, 일반적인 사진 식각 공정을 통해 게이트 패턴을 형성하는 공정에서와 같이 게이트 패턴을 형성하는 공정에서 터널 절연층(475a)의 가장자리에 손상이 가해지지 않는다. 또한, 게이트 패턴을 형성하고 난 이 후에 재산화 공정과 같은 데미지 큐어링(curing) 공정이 요구되지 않는다.
도 12를 참조하면, 결과물의 상부 표면에 제2 개구부(467) 내부에 형성되어 있는 도전막(480) 상부면을 선택적으로 노출하는 제3 포토레지스트 패턴(도시안됨)을 형성한다. 제3 포토레지스트 패턴을 식각 마스크로 사용하여 노출된 도전막(480)을 이방성 식각함으로써, 각 층의 도전막(480)이 수직 방향으로 서로 분리되도록 하는 제3 개구부(485)를 형성한다. 제3 개구부(485)는 제2 개구부(467)와 동일한 형상을 갖는다.
상술한 공정에 의해, 각 층 층간 절연층 패턴(420) 사이에 게이트 패턴(500)이 형성된다. 게이트 패턴(500)은 상, 하부면 및 일 측벽은 블록킹 절연층(475c)과 접하는 형상을 갖는다. 각 층의 게이트 패턴(500)은 제1 방향으로 연장되는 라인 형상을 갖는다. 서로 다른 층에 형성된 게이트 패턴(500)은 서로 절연된다. 그리고, 터널 절연층(475a), 전하 저장층(475b) 및 블록킹 절연층(475c)은 기판(400) 표면으로부터 수직한 방향으로는 서로 연결되지 않는다.
도 13 및 도 14를 참조하면, 제3 개구부(485) 내부에 실리콘 산화막을 증착시켜 분리 절연막(490)을 형성한다. 이어서, 최상부 층간 절연 물질층(416)층 및 분리 절연막(490) 상부면에 제4 포토레지스트 패턴(도시안됨)을 형성한다. 제4 포토레지스트 패턴은 단결정 반도체층(465)의 일부 영역을 노출하도록 형성된다.
제4 포토레지스트 패턴을 식각 마스크로 사용하여 기판 표면이 노출되도록 단결정 반도체층(465)을 식각하여 기판(400)을 노출하는 제4 개구부(497)를 형성한다. 상술한 공정에 의해, 단결정 반도체층(465)의 일부분이 제거됨으로써, 제1 방향으로 고립된 형상을 갖는 단결정 반도체층 패턴(469)이 형성된다 단결정 반도체층 패턴(469)은 필러나 실린더 형상을 갖는다. 그리고, 실린더 형상의 단결정 반도체층 패턴(469)의 측벽에만 수직방향으로 트랜지스터들이 형성된다.
계속하여, 도 3에 도시된 바와 같이 단결정 반도체층 패턴(469) 상에 제1 방향으로 반복 형성되어 있는 단결정 반도체층 패턴(469)을 연결시키는 비트 라인(510)을 제2 방향으로 형성한다. 이와 같이 비트 라인(510)을 형성함으로써, 수직형 비휘발성 반도체 메모리 소자를 완성한다.
이하에서는, 본 발명에 의한 수직형 비휘발성 반도체 메모리 소자의 응용예를 일부만 설명한다. 이하 설명되는 응용예는 예시적인 것으로 보다 다양하게 본 발명은 이용될 수 있다.
도 26은 본 발명의 수직형 비휘발성 반도체 메모리 소자의 응용예를 도시한 블록도이다.
구체적으로, 본 발명의 수직형 비휘발성 반도체 메모리 소자는 메모리 카드(730)에 응용될 수 있다. 메모리 카드(730)는 메모리(710) 및 메모리 제어기(720)를 포함할 수 있다. 메모리 제어기(720) 및 메모리(710)는 전기적인 신호를 교환할 수 있다. 예를 들면, 호스트(740)의 명령에 따라서 메모리(710) 및 제어기(720)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(730)는 메모리(710)에 데이터를 저장하거나 또는 메모리(710)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(710)는 본 발명에 설명한 수직형 비휘발성 반도체 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(730)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(730)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 27은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
구체적으로, 전자 시스템(800)은 제어기(810), 입/출력부(820), 메모리(830) 및 인터페이스부(840)를 포함할 수 있고, 이들은 버스(850)를 이용하여 서로 데이터 통신을 할 수 있다. 제어기(810)는 프로그램을 실행하고, 전자 시스템(800)을 제어하는 역할을 할 수 있다. 입/출력부(820)는 전자 시스템(800)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자 시스템(800)은 인터페이스부(840)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수도 있다. 메모리(830)는 제어기(810)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리(830)는 본 발명에서 수직형 비휘발성 반도체 메모리 소자를 포함할 수 있다.
전자 시스템(800은 메모리(830)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
400: 기판, 405: 불순물 영역, 410: 패드 산화층, 420: 층간 절연층 패턴들, 430: 희생층 패턴들, 440: 차폐층, 450: 적층 구조물, 455: 반도체 구조물, 452, 467, 485: 개구부, 465: 단결정 반도체층, 469: 단결정 반도체층 패턴, 475a: 터널 절연층, 475b: 전하 저장층, 475c: 블록킹 절연층, 475: 복합층, 500: 게이트 패턴들, 490: 분리 절연막 패턴, 510: 비트 라인

Claims (10)

  1. 기판 상에 상기 기판 상부를 노출하는 개구부를 포함하는 적층체 구조물을 형성하고;
    상기 적층체 구조물의 개구부 내의 일부 영역에 제1 예비 반도체층을 형성하고;
    상기 제1 예비 반도체층을 1차로 상전이시켜 상기 개구부 내의 일부 영역에 제1 단결정 반도체층을 형성하고;
    상기 제1 단결정 반도체층 상에 제2 예비 반도체층을 형성하고; 및
    상기 제2 예비 반도체층을 2차로 상전이시켜 제2 단결정 반도체층을 형성함으로써 상기 제1 단결정 반도체층 및 제2 단결정 반도체층을 합체하여 단결정 반도체층을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 예비 반도체층은 상기 개구부 내부를 채우도록 예비 반도체 물질층을 형성한 후, 상기 예비 반도체 물질층을 식각하여 형성하는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 1차 상전이 및 2차 상전이는 상기 제1 예비 반도체층 및 제2 예비 반도체층에 열을 가하거나 또는 레이저를 조사함으로써 수행되는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 제1 예비 반도체층 및 제2 예비 반도체층은 결정질 실리콘층 또는 비정질 실리콘층인 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 제1 예비 반도체층 및 제1 단결정 반도체층은 상기 기판 상에서 상기 개구부의 일측벽에 형성되는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 제2 예비 반도체층 및 제2 단결정 반도체층은 상기 제1 예비 반도체층 및 제1 단결정 반도체층 상에서 상기 개구부의 일측벽에 형성되는 것을 특징으로 하는 수직형 반도체 소자의 제조방법.
  7. 기판 상에 상기 기판 상부를 노출하는 개구부를 포함하는 적층체 구조물을 형성하고;
    상기 개구부 내에 제1 예비 반도체층을 형성하고;
    상기 제1 예비 반도체층을 1차로 상전이시켜 제1 단결정 반도체층을 형성하고;
    상기 제1 단결정 반도체층 상에 제2 예비 반도체층을 형성하고;
    상기 제2 예비 반도체층을 2차로 상전이시켜 제2 단결정 반도체층을 형성함으로써 상기 제1 단결정 반도체층 및 제2 단결정 반도체층을 합체하여 단결정 반도체층을 형성하고; 및
    상기 단결정 반도체층의 일측벽에 트랜지스터들을 형성하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 제1 예비 반도체층은 상기 개구부 내부를 채우도록 예비 반도체 물질층을 형성한 후, 상기 예비 반도체 물질층을 식각하여 형성하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  9. 제7항에 있어서, 상기 적층체 구조물은,
    상기 기판 상에 희생층 및 층간 절연층을 순차적으로 반복하여 복수번 적층하고; 및
    상기 적층된 막질들의 일부 영역을 이방성 식각하여 상기 기판 상부를 노출하는 상기 개구부를 갖는 희생층 패턴들 및 층간 절연층 패턴들을 형성하여 이루어지는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
  10. 기판 상에 희생층 및 층간 절연층을 순차적으로 반복하여 복수번 적층하고;
    상기 적층된 막질들의 일부 영역을 이방성 식각하여 상기 기판 상부를 노출하는 라인 형상의 제1 개구부를 갖는 희생층 패턴들 및 층간 절연층 패턴들을 포함하는 적층체 구조물을 형성하고;
    상기 제1 개구부 내의 일부에 형성된 제1 예비 반도체층을 1차로 상전이시켜 제1 단결정 반도체층을 형성하고;
    상기 제1 단결정 반도체층 상에 형성된 제2 예비 반도체층을 2차로 상전이시켜 제2 단결정 반도체층을 형성함으로써 상기 제1 단결정 반도체층 및 제2 단결정 반도체층을 합체하여 보이드 없이 단결정 반도체층을 형성하고;
    상기 단결정 반도체층 사이의 적층체 구조물 일부를 식각하여 상기 제1 방향으로 상기 기판을 노출시키는 라인 형상의 제2 개구부를 형성하고;
    상기 제2 개구부의 측벽에 노출되어 있는 각 층의 희생층 패턴들을 식각하여, 상기 제1 방향으로 상기 층간 절연층 패턴들 및 상기 단결정 반도체층의 일 측면을 노출시키는 라인 형상의 요부를 형성하고;
    상기 제2 개구부 및 상기 요부 내부에, 제1 방향으로 라인 형상의 터널 절연층, 전하 저장층, 블록킹 절연층 및 도전층을 형성하고;
    상기 제2 개구부에 매립된 도전층을 식각하여 상기 기판 상부를 노출하는 제3 개구부를 갖는 게이트 패턴들을 형성하고;
    상기 제3 개구부 내에 분리 절연막을 매립하여 형성하고;
    상기 단결정 반도체층을 식각하여 제1 방향으로 서로 이격된 단결정 반도체층 패턴들을 형성하고; 및
    상기 단결정 반도체층 패턴들 상에 상기 제1 방향과 수직한 제2 방향으로 비트 라인을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
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