JP2010040754A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】転位による結晶欠陥不良を防止できるようにする。
【解決手段】半導体基板2に素子分離溝3を形成し、当該素子分離溝3の内面に沿って上部が部分的に開口するO3−TEOS膜4aを形成し、当該O3−TEOS膜4a上にポリシラザン膜4bを形成する。
【選択図】図3
【解決手段】半導体基板2に素子分離溝3を形成し、当該素子分離溝3の内面に沿って上部が部分的に開口するO3−TEOS膜4aを形成し、当該O3−TEOS膜4a上にポリシラザン膜4bを形成する。
【選択図】図3
Description
本発明は、STI(Shallow Trench Isolation)構造の素子分離領域を備えた半導体装置およびその製造方法に関する。
集積回路を形成する半導体装置においては、その集積度を高めるべく微細化が進められている。その微細化の方法の一つとして素子分離領域を縮小化することが挙げられる。近年においては、素子分離領域を形成する技術としてSTI技術が導入されており、従来のLOCOS(Local Oxidation of Silicon)構造に比較して、より狭い領域で素子分離できるようになってきている。半導体基板に形成した溝内への絶縁膜の埋め込み性が悪いと絶縁特性に影響を及ぼすことになる。
そこで、従来では、たとえば特許文献1に示すような塗布型の絶縁膜を埋め込みに使用することが考えられている。塗布型の絶縁膜としては、例えば過水素化シラザン重合体溶液などの溶液をスピンコートして熱処理を行うことで酸化膜として溝内を埋込み形成するものである。
不揮発性半導体記憶装置などでは、メモリセル領域および周辺回路領域のそれぞれの素子についてSTIにより素子分離領域の形成をすることが行われている。その形成方法は、溝を形成した後に、HDP−CVD法などを用いてシリコン酸化膜を溝内に埋め込むように形成するが、微細化が進行するにしたがって埋込み領域の狭い部分ではボイドが発生しやすい。そこで、ボイドが閉じてしまう状態になる前にシリコン酸化膜の成膜を停止し、ボイドの内部に充填するように塗布型の絶縁膜を形成するための塗布液をスピンコートする。例えばポリシラザン塗布液を用いると、塗布後に熱処理を行うことでシリコン酸化膜に転換することができる。
近年、素子の微細化、設計ルールの縮小化の傾向が顕著であるため、素子分離領域の絶縁特性を保持するためには素子分離溝を深くする必要がある。当該素子分離溝の深さを深くするにしたがって素子分離溝中に存在する塗布液のボリュームが増してしまう。前記熱処理では、塗布膜が収縮してしまうため、当該膜収縮に応じた引っ張り応力が大きくなってしまう。すると、転位による結晶欠陥不良が発生してしまう。
特許第3178412号
本発明は、転位による結晶欠陥不良を防止できるようにした半導体装置およびその製造方法を提供することを目的とする。
本発明の一態様は、素子分離溝が形成された半導体基板と、前記素子分離溝内面に沿って形成され当該素子分離溝の上部が部分的に開口するO3−TEOS膜と、前記O3−TEOS膜の上に形成された塗布型絶縁膜とを備えたことを特徴としている。
本発明の一態様は、メモリセル領域および周辺回路領域に区画された半導体装置であって、前記メモリセル領域において第1幅の第1素子分離溝が形成され、前記周辺回路領域において前記第1幅よりも広い第2幅の第2素子分離溝が形成された半導体基板と、前記半導体基板の第1および第2素子分離溝の内面に沿って形成され当該第1および第2素子分離溝の上部が部分的に開口するO3−TEOS膜と、前記O3−TEOS膜の上に形成された塗布型絶縁膜とを備えたことを特徴としている。
本発明の一態様は、半導体基板に素子分離溝を形成する工程と、前記素子分離溝内面に沿って素子分離溝の上部が部分的に開口するようにO3−TEOS膜を形成する工程と、前記O3−TEOS膜の上に塗布型絶縁膜を形成する工程とを備えたことを特徴としている。
本発明の一態様は、半導体基板のメモリセル領域に第1幅の第1素子分離溝を形成する工程であって周辺回路領域に第1幅よりも広い第2幅の第2素子分離溝を形成する工程と、前記第1および第2素子分離溝内面に沿って当該第1および第2素子分離溝の上部が部分的に開口するようにO3−TEOS膜を形成する工程と、前記O3−TEOS膜の上に塗布型絶縁膜を形成する工程とを備えたことを特徴としている。
本発明によれば、転位による結晶欠陥不良を防止できる。
(第1の実施形態)
以下、本発明を、NAND型のフラッシュメモリ装置に適用した第1の実施形態について図1ないし図11を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。
以下、本発明を、NAND型のフラッシュメモリ装置に適用した第1の実施形態について図1ないし図11を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。
図1は、NAND型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路、図2は、メモリセル領域と周辺回路領域の平面図を模式的に示している。
これらの図1および図2に示すように、NAND型のフラッシュメモリ装置1は、多数のメモリセルがマトリクス状に配設されたメモリセルアレイArの構成領域となるメモリセル領域Mと、メモリセルアレイAr内のメモリセルを駆動するための周辺回路が構成された周辺回路領域Pとを含んで区画されている。
これらの図1および図2に示すように、NAND型のフラッシュメモリ装置1は、多数のメモリセルがマトリクス状に配設されたメモリセルアレイArの構成領域となるメモリセル領域Mと、メモリセルアレイAr内のメモリセルを駆動するための周辺回路が構成された周辺回路領域Pとを含んで区画されている。
図1に示すように、NAND型のフラッシュメモリ装置1のメモリセル領域M内のメモリセルアレイArには、2個の選択ゲートトランジスタTrs1、Trs2と、当該2個の選択ゲートトランジスタTrs1、Trs2間にY方向(ビット線方向)に隣接するもの同士でソース/ドレイン領域を共用して直列接続された複数個(例えば32個)のメモリセルトランジスタTrmとからなるNANDセルユニットUCが行列状に形成されている。
図1中、X方向に配列されたメモリセルトランジスタTrmは、ワード線(コントロールゲート線)WLで共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は、共通の選択ゲート線SGL1で共通接続されている。さらに、選択ゲートトランジスタTrs2は、共通の選択ゲート線SGL2で共通接続されている。図1に示すように、選択ゲートトランジスタTrs1は、ビット線コンタクトCB(図2参照)を介してY方向に構造的に延設されるビット線BLに接続されている。尚、X方向とY方向とは互いに直交する方向である。
図2に示すように、複数のNANDセルユニットUCは、Y方向に延びるSTI(Shallow Trench Isolation)構造の素子分離領域Sbにより互いに分断されたアクティブエリアSa上に形成されている。
メモリセルトランジスタTrmのゲート電極MGは、Y方向に延びるアクティブエリアSaと、所定間隔をもって形成されるX方向に延びるワード線WLとの交差領域に位置して形成されている。選択ゲートトランジスタTrs1のゲート電極SGは、Y方向に延びるアクティブエリアSaと、X方向に延びる選択ゲート線SGL1との交差領域に位置して形成されている。
図3は、図2(a)のA−A線に沿う断面を模式的に示していると共に図2(b)のB−B線に沿う断面を模式的に示している。
図3に示すように、周辺回路領域Pは、メモリセル領域MからX方向に離間して設けられており、当該周辺回路領域Pとメモリセル領域Mとの間にはダミー領域RDが設けられている。このダミー領域RDは、メモリセル領域Mと周辺回路領域Pとの間の境界に位置してパターンの周期性を確保するために設けられている。
図3に示すように、周辺回路領域Pは、メモリセル領域MからX方向に離間して設けられており、当該周辺回路領域Pとメモリセル領域Mとの間にはダミー領域RDが設けられている。このダミー領域RDは、メモリセル領域Mと周辺回路領域Pとの間の境界に位置してパターンの周期性を確保するために設けられている。
図3に示すように、半導体基板(例えばp型のシリコン基板)2の表層には、素子分離溝3がX方向に離間し当該X方向に直交するY方向に沿って複数形成されている。メモリセル領域M内においては、半導体基板2の表層には素子分離溝3がそれぞれX方向に所定間隔だけ離間して形成されており、これにより複数のアクティブエリアSaが互いに分断されている。複数のアクティブエリアSa上にはそれぞれゲート絶縁膜5、浮遊ゲート電極FGが積層されている。ゲート絶縁膜5は例えばシリコン酸化膜により形成されており、浮遊ゲート電極FGは多結晶シリコン層6により構成されている。
また、それぞれの素子分離溝3内には素子分離絶縁膜4が埋込まれている。この素子分離絶縁膜4は、素子分離溝3の内面に沿って形成されるO3−TEOS膜4aと、このO3−TEOS膜4aの上面上に形成される塗布型絶縁膜としてのポリシラザン膜4bとによるシリコン酸化膜の積層構造によって構成されるものであり、その上面がゲート絶縁膜5の上面よりも上方に突出すると共に浮遊ゲート電極FGの上面よりも下方に位置して構成されている。
メモリセル領域M内において、O3−TEOS膜4aは、上面が下方に湾曲して形成されそのX方向中央が最深部となる内下端部4aaとして形成されている。また、O3−TEOS膜4aは、多結晶シリコン層6の下側面、ゲート絶縁膜5の側面に沿って形成されており、半導体基板2中の素子分離溝3内面を全て覆うように形成されている。メモリセル領域M内においては、複数の素子分離溝3内に埋め込まれたO3−TEOS膜4aのそれぞれの内下端部4aaが所定の深さにほぼ一致するように構成されている。
メモリセル領域M内において、ポリシラザン膜4bは、O3−TEOS膜4aの上湾曲面に沿って形成されており、その上面は多結晶シリコン層6の上面より下方で且つ下面より上方に位置して形成されている。また、ポリシラザン膜4bの上面は湾曲状(U字形状)に形成されている。メモリセル領域M内において、多結晶シリコン層6の側面、ゲート絶縁膜5の側面、および素子分離絶縁膜4の側面は面一に形成されている。
ゲート間絶縁膜7が、素子分離絶縁膜4の上面、多結晶シリコン層6の上側面および上面に沿って形成されており、X方向に離間した複数の多結晶シリコン層6(浮遊ゲート電極FG)上を渡って形成されている。このゲート間絶縁膜7は、例えばONO(Oxide-Nitride-Oxide)膜により形成されている。尚、ゲート間絶縁膜7の材料としては、ONO膜に代えてNONON(Nitride-Oxide-Nitride-Oxide-Nitride)膜、またはアルミナを含有した膜により形成されていても良い。
ワード線WLが、ゲート間絶縁膜7の上面上、上側面上に沿って構成されている。このワード線WLは、例えば多結晶シリコンおよびその上部がタングステンなどの金属によりシリサイド化された導電層8により構成され、メモリセルゲート電極MGを構成する制御ゲート電極CGを連結している。これにより、メモリセル領域M内には、アクティブエリアSa上にゲート絶縁膜5を介して浮遊ゲート電極FG、ゲート間絶縁膜7、制御ゲート電極CGが積層されており、メモリセルゲート電極MGは当該積層構造FG、7、CGによって構成されている。
メモリセル領域MのX方向直脇に位置したダミー領域RD内においては、ダミー積層ゲート電極DGが構成されている。このダミー積層ゲート電極DGは、アクティブエリアSa上にゲート絶縁膜5を介して多結晶シリコン層6、ゲート間絶縁膜7、導電層8(ワード線WL)を積層して構成されている。したがって、ダミー領域RD内においては、ダミー浮遊ゲート電極DFGが、メモリセル領域M内のゲート電極MGを構成する多結晶シリコン層6と同一材料により半導体基板2上にゲート絶縁膜5を介して形成されている。
ダミー積層ゲート電極DGは、メモリセルゲート電極MGの並設方向であるX方向に並設されており、ダミー積層ゲート電極DGのアクティブエリアSaのX方向幅は、メモリセルゲート電極MGのアクティブエリアSaの幅よりも幅広に形成されていると共に、周辺回路領域P内におけるアクティブエリアSaの幅よりも狭く形成されている。
また、ダミー浮遊ゲート電極DFGのX方向直脇にはメモリセル領域M内の素子分離溝3の深さD1よりも深い深さD2の素子分離溝3が形成されており、当該深さD2の素子分離溝3内には素子分離絶縁膜4が埋め込まれている。この素子分離絶縁膜4は、メモリセル領域M内の素子分離絶縁膜4と同様にO3−TEOS膜4aとポリシラザン膜4bとの積層構造により構成されている。
ダミー領域RDの素子分離絶縁膜4のX方向幅は、メモリセル領域M内の素子分離絶縁膜4のX方向幅よりも広く形成されていると共に、図示しないが周辺回路領域P内の素子分離絶縁膜4の幅よりも狭く形成されている。このようにして、メモリセル領域M内の構造とダミー領域RD内の構造との間のパターンの周期性が確保されている。
周辺回路領域P内においては、ゲート電極PGが構成されている。このゲート電極PGは、アクティブエリアSa上にゲート絶縁膜5を介して多結晶シリコン層6、ゲート間絶縁膜7、導電層8(ワード線WL)を積層して形成され、ゲート間絶縁膜7の中央に開口が形成され、多結晶シリコン層6および導電層8が構造的および電気的に接続された状態で構成されている。
また、周辺回路領域P内においては、素子分離溝3がゲート電極PGのX方向直脇に深さD1よりも深い深さD3で形成されており、当該深さD3の素子分離溝3内にも同様に素子分離絶縁膜4が埋め込まれている。この素子分離絶縁膜4は、メモリセル領域M内の素子分離絶縁膜4と同様にO3−TEOS膜4aとポリシラザン膜4bとの積層構造により構成されている。
O3−TEOS膜4aは、深さD2およびD3の素子分離溝3内においては、ゲート絶縁膜5の側部脇に形成される膜の膜厚が半導体基板2の素子分離溝3の側壁3aに沿って形成される膜の膜厚とほぼ同様の膜厚に形成されており、当該ゲート絶縁膜5の側部脇から上方に至るに従ってその側部膜厚が薄くなるように形成されている。
O3−TEOS膜4aは、深さD2およびD3の素子分離溝3内において、その内下端部4aaがメモリセル領域MのO3−TEOS膜4aの内下端部4aaの深さよりも深い位置に形成されている。また、深さD2およびD3の素子分離溝3内において、O3−TEOS膜4aは、素子分離溝3の側壁3aおよび底部3bにそれぞれ沿って形成される膜厚の比率が1:1.5以下の比率であり、且つ当該素子分離溝3の底部3bにおいてはその膜厚が所定膜厚(50[nm])以上に形成されている。
ポリシラザン膜4bは、深さD2およびD3の素子分離溝3内においては、O3−TEOS膜4aの上湾曲面上に沿って形成されている。ポリシラザン膜4bの上面高さは、多結晶シリコン層6の上面高さとほぼ同一高さに形成されている。
上記構造の製造方法について説明する。尚、本実施形態における特徴的な製造工程を中心に説明するが、以下に説明する製造工程は必要に応じて入れ替えて行っても良いし一般的な工程または図示しないその他の領域を形成するための工程であれば付加しても良いし、必要に応じて工程を削除しても良い。
図4に示すように、半導体基板2に、ウェル(図示せず)、チャネル領域形成のためのイオン注入を行った後、半導体基板2上にゲート絶縁膜5を熱酸化法によって所定膜厚(例えば8nm)だけ酸化膜として形成する。次に、図5に示すように、ゲート絶縁膜5の上に浮遊ゲート電極FG、ゲート電極PGの一部等として機能されるようになるリンなどの不純物がドープされた非晶質シリコンを所定膜厚(例えば95[nm])だけCVD法により堆積した後、シリコン窒化膜9、シリコン酸化膜10をそれぞれ所定膜厚(例えば70[nm]、300[nm])だけCVD法により順に堆積する。
尚、非晶質シリコンは後の熱処理によって多結晶化されるため多結晶シリコン層6として符号を付している。シリコン窒化膜9は、CMP(Chemical Mechanical Polishing)法による研磨ストッパ材として機能し、シリコン酸化膜10は、反応性イオンエッチング(RIE(Reactive Ion Etching)法)のマスクとして形成される。
次に、フォトレジスト(図示せず)を塗布し通常のリソグラフィ技術によって当該フォトレジストをパターンニングし、当該パターンニングされたレジストをマスクとして、図6に示すように、RIE法によりシリコン酸化膜10を加工することでハードマスクを形成する。尚、メモリセル領域M内の素子分離溝3の幅W1は周辺回路領域Pにおける素子分離溝3の幅W2よりも狭い。この後、フォトレジストをアッシャー処理、硫酸過酸化水素水混合液によるエッチング処理によって除去する。
次に、加工されたシリコン酸化膜10をハードマスクとして用いてRIE法によりシリコン窒化膜9、多結晶シリコン層6、ゲート絶縁膜5、半導体基板2の上部を順次加工し素子分離溝3を形成する。このとき、メモリセル領域Mにおける素子分離溝3の深さD1よりも、ダミー領域RD、周辺回路領域Pにおける素子分離溝3の深さD2、D3(例えば250[nm])を深く形成する。次に、希フッ酸処理によってRIE工程における反応生成物を除去する。
次に、図7に示すように、半導体基板2の全面に純水を蒸気としてプロセスチャンバー内にドープしながらO3−TEOS膜4aをパターン非形成の半導体基板2上において所定膜厚(例えば80[nm])となるような条件にて形成する。例えば、このO3−TEOS膜4aの成膜温度を480[℃]、O3流量を20[slm]、TEOS流量を4[gm]もしくは2[gm]、純水流量8[gm]とすると良い。すると、周辺回路領域P内において、O3−TEOS膜4aは、素子分離溝3の側壁3aおよび底部3bにそれぞれ沿って形成される膜厚の比率が1:1.5以下(1.1〜1.5)の比率であり、且つ当該素子分離溝3の底部3bにおいてはその膜厚を50[nm]以上に形成できる。
純水を蒸気としてプロセスチャンパーに導入することにより気相中のTEOS中に存在するエチル基を加水分解反応により除去し、半導体基板2の表面到達後に脱水反応を行わせることによって従来から知られているO3−TEOS膜よりも膜密度を向上することができる。また、温度を480℃にして純水を導入することで多結晶シリコン層6、シリコン窒化膜9、シリコン酸化膜10上における成長潜伏期間(インキュベーションタイム)が従来から知られているO3−TEOS膜に比較して長くなり下地選択性を有して成膜されるようになるため、成長途中における埋込み形状は素子分離溝3の底部3bから底上げ選択成長しているような形成状態となる。
成長完了後には、O3−TEOS膜4aは、素子分離溝3の内面、ゲート絶縁膜5の側面、多結晶シリコン層6の側面、シリコン窒化膜9の側面、シリコン酸化膜10の側面および上面に沿って形成され、特に、O3−TEOS膜4aの膜厚は、多結晶シリコン層6の上側面に沿って形成される膜厚よりもゲート絶縁膜5の側部および当該側部より下側に沿って形成される膜厚が厚く形成されるようになる。この場合、周辺回路領域Pおよびメモリセル領域M内において、狭い幅W1および広い幅W2の両素子分離溝3内においては上部の一部に開口を確保した状態で形成される。
次に、850℃のN2雰囲気中において30分程度のアニール処理を行い、O3−TEOS膜4aの緻密化をした後に、図8に示すように、半導体基板2の全面にポリシラザン膜4bを塗布し、部分的に開口した素子分離溝3内に埋め込む。このポリシラザン膜4bの形成方法は次のように行われる。平均分子量が2000〜6000の過水素化シラザン(パーハイドロシラザン)重合体[(SiH2NH)n]をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成し、その過水素化シラザン重合体溶液をスピンコーティング法により半導体基板2の表面に塗布する。
スピンコーティング法の条件は例えば半導体基板2の回転速度1000[rpm]、回転時間30[秒]、過水素化シラザン重合体溶液の滴下量2[cc]であり、狙い塗布膜厚はベーク直後で470[nm]に設定される。次に、この溶液が塗布された半導体基板2をホットプレート上で150[℃]に加熱し、不活性ガス雰囲気中において3分間ベークすることで過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態では塗布膜中には溶媒起因の炭素あるいは炭化水素が不純物として数パーセント〜十数パーセント程度残留しており、この状態では過水素化ポリシラザン膜は残留溶媒を含んだ密度の低いシリコン窒化膜に近い状態にある。
この膜を300[℃]の減圧水蒸気雰囲気中で酸化することによりポリシラザン膜4b中の窒素が脱離し、代わりに酸素が取り込まれることでポリシラザン膜4bはシリコン酸化膜に転換される。次に、850℃の窒素(N2)雰囲気中で1時間アニールすることでポリシラザン膜4bを緻密化する。ポリシラザン塗布後のアニール工程によってポリシラザン膜4bは収縮するため、引っ張り応力が素子分離溝3内に発生する。
この引っ張り応力は、素子分離溝3中のポリシラザン量が多いほど強く働き、逆にポリシラザン量が少ないほど弱い。本実施形態では、素子分離溝3の内面に沿ってO3−TEOS膜4aにより形成しているため、素子分離溝3の底部3bの底上げ量が例えばHTO(High Temperature Oxide)膜などに比較して多くなり、ポリシラザン量がより少なくなる。これにより、引っ張り応力が小さくなり、転位による結晶欠陥を防ぐことができる。
次に、図9に示すように、シリコン窒化膜9をストッパとしてCMP(Chemical Vapor Deposition)法により塗布型のポリシラザン膜4b、O3−TEOS膜4a、シリコン酸化膜10を研磨し、素子分離溝3内にポリシラザン膜4b、O3−TEOS膜4aを残留させる。
次に、図10に示すように、ダミー領域RDおよび周辺回路領域Pにマスクパターン(図示せず)を形成し、メモリセル領域M内のポリシラザン膜4bの上部およびO3−TEOS膜4aの上部をシリコン窒化膜9の上面から下方に所定膜厚(例えば90nm)RIE法によりエッチバックし、マスクパターンを除去する。
次に、図11に示すように、ホット燐酸によりシリコン窒化膜9を除去し、ONO膜によるゲート間絶縁膜7をLP−CVD法により成膜する。次に、図3に示すように、ゲート間絶縁膜7の上に導電層8を形成する。導電層8を形成するときには、リン等の不純物がドープされた非晶質シリコンを段階的に堆積し、上部をタングステンなどの金属によってシリサイド化することでワード線WLとして形成する。尚、周辺回路領域P内のゲート電極PG用の導電層8のうちの非晶質シリコンを形成するときには、一旦ゲート間絶縁膜7上に非晶質シリコンを薄く堆積し、周辺回路領域Pにおけるゲート間絶縁膜7の中央に開口を形成し、その後さらに非晶質シリコンを堆積する。
この後、X方向に沿って異方性エッチング処理によって図面の掲載面と垂直な方向に積層膜を分断することで、浮遊ゲート電極FGをY方向に複数に分断し、当該分断領域を通じて半導体基板2の表層にソース/ドレイン形成用のイオン注入を行い、必要に応じてゲート電極MG−MG間、MG−SG間、ゲート電極PGの周囲などに層間絶縁膜(図示せず)を埋込み、この後、ビット線コンタクトCB、ソース線コンタクトCSなどを形成し、その上層にビット線BLの構造を形成するがこれらの詳細は本実施形態の特徴に関係しないため製造工程の説明を省略する。
本実施形態によれば、半導体基板2に素子分離溝3を形成し、当該素子分離溝3の内面に沿って上部が部分的に開口するO3−TEOS膜4aを形成し、当該O3−TEOS膜4a上にポリシラザン膜4bを形成しているため、素子分離溝3内に形成されるポリシラザン膜4bの量を従来に比較して低減することができ、膜収縮に応じた引っ張り応力を小さくすることができ、転位による結晶欠陥不良を防止できる。しかも、ポリシラザン膜4bからの炭素の拡散を防止できる。
メモリセル領域M内においては、O3−TEOS膜4aおよびポリシラザン膜4bの積層構造が適用されているため素子分離絶縁膜4内にボイドが形成されない。したがって、隣り合うメモリセルゲート電極MGの構成要素間の寄生容量のばらつきを低減することができ、各メモリセルトランジスタTrmの書込電圧、読出電圧の安定化を図ることができる。
特に、O3−TEOS膜4aが、メモリセル領域Mの素子分離溝3の幅W1よりも広い幅W2の素子分離溝3を有する周辺回路領域P内において形成されているため、特に周辺回路領域P内においては膜収縮に応じた引っ張り応力を小さくすることができ、転位による結晶欠陥不良を防止できる。
周辺回路領域P内において、素子分離溝3内面に沿って形成されるO3−TEOS膜4aは、当該素子分離溝3の側壁3aおよび底部3bにそれぞれ沿って形成される膜厚の比率が1:1.5以下の比率であり、且つ当該素子分離溝3の底部3bにおいてはその膜厚が所定膜厚(50[nm])以上に形成されているため、より適切に引っ張り応力を低減することができ、転位による結晶欠陥不良を防止できる。
素子分離溝3内にO3−TEOS膜4aを成膜したとしても、幅W1の狭いメモリセル領域Mの素子分離溝3の上開口内に入り込むスペースを確保した状態で、周辺回路領域Pの幅広な幅W2の素子分離溝3の底部3b上の膜厚を稼ぐことができる。
(第2の実施形態)
図12は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、O3−TEOS膜の成膜条件を変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
図12は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、O3−TEOS膜の成膜条件を変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
図12は、図7に代わる製造段階の断面図を模式的に示している。この図12に示すように、本実施形態においては、前述実施形態のO3−TEOS膜4aの内下端部4aaに代えて内下端部4abとして符号を付している。O3−TEOS膜4aは、メモリセル領域M内において、その内下端部4abの面が前述実施形態の内下端部4aaの面に比較して湾曲度が低く滑らかに形成されている。
メモリセル領域M、ダミー領域RD、周辺回路領域P内において、内下端部4abは、前述実施形態における内下端部4aaの深さに比較して半導体基板2の上面側に近接するように形成されている。したがって、素子分離溝3内におけるO3−TEOS膜4aの埋込量が前述実施形態に比較して多くなり、その後、ポリシラザン膜4bがO3−TEOS膜4a上に形成されたとしても、半導体基板2の上面より下方における素子分離溝3内のポリシラザン量を削減することができる。
前述実施形態では、O3−TEOS膜4aの成膜条件として成膜温度を480℃としたが、本実施形態では当該成膜温度よりも下げて300℃として成膜する。その他の成膜条件は、O3流量:27slm、TEOS流量:0.6gm、純水流量:8gmに調整して成膜すると良い。
本実施形態によれば、前述の成膜条件(480℃未満の成膜温度条件)を適用しているため、前述実施形態に比較して素子分離溝3内のポリシラザン膜4bの成膜量をより削減することができ、引っ張り応力の低減効果がさらに得られる。
本実施形態によれば、前述の成膜条件(480℃未満の成膜温度条件)を適用しているため、前述実施形態に比較して素子分離溝3内のポリシラザン膜4bの成膜量をより削減することができ、引っ張り応力の低減効果がさらに得られる。
(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。周辺回路領域P内のゲート電極PGは、高耐圧系トランジスタ、低耐圧系トランジスタの何れに適用しても良い。NAND型のフラッシュメモリ装置1に適用したが、NOR型のフラッシュメモリ装置に適用しても良いし、他の不揮発性半導体記憶装置に適用しても良い。メモリセル領域M内のダミー領域RDよりの複数のメモリセルゲート電極MGをダミー電極DGとして構成した構造にも適用できる。
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。周辺回路領域P内のゲート電極PGは、高耐圧系トランジスタ、低耐圧系トランジスタの何れに適用しても良い。NAND型のフラッシュメモリ装置1に適用したが、NOR型のフラッシュメモリ装置に適用しても良いし、他の不揮発性半導体記憶装置に適用しても良い。メモリセル領域M内のダミー領域RDよりの複数のメモリセルゲート電極MGをダミー電極DGとして構成した構造にも適用できる。
図面中、3は素子分離溝、4aはO3−TEOS膜、4bはポリシラザン膜、Pは周辺回路領域、Mはメモリセル領域を示す。
Claims (4)
- 素子分離溝が形成された半導体基板と、
前記素子分離溝内面に沿って形成され当該素子分離溝の上部が部分的に開口するO3−TEOS膜と、
前記O3−TEOS膜の上に形成された塗布型絶縁膜とを備えたことを特徴とする半導体装置。 - メモリセル領域および周辺回路領域に区画された半導体装置であって、
前記メモリセル領域において第1幅の第1素子分離溝が形成され、前記周辺回路領域において前記第1幅よりも広い第2幅の第2素子分離溝が形成された半導体基板と、
前記半導体基板の第1および第2素子分離溝の内面に沿って形成され当該第1および第2素子分離溝の上部が部分的に開口するO3−TEOS膜と、
前記O3−TEOS膜の上に形成された塗布型絶縁膜とを備えたことを特徴とする半導体装置。 - 前記第2素子分離溝の内面に沿って形成されるO3−TEOS膜は、当該素子分離溝の側壁および底部にそれぞれ沿って形成される膜厚の比率が1:1.5以下の比率であり、且つ当該素子分離溝の底部においてはその膜厚が50nm以上に形成されていることを特徴とする請求項1または2記載の半導体装置。
- 半導体基板に素子分離溝を形成する工程と、
前記素子分離溝内面に沿って素子分離溝の上部が部分的に開口するようにO3−TEOS膜を形成する工程と、
前記O3−TEOS膜の上に塗布型絶縁膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8994090B2 (en) | 2013-03-13 | 2015-03-31 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method of manufacturing the same |
JP2020035877A (ja) * | 2018-08-29 | 2020-03-05 | ローム株式会社 | 半導体装置 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03190229A (ja) * | 1989-12-20 | 1991-08-20 | Kojundo Chem Lab Co Ltd | 半導体装置の酸化膜の製造法 |
JPH08306683A (ja) * | 1995-04-28 | 1996-11-22 | Sony Corp | 半導体装置の製造方法 |
JPH0945687A (ja) * | 1995-07-26 | 1997-02-14 | Ricoh Co Ltd | 基板表面の平坦化方法 |
JPH11307625A (ja) * | 1998-04-24 | 1999-11-05 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2001244328A (ja) * | 2000-02-29 | 2001-09-07 | Denso Corp | 半導体装置の製造方法 |
JP2004140012A (ja) * | 2002-10-15 | 2004-05-13 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP2006303308A (ja) * | 2005-04-22 | 2006-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2006339446A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2008
- 2008-08-05 JP JP2008201871A patent/JP2010040754A/ja active Pending
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03190229A (ja) * | 1989-12-20 | 1991-08-20 | Kojundo Chem Lab Co Ltd | 半導体装置の酸化膜の製造法 |
JPH08306683A (ja) * | 1995-04-28 | 1996-11-22 | Sony Corp | 半導体装置の製造方法 |
JPH0945687A (ja) * | 1995-07-26 | 1997-02-14 | Ricoh Co Ltd | 基板表面の平坦化方法 |
JPH11307625A (ja) * | 1998-04-24 | 1999-11-05 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2001244328A (ja) * | 2000-02-29 | 2001-09-07 | Denso Corp | 半導体装置の製造方法 |
JP2004140012A (ja) * | 2002-10-15 | 2004-05-13 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP2006303308A (ja) * | 2005-04-22 | 2006-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2006339446A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8994090B2 (en) | 2013-03-13 | 2015-03-31 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method of manufacturing the same |
JP2020035877A (ja) * | 2018-08-29 | 2020-03-05 | ローム株式会社 | 半導体装置 |
JP7216502B2 (ja) | 2018-08-29 | 2023-02-01 | ローム株式会社 | 半導体装置 |
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