JPH0945687A

JPH0945687A - 基板表面の平坦化方法

Info

Publication number: JPH0945687A
Application number: JP21101995A
Authority: JP
Inventors: Yukie Suzuki; 幸栄鈴木
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1995-07-26
Filing date: 1995-07-26
Publication date: 1997-02-14

Abstract

(57)【要約】【課題】半導体装置内におけるグローバルな平坦性と
局所平坦性をともに達成する。【解決手段】シリコン基板１０１の表面に熱酸化膜１
０２を形成し、パターン化した後、それをマスクにして
溝１０３，１０４を形成する。その上に、下地依存性の
あるＴＥＯＳ−Ｏ₃ＮＳＧ膜１０５をＯ₃／ＴＥＯＳ比＝
１０の条件で成膜する。その後、３％フッ酸にてＴＥＯ
Ｓ−Ｏ₃ＮＳＧ膜１０５をエッチングすると、エッチン
グレート比が５であり、熱酸化膜１０２上のＴＥＯＳ−
Ｏ₃ＮＳＧ膜１０５を全て除去すると凹部に約１μｍの
ＮＳＧ膜１０５が残り、溝１０３，１０４が平坦化され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は基板表面のグローバ
ルな平坦性（基板表面全体にわたる平坦性）と局所的な
平坦性をともに実現する方法に関するものである。基板
表面を平坦にする技術は、基板表面に溝を掘り、その溝
をシリコン酸化膜で埋めることによって溝掘り分離構造
によるアイソレーション領域を構成する技術や、基板と
メタル配線の間の層間絶縁膜形成技術などに利用される
ものである。

【０００２】

【従来の技術】近年、大規模集積回路の高集積化に伴な
い、配線の多層化や微細化のために基板の平坦化が要求
されている。特に、ハーフミクロンオーダーのリソグラ
フィーではステッパーの焦点深度が浅くなってきている
ため、段差があると所望の寸法のパターンを精度よく形
成できなくなる。そのため、半導体装置内でのグローバ
ルな平坦性、つまり絶対段差の緩和が焦点深度の確保の
ために重要になってきている。

【０００３】最下層配線下のグローバルな平坦性を実現
する技術の１つに溝掘り分離による素子間分離技術が知
られている（例えば、月刊Semibconductor World 1991.
3 P.123参照）。これは、シリコン基板に溝を形成し、
そこに絶縁物を埋め込んで素子間の電気的分離を行なう
方法である。従来から行なわれているＬＯＣＯＳ法によ
るフィールド酸化膜の素子分離では、シリコン基板面に
対し上下にわたってシリコン酸化膜が形成されるために
段差が生じ、また酸化膜が素子を形成するアクティブエ
リアにも延びるバーズビークが発生してマスクでの素子
分離領域と完成したフィールド酸化膜との寸法差、いわ
ゆるマスク変換差も生じる。それに対し溝掘り分離では
基板表面の局所的平坦性もグローバルな平坦性もともに
向上し、かつマスク変換差もなく、微細化に有利なプロ
セスである。

【０００４】溝掘り分離による素子間分離技術では、溝
をシリコン酸化膜などで埋め込み、その後全面エッチバ
ックによって突部状のシリコン酸化膜を除去する方法が
ある。しかし、その方法では、溝幅が狭いところでは表
面が平坦な状態に埋め込むことができるが、溝幅が広い
ところ、特に深さに比べて幅の方が広いところでは大き
な凹みが生じる。特に、幅が深さの２倍以上の溝の中央
部では、溝を埋め込むために形成されたシリコン酸化膜
の膜厚は、その溝の中央部と突部上とで等しくなり、溝
部分以外の余分な埋め込み材料をエッチバックした後で
も大きな凹みは殆どそのまま残ってしまう。そのため、
従来のＬＯＣＯＳ分離と組み合わせて、微細な素子分離
を溝掘り分離で行ない、広い分離領域をＬＯＣＯＳ分離
で行なう方法が提案されている（SPCollege, 1993.11.2
6）。

【０００５】表面の平坦化という点からすると、余分な
埋込み材料をケミカルメカニカルポリッシング（ＣＭ
Ｐ）によって除去する方法が知られている。しかし、ケ
ミカルメカニカルポリッシングによっても凹部の領域が
例えば５００μｍというように大きくなれば、その凹部
の中央部も研磨され、絶対段差が生じてしまう。そこ
で、広い凹部については、反転マスクによりレジストパ
ターンを形成した後に再度レジストを塗布して表面を平
坦化した後、リアクティブイオンエッチング（ＲＩＥ）
とケミカルメカニカルポリッシングによって平坦化を行
なうことも提案されている（IDEM 89, p.61）。

【０００６】一方、多層配線構造の半導体装置におい
て、高集積化に伴なう配線ピッチの縮小化を図るため
に、上層配線の下層の層間絶縁膜の表面を平坦化するこ
とが要求されている。層間絶縁膜の表面の平坦化は、例
えばＳＯＧ（Spin On Glass）膜、ＰＳＧ（Phospho Sil
icate Glass）膜、ＢＰＳＧ（Boron Phospho Silicate
Glass)膜で行なうことができる。ＳＯＧ膜については、
例えばシラノールを溶媒に溶かし、塗布時に膜表面の平
坦化を行ない、焼成（キュア）することによりシリコン
酸化膜を形成する。ＳＯＧ膜で配線間凹部の平坦化を行
ない、ＢＰＳＧ膜と組み合わせて用いることもある。一
方、ＰＳＧ膜やＢＰＳＧ膜は、膜堆積後に例えば９００
℃程度の高温でリフローさせることにより、層間絶縁膜
の表面を平坦化することができる。しかし、ＳＯＧ膜に
よる方法も、ＰＳＧ膜やＢＰＳＧ膜のリフローによる方
法のいずれの方法でも、２μｍ程度の段差の局所平坦化
は可能であるが、５μｍ以上の凹部については下層配線
やＬＯＣＯＳによる段差は依然として残ってしまう。そ
の結果、上層配線形成時のリソグラフィーの焦点深度を
狭め、微細化を妨げる結果となる。ケミカルメカニカル
ポリッシングにより層間絶縁膜を平坦化する方法も知ら
れているが、やはり広い凹部は研磨されてしまうため、
反転マスクによるレジストパターンの形成というような
工夫が必要となる。

【０００７】ＣＶＤ法によるシリコン酸化膜堆積時の下
地依存性を利用して凹部のみにシリコン酸化膜を形成さ
せることによって成膜と同時に表面を平坦化する技術が
提案されている（特開平５−２９９３９５号公報参
照）。Ｏ₃−ＴＥＯＳガスを用いたＣＶＤ法により成膜
されるＮＳＧ膜は、シリコン基板上には成膜するが、シ
リコン酸化膜上には成膜しないという下地依存性をもつ
とされている。その下地依存性を利用して素子分離領域
とゲート電極以外の領域のシリコン基板面を露出させ、
Ｏ₃−ＴＥＯＳガスによるＣＶＤ法によってＮＳＧ膜を
形成すると、そのＮＳＧ膜は段差凹部のシリコン基板面
にのみ選択的に形成し、凹部が埋め込まれて表面が平坦
化されるというものである。

【０００８】

【発明が解決しようとする課題】溝掘り素子分離におい
て、従来の平坦化法である単なるエッチバックでは絶対
段差が緩和されず、以降の配線形成の寸法制御を困難に
する。ＬＯＣＯＳと組み合わせる方法では、絶対段差が
緩和されず、ケミカルメカニカルポリッシングでも大き
な凹部を平坦化するにはリソグラフィーによるパターン
形成やエッチングプロセスとの組合わせが必要となり、
いずれにしてもプロセスコストが嵩む。

【０００９】一方、層間絶縁膜の平坦化についても、Ｓ
ＯＧ膜による方法や、ＢＰＳＧ膜などによるリフロー法
では絶対段差を緩和できず、ケミカルメカニカルポリッ
シングでは、素子分離の場合と同様のプロセスが必要で
あり、プロセスコストが嵩む。また、ケミカルメカニカ
ルポリッシングではアルカリイオンを含む研磨剤を用い
ることもあり、これはデバイスに与える影響が大きく半
導体装置の生産に不安を与える要因となる。下地選択性
のあるＯ₃−ＴＥＯＳによるＣＶＤ膜を用いる方法で
は、シリコン基板面にのみシリコン酸化膜を堆積させる
選択性が得られるかどうか問題がある。

【００１０】本発明は半導体装置内におけるグローバル
な平坦性と局所平坦性をともに達成し、かつ容易に行な
うことができるようにすることによって、コスト低減化
を図りながら、配線の多層化及び微細化を可能にする平
坦化方法を提供することを目的とするものである。

【００１１】

【課題を解決するための手段】本発明ではウエハ全面に
シリコン酸化膜を形成する過程において段差の突部上の
方に凹部におけるよりもエッチングレートの大きいシリ
コン酸化膜を形成し、その後突部上のシリコン酸化膜を
選択的に除去することによって凹部の埋め込みを行なっ
て基板表面を平坦化するものである。オゾンと、ＴＥＯ
Ｓに代表される有機シランを用いたＣＶＤ法によってシ
リコン酸化膜を成膜する場合、成膜条件と下地膜によっ
てこのシリコン膜のフッ酸に対するエッチングレートが
大きく異なることを見出し、本発明を完成させた。

【００１２】すなわち、本発明は、凹凸のあるシリコン
基板の突部上に絶縁膜を形成し、凹部にシリコン基板を
露出させた状態とする工程、有機シランとオゾンを用い
たＣＶＤ法でオゾンと有機シランとの流量比を設定し
て、シリコン基板上に成膜した膜よりも絶縁膜上に成膜
した膜の方がエッチングレートが速くなるような下地依
存性をもつシリコン酸化膜を、凹部を埋め込むのに必要
な膜厚に堆積する工程と、突部上のシリコン酸化膜を選
択的に除去するエッチング工程と、を備えて基板表面を
平坦化する方法である。

【００１３】突部上に形成する絶縁膜は、熱酸化膜、Ｌ
ＰＣＶＤ法によるシリコン酸化膜、テトラエトキシシラ
ンを用いたプラズマＣＶＤ法によるシリコン酸化膜、シ
ランを用いた常圧ＣＶＤ法によるシリコン酸化膜、ＳＯ
Ｇ膜、及び各種ＣＶＤ法によるシリコン窒化膜のうちの
いずれかであることが好ましい。

【００１４】エッチングレートに対する下地依存性をも
つシリコン酸化膜を堆積する原料の有機シランは、テト
ラエトキシシラン（ＴＥＯＳ）、ヘキサメチルジシロキ
サン（ＨＭＤＳ）、オクタメチルシクロテトラシロキサ
ン（ＯＭＣＴＳ）、テトラメトキシシラン（ＴＭＯＳ）
及びテトライソプロポキシシラン（ＴＰＯＳ）のうちの
いずれかであることが好ましい。エッチングレートに対
する下地依存性をもつシリコン酸化膜を堆積するために
は、（オゾン)／(有機シラン）の流量比を４以上とする
ことが好ましい。

【００１５】この基板表面の平坦化方法が適用される第
１の例は、溝堀り分離構造のアイソレーション領域を形
成する工程であり、凹部は素子間の電気的分離のための
アイソレーション領域である。その凹部には深さよりも
幅の方が大きいものが含まれる。この基板表面の平坦化
方法が適用される第２の例は、基板とメタル配線との間
の層間絶縁膜を形成する工程の一部であり、突部はゲー
ト電極及びゲート電極と同一膜による配線である。

【００１６】

【発明の実施の形態】一例としてＴＥＯＳとオゾン（Ｏ
₃）を原料に、シリコン酸化膜をシリコン基板と熱酸化
膜上に成膜したときの成膜速度とフッ酸によるエッチン
グレートを図１（Ａ）及び（Ｂ）に示す。（Ａ）は反応
ガス中のＯ₃とＴＥＯＳの流量比（モル比）を異ならせ
たときのシリコン基板上での成膜速度（○）と、熱酸化
膜上での成膜速度（□）とを比較したものである。その
結果からＯ₃／ＴＥＯＳのモル比が２以上になると熱酸
化膜上の成膜速度が小さくなり、そのモル比がさらに大
きくなるとシリコン基板上での成膜速度の半分程度にま
で減少する。（Ｂ）はＯ₃／ＴＥＯＳのモル比に対する
フッ酸によるエッチングレートの比を（熱酸化膜上のシリコン酸化膜）／（シリコン基板上の
シリコン酸化膜）として表わしたものである。この結果からＯ₃／ＴＥＯ
Ｓの比が４以上になると、熱酸化膜上のシリコン酸化膜
のエッチングレートはシリコン基板上のシリコン酸化膜
のエッチングレートの２倍を超えて大きくなっていく。
この傾向は基板温度が３５０〜４５０℃でのＣＶＤ法の
成膜条件によっては変わらず、原料としてＴＥＯＳ以外
にヘキサメチルジシロキサン、オクタメチルシクロテト
ラシロキサン、テトラメトキシシラン又はテトライソプ
ロポキシシランなどの有機シランを用いた場合でも同様
の下地依存性がみられた。

【００１７】下地依存が生じる膜として熱酸化膜以外
に、ＬＰＣＶＤ法によるシリコン酸化膜、テトラエトキ
シシランを用いたプラズマＣＶＤ法によるシリコン酸化
膜、シランを用いた常圧ＣＶＤ法によるシリコン酸化
膜、ＳＯＧ膜、又は各種ＣＶＤ法によるシリコン窒化膜
などの絶縁膜を用いた場合でも、その上に成膜されるシ
リコン酸化膜の成膜速度の低下とエッチングレートの増
加がみられた。また、この下地によるエッチングレート
の差はこれら有機シランとオゾンによって形成されるシ
リコン酸化膜を８５０〜９５０℃のアニールを行なって
も変わらなかった。

【００１８】したがって、溝掘り分離による素子分離の
場合には有機シランとオゾンによって形成されるシリコ
ン酸化膜の下地依存が生じる条件で、溝以外の突部上に
熱酸化膜など、エッチングレートの速いシリコン酸化膜
が形成される下地を形成した後、有機シランとオゾンを
用いたＣＶＤ法によってシリコン酸化膜を成膜し、フッ
酸により突部上のシリコン酸化膜を選択的に除去するこ
とにより、グローバルな平坦性を実現することができ
る。ゲート電極やゲート電極と同一膜による第１層配線
上の層間絶縁膜においても、凹部にシリコン基板を露出
させ、その他の部分は熱酸化膜など、エッチングレート
の速い膜が形成される膜で覆った構造とすることによ
り、フッ酸によるエッチング後に凹部にのみ選択的にシ
リコン酸化膜を残すことができ、グローバルな平坦性を
達成することができる。

【００１９】

【実施例】以下に、本発明を半導体装置における溝掘り
分離構造（実施例１）と配線構造（実施例２）に適用し
た例を説明する。（実施例１）図２（Ａ）〜（Ｄ）により本発明を溝掘り
分離構造に適用した実施例を示す。（Ａ）Ｐ型シリコン基板１０１の表面に、９５０℃の熱
酸化処理にて熱酸化膜１０２を５０ｎｍの厚さに形成す
る。この熱酸化膜は、ＴＥＯＳとＯ₃を反応ガスとして
ＣＶＤ法により形成したＮＳＧ膜（不純物を含まないシ
リコン酸化膜）（以下、このＮＳＧ膜をＴＥＯＳ−Ｏ₃
ＮＳＧ膜という）の下地依存が現れる絶縁膜である。熱
酸化膜に代えてＣＶＤ法などで堆積したシリコン酸化膜
やシリコン窒化膜などを用いることもできる。

【００２０】熱酸化膜１０２に既知のリソグラフィーと
エッチングによりパターン化を施し、ＲＩＥ（反応性イ
オンエッチング）などの高指向性のドライエッチングに
より溝を形成すべき部分を選択的に除去する。次に、こ
の熱酸化膜１０２をマスクにして同様のドライエッチン
グにより、基板のシリコンを除去することで、深さ１μ
ｍの溝１０３，１０４を形成する。溝１０３はその幅が
深さよりも小さく、溝１０４はその幅が深さの２倍以上
であるとする。熱酸化膜１０２は、シリコン窒化膜と比
べると、基板のシリコンとのエッチング選択比を大きく
することができるため、溝１０３，１０４をレジスト寸
法通りのパターンに形成するのに好都合である。

【００２１】（Ｂ）次に、イオン注入法にて溝底部にＰ
型不純物のボロンを導入して不純物層１０６を形成す
る。不純物層１０６はＴＥＯＳ−Ｏ₃ＮＳＧ膜成膜後に
アニールすることによりＰ+型のチャネルストップ領域
となる。次に、フッ酸以外の洗浄液でＲＣＡ洗浄した
後、突部上には熱酸化膜１０２が形成され、その他の部
分は全て基板１０１のシリコンが露出した状態として、
ＴＥＯＳ−Ｏ₃ＮＳＧ膜１０５を常圧ＣＶＤ法にて成膜
する。ここでは、有機シランとしてＴＥＯＳを用い、窒
素でバブリングすることにより反応室に導入し、オゾン
は微量の窒素ガスを含む酸素ガスに放電を行なって生成
させ、ＣＶＤ装置の反応ガスを分散させる分散板の手前
でＴＥＯＳと混合させてウエハにガスを反応ガスを吹き
つけて成膜する。シリコン基板温度は４００℃で、Ｏ₃
／ＴＥＯＳ比＝１０の条件で成膜を行なった。

【００２２】ＴＥＯＳ−Ｏ₃ＮＳＧ膜１０５の膜厚は、
少なくとも溝１０３，１０４の深さ分は必要であり、さ
らにシリコン基板上と熱酸化膜上の成膜速度比、及びエ
ッチングレート比を考慮する必要がある。ここでは溝１
０３，１０４の深さが１μｍで、Ｏ₃／ＴＥＯＳ比＝１
０の条件では成膜速度比＝０.５５、エッチングレート
比＝５であることから、ＴＥＯＳ−Ｏ₃ＮＳＧ膜１０５
はシリコン基板上では１.１μｍ、熱酸化膜上では０.６
μｍとなるように成膜した。

【００２３】（Ｃ）その後、３％フッ酸にてＴＥＯＳ−
Ｏ₃ＮＳＧ膜１０５をエッチングする。このエッチング
ではエッチングレート比が５であることから、熱酸化膜
１０２上のＴＥＯＳ−Ｏ₃ＮＳＧ膜１０５を全て除去す
ると、シリコン基板上でも約０.１２μｍのＴＥＯＳ−
Ｏ₃ＮＳＧ膜１０５が除去され、凹部に成膜された１.１
μｍの膜厚からこの値を引くと、約１μｍとなって、ち
ょうど溝１０３，１０４の深さと一致し、完全に平坦化
される。さらに、９００℃程度のアニールを行ない、酸
化膜の緻密化によってリーク防止を行ない、同時に不純
物層１０６のボロンを活性化することによりチャネルス
トップ層１０６を完成する。これにより、アイソレーシ
ョン工程を終了する。

【００２４】（Ｄ）アクティブエリア１１１に既知の方
法によりＭＯＳＦＥＴを形成する。１０９はＭＯＳＦＥ
Ｔのゲート電極、１０８はソース・ドレイン層、１１０
はゲート電極と同じ膜によるポリシリコン配線である。
一方、図２（ａ）〜（ｄ）は従来の方法による溝掘り分
離構造を製造するプロセスを示している。工程は（Ａ）
〜（Ｄ）と同じであり、各部２０１〜２１１は１０１〜
１１１と対応しているが、シリコン酸化膜２０５はＣＶ
Ｄ法により形成されたシリコン酸化膜で、下地依存性を
持っていないものである。そのため、工程（ｂ）ではシ
リコン酸化膜２０５はシリコン酸化膜２０２上でも凹部
のシリコン基板上でも同じ膜厚に堆積される。工程
（ｃ）のエッチバックでは、シリコン酸化膜２０５はシ
リコン酸化膜２０２上でもシリコン基板上でも同じエッ
チングレートでエッチングされ、シリコン酸化膜２０５
の凹部２０７が基板の溝２０４でも形成される。その結
果、ＭＯＳＦＥＴが形成される高さとポリシリコン配線
２１０が形成される高さとが互いに異なる。

【００２５】図３（Ａ）には図２左側の本発明の方法に
より形成した０.５μｍ幅のポリシリコン配線の寸法測
定結果を示し、（Ｂ）には従来の方法である図２右側の
プロセスによるポリシリコン配線の寸法測定結果を示
す。従来法による方法ではアクティブエリア上のポリシ
リコン配線とアイソレーション上のポリシリコン配線の
線幅は、約０.５μｍと約０.７μｍというように大きく
異なっているが、本発明による平坦化によってどちらも
０.５μｍの線幅を実現できることがわかる。このよう
に、アクティブエリア上のトランジスタ駆動のポリシリ
コンゲートとアイソレーション上の配線用のポリシリコ
ン層はほぼ同一平面上にあるため、リソグラフィーの焦
点深度を狭めることがなく、微細化と寸法制御が容易と
なる。

【００２６】（実施例２）本発明を基板とメタル配線の
間の層間絶縁膜の形成に利用した実施例を図４（Ａ）〜
（Ｇ）に示す。（Ａ）Ｐ型シリコン基板３０１の表面にアイソレーショ
ン領域である厚さ約５００ｎｍのＬＯＣＯＳ酸化膜３０
３を形成し、アクティブエリアにはゲート酸化膜３０２
を形成する。ついで、膜厚約２００ｎｍのポリシリコン
膜及びその上に膜厚約１００ｎｍのタングステンシリサ
イド膜を形成してポリシリコンとタングステンシリサイ
ドの積層膜からなるポリサイド膜３０４を形成する。そ
のポリサイド膜３０４上にＴＥＯＳを用いたプラズマＣ
ＶＤにより膜厚約５０ｎｍのシリコン酸化膜３０５を形
成する。

【００２７】（Ｂ）リソグラフィーとエッチングによ
り、シリコン酸化膜３０５をパターン化し、それをマス
クにしてポリサイド膜３０４をパターン化することによ
りポリサイドゲート電極３０４及びポリサイド膜の第１
層配線（図示略）を形成する。

【００２８】（Ｃ）ＬＰＣＶＤ法にて８５０℃でシリコ
ン酸化膜を全面に形成し、異方性エッチングのＲＩＥに
よりサイドウォール３０６を形成する。これにより、段
差凹部にのみシリコン基板が露出し、素子分離領域には
ＬＯＣＯＳ酸化膜、ポリサイドゲート電極及びポリサイ
ド第１層配線の上面にはプラズマＣＶＤによるシリコン
酸化膜３０５、サイドウォールにはＬＰＣＶＤによるシ
リコン酸化膜３０６が形成された状態となる。これらの
シリコン酸化膜３０５，３０６は他の方法で形成された
シリコン酸化膜、又はシリコン窒化膜で代用することも
できる。

【００２９】（Ｄ）ＲＣＡ洗浄後、オクタメチルシクロ
テトラシロキサン（ＯＭＣＴＳ）とＯ₃を用い、ＯＭＣ
ＴＳ／Ｏ₃比＝８、基板温度４００℃にて実施例１と同
様の装置でシリコン酸化膜３０７を成膜する。（Ｅ）その後、３％フッ酸にてシリコン酸化膜３０７を
選択的に除去し、段差凹部にのみシリコン酸化膜３０７
を残す。３０９は窪みを表わしている。

【００３０】（Ｆ）さらに、Ｏ₃／ＴＥＯＳ比＝２以下
の下地依存が発生しない条件で、ＴＥＯＳ−Ｏ₃ＮＳＧ
膜３０９を２００ｎｍの厚さに成膜し、引き続いてトリ
メチルホスフェート（ＴＭＯＰ）及びトリエチルボレー
ト（ＴＥＢ）をドーパントとして、ＢＰＳＧ膜を成膜す
る。シリコン酸化膜３０７のエッチングでは、（Ｅ）に
記号３０８で示されるように、フッ酸による酸化膜除去
後、ポリサイドゲート端、ＬＯＣＯＳ酸化膜端ではＯＭ
ＣＴＳ−Ｏ₃ＮＳＧ膜３０７の落込みがみられるが、埋
込み性のよいＴＥＯＳ−Ｏ₃ＮＳＧ膜３０９を２００ｎ
ｍの厚さに成膜することにより局所的な平坦性が達成さ
れる。さらに、９００℃程度のアニールによりＢＰＳＧ
膜のリフローを行なうことによりポリサイド電極部の局
所平坦性も達成できる。

【００３１】（Ｇ）アクティブエリア上のメタル配線３
１０とＬＯＣＯＳ酸化膜上の配線３１１を形成すると、
それらはほぼ同一平面上にあり、グローバルな平坦性が
達成される。

【００３２】図４（ｇ）は図４（Ａ）〜（Ｃ）と同様に
してポリサイドゲート電極４０４及び第１層目の配線を
形成し、サイドウォール４０５を形成した後、従来の方
法によりＮＳＧ膜を堆積し、その上にＢＰＳＧ膜を堆積
してアニールによりリフローさせた層間絶縁膜４０６を
形成し、層間絶縁膜４０６上に上層メタル配線４０７，
４０８を形成したものである。メタル配線４０７，４０
８は形成される高さが互いに異なっている。

【００３３】このように、本発明による層間絶縁膜は従
来のものに比べてリソグラフィーの焦点深度を圧迫する
ことがなく、微細配線形成が容易となる。ここでは、Ｌ
ＯＣＯＳ酸化膜３０３の段差が３００ｎｍ、ポリサイド
ゲート電極３０４の段差が約３５０ｎｍであるため、Ｏ
ＭＣＴＳとオゾンによるシリコン酸化膜厚は３００ｎｍ
とすることで、ＬＯＣＯＳ段差は解消し、ポリサイドゲ
ート電極段差もほぼ解消する。ＢＰＳＧ膜のリフローと
組み合わせることでポリサイドゲート電極上の段差はよ
り解消する。

【００３４】ＯＭＣＴＳの場合、Ｏ₃／ＯＭＣＴＳ比が
３以上では、成膜速度比が０.２程度と小さく、エッチ
ングレート比が８であるため、突部上のシリコン酸化膜
を除去するために、凹部上のシリコン酸化膜は殆どエッ
チングされないため、実施例１のような膜厚調製は必要
ではない。ＴＥＯＳ−Ｏ₃ＮＳＧ膜を用いる場合は、凹
部上のシリコン酸化膜も一部除去されるため、その分を
控除して余分に膜を形成する必要がある。図４（Ｇ）の
実施例の場合と（ｇ）の従来例の場合とでアクティブエ
リア上とＬＯＣＯＳ酸化膜上とに０.７μｍ幅の上層メ
タル配線を形成した場合の寸法の比較を次の表１に示
す。

【００３５】

【表１】

【００３６】従来の方法ではメタル配線が形成されてい
る下地の高さが異なることから約０.１５μｍの寸法差
がみられら、ＬＯＣＯＳ酸化膜上では０.７μｍは解像
しなかったが、本発明による平坦化によってアクティブ
エリア上とＬＯＣＯＳ酸化膜上とで寸法差が生じず、ど
ちらも０.７μｍ線幅を解像できた。

【００３７】

【発明の効果】本発明では突部上にエッチングレートの
速いシリコン酸化膜が形成されるように有機シランとオ
ゾンを用いた常圧ＣＶＤによる成膜条件を設定し、基板
凹部に対して突部上のシリコン酸化膜を選択的にエッチ
ングすることにより、凹部にのみシリコン酸化膜を残す
ことができ、基板のグローバルな平坦化が可能になる。
従来法に比べて余分な工程も省け、工程が簡単で安価で
あり、平坦性も向上するため、微細化及び寸法制御に有
利となる。この平坦化技術を用いることにより、アイソ
レーションにおける基板表面の溝の幅を自由に設計で
き、また第１層配線についてもスペースの幅を考慮する
ことなくその設計の自由度が大きな配線構造が可能にな
る。

【図面の簡単な説明】

【図１】本発明で成膜されるシリコン酸化膜の特性を示
す図であり、（Ａ）は反応ガス中のＯ₃とＴＥＯＳの流
量比を異ならせたときのシリコン基板上での成膜速度
（○）と、熱酸化膜上での成膜速度（□）とを比較した
もの、（Ｂ）はＯ₃／ＴＥＯＳのモル比に対するフッ酸
によるエッチングレートの比を表わしたものである。

【図２】（Ａ）〜（Ｄ）は第１の実施例の工程断面図、
（ａ）〜（ｄ）は比較のための従来例を示す工程断面図
である。

【図３】図２における実施例と従来例でのポリシリコン
寸法を比較する図であり、（Ａ）は図２の左側の実施例
の場合、（Ｂ）は図２は右側の従来例の場合である。

【図４】（Ａ）〜（Ｇ）は第２の実施例の工程断面図、
（ｇ）は比較のための従来例を（Ｇ）に対応した工程で
示す断面図である。

【符号の説明】

１０１，３０１シリコン基板１０３，１０４溝１０２熱酸化膜１０５ＴＥＯＳ−Ｏ₃ＮＳＧ膜１０９ポリシリコンゲート電極１１０ポリシリコン配線３０２ゲート酸化膜３０３ＬＯＣＯＳ酸化膜３０４ポリサイドゲート電極３０５，３０６シリコン酸化膜３０７ＯＭＣＴＳ−Ｏ₃ＮＳＧ膜

Claims

【特許請求の範囲】

【請求項１】凹凸のあるシリコン基板の突部上に絶縁
膜を形成し、凹部にシリコン基板を露出させた状態とす
る工程、有機シランとオゾンを用いたＣＶＤ法でオゾンと有機シ
ランとの流量比を設定して、シリコン基板上に成膜した
膜よりも絶縁膜上に成膜した膜の方がエッチングレート
が速くなるような下地依存性をもつシリコン酸化膜を、
凹部を埋め込むのに必要な膜厚に堆積する工程と、突部上のシリコン酸化膜を選択的に除去するエッチング
工程と、を備えた基板表面の平坦化方法。
【請求項２】突部上に形成する絶縁膜は、熱酸化膜、
ＬＰＣＶＤ法によるシリコン酸化膜、テトラエトキシシ
ランを用いたプラズマＣＶＤ法によるシリコン酸化膜、
シランを用いた常圧ＣＶＤ法によるシリコン酸化膜、Ｓ
ＯＧ膜、及び各種ＣＶＤ法によるシリコン窒化膜のうち
のいずれかである請求項１に記載の基板表面の平坦化方
法。
【請求項３】エッチングレートに対する下地依存性を
もつシリコン酸化膜を堆積する原料の有機シランは、テ
トラエトキシシラン、ヘキサメチルジシロキサン、オク
タメチルシクロテトラシロキサン、テトラメトキシシラ
ン及びテトライソプロポキシシランのうちのいずれかで
ある請求項１に記載の基板表面の平坦化方法。
【請求項４】（オゾン)／(有機シラン）の流量比を４
以上とする請求項３に記載の基板表面の平坦化方法。
【請求項５】この基板表面の平坦化方法は溝堀り分離
構造のアイソレーション領域を形成する工程であり、前
記凹部は素子間の電気的分離のためのアイソレーション
領域である請求項１から４のいずれかに記載の基板表面
の平坦化方法。
【請求項６】前記凹部には深さよりも幅の方が大きい
ものが含まれる請求項５に記載の基板表面の平坦化方
法。
【請求項７】この基板表面の平坦化方法は基板とメタ
ル配線との間の層間絶縁膜を形成する工程の一部であ
り、前記突部はゲート電極及びゲート電極と同一膜によ
る配線である請求項１から４のいずれかに記載の基板表
面の平坦化方法。