JP2009182262A

JP2009182262A - フラッシュメモリ及びその製造方法

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Publication number: JP2009182262A
Application number: JP2008021892A
Authority: JP
Inventors: Masahiro Kiyotoshi; 正弘清利
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-01-31
Filing date: 2008-01-31
Publication date: 2009-08-13

Abstract

【課題】隣接ワードラインの間をシームレスに埋め込み、セル間干渉が抑制された良好な素子特性を有するフラッシュメモリ及びその製造方法を提供することを目的としている。
【解決手段】フラッシュメモリの隣接ワードライン間を埋め込む絶縁膜としてＯ_３−ＴＥＯＳ膜が埋め込まれており、特にビットライン上の隣接ワードライン間が下地依存性を有するＯ_３−ＴＥＯＳ膜１０９によってシームレスに埋め込まれていることを特徴としている。
【選択図】図６

Description

本発明は、トレンチアイソレーション構造の素子分離領域を用いるフラッシュメモリ及びフラッシュメモリの製造方法に関する。

ＬＳＩの微細化は、高集積化による素子の性能向上（動作速度向上及び低消費電力化）と製造コストの抑制を目的として積極的に進められている。近年、量産レベルでも最小加工寸法が７０ｎｍ以下のフラッシュメモリが生産されるようになっており、技術的難度は高まってきてはいるものの、今後も一層の微細化が進展していくことが予測されている。

フラッシュメモリでは、電気的に絶縁されたフローティングゲート電極に電荷を注入することによって情報を保持する。ＮＡＮＤ型フラッシュメモリの場合、セル部のワードラインはほぼ最小加工寸法の間隙を空けて並んでいるために、ある選択されたフローティングゲートに電荷を注入する際に隣接する非選択フローティングゲートに電荷が注入されてしまう誤書き込みを抑制することが重要であるが、その難度は微細化に伴い増す一方である。

なぜなら、微細化に伴い隣接ワードライン間の寄生容量はおおまかには隣接ワードライン間距離に反比例して増大するためである。また、隣接ワードライン間の寄生容量については以下に記載するようなプロセス起因の増大要因もある。すなわち、隣接するワードライン（ＷＬ）間には通常段差被覆性に優れたＬＰＣＶＤシリコン酸化膜が埋め込まれているが、ＬＰＣＶＤシリコン酸化膜で埋め込む場合、ＷＬ間溝中央部に成膜の合わせ目であるシームが残存している。このため、コントロールゲート電極となる多結晶シリコン膜表面を露出させ、シリサイデーションのための金属スパッタ前処理のウエットエッチング、あるいはドライエッチングを行う際に、上記シーム部にエッチャントが侵入し、ＷＬ間のシリコン酸化膜の中央部が溝状にエッチングされてしまう。

続いてワードラインの多結晶シリコンにシリサイデーションを行うことによりコントロールゲート電極を形成し、その表面をＩＬＤ形成の際に保護するためにシリコン窒化膜で被覆する際にＬＰＣＶＤシリコン酸化膜が上述のように溝状にエッチングされてしまった空隙にシリコン窒化膜が堆積してしまう。

シリコン窒化膜はシリコン酸化膜に比べて誘電率が約１．７倍と高いために隣接ワードライン間の寄生容量が増加してしまうという問題があった。ワードライン間の寄生容量がデバイス特性に与える影響は例えばKang氏等が報告している（非特許文献１参照）。このようなシリコン窒化膜の侵入は最小加工寸法が１００ｎｍ以上のデバイスでは無視できる程度であったが、最小加工寸法が６０ｎｍをきるデバイスでは、デバイス動作に大きな影響を与えてしまう。

これは、エッチングによってシーム部が広がる幅は最小加工寸法に依存しないために、１００ｎｍ以上の世代のデバイスに比べてワードライン間に侵入するシリコン窒化膜の量が無視できなくなってしまうためである。更にこのような寄生容量の問題は急激な素子の微細化のために、隣接するワードライン間の距離が微細化すると共にワードライン間の絶縁膜による埋め込み自体が困難になることとそもそも距離が近いために寄生容量が大きくなることとから微細化に伴い深刻化している。
2006年IEDM "Improving the Cell Characteristics Using Low-K Gate Spacer in 1Gb NAND Flash Memory"

本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、隣接ワードラインの間をシームレスに埋め込み、セル間干渉が抑制された良好な素子特性を有するフラッシュメモリ及びその製造方法を提供することにある。

本発明の一態様によると、半導体基板上にメモリセルのゲート絶縁膜となる第一の絶縁膜と電荷蓄積層となる第一の導電体膜を積層して形成する工程と、前記第一の導電体膜、前記第一の絶縁膜、及び前記半導体基板をエッチングによって加工し、素子分離領域を形成するためのアイソレーション溝を形成する工程と、前記アイソレーション溝内に第二の絶縁膜を埋め込むことによってトレンチアイソレーションを形成する工程と、前記第一の導電体膜上に電極間絶縁膜となる第三の絶縁膜、及びコントロールゲートとなる第二の導電体膜を形成し、エッチングによって前記第二の導電体膜、前記第三の絶縁膜及び前記第一の導電体膜を加工して、一部の領域が前記コントロールゲートとして働くワードライン及び電荷蓄積層を形成する工程と、前記ワードライン及び電荷蓄積層の側面を酸化する後酸化工程と、隣接する前記ワードライン間におけるアクティヴエリア上の前記半導体基板の表面を露出させる工程と、隣接する前記ワードライン間における前記半導体基板の露出面上に、第四の絶縁膜として成膜時に下地選択性を示すＯ_３−ＴＥＯＳ膜を埋め込む工程と、前記第四の絶縁膜上に第五の絶縁膜を埋め込むことで隣接する前記ワードライン間を埋め込む工程とを具備するフラッシュメモリの製造方法が提供される。

また、本発明の一態様によると、半導体基板上に積層して形成されたゲート絶縁膜、電荷蓄積層、電極間絶縁膜及びコントロールゲートを有するメモリセルと、前記半導体基板に形成されたトレンチアイソレーション構造の素子分離領域と、隣接するワードライン間のアクティヴエリア上にシームレスに埋め込まれた下地選択性を示すＯ_３−ＴＥＯＳ膜と、前記隣接するワードライン間の前記Ｏ_３−ＴＥＯＳ膜上に埋め込まれた第一の絶縁膜と、前記隣接するワードライン間における素子分離領域上を周囲から取り囲むように埋め込まれた第二の絶縁膜とを具備するフラッシュメモリが提供される。

本発明によれば、隣接ワードラインの間をシームレスに埋め込み、セル間干渉が抑制された良好な素子特性を有するフラッシュメモリ及びその製造方法が得られる。

以下、本発明の実施形態について図面を参照して説明する。
［第一の実施形態］
本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について、図１（ａ），（ｂ）乃至図７（ａ），（ｂ）を用いて説明する。図１（ａ），（ｂ）乃至図７（ａ），（ｂ）において、それぞれ（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図である。本実施形態は、隣接ワードライン間を、下地選択性の強いＯ_３−ＴＥＯＳ膜で埋め込んだあとに後酸化を行い、続いて下地選択性のないＯ_３−ＴＥＯＳ膜で残った空隙部を埋め込む例である。

本方式により、ワードライン間のスペースは、基板シリコン部から底上げされたような形状でシームレスに埋め込まれる。これによって、ワードライン間の埋め込み以降のウエット工程でＯ_３−ＴＥＯＳのシーム部がエッチングされてしまい、その空隙にシリコン窒化膜が侵入することにより寄生容量が増大するのを抑制することができる。

まず、図１（ａ），（ｂ）に示すように、半導体基板（シリコン基板）１０１上にゲート絶縁膜となるシリコン熱酸窒化膜１０２を８ｎｍの厚さ、フローティングゲート（電荷蓄積層）となるＰドープ多結晶シリコン膜１０３を６０ｎｍの厚さ、ＣＭＰの研磨ストッパーとなるシリコン窒化膜（図示せず）を６０ｎｍの厚さに積層して形成する。次に公知のリソグラフィ技術及びエッチング技術により、上記シリコン窒化膜、Ｐドープ多結晶シリコン膜１０３、シリコン熱酸窒化膜１０２、及び半導体基板１０１を順次加工して、トレンチアイソレーション（例えばＳＴＩ：Shallow Trench Isolation）を形成するためのエッチング深さが２２０ｎｍ程度のアイソレーション溝を形成する。次に公知の絶縁膜形成技術を用いて、上記アイソレーション溝を絶縁膜で埋め込み、シリコン窒化膜をストッパーとしてＣＭＰ技術により上記絶縁膜をアイソレーション溝内にのみ残存せしめることによりＳＴＩ１０４を形成する。

その後、反応性イオンエッチング等によって、ＳＴＩ１０４の高さを調節し、電極間絶縁膜（ＩＰＤ）となるＯＮＯ膜１０５を形成する。次にコントロールゲート電極（＝ワードライン）となるＰドープ多結晶シリコン膜１０６を形成し、公知のリソグラフィ技術及びエッチング技術によりセル部以外のＰドープ多結晶シリコン膜１０３上のＯＮＯ膜１０５に開口部を設ける。更に、コントロールゲート電極（＝ワードライン）となるＰドープ多結晶シリコン膜１０７、ハードマスクとなるシリコン窒化膜１０８を形成する。

次に、図２（ａ），（ｂ）に示すように、公知のリソグラフィ技術及びＲＩＥ技術によって、シリコン窒化膜１０８、Ｐドープ多結晶シリコン膜１０７、ＯＮＯ膜１０６、及びＰドープ多結晶シリコン膜１０３を順次加工して、コントロールゲート及びフローティングゲートを形成する。このとき、シリコン熱酸窒化膜１０２も加工して半導体基板１０１の表面がワードライン間に露出するようにする。

続いて、図３（ａ），（ｂ）に示すように、下地選択性の強いＯ_３−ＴＥＯＳ膜１０９を４０ｎｍ程度の厚さに形成する。反応ガスとしてＴＥＯＳ（tetraethoxysilane）とＯ_３とを用い、下地選択性を強くするために４５０℃以下で成膜を行う。このような成膜温度では、Ｏ_３−ＴＥＯＳ膜の成膜速度はＳｉ上で一番速く、以下シリコン窒化膜上、シリコン熱酸化膜上、ドープト多結晶シリコン膜上の順に遅くなる（ドープト多結晶シリコン膜表面はＯ_３−ＴＥＯＳ成膜時のＯ_３によって瞬時に酸化されるためにＯ_３−ＴＥＯＳが成膜されにくい）。

従って、本実施形態のように、シリコン基板１０１の表面がワードライン間に露出した状態では、Ｏ_３−ＴＥＯＳ膜はシリコン基板からボトムアップ形状で成膜されるため、ワードライン間のシリコン基板１０１上はシームレスに埋め込まれる。特にスペースの狭いセル部ではボトムアップ速度が速いのに対して、広いスペースの周辺回路部ではボトムアップはあまり行われない。但し、同じワードライン間でもＳＴＩ上は下地選択性の強いＯ_３−ＴＥＯＳ膜の成膜速度が遅いために殆ど埋め込みは進行しない。

次に、高温で水素／酸素混合ガスによる後酸化を行い、ワードライン側面を下地選択性の強いＯ_３−ＴＥＯＳ膜１０９越しに酸化してシリコン熱酸化膜１１０を形成する。これにより、加工ダメージを除去し、またフローティングゲート端部を酸化して丸めることで電界集中を緩和する。

次に、図４（ａ），（ｂ）に示すように、Ｏ_３−ＴＥＯＳ膜１０９とＳＴＩ１０４の露出面上に、下地依存性のないＯ_３−ＴＥＯＳ膜１１１を約２０ｎｍの厚さに形成する。そして、このＯ_３−ＴＥＯＳ膜１１１をゲート電極のサイドウォールスペーサーに用いてイオン注入を行い、周辺回路部の拡散層１１２を形成する。なお、本実施形態ではＯ_３−ＴＥＯＳ膜を用いたが、これに変えてＳｉＨ_４／Ｎ_２Ｏ、あるいはＳｉＨ_２Ｃｌ_２／Ｎ_２Ｏを用いるＬＰＣＶＤで形成するＨＴＯ（High Temperature Oxide）膜、あるいはＬＰＣＶＤで形成したＴＥＯＳ膜等を用いることが可能である。

次に、下地依存性のないＯ_３−ＴＥＯＳ膜１１３を用いて、Ｏ_３−ＴＥＯＳ膜１０９及びＯ_３−ＴＥＯＳ膜１１１で埋め残したワードライン間の空隙を完全に埋め込む。この時ワードライン間のＳＴＩ上は、周辺から取り囲むように埋め込まれるのでシームは中央部にのみ残存して図５（ａ），（ｂ）に示すようになる。

続いて、図６（ａ），（ｂ）に示すように、ＣＭＰによりＯ_３−ＴＥＯＳ膜１０９，１１１，１１３を平坦化し、反応性イオンエッチングでシリコン窒化膜１０８及びＯ_３−ＴＥＯＳ膜１１１，１１３をエッチバックして、Ｐドープ多結晶シリコン膜１０７の上部を露出させる。そして、適当なエッチング技術で上記Ｐドープ多結晶シリコン膜１０７の表面の酸化膜を除去したあとにコバルト膜をスパッタ形成し、シリサイデーションを行うことによりコバルトシリサイド膜１１４を形成する。次に、上記コバルトシリサイド膜１１４を保護するために、ＬＰＣＶＤ法によりシリコン窒化膜１１５を形成する。

本実施形態の方法では、ワードライン間の埋め込み絶縁膜でシームの存在する場所はＳＴＩの中央部のみであるために、寄生容量が問題になるような箇所（隣接ワードライン間）にシリコン窒化膜が侵入することは起こり得ない。従って、良好なデバイスの書き込み特性の確保が可能となる。

以降の工程では層間絶縁膜（ＩＬＤ）１１６，１１７，１１８を形成し、配線１１９，１２０及びコンタクトプラグ１２１，１２２の形成を行うことになるが詳細は省略し、デバイスの最終構造のみを示す（図７（ａ），（ｂ））。

本実施形態のように、下地依存性の強いＯ_３−ＴＥＯＳ膜と下地依存性のないＯ_３−ＴＥＯＳ膜を組み合わせて埋め込むことで、特に隣接ワードライン間をシームレスに埋め込み、シリコン窒化膜の侵入を抑制することができるので、書き込み特性の劣化なく、フラッシュメモリの更なる微細化が可能になる。

［第二の実施形態］
本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について、図８（ａ），（ｂ）乃至図１４（ａ），（ｂ）を用いて説明する。図８（ａ），（ｂ）乃至図１４（ａ），（ｂ）において、それぞれ（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図である。本実施形態は、上述した第一の実施形態とは異なり、ＭＯＮＯＳ型のフラッシュメモリに適用した例である。

図８（ａ），（ｂ）に示すように、半導体基板（シリコン基板）２０１上にゲート絶縁膜となるシリコン熱酸窒化膜２０２を４ｎｍの厚さ、チャージトラップ膜（電荷蓄積層）となるシリコン窒化膜２０３を１０ｎｍの厚さ、チャージブロック膜となるアルミナ膜２０４を１０ｎｍの厚さ、ゲート電極となるＰドープ多結晶シリコン膜２０５を３０ｎｍの厚さ、及びＣＭＰストッパーとなるシリコン窒化膜（図示せず）を６０ｎｍの厚さに積層して形成する。次に公知のリソグラフィ技術及びエッチング技術により、上記シリコン窒化膜、Ｐドープ多結晶シリコン膜２０５、アルミナ膜２０４、シリコン窒化膜２０３、シリコン熱酸窒化膜２０２、及び半導体基板２０１を順次加工して、ＳＴＩとなるエッチング深さ２２０ｎｍ程度のアイソレーション溝を形成する。

次に公知の絶縁膜形成技術を用いて上記アイソレーション溝を絶縁膜で埋め込み、シリコン窒化膜をストッパーとしてＣＭＰ技術により上記絶縁膜をアイソレーション溝内にのみ残存せしめることによりＳＴＩ２０６を形成する。その後、反応性イオンエッチング等によって、ＳＴＩ２０６の高さを調節し、コントロールゲート電極（＝ワードライン）となるＰドープ多結晶シリコン膜２０７、更にハードマスクとなるシリコン窒化膜２０８を形成する。

次に、図９（ａ），（ｂ）に示すように、公知のリソグラフィ技術及びＲＩＥ技術によって、シリコン窒化膜２０８、Ｐドープ多結晶シリコン膜２０７、Ｐドープ多結晶シリコン膜２０５、アルミナ膜２０４、シリコン窒化膜２０３を順次加工して、ワードラインを形成する。次にプラズマ酸化により、上記Ｐドープ多結晶シリコン膜２０７及びＰドープ多結晶シリコン膜２０５の側面を酸化してシリコン熱酸化膜２０９を形成し、特にＰドープ多結晶シリコン膜２０５の下端部を丸め酸化する後酸化を行う。

次に、基板全面にＨＴＯ膜２１０を１０ｎｍの厚さに形成し、このＨＴＯ膜及び後酸化で形成されたシリコン熱酸化膜２０９をゲート電極のサイドウォールスペーサーに用いてイオン注入を行い、周辺回路部の拡散層２１１を形成する。続いて、反応性イオンエッチング技術で側壁残し加工を行ってワードライン側壁にのみ残存せしめると共に、上記シリコン熱酸窒化膜２０２を除去してワードライン間のアクティヴエリア上の半導体基板２０１表面を露出させると図１０（ａ），（ｂ）に示すようになる。

その後、図１１（ａ），（ｂ）に示すように、下地選択性の強いＯ_３−ＴＥＯＳ膜２１２を形成する。成膜に際しては、反応ガスとしてＴＥＯＳ（tetraethoxysilane）とＯ_３とを用い、下地選択性を強くするために４５０℃以下で行う。このような成膜温度では、Ｏ_３−ＴＥＯＳ膜の成膜速度はＳｉ上で一番速く、以下シリコン窒化膜上、アルミナ上、シリコン熱酸化膜上、ドープト多結晶シリコン膜上の順に遅くなる（ドープト多結晶シリコン膜表面はＯ_３−ＴＥＯＳ成膜時のＯ_３によって瞬時に酸化されるためにＯ_３−ＴＥＯＳが成膜されにくい）。

従って、本実施形態のようにシリコン基板２０１がワードライン間に露出した状態では、Ｏ_３−ＴＥＯＳ膜２１２はシリコン基板２０１からボトムアップ形状で成膜されるため、ワードライン間のシリコン基板２０１上はシームレスに埋め込まれる。但し、同じワードライン間でもＳＴＩ２０６上は下地選択性の強いＯ_３−ＴＥＯＳ膜の成膜速度が遅いために殆ど埋め込みは進行しない。

次に、下地依存性のないＯ_３−ＴＥＯＳ膜２１３を用いて、Ｏ_３−ＴＥＯＳ膜２１２で埋め残したワードライン間の空隙を完全に埋め込む。このときワードライン間のＳＴＩ上は周辺から取り囲むように埋め込まれるのでシームは中央部にのみ残存して図１２（ａ），（ｂ）に示すようになる。

続いて、図１３（ａ），（ｂ）に示すように、ＣＭＰによりＯ_３−ＴＥＯＳ膜２１３，２１２を平坦化し、反応性イオンエッチングでシリコン窒化膜２０９及びＯ_３−ＴＥＯＳ膜２１３，２１２をエッチバックして、Ｐドープ多結晶シリコン膜２０８の上部を露出させる。引き続き、適当なエッチング技術で上記Ｐドープ多結晶シリコン膜２０８表面の酸化膜を除去したあとにニッケル白金合金膜をスパッタし、シリサイデーションを行うことによりニッケル白金シリサイド膜２１４を形成する。次にニッケル白金シリサイド膜２１４を保護するために、プラズマＣＶＤ法によりシリコン窒化膜２１５を形成する。

以降の工程では、層間絶縁膜（ＩＬＤ）２１６，２１７，２１８を形成し、配線２１９，２２０及びコンタクトプラグ２２１，２２２形成を行うことになるが詳細は省略し、デバイスの最終構造のみを示す（図１４（ａ），（ｂ））。

以上、２つの実施形態を例に取って示したが、本発明は上記各実施形態に示した組み合わせに限定されることなく、各実施形態に記載されたプロセスを適宜組み合わせても同様の効果を実現することが可能である。

上述したように、本発明の第一の態様に係るフラッシュメモリの製造方法は、半導体基板上にフラッシュメモリのメモリセルを形成するゲート絶縁膜、フローティングゲートとなる第一の導電体膜を積層して形成する工程と、反応性イオンエッチングによって前記積層された第一の導電体膜及びゲート絶縁膜、及び半導体基板を加工し、トレンチアイソレーション（例えばＳＴＩ：Shallow Trench Isolation）となるアイソレーション溝を形成する工程と、上記アイソレーション溝に第一の絶縁膜を埋め込むことによってＳＴＩを形成する工程と、上記基板上に電極間絶縁膜となる第二の絶縁膜、及びコントロールゲートとなる第二の導電体膜を形成し、反応性イオンエッチングによって前記第二の導電体膜、第二の絶縁膜及び第一の導電体膜を加工してワードライン及びフローティングゲートを形成する工程、少なくともワードライン加工により露出したワードラインあるいはフローティングゲート側面を酸化する後酸化工程、及び前記ワードライン間のアクティヴエリア上の半導体基板表面を露出させる工程とを有し、ワードライン間に埋め込む第三の絶縁膜として、成膜時に下地選択性を示すＯ_３−ＴＥＯＳ膜をシームレスに埋め込む工程と、前記下地選択性を示すＯ_３−ＴＥＯＳ膜上に第四の絶縁膜を埋め込むことでワードライン間を完全に埋め込む。

更に、本発明の望ましい実施の態様としては、次のものがあげられる。

（ａ）前記ワードライン間のアクティヴエリア上の半導体基板表面を露出させる工程として、ワードラインを反応性イオンエッチングによって加工するときに前記ゲート絶縁膜も加工することで半導体基板表面を露出させる。

（ｂ）前記後酸化工程として、ワードライン間に成膜時に下地選択性を示すＯ_３−ＴＥＯＳ膜をシームレスに埋め込んだあとに、Ｏ_３−ＴＥＯＳ膜を介してワードラインあるいはフローティングゲートの側面を酸化する。

（ｃ）前記ワードライン間のアクティヴエリア上の半導体基板表面を露出させる工程として、ワードラインを反応性イオンエッチングによって加工し、後酸化を行ったあとに、反応性イオンエッチングによりアクティヴエリア上の半導体基板表面上のシリコン酸化膜を除去することにより行う。

本発明の第二の態様に係るフラッシュメモリは、隣接ワードライン間のアクティヴエリア上がＯ_３−ＴＥＯＳ膜によってシームレスに埋め込まれ、隣接ワードライン間のＳＴＩ上が周囲から取り囲むように絶縁膜によって埋め込まれている。

上記のような製造方法並びに構成によれば、下記のような効果が得られる。

（１）下地選択性の強い条件でＯ_３−ＴＥＯＳを基板部のシリコンを露出させたアイソレーション溝上に形成することで隣接ワードライン間にシームやボイドを発生させることなくＯ_３−ＴＥＯＳ膜を形成することができるので後工程のウエット工程で隣接ワードライン間がエッチングされて空隙が発生することを防ぐことができる。また前記空隙にシリコン窒化膜等が侵入してしまい、隣接ワードライン間の寄生容量が増大するのを抑制することができる。

（２）下地選択性の強い条件を用いることで、Ｏ_３−ＴＥＯＳ膜を基板シリコンからボトムアップ形状で成長させることができ、Ｏ_３−ＴＥＯＳ膜中のシームやボイドの発生を抑制することができる。従って、Ｏ_３−ＴＥＯＳ膜の緻密化アニールで通常シームを消すために用いられる水蒸気酸化を採用する必要がなくなり、Ｏ_３−ＴＥＯＳ膜の緻密化アニールを窒素などの不活性雰囲気中で行うことが可能である。これにより、従来のＯ_３−ＴＥＯＳ膜の水蒸気酸化による緻密化アニール時に発生していた基板酸化によるフラッシュメモリ特性への悪影響発生を回避することができる。

（３）下地選択性の強い条件ではＯ_３−ＴＥＯＳ膜を厚く形成することが困難であるが、第二の絶縁膜と組み合わせることで、下地選択性の強い条件でＯ_３−ＴＥＯＳ膜を形成するプロセス時間の短縮をはかることができる。

また、上記（ａ）の製造方法によれば、アイソレーション溝形状を下地選択性の強いＯ_３−ＴＥＯＳ膜によって埋め込みやすい形状にすることができるので、シームやボイドを発生させることなくＯ_３−ＴＥＯＳ膜を形成することができる。

上記（ｂ）の製造方法によれば、下地選択性の強いＯ_３−ＴＥＯＳ膜を利用しながらも、ゲート電極のＲＩＥ加工で入ったダメージを一般的なダメージ除去手法である後酸化によって除去することが可能である。

上記（ｃ）の製造方法によれば、ゲート電極のＲＩＥ加工で入ったダメージを一般的なダメージ除去手法である後酸化によって除去することができると共に、下地選択性の強いＯ_３−ＴＥＯＳ膜を利用して隣接ワードライン間をシームやボイドを発生させることなく埋め込むことが可能である。

上述したように、本発明の各実施形態によれば、ワードライン間埋め込みにＯ_３−ＴＥＯＳ膜を用い、下地の条件を整えＯ_３−ＴＥＯＳ膜の成膜条件を低温の下地に対して強い選択性を有する条件を用いることで、隣接ワードラインの間をシームレスに埋め込み、セル間干渉が抑制された良好な素子特性を有するフラッシュメモリ及びその製造方法を提供できる。これによって、非常に微細なワードラインを形成することが可能になるので、フラッシュメモリの一層の微細化による性能／集積度向上もできる。

以上、第一、第二の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第一の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第二の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第三の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第四の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第五の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第六の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第七の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。本発明の第二の実施形態に係るＭＯＮＯＳ型フラッシュメモリ及びその製造方法について説明するためのもので、第一の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。本発明の第二の実施形態に係るＭＯＮＯＳ型フラッシュメモリ及びその製造方法について説明するためのもので、第二の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。本発明の第二の実施形態に係るＭＯＮＯＳ型フラッシュメモリ及びその製造方法について説明するためのもので、第三の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。本発明の第二の実施形態に係るＭＯＮＯＳ型フラッシュメモリ及びその製造方法について説明するためのもので、第四の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。本発明の第二の実施形態に係るＭＯＮＯＳ型フラッシュメモリ及びその製造方法について説明するためのもので、第五の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。本発明の第二の実施形態に係るＭＯＮＯＳ型フラッシュメモリ及びその製造方法について説明するためのもので、第六の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。本発明の第二の実施形態に係るＭＯＮＯＳ型フラッシュメモリ及びその製造方法について説明するためのもので、第七の製造工程を示しており、（ａ）図はワードライン方向に沿った断面図、（ｂ）図はビットライン方向に沿った断面図。

符号の説明

１０１，２０１…半導体基板、１０２，２０２…シリコン熱酸窒化膜、１０３，１０６，１０７，２０５，２０７…Ｐドープ多結晶シリコン膜、１０８，１１５，２０８，２１５…シリコン窒化膜、２０９…ＨＴＯ膜、１１１，２１１…拡散層、１１０，２１０…シリコン熱酸化膜、２０４…アルミナ膜、１０４，２０６…ＳＴＩ、１０５…ＯＮＯ膜、１０９，１１２，１１３，２１２，２１３…Ｏ_３−ＴＥＯＳ膜、１１４…コバルトシリサイド膜、２１４…ニッケル白金シリサイド膜、１１６，１１７，１１８，２１６，２１７，２１８…層間絶縁膜（ＩＬＤ）、１１９，１２０，２１９，２２０…配線、１２１，１２２，２２１，２２２…コンタクトプラグ、３０１…ワードライン、３０２…ＬＰＣＶＤシリコン酸化膜、３０３…コントロールゲート電極、３０４…シリコン窒化膜。

Claims

半導体基板上にメモリセルのゲート絶縁膜となる第一の絶縁膜と電荷蓄積層となる第一の導電体膜を積層して形成する工程と、
前記第一の導電体膜、前記第一の絶縁膜、及び前記半導体基板をエッチングによって加工し、素子分離領域を形成するためのアイソレーション溝を形成する工程と、
前記アイソレーション溝内に第二の絶縁膜を埋め込むことによってトレンチアイソレーションを形成する工程と、
前記第一の導電体膜上に電極間絶縁膜となる第三の絶縁膜、及びコントロールゲートとなる第二の導電体膜を形成し、エッチングによって前記第二の導電体膜、前記第三の絶縁膜及び前記第一の導電体膜を加工して、一部の領域が前記コントロールゲートとして働くワードライン及び電荷蓄積層を形成する工程と、
前記ワードライン及び電荷蓄積層の側面を酸化する後酸化工程と、
隣接する前記ワードライン間におけるアクティヴエリア上の前記半導体基板の表面を露出させる工程と、
隣接する前記ワードライン間における前記半導体基板の露出面上に、第四の絶縁膜として成膜時に下地選択性を示すＯ_３−ＴＥＯＳ膜を埋め込む工程と、
前記第四の絶縁膜上に第五の絶縁膜を埋め込むことで隣接する前記ワードライン間を埋め込む工程と
を具備することを特徴とするフラッシュメモリの製造方法。
前記半導体基板の表面を露出させる工程は、前記エッチングによって前記第二の導電体膜、前記第三の絶縁膜及び前記第一の導電体膜を加工するときに、更に前記エッチングを進行させて前記第一の絶縁膜も加工することで、前記半導体基板の表面を露出させるものであることを特徴とする請求項１に記載のフラッシュメモリの製造方法。
前記後酸化工程は、隣接する前記ワードライン間に、前記第四の絶縁膜を埋め込んだあとに、前記第四の絶縁膜を介してワードライン及び電荷蓄積層の側面を酸化するものであることを特徴とする請求項１に記載のフラッシュメモリの製造方法。
前記半導体基板の表面を露出させる工程は、前記エッチングによって前記第二の導電体膜、前記第三の絶縁膜及び前記第一の導電体膜を加工し、後酸化を行ったあとに、更にエッチングによりアクティヴエリア上の前記半導体基板の表面上に形成されたシリコン酸化膜を除去することにより行うものであることを特徴とする請求項１に記載のフラッシュメモリの製造方法。
半導体基板上に積層して形成されたゲート絶縁膜、電荷蓄積層、電極間絶縁膜及びコントロールゲートを有するメモリセルと、
前記半導体基板に形成されたトレンチアイソレーション構造の素子分離領域と、
隣接するワードライン間のアクティヴエリア上にシームレスに埋め込まれた下地選択性を示すＯ_３−ＴＥＯＳ膜と、
前記隣接するワードライン間の前記Ｏ_３−ＴＥＯＳ膜上に埋め込まれた第一の絶縁膜と、
前記隣接するワードライン間における素子分離領域上を周囲から取り囲むように埋め込まれた第二の絶縁膜と
を具備することを特徴とするフラッシュメモリ。