JPH09508754A - 基板内に溝に隣接した拡散領域を製造する方法 - Google Patents

基板内に溝に隣接した拡散領域を製造する方法

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JPH09508754A JP7520896A JP52089695A JPH09508754A JP H09508754 A JPH09508754 A JP H09508754A JP 7520896 A JP7520896 A JP 7520896A JP 52089695 A JP52089695 A JP 52089695A JP H09508754 A JPH09508754 A JP H09508754A
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Abstract

(57)【要約】 基板(3)内に溝(51)に隣接した拡散領域(110)を製造するために、溝(51)のエッチング後に全表面に拡散バリア層(6)を施し、該拡散バリア層を少なくとも2つの層を有する多層ホトレジスト系を使用して構造化する。全表面に、拡散源として適当なドープされた層(11)を施す。拡散領域(110)をドープされた層(11)から拡散により形成する、この際構造化された拡散バリア層(6)はマスクとして作用する。該方法は、特に異なった導電形の側壁ドーピングを有するアイソレーション溝を製造する際にSOI基板内のスマート・パワー回路のために使用可能である。

Description

【発明の詳細な説明】 基板内に溝に隣接した拡散領域を製造する方法 種々の用途のためには、基板内に高い縦横比(該縦横比は溝の深さの溝の幅に 対する比である)および該溝に境界を接する拡散領域を有する溝を製造すること が必要である。この場合、異なった導電形の拡散領域が製造可能であるべきであ る。 このような隣接した拡散領域を有する溝は、例えばスマート・パワー(Smart- Power)技術においてSOP基板上に必要とされる。該スマート・パワー技術に おいては、高電圧パワー素子を有する複雑なロジック素子が1つの基板内に集積 される。ロジック素子は5ボルト程度の電圧レベルで作動されるが、一方高電圧 パワー素子の場合には500ボルトまでの電圧が生じるので、高電圧素子をロジ ック素子から電気的に分離することが必要である。 高電圧素子と低電圧素子を誘電性絶縁によって電気的に完全に互いにアイソレ ーションすることは公知でる(例えばA.Nakagawa et al.,ISPSD pp97-101,To kyo 1990,N.Yasuhara et al.IEDM 1991 SIEHE 141-144参照)。このためには 素子はSOI基板内に実現される。SOI基板は単結晶シリコンウエハ上にSi O2からなる絶縁層および該絶縁層上に単結晶シリコ ン層を有し、該単結晶シリコン層はSOI基板の表面を有する。素子は単結晶シ リコン層内に形成される。SOI基板の絶縁層は垂直方向のアイソレーションを 保証し、一方素子の横方向のアイソレーションは絶縁材料が充填された溝で行わ れる。これらの溝は、絶縁層の表面まで達している。これらの溝は、単結晶層内 のアイソレーションすべき素子を完全に包囲する。溝を充填するために、例えば 側壁は熱的に酸化されかつ残りの中間室にはポリシリコンが充填される。その際 、溝充填物は、完全に酸化珪素によって密封されたポリシリコン核からなる。 N.ヤスハラ他著、IEDM 1991,SIEHE 141-144から、素子のスイッチ特性を、 単結晶シリコン層内にアイソレーション溝に境界を接して製造される拡散領域に より調節できることは公知である。このドーピングは、例えば硼珪酸ガラスまた は燐珪酸ガラスのようなドープされたガラスからの拡散またはイオン注入により 行われる。 スマート・パワー(Smart-Power)技術では5〜10の縦横比で20μmの溝 深さを生じるので、アイソレーション溝の側壁のドーピングの際にイオン注入に より同一形状の所定の広がりを有する拡散領域を製造することは問題である。 従って、アイソレーション溝に隣接した拡散領域を製造するためには、溝の充 填前に全表面にドープされ た層が施される。このドープされた層からの拡散により、溝に隣接した拡散領域 が形成される。その際には、基板の表面は、例えば溝エッチングの際に使用され るトレンチ(溝)マスクにより保護される。 スマート・パワー技術で生じるような溝深さおよび縦横比では、ドープされた 層の構造化は通常のホトレジスト技術では不可能である。それというのも、ホト レジストは20μmの深さでは侵透露光することができないからである。さらに 、露光の際にレジスト内での不十分なフォーカシングおよび光反射により別の問 題が生じる。従って、公知技術では種々異なった導電形を有する構造化された拡 散領域を製造することができない。隣接した拡散領域を有する溝内に種々異なっ た導電形を必要とする回路を製造するためには、異なった導電形の拡散領域の製 造は2工程で行われる。まず、側壁に第1の導電形の拡散領域を製造すべき溝を 製造する。拡散領域の製造後に、溝に充填する。次いで、第2のトレンチマスク を使用して、側壁に第2の導電形の拡散領域を製造すべき溝をエッチングする。 第2の拡散領域の製造後に、この領域も充填する。さらに、側壁に拡散領域が製 造されない溝を製造すべき場合には、もう1回の溝エッチングとそれに引き続く 溝充填が必要である。 従って、本発明の問題点は、溝の内部に構造化された拡散領域を実現可能であ る、基板内に溝に隣接した 拡散領域を製造する方法を提供することである。該方法は、同一の溝または種々 の溝が隣接して配置される、種々異なった導電形の拡散領域を製造するために特 に好適であるべきである。 前記問題点は、請求項1に記載の方法により解決される、本発明の別の実施態 様は、その他の請求項から明らかである。 本発明による方法では、溝の製造後に拡散バリア層を全表面に施す。該拡散バ リア層を少なくとも2つの層を有する多層ホトレジスト系を使用して構造化する 。構造化した拡散バリア層の全表面に、拡散源として適当であるドープされた層 を折出させる。ドープされた層の拡散により、溝に隣接して拡散領域を形成する 、この場合ドープされた層の下の構造化した拡散バリア層がマスクとして作用す る。 異なった導電形の拡散領域を製造するために、第1の拡散バリア層を施し、該 拡散バリア層を少なくとも2つの層を有する多層レジスト系を用いて構造化する 。その後、第1のドープされた層を折出させ、該層を拡散領域を製造するための 拡散源として使用する。第1の拡散領域を製造した後に、第1のドープされた層 を除去する。第2の拡散バリア層を全表面に施す。少なくとも2つの層を有する 多層レジスト系を使用して、第2の拡散バリア層およびその下にある第1の拡散 バリア層を構造化する。次いで、全表面に第2のドー プされた層を析出させ、該層を第2の拡散バリア層を形成するために使用する。 第2のドープされた層、第2の拡散バリア層および第1の拡散バリア層の除去し た後に、例えばSiO2およびポリシリコンを充填することにより溝の処理を行 う。第2の拡散バリア層と第1の拡散バリア層の同時構造化が不均一な厚さに基 づき基板の表面の損傷を生じることのある事例においては、第2の拡散バリア層 を施す前に構造化した第1の拡散バリア層を除去する。 このようにして、溝の側壁に並列して配置された溝の種々の側壁に配置された 種々のドープされた拡散領域、およびまた重ね合わされた拡散領域を製造するこ とができる。本発明による方法では、種々の導電形の拡散領域を製造するために 専ら溝エッチングが必要であるにすぎない。溝は、本発明による方法で拡散領域 を製造した後に、1工程で充填しかつさらに処理することができる。それにより 処理費用が著しく減少する。 拡散バリア層を構造化するためには、構造の平坦化を惹起しかつ表面の最上層 でホトリソグラフィー構造化が行われる全ての多層ホトレジスト系が適当である 。このようなレジスト系は、例えばM.Sebald et al,SPIE Vol.1262,pp.528- 537(1990)またはH.Ahne et al,Siemens Review,R & D Specials,pp.23-27(1 991)から公知である。 拡散バリア層の構造化のために、好ましくはボトムレジスト層を施し、該ボト ムレジスト層を施し、該ボトムレジスト層を光透過性にする。そのためには例え ばジアゾキノン/ノボラックベースのホトレジストが適当である。ボトムレジス ト内の気泡形成の際に、平坦するバックエッチングおよび繰り返しの塗布により 十分な平坦化度を補償することができる。溝内のボトムレジスト層内の気泡形成 を完全に回避するためには、ホトレジストを減圧下で、場合により真空中で施す のが有利である。 ボトムレジスト層にトップレジスト層を施し、該トップレジスト層を露光しか つ現像する。マスクとして現像されたトップレジスト層を使用して、ボトムレジ スト層を異方性エッチング法でエッチングする。ホトレジストのためには、好ま しくは、モノマーの無水マレイン酸、アリルトリメチルシランおよびマレインイ ミドから構成された珪素含有ターポリマーを使用する。この場合、ボトムレジス ト層を好ましくはO2プラズマ内で構造化する。この際に、プラズマからのO2と トップレジスト層からのシリコンとの反応によりSiO2が形成され、これはト ップレジスト層をO2浸食から保護する。O2プラズマエッチングに対するトップ レジスト層の安定性をさらに高めるにことは、トップレジスト層の露光されなか った部分をボトムレジスト層の構造化前に表面でアミノシロキサンで処理する ことによりシリル化することにより達成される。 次に本発明を図面および実施例につき詳細に説明する。 第1図は、トレンチマスクを有するSOI基板を示す。 第2図は、溝エッチングおよび第1の拡散バリア層の析出後のSOI基板を示 す。 第3図は、ボトムレジスト層およびトップレジスト層を施した後のSOI基板 を示す。 第4図は、トップレジスト層の露光を示す。 第5図は、トップレジスト層の現像後のSOI基板を示す。 第6図は、トップレジスト層のシリル化後のSOI基板を示す。 第7図は、ボトムレジスト層および第1の拡散バリア層の構造化後のSOI基 板を示す。 第8図は、ドープされた層を施しかつ第1の拡散領域層の製造後のSOI基板 を示す。 第9図は、第2の拡散バリア層、ボトムレジスト層およびトップレジスト層を 施した後のSOI基板を示す。 第10図は、トップレジスト層の露光を示す。 第11図は、ボトムレジスト層の構造化後のSOI基板を示す。 第12図は、第2の拡散バリア層および第1の拡散 バリア層の構造化後のSOI基板を示す。 第13図は、第2のドープされた層の析出および第2の拡散バリア層製造後の SOI基板を示す。 第14図は、第2のドープされた層および拡散バリア層の除去後にSOI基板 を示す。 単結晶シリコンウエハ1、SiO2からなる絶縁層2および単結晶シリコン層 3を有するSOI基板に、トレンチマスク4を施す(第1図参照)。絶縁層2は 2μmの厚さを有する。単結晶シリコン層3は20μmの厚さを有しかつ例えば 低濃度n形ドープされている。 SIO基板は好ましくはダイレクト・ウエハ・ボンディング(DWB)または シリコン・ダイレクト・ボンディング(SDB)法(この方法は、例えばYu Oha ta他著、IEEE 1987,pp.443−446から公知である)に基づき製 造される。 トレンチマスク4は、下層41、中間層42および上層43を有する。下層4 1は例えば50nmの厚さで熱的酸化により製造する。中間層42は例えば15 0nmの厚さでSi34のCVD析出により製造する。上層43は例えば160 0nmの厚さでのSiO2のCVD析出により製造する。この層配列の上に、ト レンチマスク4の構造化のために、レジストマスクを施す。該トレンチマスク4 をレジストマスクを用いてCHF3/O2乾式エッチング法により構造化する。ト レンチマスク4は深い溝をエッチングするために適しなけらばならない。 例えばレジストストリッピングによりレジストマスクを除去した後に、トレン チマスクを用いて溝51,52を単結晶シリコン層3にエッチングする。そのた めにはCl2/O2化学を用いる異方性乾エッチング法を使用する。溝エッチング はSiO2に対して選択的に行う、従って絶縁層2の表面が露出するや否や停止 する(第2図参照)。エッチング生成物を例えばHFディップで除去した後に、 全表面に第1の拡散バリア層6を施す。該第1の拡散バリア層6は例えば50n mの厚さのSiO2またはSi34のCVD折出により製造する。 第1の拡散バリア層6の構造化のためには、全表面にボトムレジスト層7を施 す。ボトムレジスト層7は例えばTMSRホトレジストから2μmの厚さで施す 。ボトムレジスト層7を平坦化し、引き続き、光透過性になるように加熱する。 このとは反射を減少させる(第3図参照)。ボトムレジスト層7にトッレジスト 層8を施し、これをさらに平坦化する。トップレジスト層8としては、例えばモ ノマーの無水マレイン酸、アリルトリメチロールシランおよびマレインイミドか ら構成された珪素含有ターポリマーを使用する。 トップレジスト層8を、第4図に矢印9で示された光で露光する。トップレジ スト層8の露光した部分に 現像により、この領域でボトムレジスト層7の表面を露出させる。トップレジス ト層8の露光されなかった部分を表面にアミノシロキサンを作用させることによ りシリル化する。それによりトップレジスト層8の表面に保護層10が形成され 、該保護層はO2プラズマエッチングに対する安定性を高める(第6図参照)。 ボトムレジスト層7の露出した部分を、引き続きO2プラズマで異方性エッチ ングする。O2プラズマエッチングはSiO2またはSi34に対して選択的であ るので、該エッチングは拡散バリア層6で停止する。引き続き、第1の拡散バリ ア層6を異方性湿式エッチング法により、例えばHFディップによりエッチング する(第7図参照)。トレンチマスク4の表面もまた第1の溝51の側壁ならび に第1の溝51の底部も露出される。 保護層10、トップレジスト層8の残留分およびボトムレジスト層7の残留分 を除去する。引き続き、拡散源として適するドープされた層11を全面的に施す (第8図参照)。ドープされた層11は例えばホウケイ酸ガラスから析出させる 。第1の溝51の領域に、ドープされた層11直接単結晶シリコン層3の表面に 積層する。それに対して、第2の溝52の領域では、単結晶層3の表面を第1の 拡散バリア層6で被覆する。この領域でドープされた層11を第1の拡散バリア 層6に積層する。N2雰囲気内での例えば1000℃ で30分間の熱処理工程で、第1の溝51に隣接する第1の拡散バリア領域11 0をドーピング物質を注入することにより形成する。第2の溝52の領域内では 、第1の拡散バリア層6がドーピング物質の基板への浸入を阻止する。 熱処理工程後に、第1のドープされた層11を除去する。 第2の拡散バリア層12を例えばSiO2またはSi34のCVD析出に基づ き例えば50nmの厚さで全表面に析出させる。その後、例えばTMSRホトレ ジストからなるもう1つのボトムレジスト層13を2μmの厚さで施しかつ平坦 化する。このボトムレジスト層13を、光透過性になるように加熱する。次いで 、もう1つのトップレジスト層14を施しかつ平坦化する。このもう1つのトッ プレジスト層14を例えばCARLレジスト、即ち単量体の無水マレイン酸、ア リルトリメチルシランおよびマレインイミドから構成された珪素含有ターポリマ ーから形成する(第9図参照)。この別のトップレジスト層14を局部的に露光 する。該露光は第10図には矢印15で示されている。このトップレジスト層1 4の露光した部分を現像する、その際別のボトムレジスト層13の表面はこの領 域内で露出される。O2プラズマエッチングに対する安定性を高めるために、前 記の別のトップレジスト層14の露光されなかった部分をアミノシランでシリル 化する。それによりもう1つの保護層16が別のトップレジスト層14の表面に 形成される。別のボトムレジスト層13の露出部分13をO2プラズマ内で異方 性エッチングする(第11図参照)。 次に、異方性湿式法で、例えばHF‐ディップ(SiO2バリアで)第2の拡 散バリア層12およびその下にある、第1の拡散バリア層6の部分をエッチング する。異方性湿式エッチングは、シリコンに対して選択的行われる(第12図参 照)。第2の拡散バリア層12と第1の拡散バリア層6の構造化により、第2の 溝52の領域に側壁521を露出させる。反対側の側壁は、第1の拡散バリア層 6と第2の拡散バリア層12により被覆されたままである。第1の溝51の側壁 は第2の拡散バリア層により被覆されている。 湿式エッチングにおいて除去すべき、第2の拡散バリア層の部分が一部は第1 の拡散バリア層上に配置され、一部は下層に配置されておりかつ従ってエッチン グすべき材料の厚さかが不均一である場合には、異方性エッチングにおいてオー バエッチングによる下層の損傷の恐れがある場合には、第1の拡散バリア層6を 第2の拡散バリア層12の全表面の被覆の前に除去することができる。 別の保護層16の除去後、別のトップレジスト層14および別のボトムレジス ト層13の全表面に、拡散源として適当である第2のドープされた層17を施す 。第2のドープされた層17は、例えば燐珪酸ガラスの折出により形成する(第 13図参照)。第2の溝52の側壁521に沿ってのみ、第2のドープされた層 17が直接単結晶シリコン層3上に配置されている。その他の領域では、ドープ された層17と単結晶シリコン層3との間荷台2の拡散バリア層12もしくは第 1の拡散バリア層6および第2の拡散バリア層12が配置されている。 N2雰囲気内で例えば100℃で30分間の熱処理において、ドーピング物質 を注入することにより第2のドープされた領域170を第2の溝52の側壁52 1に沿って形成する。第1の拡散バリア層6および第2の拡散バリア層12は、 側壁521の外部へのドーピング物質の浸入を阻止する。 本発明による方法によれば、第1および第2の拡散バリア層の相応する構造化 により溝の側壁の部分のみに拡散領域を設けることも可能である。さらに、側壁 に隣接したまたは重なった異なった導電形の拡散バリア層を製造することも可能 である。 第2のドープされた層17、第2の拡散バリア層12および第1の拡散バリア 層6を、例えばSiO2バリアでのHFディップまたはSi34バリアでのH3P O4での湿式化学エッチングにより除去する(第14図参照)。 引き続き、溝51,52に例えばSiO2およびポ リシリコンを析出させることにより充填する。次いで、単結晶層3に回路のため に必要な素子を形成する(図示せず)。アイソレーションすべき素子は、単結晶 層3にそれぞれリング状で完全に溝により包囲されている。

Claims (1)

  1. 【特許請求の範囲】 1.基板内に溝に隣接した少なくとも1つの拡散領域を製造する方法において 、 少なくとも表面にシリコンを有する基板内に、基板の表面に対して実質的に垂 直に延びる少なくとも1つの溝をエッチングし、 全面に拡散バリア層を施し、 該バリア層を少なくとも2つの層を有する多層ホトレジスト系を使用して構造 化し、 拡散バリア層を構造化するためにボトムレジスト層を施し、該ボトムレジスト 層を加熱により光不透過性にし、 トップレジスト層を施し、該トップレジスト層を露光しかつ現像し、 現像したトップレジスト層をマスクとして使用してボトムレジスト層を異方性 乾式エッチング法でエッチングし、 拡散バリア層の構造化後にボトムレジスト層とトップレジスト層を除去し、 全表面に、拡散源として適するドープされた層を析出させ、 拡散領域をドープされた層からの拡散により形成し、その際ドープされた層の 下の拡散バリア層がマスクとして作用することを特徴とする、基板内に溝に隣接 した少なくとも1つの拡散領域を製造する方法。 2.全表面に第1の拡散バリア層(6)を施し、 該第1のバリア層(6)を少なくとも2つの層を有する多層ホトレジスト系を 使用して構造化し、 全表面に、拡散源として適する第1のドープされた層(11)を析出させ、 第1の拡散領域(110)を第1のドープされた層からの拡散により形成し、 その際第1のドープされた層(11)の下の構造化した第1の拡散バリア層(6 )がマスクとして作用し、 第1の拡散領域の形成後に第1のドープされた層(11)を除去し、 全表面に第2の拡散バリア層(12)を施し、 第2の拡散バリア層(12)とその下にある第1の拡散バリア層(6)を少な くとも2つの層を有する多層ホトレジスト系を使用して構造化し、 全表面に、第1のドープされた層(11)に対して反対の導電形によってドー プされかつ拡散源として適する第2のドープされた層(17)を析出させ、 第2の拡散領域(170)を第2のドープされた層(17)からの拡散により 形成し、その際第2のドープされた層(17)の下の構造化した第2の拡散バリ ア層(12)がマスクとして作用する、請求項1記載の方法。 3.第2の拡散バリア層(12)を施す前に構造化 された第1の拡散バリア層(6)を除去し、 第2の拡散バリア層(12)のみを構造化する、請求項2記載の方法。 4.ボトムレジスト層(7,13)のためにジアゾキノン/ノボラックベース のホトレジストを使用し、 トップレジスト層(8,14)のために、モノマーの無水マレイン酸、アリル トリメチルシランおよびマレインイミドから構成された珪素含有ターポリマーを 使用する、請求項1から3までのいずれか1項記載の方法。 5.トップレジスト層を現像後にアミノシロキサンでシリル化する、請求項1 から4までのいずれか1項記載の方法。 6.ボトムレジスト層(7,13)をO2プラズマ内で構造化する、請求項1 から5までのいずれか1項記載の方法。 7.拡散バリア層が材料SiO2またはSi34の少なくとも1つを含有する 、請求項1から6までのいずれか1項記載の方法。 8.ドープされた層(11,17)をドープされた多結晶もしくは無定形シリ コンまたはドープされたガラスから形成する、請求項1から7までのいずれか1 項記載の方法。 9.基板として、単結晶シリコン層(3)、その下に配置された絶縁層(2) およびその下に配置された シリコンウエハ(1)を有するSOI基板を使用し、 その際溝が単結晶層(3)を貫通して絶縁層まで達しており、 拡散層(110,170)を単結晶層(3)に形成する、請求項1から8まで のいずれか1項記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19538005A1 (de) * 1995-10-12 1997-04-17 Fraunhofer Ges Forschung Verfahren zum Erzeugen einer Grabenisolation in einem Substrat
DE19630050B4 (de) * 1996-07-25 2005-03-10 Infineon Technologies Ag Herstellverfahren für eine Lackmaske auf einem Substrat mit einem Graben
US5851900A (en) * 1997-04-28 1998-12-22 Mosel Vitelic Inc. Method of manufacturing a shallow trench isolation for a semiconductor device
US5922516A (en) * 1997-06-04 1999-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bi-layer silylation process
DE19728282A1 (de) * 1997-07-02 1999-01-07 Siemens Ag Herstellverfahren für einen Isolationsgraben in einem SOI-Substrat
DE10042932C2 (de) * 2000-08-31 2002-08-29 Infineon Technologies Ag Verfahren zur Herstellung eines Metallkontaktes in einem Dielektrikum
DE10142590A1 (de) * 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US6656843B2 (en) * 2002-04-25 2003-12-02 International Rectifier Corporation Single mask trench fred with enlarged Schottky area
KR20080100265A (ko) * 2003-12-19 2008-11-14 써드 디멘존 세미컨덕터, 인코포레이티드 종래의 종단을 갖는 수퍼 접합 장치를 제조하는 방법
US7790524B2 (en) * 2008-01-11 2010-09-07 International Business Machines Corporation Device and design structures for memory cells in a non-volatile random access memory and methods of fabricating such device structures
US7786535B2 (en) * 2008-01-11 2010-08-31 International Business Machines Corporation Design structures for high-voltage integrated circuits
US7772651B2 (en) * 2008-01-11 2010-08-10 International Business Machines Corporation Semiconductor-on-insulator high-voltage device structures, methods of fabricating such device structures, and design structures for high-voltage circuits
US7790543B2 (en) * 2008-01-11 2010-09-07 International Business Machines Corporation Device structures for a metal-oxide-semiconductor field effect transistor and methods of fabricating such device structures
US8136224B1 (en) 2008-05-15 2012-03-20 Western Digital (Fremont), Llc Method and system for providing a perpendicular magnetic recording head utilizing a mask having an undercut line
US10480066B2 (en) 2015-12-19 2019-11-19 Applied Materials, Inc. Metal deposition methods
TWI716511B (zh) 2015-12-19 2021-01-21 美商應用材料股份有限公司 用於鎢原子層沉積製程作為成核層之正形非晶矽
US10192775B2 (en) 2016-03-17 2019-01-29 Applied Materials, Inc. Methods for gapfill in high aspect ratio structures
DE102018105741B3 (de) * 2018-03-13 2019-07-11 Infineon Technologies Dresden Gmbh Verfahren zum erzeugen komplementär dotierter halbleitergebiete in einem halbleiterkörper und halbleiteranordnung
DE102018122739A1 (de) * 2018-09-17 2020-03-19 Infineon Technologies Ag Halbleitervorrichtung mit einer Dotierstoffquelle
US11133178B2 (en) 2019-09-20 2021-09-28 Applied Materials, Inc. Seamless gapfill with dielectric ALD films
US11101128B1 (en) * 2020-03-12 2021-08-24 Applied Materials, Inc. Methods for gapfill in substrates

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4013484A (en) * 1976-02-25 1977-03-22 Intel Corporation High density CMOS process
NL7604986A (nl) * 1976-05-11 1977-11-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting, en inrichting vervaardigd door toe- passing van de werkwijze.
DE3133841A1 (de) * 1981-08-27 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
US4564583A (en) * 1983-02-07 1986-01-14 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device
US4534824A (en) * 1984-04-16 1985-08-13 Advanced Micro Devices, Inc. Process for forming isolation slots having immunity to surface inversion
US4666557A (en) * 1984-12-10 1987-05-19 Ncr Corporation Method for forming channel stops in vertical semiconductor surfaces
US4782036A (en) * 1986-08-29 1988-11-01 Siemens Aktiengesellschaft Process for producing a predetermined doping in side walls and bases of trenches etched into semiconductor substrates
US4728619A (en) * 1987-06-19 1988-03-01 Motorola, Inc. Field implant process for CMOS using germanium
JP2706469B2 (ja) * 1988-06-01 1998-01-28 松下電器産業株式会社 半導体装置の製造方法
JP3130906B2 (ja) * 1989-12-01 2001-01-31 セイコーインスツルメンツ株式会社 半導体内壁に対する不純物の注入方法
EP0445471A3 (en) * 1990-03-06 1994-10-26 Digital Equipment Corp Method of forming isolation trenches in a semiconductor substrate
US5308790A (en) * 1992-10-16 1994-05-03 Ncr Corporation Selective sidewall diffusion process using doped SOG

Also Published As

Publication number Publication date
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DE4404757A1 (de) 1995-08-17
US5726094A (en) 1998-03-10
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EP0745271A1 (de) 1996-12-04

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