DE19728282A1 - Herstellverfahren für einen Isolationsgraben in einem SOI-Substrat - Google Patents

Herstellverfahren für einen Isolationsgraben in einem SOI-Substrat

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Description

Die Erfindung betrifft ein Herstellverfahren für einen Isola­ tionsgraben in einem Direct Wafer Bond Si/SiO2/Si-Substrat für Hochvolt ICs, bei dem das Substrat im wesentlichen aus einer ersten einkristallinen Siliziumscheibe, einer darauf angeordneten dielektrisch isolierten Schicht aus SiO2 und ei­ ner darauf angeordneten zweiten einkristallinen Silizium­ schicht vom ersten Leitfähigkeitstyp besteht.
Als Hochvolt ICs oder Hochvolt Smart Power ICs werden mono­ lithisch integrierte Schaltkreises bezeichnet, bei denen meist mehrere Leistungstransistoren zusammen mit Niedervolt­ schaltungen auf einem Chip integriert sind und die für Span­ nungen größer 100 Volt geeignet sind. Die einzelnen Nieder­ voltschaltungsteile dienen zur Ansteuerung, Diagnose und Schutz der Leistungstransistoren. Oftmals ist auch die zur Steuerung des Verbrauchers benötigte Niedervoltelektronik mit auf dem Chip integriert, z. B. die Schaltung zur Erzeugung des Pulsweitenmusters bei einem Motorstromrichter. Lei­ stungstransistoren und Niedervoltbauelemente können sich da­ bei auf beliebigen elektrischen Potential befinden. Die Tech­ nologien zur Herstellung von Hochvolt ICs unterscheiden sich in den Bauelementkonzepten für die Hochspannungstransistoren und in welcher Weise die einzelnen Schaltungsteile eines Hochvolt IC gegeneinander isoliert sind.
Direct Wafer gebondete Si/SiO2/Si-Scheiben mit einer einige µm dicken vergrabenen Oxidschicht werden seit einigen Jahren hergestellt und eröffnen die Perspektive für eine di­ elektrisch isolierte Hochvolt-IC-Technologie, die weitgehend ohne die Nachteile der bisher üblichen Technologie ist.
Es ist bekannt, die Hoch- und Niederspannungsbauelemente durch dielektrische Isolation elektrisch vollständig gegen­ einander zu isolieren. Die isolierende Schicht des SOI-Substrats stellt die vertikale Isolation sicher, während die laterale Isolation der Bauelemente durch mit isolierendem Ma­ terial gefüllte Graben realisiert wird. Für viele Anwendungen wird das Spannungsverhalten der Bauelemente dadurch verbes­ sert, daß vor dem Auffüllen der Graben mit Oxid die Seiten­ wände der Graben über die gesamte Tiefe bis zur isolierenden Schicht des SOI-Materials n⁺- oder p⁺-dotiert werden.
Zur Herstellung der lateralen Isolierung ist es bekannt, nach der Ätzung des Grabens zunächst die Dotierung der Seitenwände durchzuführen. Diese Dotierung erfolgt z. B. durch Ausdiffu­ sion aus dotierten Glasern wie BSG oder PSG, durch Belegung aus der Gasphase oder durch Ionenimplantation. Da in Hoch­ spannungs-ICs Grabentiefen um 20 µm mit Aspektverhältnissen (d. h. der Quotient Grabentiefe zu Grabenbreite) von 5 bis 10 auftreten, ist es problematisch, durch Ionenimplantation bei der Dotierung der Seitenwände ein Diffusionsgebiet mit einer gleichförmigen, vorgebbaren Ausdehnung herzustellen. Bei der Dotierung durch Ausdiffusion aus Glasern oder Belegung aus der Gasphase muß nach der Bildung des Diffusionsgebietes die Schicht aus dotiertem Glas oder die Belegungsschicht wieder entfernt werden, um eine unkontrollierte Ausdiffusion aus diesen Schichten oder eine Kontamination des Equipment im weiteren Prozeßablauf zu vermeiden. Die als Dotierquellen dienenden Schichten müssen daher restefrei entfernt werden. Dabei besteht die Gefahr, daß die isolierende Schicht des SOI-Substrats angegriffen wird. Dieses Verfahren ist demnach sehr aufwendig.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung von einem Isolationsgraben in einem SOI-Substrat, in dem Logikbauelemente und Hochspannungs-Lei­ stungsbauelemente integriert sind, anzugeben, mit dem auf einfache Art und Weise in den Seitenwänden des Grabens Diffu­ sionsgebiete definierter Ausdehnung herstellbar sind und mit dem der Graben lunkerfrei aufgefüllt werden kann.
Erfindungsgemäß wird diese Aufgabe durch ein Verfahren der eingangs genannten Art gelöst, das folgende Schritte umfaßt:
  • a) In die zweite einkristalline Siliziumschicht vom ersten Leitfähigkeitstyp wird ein Graben geätzt, der bis auf die isolierende Schicht reicht;
  • b) der Graben wird mit hochdotiertem Polysilizium vom zweiten Leitfähigkeitstyp aufgefüllt;
  • c) durch Ausdiffusion aus dem hochdotierten Polysilizium wer­ den in den Seitenwänden des Grabens Diffusionsgebiete vom zweiten Leitfähigkeitstyp erzeugt.
An die Qualität der Auffüllung mit hochdotiertem Polysilizium müssen hierbei keine großen Anforderungen gestellt werden, da die in den Seitenwänden des Grabens erzeugten Diffusionsge­ biete die Auffüllung mit Polysilizium von der entstehenden Silizium-Insel abschirmt. Ferner ist diese Vorgehensweise vorteilhaft, da kein mechanischer Streß in dem SOI-Substrat entsteht, so daß auch keine Scheibenverbiegungen auftreten. Dies ist auf die gute physikalische und chemische Verträg­ lichkeit des Polysilizium mit den einkristallinen Silizium zurückzuführen. Ferner ist das Verfahren gegenüber dem Stand der Technik sehr einfach, da Auffüllung der Gräben und Diffu­ sion der Seitenwände in einem Schritt erfolgen und keine wei­ teren Schritte benötigt werden.
Vorzugsweise weist die zweite einkristalline Siliziumschicht eine (110)-Orientierung auf. Durch diese Orientierung wird eine Erzeugung von vertikal verlaufenden Gräben durch eine naßchemische Atzung entschieden erleichtert und beschleunigt, so daß die Tiefe der Gräben sehr große Werte annehmen kann. Es sind dabei Grabentiefen von mehr als 100 µm möglich. Als Ätzagens wird vorzugsweise KOH verwendet.
Die Erfindung ist in der Zeichnung beispielsweise veranschau­ licht und im nachstehenden im einzelnen anhand der Zeichnung beschrieben. Es zeigen:
Fig. 1 einen Schnitt durch ein SOI-Substrat mit lateralen Isolationsgräben gemäß der vorliegenden Erfindung,
Nach der Zeichnung besteht das SOI-Substrat aus einer ersten einkristallinen Siliziumscheibe 1, die z. B. p⁺-dotiert ist, einer darauf angeordneten dielektrisch isolierenden Schicht 2 aus SiO2 und einer darauf angeordneten zweiten einkristalli­ nen Siliziumschicht 3. Das SOI-Substrat ist vorzugsweise nach dem Direct Wafer Bonding (DWB) oder Silicon Direct Bonding (SDB)-Verfahren, das z. B. aus Yu Ohata et al., IEEE, 1987, Seiten 443 bis 446, bekannt ist, hergestellt.
Die Dicke der dielektrisch isolierenden Schicht 2 beträgt z. B. 2 µm. Die Dicke der zweiten einkristallinen Silizium­ schicht 3 beträgt z. B. 20 µm. Die zweite einkristalline Si­ liziumschicht 3 ist in den gezeigten Ausführungsbeispielen schwach n-dotiert. Die Dotierstoffkonzentration in der ein­ kristallinen Siliziumschicht 3 beträgt z. B. 1014 Phosphora­ tome/cm3. In der einkristallinen Siliziumschicht 3 werden später aktive und/oder passive Bauelemente hergestellt.
Wie aus der Fig. 1 zu ersehen ist, sind in die einkri­ stalline Siliziumschicht 3 laterale Isolationsgräben 4 einge­ bracht. Die hier gezeigten lateralen Isolationsgräben 4 wur­ den durch naßchemisches Atzen hergestellt. Die hier gezeigte einkristalline Siliziumschicht 3 weist eine (110)-Orientierung auf, um das naßchemische Atzen zu erleichtern und zu beschleunigen. Die so hergestellten lateralen Isolati­ onsgräben 4 wurden anschließend mit Polysilizium 5 aufge­ füllt. Das Polysilizium 5 ist hier p⁺-dotiert.
Durch die erfolgende Ausdiffusion aus dem p⁺-dotierten Poly­ silizium 5 in die Seitenwände 6 der Isolationsgräben 4 ent­ stehen dort p-dotierte Diffusionsgebiete 7. Durch diese in den Seitenwänden 6 der Isolationsgraben 4 entstandenen p-dotierten Diffusionsgebiete 7 werden die entstandenen n-dotierten Inseln 8 von der p⁺-dotierten Polysiliziumauffül­ lung abgeschirmt.
Die so entstandene laterale Isolation kann als Kombiisolation aufgefaßt werden, da sie eine Kombination einer Junction-Iso­ lierung mit einer herkömmlichen dielektrischen Isolierung ist. Mit dem erfindungsgemäßen Verfahren sind auf sehr einfa­ che Art qualitativ hochwertige laterale Isolationsgräben in einem SOI-Substrat herstellbar.

Claims (3)

1. Verfahren zur Herstellung eines Isolationsgrabens (4) in einem Direct Wafer Bond Si/SiO2/Si-Substrat für Hochvolt ICs, bei dem das Substrat im wesentlichen aus einer ersten einkri­ stallinen Siliziumscheibe (1), einer darauf angeordneten die­ lektrisch isolierenden Schicht (2) aus SiO2 und einer darauf angeordneten zweiten einkristallinen Siliziumschicht (3) vom ersten Leitfähigkeitstyp besteht, mit folgenden Schritten:
  • a) In die zweite einkristalline Siliziumschicht (3) wird ein Isolationsgraben (4) geätzt, der bis auf die isolierende Schicht (2) reicht;
  • b) der Isolationsgraben (4) wird mit hochdotiertem Polysili­ zium (5) vom zweiten Leitfähigkeitstyp aufgefüllt;
  • c) durch Ausdiffusion aus dem hochdotierten Polysilizium wer­ den in den Seitenwänden (6) des Isolationsgrabens (4) Dif­ fusionsgebiete (7) vom zweiten Leitfähigkeitstyp erzeugt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite einkristalline Siliziumschicht (3) eine Kri­ stallorientierung in (110)-Richtung aufweist.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Isolationsgraben naßchemisch geätzt wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006002903A1 (de) * 2006-01-20 2007-08-02 Infineon Technologies Austria Ag Verfahren zur Behandlung eines Sauerstoff enthaltenden Halbleiterwafers und Halbleiterbauelement

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0631306A1 (de) * 1993-06-23 1994-12-28 Siemens Aktiengesellschaft Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien
US5416041A (en) * 1993-09-27 1995-05-16 Siemens Aktiengesellschaft Method for producing an insulating trench in an SOI substrate
DE4404757A1 (de) * 1994-02-15 1995-08-17 Siemens Ag Verfahren zur Herstellung eines einem Graben benachbarten Diffusionsgebietes in einem Substrat
DE19500392A1 (de) * 1995-01-09 1996-07-18 Siemens Ag Integrierte Schaltungsstruktur und Verfahren zu deren Herstellung
DE19528573A1 (de) * 1995-08-03 1997-02-06 Siemens Ag Photodiode und Verfahren zu deren Herstellung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0631306A1 (de) * 1993-06-23 1994-12-28 Siemens Aktiengesellschaft Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien
US5416041A (en) * 1993-09-27 1995-05-16 Siemens Aktiengesellschaft Method for producing an insulating trench in an SOI substrate
DE4404757A1 (de) * 1994-02-15 1995-08-17 Siemens Ag Verfahren zur Herstellung eines einem Graben benachbarten Diffusionsgebietes in einem Substrat
DE19500392A1 (de) * 1995-01-09 1996-07-18 Siemens Ag Integrierte Schaltungsstruktur und Verfahren zu deren Herstellung
DE19528573A1 (de) * 1995-08-03 1997-02-06 Siemens Ag Photodiode und Verfahren zu deren Herstellung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006002903A1 (de) * 2006-01-20 2007-08-02 Infineon Technologies Austria Ag Verfahren zur Behandlung eines Sauerstoff enthaltenden Halbleiterwafers und Halbleiterbauelement
CN101405847A (zh) * 2006-01-20 2009-04-08 英飞凌科技奥地利股份公司 处理含氧半导体晶片的方法及半导体元件

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