DE3129558C2

DE3129558C2 -

Info

Publication number: DE3129558C2
Application number: DE19813129558
Authority: DE
Inventors: Satoshi Yokohama Jp Shinozaki
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1980-07-28
Filing date: 1981-07-27
Publication date: 1987-07-30
Also published as: DE3129558A1; US4507849A

Description

Die Erfindung betrifft ein Verfahren zur Herstellung von Trennzonen für Halbleiterelemente nach dem Ober begriff des Patentanspruches 1, wie es aus der US-PS 38 92 608 bekannt ist.

Für gegenseitige Trennung von Halbleiterelementen mittels eines dielektrischen Materials zwecks Ver größerung der Integrationsdichte sind u. a. die im folgenden aufgeführten Verfahren entwickelt worden:

1. Das LOCOS- oder Isoplanar-Verfahren, bei dem zur Ausbildung einer Zone für die Trennung von Halbleiter elementen ein Teil eines Siliziumsubstrats in eine dicke SiO₂- Schicht umgewandelt wird.
2. Das sog. IPOS-Verfahren (Isolierung durch oxidier tes poröses Silizium), d. h. ein Verfahren, bei dem ein Silizium substrat selektiv porös gemacht und anschließend der poröse Bereich oxidiert wird, um eine Zone zur Trennung von Halbleiter elementen herzustellen.
3. Ein sog. VIP-Verfahren (V-Rillen-Isolierung aus Poly kristall mit Auffüllung), bei dem eine Substratoberfläche zur Ausbildung einer V-Rille selektiv anisotrop ge ätzt wird, worauf die mit der Rille versehene Fläche oxidiert und dann die Rille mit polykristallinem Silizium ausgefüllt wird. Schließlich wird die Oberfläche der polykristallinen Silizium schicht mechanisch poliert und geglättet.

Das unter 1. genannte bisherige Verfahren wird allgemein auf MOS-LSIs, bipolare LSIs usw. angewandt. Bei diesem Verfah ren kann eine Musterverformung infolge einer Seiten-Oxidation auftreten, wobei im Fall z. B. eines großintegrierten MOS-Schaltkreises (MOS-LSI) die die Eigenschaften eines Halbleiterelements beeinflussende Breite der Kanalzone verändert wird und dadurch dem Halbleiterelement veränderte Eigenschaften ver liehen werden. Beim Ätzen und anschließenden Oxidieren eines Siliziumsubstrats entstehen außerdem sog. "Vogelschnäbel".

Das unter 2. genannte bisherige Verfahren ist mit dem Nachteil behaftet, daß beim Oxidieren der porösen Zone eine Volumenänderung auftritt, die zu mechanischen Spannungen im Silizium substrat führt. Tatsächlich ist das unter 2. beschriebene Verfahren bisher noch nicht praktisch angewandt worden. Weiterhin läßt das unter 3. ge nannte bisherige Verfahren noch Raum für weitere Verbesserungen, insbesondere bezüglich der Genauigkeit des Oberflächenpoliervorgangs. Außerdem werden die Eigenschaften der Halbleiterelemente durch den mechanischen Poliervorgang ungünstigen Einflüssen unterworfen. Aus diesem Grund ist dieses Verfahren bisher nur in speziellen Fällen angewandt worden.

Aus der US-PS 38 92 608 ist ein Verfahren der eingangs genannten Art bekannt, bei dem in ein Halbleitersub strat eine Rille eingebracht wird. Auf die Oberfläche des Halbleitersubstrats und die Oberfläche der Rille wird eine Oxidschicht aufgetragen. Sodann werden nach einander in der Rille ein undotiertes Oxid, dotiertes Siliziumdioxid und eine polykristalline Schicht einge bracht, wobei sich diese Schicht auch über die Ober fläche der Oxidschicht außerhalb der Rille erstreckt. Die Schicht wird mittels einer Wärmebehandlung stark dotiert, so daß sie durch eine Ätzlösung abgetragen werden kann, die zwischen dotiertem und undotiertem Material unterscheidet.

Es ist Aufgabe der vorliegenden Erfindung, das aus der US-PS 38 92 608 bekannten Verfahren so zu verbessern, daß durch möglichst einfache Maßnahmen eine Trennzone mit möglichst glatter und ebener Oberfläche für Halb leiterelemente erhalten wird.

Diese Aufgabe wird bei einem Verfahren nach dem Ober begriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merk male gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 4.

Im folgenden sind bevorzugte Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen

Fig. 1a bis 1g Schnittansichten zur Veranschaulichung eines Ausführungsbeispiels der Erfindung,

Fig. 2a bis 2h Schnittansichten zur Veranschaulichung eines weiteren Ausführungsbeispiels der Er findung und

Fig. 3 eine graphische Darstellung zur Erläuterung des erfindungsgemäßen Verfahrens.

Die Fig. 1a bis 1g veranschaulichen die Herstellung von Trennzonen nach dem erfindungsgemäßen Verfahren. Gemäß Fig. 1a werden zunächst eine etwa 50 nm dicke SiO₂-Schicht 62, eine etwa 300 nm dicke Si₃N₄-Schicht 63 und eine Phosphorsilikatglas- bzw. PSG-Schicht 64 von etwa 300 nm Dicke nacheinander auf einer Hauptfläche eines Siliziumsubstrats 61 mit einer (100)-Fläche ausgebildet. Die SiO₂-Schicht 62 wird durch thermische Oxidation in einer oxidierenden Atmosphäre geformt. Die Si₃N₄-Schicht 63 wird durch chemisches Aufdampfen hergestellt und dann bei 1000°C in einer N₂-Atmos phäre gesintert. Die PSG-Schicht 64, die eine hohe Konzentration an Phosphor (P) als n-Typ-Fremdstoff enthält, wird ebenfalls durch chemisches Aufdampfen hergestellt. Diese Schichten 64, 63 und 62 werden anschließend nach einem Photoätzverfahren selektiv abgetragen, um dabei selektiv die Substratoberfläche frei zulegen, worauf die so freigelegte Substratoberfläche einem anisotropen Ätzen mittels eines KOH-Ätzmittels unter worfen wird, um gemäß Fig. 1b Rillen 65 a und 65 b mit einer Tiefe von z. B. 1 µm auszubilden. Durch diese Rillen 65 a und 65 b wird eine Inselzone 65 c festgelegt. In jeder dieser Rillen 65 a und 65 b wird sodann eine etwa 200 nm dicke SiO₂-Schicht 66 bei einer Temperatur von z. B. 900°C in einer Sauerstoffatmosphäre unter einem Druck von z. B. 9 bar geformt.

Im nächsten Verfahrensschritt wird gemäß Fig. 1c eine Poly siliziumschicht 67 mit einer für das vollständige Ausfüllen der Rillen 65 a und 65 b ausreichenden Dicke von z. B. 1,7 µm durch chemisches Aufdampfen auf der Gesamtoberfläche geformt. Danach wird gemäß Fig. 1d von oben her bei einer Temperatur von 1000°C in einer POCl₃-Atmosphäre Phosphor in die Poly siliziumschicht 67 eindiffundiert, um eine N⁺-Schicht 68 auszubilden. Bei diesem Verfahrensschritt diffundiert der in der PSG-Schicht 64 enthaltene Phosphor unter Bildung einer n ⁺-Schicht 69 auch aufwärts in die Polysiliziumschicht 65 hinein. Die Diffusionsbehandlung wird fortgesetzt, bis eine Überlappung zwischen den n⁺-Schichten 68 und 69 auftritt. Beispielsweise kann die Wärmebehandlung 30 min lang bei 900°C in einer POCl₃-Atmosphäre durchgeführt werden. Durch die Wärme behandlung ist auf die dargestellte Weise Phosphor in die ge samte Polysiliziumschicht, mit Ausnahme der innerhalb der Rillen 65 a und 65 b befindlichen Bereiche, eindiffundiert.

Im Anschluß hieran werden die n⁺-Polysiliziumschichten 68 und 69 durch Ätzen mit Hilfe eines geeigneten Ätzmittels, z. B. eines Gemisches aus I₂, HF und CH₃COOH, selektiv abgetragen, so daß gemäß Fig. 1e nur undotierte Polysiliziumschichten 67 a und 67 b in den Rillen 65 a bzw. 65 b verbleiben. Für die selektive Abtragung der n⁺-Polysiliziumschichten 68 und 69 kann auch ein Plasmaätzverfahren, ein reaktives Ionenätzverfahren oder dgl. angewandt werden. Weiterhin wird die PSG-Schicht 64 weggeätzt, worauf durch selektive Oxidation in einer Sauerstoffatmosphäre von 1000°C gemäß Fig. 1f eine etwa 400 nm dicke SiO₂-Schicht 71 auf der Ober fläche der in den Rillen 65 a, 65 b befindlichen Polysilizium schichten 67 a, 67 b ausgebildet wird. Bei diesem selektiven Oxidationsvorgang dient ersichtlicherweise die Si₃N₄-Schicht 63 als Maske. Schließlich werden diese Schicht 63 und die SiO₂-Schicht 62 entfernt, worauf in der Inselzone 65 c ein gewünschtes Halbleiterelement ausgebildet wird. Bei dem in Fig. 1g dargestellten Ausführungsbeispiel wird in der Inselzone 65 c nach einem üblichen Verfahren ein MOS-Transistor hergestellt. Die Vorrichtung gemäß Fig. 1g umfaßt ersichtlicherweise eine isolierende Oxidschicht 72, eine Source-Zone 73, eine Drain-Zone 74, eine Gate-Oxidschicht 75, eine Polysilizium-Gate-Elektrode 76, eine Source-Elektrode 77 und eine Drain-Elektrode 78. Es muß darauf hingewiesen werden, daß beim Ausführungsbeispiel gemäß Fig. 1g die in der Inselzone gebildeten pn-Sperrschichten sich so weit er strecken, daß sie die Rillen zur Trennung benachbarter Insel zonen erreichen, wodurch die Integrationsdichte der Halbleiter vorrichtung vergrößert werden kann.

Das Verfahren läßt sich wie im Fall des Ausführungsbeispiels gemäß Fig. 1a bis 1g auch für die Trennung von Halbleiterele menten im Fall einer epitaxialen Schicht, wie bei einem bi polaren integrierten Schaltkreis, anwenden, nur daß in diesem Fall die Rille so tief sein muß, daß sie sich vollständig durch eine auf dem Halbleitersubstrat ausgebildete epitaxiale Schicht des zweiten Leitungstyps erstreckt. Die Fig. 2a bis 2h veranschaulichen insbesondere die Herstellung eine bipolaren npn-Halbleiterelements nach dem erfindungsgemäßen Verfahren.

In einem ersten Verfahrensschritt gemäß Fig. 2a wird dabei zunächst eine eingelassene n-Typ- Schicht 82 auf einer Hauptfläche eines p-Typ-Siliziumsub strats 81 mit einer (911)-Fläche ausgebildet, worauf nach dem üblichen Verfahren auf dem Substrat 81 eine epitaxiale n-Typ-Schicht 83 geformt wird. Hierauf werden gemäß Fig. 2b auf der Oberfläche der epitaxialen Schicht 83 nacheinander eine etwa 50 nm dicke SiO₂-Schicht 84, eine etwa 300 nm dicke Si₃N₄-Schicht 85 und eine etwa 300 nm dicke Phosphorsilikatglas- bzw. PSG-Schicht 86 vorgesehen. Die SiO₂-Schicht 84 wird durch thermische Oxidation in einer Sauerstoffatmosphäre hergestellt. Die Si₃N₄-Schicht 85 wird durch chemisches Aufdampfen ausgebildet und dann bei 1000°C in einer Stickstoffatmosphäre gesintert. Die PSG-Schicht 86, die Phosphor enthält, wird ebenfalls durch chemisches Auf dampfen hergestellt. Diese Schichten 84, 85, 86 werden zur selektiven Freilegung der Oberfläche der epitaxialen Schicht 83 nach einem Photoätzverfahren selektiv abgetragen, worauf die epitaxiale Schicht 83 mit einem KOH-Ätzmittel anisotrop geätzt wird, um gemäß Fig. 2c V-förmige Rillen 87 a und 87 b auszubilden. Es ist darauf hinzuweisen, daß sich die Rillen 87 a, 87 b durch die epitaxiale Schicht 83 hindurch erstrecken, wobei diese Rillen eine Inselzone 87 c festlegen.

Im nächsten Verfahrensschritt wird gemäß Fig. 2c eine etwa 200 nm dicke SiO₂-Schicht 88 bei 900°C in einer Sauerstoff atmosphäre unter einem Druck von z. B. 9 bar in jeder der Rillen 87 a und 87 b ausgebildet, worauf durch chemisches Aufdampfen (Fig. 2d) eine Polysiliziumschicht 89 auf die Gesamtoberfläche aufge bracht wird. Die Polysiliziumschicht 89 muß so dick sein, daß sie die Rillen 87 a, 87 b vollständig ausfüllt. Zur Her stellung einer n⁺-Zone 90 wird von oben her Phosphor bei 900°C in einer POCl₃-Atmosphäre in die Polysiliziumschicht 89 ein diffundiert. Bei diesem Vorgang diffundiert der in der PSG- Schicht 86 enthaltene Phosphor ebenfalls aufwärts in die Polysiliziumschicht 89 hinein, so daß eine weitere n⁺-Zone 91 entsteht. Die Wärmebehandlung wird fortgesetzt, beispiels weise 30 min lang bei 900°C in einer POCl₃-Atmosphäre, bis zwischen den n⁺-Zonen 90 und 91 eine Überlappung auftritt. Nach der Wärmebehandlung ist Phosphor in die gesamte Polysilizium schicht, ausgenommen die Bereiche innerhalb der Rillen 87 a, 87 b, eindiffundiert (vgl. Fig. 2d). Danach werden gemäß Fig. 2e die n⁺-Zonen 90 und 91 durch Ätzen mit einem geeigneten Ätz mittel, z. B. einem Gemisch aus I₂, HF und CH₃COOH, selektiv abgetragen, so daß nur die undotierten Polysiliziumbereiche oder -zonen 89 a, 89 b in den Rillen 87 a, 87 b zurückbleiben. Das Abtragen der n⁺-Zonen 90 und 91 kann auch nach einem Plasmaätzverfahren, einem reaktiven Ionenätzverfahren oder dergleichen erfolgen. Nach dem weiteren Wegätzen der PSG- Schicht 86 wird eine etwa 400 nm dicke SiO₂-Schicht 92 durch selektive Oxidation bei 1100°C in einer Sauerstoffatmosphäre auf der Oberfläche jeder der undotierten Polysiliziumzonen 89 a, 89 b ausgebildet (vgl. Fig. 2f). Bei dieser selektiven Oxidation dient ersichtlicherweise die Si₃N₄-Schicht 85 als Maske. So dann werden die Si₃N₄-Schicht 85 und die SiO₂-Schicht 92 ent fernt, worauf gemäß Fig. 2g eine Oxidschicht 93 auf der Gesamt oberfläche vorgesehen wird. Schließlich wird gemäß Fig. 2h ein gewünschtes oder vorgesehenes Halbleiterelement in der Insel zone 87 hergestellt. Die Halbleitervorrichtung gemäß Fig. 2h umfaßt ersichtlicherweise eine Emitterzone 84, eine Kollektorkontakt zone 95 und eine Basiszone 96.

Bei den Ausführungsbeispielen nach Fig. 1 und 2 wird jeweils eine PSG-Schicht für die Aufwärtsdiffusion eines n-Fremdstoffs, d. h. Phosphor, in eine Polysiliziumschicht verwendet. Die PSG-Schicht kann jedoch auch durch eine Poly siliziumschicht oder eine amorphe Siliziumschicht ersetzt werden, die in hoher Konzentration mit Phosphor und Arsen oder Arsen allein dotiert ist. Anstatt den Ätzvorgang bei den Ausführungsbeispielen nach Fig. 1 und 2 anzuwenden, kann die n⁺-Polysiliziumschicht auch durch Oxidation bei niedriger Temperatur und hohem Druck selektiv entfernt werden. Genauer gesagt: Gemäß Fig. 3 ist die Oxidationsgeschwindigkeit einer n⁺-Polysiliziumschicht deutlich höher als diejenige einer undotierten Polysiliziumschicht; Fig. 3 veranschaulicht die Oxidationsgeschwindigkeit von Polysilizium bei 850°C, 900°C und 1000°C in Abhängigkeit von der Phosphorkonzentration des Polysiliziums. Das in Fig. 3 angegebene "Oxidationsgradver hältnis" bezieht sich auf das Verhältnis der Oxidationsge schwindigkeit von mit Phosphor dotiertem Polysilizium zu un dotiertem Polysilizium. Wie aus Fig. 3 hervorgeht, wird eine mit z. B. 10²¹ Phosphoratomen/cm³ dotierte Polysiliziumschicht bei 850°C etwa 6-mal schneller oxidiert als eine undotierte Polysiliziumschicht, wodurch die selektive Entfernung der do tierten Polysiliziumschicht durch Oxidation möglich wird.

Das erfindungsgemäße Verfahren ermöglicht die Herstellung von zu friedenstellenden Trennzonen in Form von mit undotiertem Poly silizium gefüllten Rillen. Dabei schließt die Oberfläche der un dotierten Polysiliziumschicht im wesentlichen bündig mit der Oberfläche der Inselzone ab.

Wie sich aus der vorstehenden Beschreibung ergibt, bietet die Erfindung unter anderem die folgenden Vorteile:

a) Das eingangs unter 3. beschriebene bisherige VIP-Verfahren erfordert ein mechanisches Polieren der Oberfläche einer eine V-förmige Rille oder Nut ausfüllenden Siliziumschicht. Dagegen kann beim vorliegenden Verfahren die Oberfläche der Polysilizium schicht durch einfaches chemisches Ätzen geglättet werden, woraus sich ein hohes Ausbringen und niedrige Fertigungs kosten für die Halbleitervorrichtung ergeben. Darüber hinaus werden kaum irgendwelche ungünstigen Einflüsse auf die Eigen schaften der hergestellten Halbleiterelemente ausgeübt.
b) Das vorliegende Verfahren erfordert keine langdauernde Wärmebehandlung bei hoher Temperatur wie im Fall des eingangs an erster Stelle beschriebenen bisherigen LOCOS-Verfahrens. Infolgedessen kann eine Umverteilung von Diffusionsschichten verhindert werden, wodurch verbesserte Eigenschaften des Halbleiterelements gewährleistet werden.

Claims

1. Verfahren zur Herstellung von Trennzonen für Halb leiterelemente,

(a) bei dem auf einer Hauptfläche eines Halbleiter substrates (61) eine Rille ( 65 a, 65 b) in der Weise ausgebildet wird, daß diese Rille (65 a, 65 b) eine Inselzone (65 c) festlegt,
(b) bei dem die Oberfläche der Rille (65 a, 65 b) oxidiert wird,
(c) bei dem auf die gesamte Oberfläche des Halbleiter substrates (61) eine Halbleiterschicht (67) aus polykristallinem Silizium aufgetragen wird,
(d) bei dem der in der Rille (65 a, 65 b) befindlichen Halbleiterschicht (67) eine Fremdstoffkonzentra tion verliehen wird, die gegenüber derjenigen der außerhalb der Rille (65 a, 65 b) befindlichen Halbleiterschicht (67) deutlich unterschiedlich ist, und
(e) bei dem die außerhalb der Rille (65 a, 65 b) be findliche Halbleiterschicht (67) unter Ausnutzung des Fremdstoffkonzentrationsunterschieds selektiv entfernt wird, derart, daß die Halbleiterschicht (67) lediglich in der Rille (65 a, 65 b) zurück bleibt und damit eine Zone zur Trennung zweier benachbarter Inselzonen bildet,

dadurch gekennzeichnet,

(f) daß vor dem Schritt (a) auf das Halbleitersubstrat (61) mehrere Schichten (62, 63, 64) einschließlich einer Isolierschicht (62, 63) aufgetragen werden, von denen die oberste Schicht (64) stark mit n-leitendem Fremdstoff dotiert ist, und
(g) daß im Verfahrensschritt (d) durch eine Wärme behandlung ein n-leitender Fremdstoff aus der obersten Schicht (64) und aus einer n-dotierenden Atmosphäre in die mit einer zum vollständigen Ausfüllen der Rille (65 a, 65 b) ausreichenden Dicke aufgetragene Halbleiterschicht (67) mit Ausnahme der Zone innerhalb der Rille (65 a, 65 b) einge bracht wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die oberste Schicht (64) in Form einer Silizium dioxid-, Polysilizium- bzw. amorphen Silizium schicht, die jeweils Phosphor oder Arsen enthält, hergestellt wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß die n-dotierte Atmosphäre Phosphor und/oder Arsen beinhaltet.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine thermische Oxidschicht (62) und eine Siliziumnitridschicht (63) nacheinander auf einer Hauptfläche des Halbleitersubstrats (61) abgelagert werden, daß auf die Siliziumschicht (63) als oberste Schicht eine in hoher Konzentration mit Phosphor oder Arsen dotierte Siliziumdioxidschicht (64) aufgebracht wird, daß die Siliziumdioxidschicht (64), die Siliziumnitrid schicht (63), die thermische Oxidschicht (62) sowie der Oberflächenbereich des Halbleitersub strats (61) selektiv entfernt werden, um die Rille (65 a, 65 b) auszubilden, und daß beim Entfernen der außerhalb der Rille (65 a, 65 b) befindlichen Halb leiterschicht (67) die restliche Siliziumdioxid schicht (64) entfernt, der Oberflächenbereich (67 a, 67 b) der Halbleiterschicht (67) innerhalb der Rille (65 a, 65 b) oxidiert und die restliche thermische Oxidschicht (62) und Siliziumnitridschicht (63) entfernt werden.