DE19648082C2 - Verfahren zur Einebnung einer Halbleitereinrichtung - Google Patents
Verfahren zur Einebnung einer HalbleitereinrichtungInfo
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- 238000000034 method Methods 0.000 title claims description 43
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000008569 process Effects 0.000 claims description 13
- 239000002019 doping agent Substances 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000002161 passivation Methods 0.000 claims description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 239000012298 atmosphere Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 239000004744 fabric Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 81
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000005388 borosilicate glass Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 210000004072 lung Anatomy 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Einebnung einer Halbleiterein
richtung gemäß dem Patentanspruch 1, und insbesondere auf ein Verfahren, das dazu
geeignet ist, Dotierstoffe davon abzuhalten, sich während des Fließverfahrens für eine
abgeschiedene Schicht zur Einebnung abzulagern.
Bei den Halbleitereinrichtungen sind aktive Einrichtungen, wie etwa Transistoren, passive
Einrichtungen, wie etwa Widerstände, und eine mehrlagige Verbindungs- bzw. Zwischen
verbindungsstruktur auf dem Substrat erforderlich. Bei der Herstellung der aktiven Ein
richtungen und der passiven Einrichtungen kann die Substratoberfläche uneben werden.
Aufgrund der großen Steigerung der Dichte und der hohen Integration der Halbleiterein
richtungen in den vergangenen und gegenwärtigen Jahren ist die Unebenheit der Substrat
oberfläche auffällig und deshalb hier zu einem Problem geworden. Es ist schwieriger
geworden, ein sehr genaues, feines Muster bzw. Schaltstruktur auszubilden. Zusätzlich
können auch Kurzschlüsse bzw. Mängel der Verbindungen oder Zwischenverbindungen und
dergleichen auftreten. Um diese Probleme im Stand der Technik zu überwinden, ist es
erforderlich, die Substratoberfläche eben zu gestalten.
Üblichweise wird eine Schicht aus Isoliermaterial, wie etwa Siliziumoxid, über derartigen
unebenen Oberflächen eingesetzt, um die Ausbildung einer feiner strukturierten Schicht auf
der Oberfläche einer nicht eingeebneten Schicht zu ermöglichen. Diese Siliziumoxid- bzw.
-dioxidschicht neigt jedoch dazu, sich an die darunterliegende Struktur bzw. Topologie
anzupassen, was zu der Erzeugung einer nicht ebenen bzw. abgestuften Oberfläche führt.
Folglich ist es sehr schwierig, die eher fein bzw. genau strukturierte bzw. mit einem
Schaltungsmuster versehene Schicht auf der unebenen Oberfläche unter Verwendung eines
photolithographischen Verfahrens auszubilden.
Folglich wird ein Glasmaterial, wie etwa ein aufschleuderbares Glas (SOG: Spin on Glas)
zur Verfügung gestellt, und ein Material, das Bor und/oder Phospor enthält, wie etwa ein
Bor-Phosporsilikatglas (BPSG), ein Phosphorsilikatglas (PSG) und ein Borsilikatglas (BSG),
wird für die Ausbildung einer geebneten Schicht verwendet.
Unter diesen Schichten für die Einebnung bzw. Planarisierung wird eine BPSG-Schicht, die
eine Borkonzentration von ca. 3 bis 5 Gew.-% und eine Phosphorkonzentration von etwa 3
bis 5 Gew.-% hat, bei einer niedrigen Temperatur von 400 bis 450°C auf dem Substrat
abgelagert bzw. abgeschieden. Dann wird ein thermisches Fließ- bzw. Verteilungverfahren
bei einer Temperatur von 800 bis 850°C durchgeführt, das der Abscheidung unmittelbar
folgt, wodurch eine Planarisierung bzw. Einebnung der Oberfläche erhalten wird. Zu dieser
Zeit, wenn sich die Borkonzentration in dem BPSG erhöht, wird die Fluß- bzw. Ver
teilungstemperatur abgesenkt. Der Grad der Einebnung ist auch proportional zu den Bor-
und Phosphorkonzentrationen. Zusätzlich spielt das BPSG beim Entfernen der vorhandenen
Topologie eine Rolle, z. B. zwischen einer Gate-Elektrode und einer ersten Metallverbindung
bzw. -zwischenverbindung.
Bezugnehmend auf Fig. 2 wird ein Verfahren zur Planarisierung bzw. Einebnung nach dem
Stand der Technik beschrieben, bei dem eine Gate-Elektrode und eine erste Metallverbin
dung bzw. -zwischenverbindung unter Verwendung von BPSG eingesetzt wird. Eine Gate
oxidschicht 3, eine Gate-Elektrode 4 und Kontaktabschnitte 5 werden in bzw. auf dem
Siliziumwafer 1 mit einem Feldoxid 2 zur Isolierung bzw. Trennung einer Einrichtung unter
Verwendung eines herkömmlichen Verfahrens ausgebildet. Anschließend werden Seiten
wandabstandshalter 6 an beiden Seiten der Gate-Elektrode 4 ausgebildet und dann wird eine
Zwischenniveau-Isolierschicht 7 wie etwa ein Siliziumdioxid, auf der Siliziumscheibe bzw.
dem Siliziumwafer 1 durch ein Verfahren mit chemischer Dampfabscheidung (CVD-Verfah
ren) ausgebildet. Als nächstes wird zum Einebnen der gesamten Oberflächentopologie wegen
des Feldoxids 2 und der Gate-Elektrode 4 eine BPSG-Schicht 8 auf der Zwischenniveau-
Isolierschicht 7 entweder durch ein chemisches Dampfabscheidungsverfahren mit Plasmaver
stärkung (PECVD) oder eine chemische Dampfabscheidung bei Atmosphärendruck
(APCVD) ausgebildet. Wie oben beschrieben, wird es bevorzugt, daß die Konzentration von
Bor und Phosphor, das in der BPSG-Schicht 8 enthalten ist, etwa 3,5 bis 5,0 Gew.-%
beträgt, um eine noch ebenere Oberfläche zu erzielen.
Der Wafer 1, auf dem die BPSG-Schicht 8 ausgebildet wird, wird in einen Diffusionsofen
geladen bzw. eingeschleust, wobei Atmosphärendruck und eine Temperatur von etwa
750 bis 850°C aufrechterhalten werden. Anschließend wird die Temperatur des Diffusions
ofens auf etwa 800 bis 850°C angehoben und Stickstoffgas (N2) wird dem Diffusionsofen
zugeführt. Unter den oben aufgezeigten Bedingungen wird ein thermischer Ausheiz- bzw.
Glühprozeß für das Fließen der abgeschiedenen BPSG-Schicht 8 über 20 bis 60 Minuten
eingesetzt, wodurch die BPSG-Schicht 8 eingeebnet bzw. planarisiert wird. Zum Schluß
wird die Temperatur des Diffusionsofens auf ca. 650 bis 800°C abgesenkt und der Wafer 1
wird aus dem Diffusionsofen entnommen.
In Fig. 2 ist es nicht gezeigt, daß eine zweite Isolierschicht anschließend auf der eingeebne
ten BPSG-Schicht des Wafers 1 ausgebildet wird und vorbestimmte Abschnitte der zweiten
Isolierschicht, der BPSG-Schicht und der ersten Isolierschicht geätzt werden, um die
darunterliegenden Kontaktbereiche freizulegen, wodurch Kontaktlöcher ausgebildet werden.
Danach werden Metallverbindungen bzw. -zwischenverbindungen für die elektrische Kontak
tierung mit Kontaktbereichen hergestellt.
Dann diffundieren Bor- und Phosphoratome, die in der BPSG-Schicht durch Dotierung
vorhanden sind, wegen der hohen Fließtemperatur während des Fließprozesses aus der
Oberfläche nach außen. Aufgrund der oben aufgezeigten Tatsachen, sammeln sich diffun
dierte Bor- und Phosphoratome an der Oberfläche der BPSG-Schicht 8 an, und dadurch wird
deren Oberfläche übersättigt. Anschließend, wenn der Wafer 1 nach außen aus dem Ofen
ausgetragen wird, gehen die an der Oberfläche der BPSG-Schicht 8 angehäuften Atome
durch die schnelle Änderung der Oberflächentemperatur und durch die an der Atmosphäre
vorhandene Feuchtigkeit schnell in einen Ablagerungs- bzw. Kristallzustand über. Diese
angesammelten Kristalle erzeugen nicht nur Kristalldefekte bei der Ausbildung einer Struk
tur bzw. eines Musters, sondern auch Muster bzw. Strukturdefekte, wie etwa eine Graben-
bzw. Rillenbildung. Darüber hinaus vermindern sie die Isolationseigenschaften der BPSG-
Schicht 8.
Aus US 5,268,333 ist ein Verfahren zum Neu-Verfließen eines Halbleiterbauelements
bekannt, um seine Einebnung zu verbessern. Danach wird zuerst eine erste Isolierschicht auf
einem Halbleitersubstrat ausgebildet, wobei wenigstens eine Elektrode über der ersten
Isolierschicht ausgebildet wird, und dann wird eine zweite Isolierschicht über wenigstens
einer Elektrode und der ersten Isolierschicht ausgebildet. Danach wird eine erste BPSG-
Schicht einer ersten Konzentration über die sich ergebende Oberfläche der zweiten Isolier
schicht ausgebildet, wobei die erste Konzentration eine niedrige Konzentration ist. Danach
wird eine zweite BPSG-Schicht einer zweiten Konzentration über der sich ergebenden
Oberfläche der ersten BPSG-Schicht ausgebildet, wobei die zweite Konzentration eine hohe
Konzentration ist. Schließlich wird ein Neu-Verfließen der ersten und zweiten BPSG-
Schichten ausgeführt, um so die Oberflächen der BPSG-Schichten bei 900°Celsius eben zu
machen. Letztendlich wird die BPSG-Schicht geäzt.
Aus JP 3-237744 A (Abstract) ist ein Herstellungsverfahren für ein Halbleiterbauelement bekannt.
Bei diesen Verfahren wird eine BPSG-Schicht auf einem Halbleitersubstrat abgeschieden,
das eine darunterliegende Musterschicht enthält. Dann wird eine Polysiliziumschicht auf der
BPSG-Schicht abgeschieden. Die BPSG-Schicht wird durch Wärmebehandlung in einem
Ofen mit einer Sauerstoffatmosphäre zum Fließen gebracht, um die BPSG-Schicht eben zu
machen. Zu dieser Zeit ist die BPSG-Schicht mit einer Polysiliziumschicht abgedeckt.
Aus JP 4-69954 A ist ein Verfahren bekannt, bei dem eine BPSG-Schicht auf einem Halblei
tersubstrat ausgebildet wird, das eine darunterliegende Musterschicht enthält. Dann wird
eine PSG-Schicht auf der BPSG-Schicht als eine Schutzschicht ausgebildet. Die Wärmebe
handlung wird bei einer Temperatur von 850°Celsius ausgeführt. Die PSG-Schicht wird
entfernt und die BPSG-Schicht wird zum Neu-Verfließen gebracht.
Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zur Einebnung einer Halbleiter
einrichtung zur Verfügung zu stellen, das dazu in der Lage ist, die Erzeugung von Kristall
defekten zu verhindern, indem Dotierstoffe, die in einer BPSG-Schicht für die Einebnung
enthalten sind, daran gehindert werden, sich niederzuschlagen bzw. anzusammeln, wenn ein
Wafer, auf dem die BPSG-Schicht ausgebildet ist, aus einem Diffusionsofen entnommen
wird, nachdem der Fließprozeß für die abgeschiedene BPSG-Schicht abgeschlossen worden
ist.
Vorstehende Aufgabe wird durch das Verfahren nach dem Anspruch 1 gelöst. Vorteilhafte
Weiterbildungen gehen aus den Unteransprüchen hervor.
Ein Verfahren zur Einebnung einer Halbleitereinrichtung wird zur Verfügung gestellt, das
vorteilhaft dazu in der Lage ist, die Strukturierung einer Schicht bzw. eines Musters darin
zu vereinfachen, die auf der BPSG-Schicht abgeschieden worden ist.
Weitere Vorteile und gegebenenfalls Merkmale gemäß der vorliegenden Erfindung werden
aus der folgenden Beschreibung ersichtlich, wobei ein Bezug zu den begleitenden Darstel
lungen herzustellen ist, in denen wenigstens eine bevorzugte Ausführungsform der vorlie
genden Erfindung erklärt wird, in denen
Fig. 1A bis 1E querschnittliche Ansichten einer Halbleitereinrichtung sind, wobei ein
Verfahren zur Einebnung der Halbleitereinrichtung nach einer Aus
führungsform der vorliegenden Erfindung erläutert wird; und
Fig. 2 eine querschnittliche Ansicht einer Halbleitereinrichtung ist, wobei ein
Verfahren zur Einebnung der Halbleitereinrichtung gemäß dem Stand
der Technik erläutert wird.
Bezugnehmend auf Fig. 1A wird ein Feldoxid 11 auf vorbestimmte Abschnitte eines Silizi
umwafers bzw. einer Siliziumscheibe 10 thermisch aufgewachsen. Danach wird das Gate
oxid 12 auf dem Wafer 10 bis zu einer Dicke von bis zu ca. 20 nm, insbesondere 10 bis
20 nm, auf dem Wafer 10 abgeschieden, und eine Polysiliziumschicht 13, die Dotierstoffe
enthält, wird dann auf dem Gateoxid durch eine chemische Dampfabscheidung abgelagert.
Als nächstes wird ein (nicht gezeigtes) Muster bzw. Struktur einer Photomaske auf der
Polysiliziumschicht 13 unter Verwendung eines herkömmlichen photolithographischen
Verfahrens ausgebildet, und eine Gate-Elektrode 14 wird anschließend ausgebildet, indem
die Polysiliziumschicht 13 und das darunterliegende Gateoxid 12 unter Verwendung der
Struktur bzw. des Musters der Photomaske strukturiert werden. Mit Dotierstoffen dotierte
Bereiche 15 werden an beiden Seiten der Gate-Elektrode 14 in dem Wafer 10 unter Verwen
dung eines Ionenimplantationsverfahrens ausgebildet. Abstandshalteeinrichtungen 16 werden
an beiden Seiten der Gate-Elektrode 14 zur Ausbildung eines Metall-Oxid-Halbleiter-Feld
effekttransistors (MOSFET) zur Verfügung gestellt, der eine leicht dotierte Drain(LDD)-
Struktur hat, wobei die Abstandshalteinrichtungen bzw. Abstandseinrichtungen 16 durch
anisotropes Ätzen der Siliziumdioxidschicht ausgebildet werden, die auf der MOSFET-Struktur
nach Fig. 1A abgeschieden ist.
Bezugnehmend auf Fig. 1B wird eine Isolierschicht 17, wie etwa eine Siliziumdioxidschicht
auf der gesamten Oberfläche der sich ergebenden Struktur nach Fig. 1A unter Verwendung
einer chemischen Dampfabscheidnung ausgebildet. Danach wird eine Oxidschicht, die
Dotierstoffe enthält, z. B. eine BPSG-Schicht 18, auf der Isolierschicht 17 unter einer
Abscheidebedingung mit Atmosphärendruck und einem Temperaturbereich von bis zu etwa
450°C, insbesondere ca. 400 bis 450°C unter Verwendung der APCVD-Methode abgeschie
den. Es ist möglich, die BPSG-Schicht 18 unter Verwendung einer PECVD-Methode
auszubilden. In diesem Fall enthält die BPSG-Schicht 18 eine hohe Konzentration an Bor-
und Phosphorionen. Danach wird der Wafer 10 in eine Reaktorkammer für chemische
Dampfabscheidung bei niedrigem Druck (LPCVD) eingesetzt, deren innerer Druck bei etwa
1,3 bis 13,3 Pa gehalten wird, und ein erstes thermisches Ausheizverfahren (Hitzebe
handlung) wird für näherungsweise 60 Minuten durchgeführt.
Bezugnehmend auf Fig. 1C diffundieren während der ersten thermischen Behandlung bzw.
des ersten thermischen Ausheizens Bor- und Phosphorionen, die in der BPSG-Schicht 18
enthalten sind von der Oberfläche der BPSG-Schicht 18 nach außen und dadurch wird die
Oberflächenkonzentration der BPSG-Schicht 18 abgesenkt. Diffundierte Bor- und Phos
phoratome werden über einen Auslaß der Reaktionskammer mittels eines Pumpverfahrens
aus der Kammer entfernt.
Anschließend wird die Temperatur der Reaktorkammer auf bis zu ca. 900°C, insbesondere
ca. 850 bis 900°C angehoben und das Innere des Reaktors wird unter einer Stickstoff
atmosphäre gehalten. Unter der oben aufgezeigten Bedingung bzw. Zustand wird ein zweiter
thermischer Erhitzungsprozeß für etwa 20 bis 40 Minuten (je nach Temperatur) durch
geführt, wobei höhere Temperaturen eine geringere Zeit erfordern, während geringere
Temperaturen eine längere Zeit erfordern. Im Ergebnis verläuft bzw. fließt die BPSG-
Schicht 18, wie in Fig. 1D gezeigt, was zu der Einebnung der Oberfläche des Wafers 10
führt, ohne daß ein Kondensieren bzw. Kristallisieren der Dotierstoffe stattfindet.
Bezugnehmend auf Fig. 1E wird ein N2O-Gas in die Reaktorkammer eingeführt, um eine
Passivierungsschicht 19 auf der BPSG-Schicht 18 auszubilden und ein thermisches Oxid
wird auf der BPSG-Schicht 18 mittels eines Fließverfahrens und einer thermischen Oxidation
bei der selben Temperatur erzeugt. In dem möglichen Fall, daß sich Dotierstoffe aus der
BPSG-Schicht 18 aufgrund des plötzlichen Temperaturwechsels niederschlagen bzw. kristal
lisieren, wird die Passivierungsschicht 19 vorgesehen, die aus dem thermischen Oxid
hergestellt ist, um die Erzeugung von Kristalldefekten zu verhindern, wenn der Wafer aus
der Reaktorkammer ausgeschleust wird.
Nachdem die Passivierungsschicht 19 fertig ausgebildet ist, wird die Temperatur der Re
aktionskammer für das LPCVD auf ca. 680 bis 720°C abgesenket und anschließend wird
der Wafer 10 aus der Reaktorkammer entladen. Zu dieser Zeit werden die erste Hitzebe
handlung, die zweite Hitzebehandlung und das Verfahren zur Ausbildung der Passivierungs
schicht in derselben Reaktionskammer ohne Vakuumunterbrechung durchgeführt.
Wie oben beschrieben, vereinfacht die vorliegende Erfindung die Ausbildung eines Musters,
das während eines Verfahrens in Folge auf ein Herstellungsverfahren für eine BPSG-Schicht
ausgebildet wird, wobei sie jedoch auch eine hervorragende Isoliereigenschaft vorsieht.
Andere Merkmale, Vorteile und Ausführungsformen der Erfindung, die hierin offenbart
sind, wird den Fachleuten, nachdem sie die vorstehende Offenbarung gelesen haben, leicht
vor Augen erscheinen. In dieser Hinsicht können, während spezifische Ausführungsformen
der Erfindung im einzelnen beschrieben worden sind, Abänderungen und Modifikationen
dieser Ausführungsformen vorgenommen werden, ohne aus dem Wesen und dem Bereich
der Erfindung zu kommen, wie sie beschrieben und beansprucht wird.
Claims (12)
1. Verfahren zur Einebnung einer Halbleitereinrichtung, mit den folgenden Schritten:
- 1. ein Halbleitersubstrat (10) wird zur Verfügung gestellt, auf dem eine mit einem Muster bzw. einer Struktur versehene Schicht mit einer Topologie ausgebildet wird;
- 2. eine Zwischenniveau-Isolierschicht (17) wird auf dem Halbleitersubstrat (10) ausgebildet;
- 3. eine Schicht (18) zur Einebnung, die einen Dotierstoff bzw. Dotierstoffe enthält, wird auf der Zwischenniveau-Isolierschicht (17) ausgebildet;
- 4. der Dotierstoff bzw. die Dotierstoffe, die in der Schicht (18) für die Ein ebnung enthalten ist bzw. sind, wird bzw. werden aus der Oberfläche der Schicht herausdiffundiert; und danach
- 5. wird die Schicht (18) zur Einebnung zum Fließen gebracht.
2. Verfahren gemäß Anspruch 1, wobei die Schicht (18) für die Einebnung BPSG ist.
3. Verfahren nach einem der Ansprüche 1 oder 2, bei dem die Diffusion der Dotier
stoffe durch eine Hitzebehandlung durchgeführt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem der Diffusionsschritt für etwa
50-70 Minuten bei einer Temperatur von ca. 650 bis 750°C und einem Druck von
ungefähr 1,3 bis 13 Pa durchgeführt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem der Schritt des Fließens für
etwa 25-35 Minuten bei einer Temperatur von etwa 850 bis 900°C durchgeführt
wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem sowohl der Diffusionsschritt
als auch der Schritt des Fließens in derselben Kammer ohne eine Vakuumunter
brechung durchgeführt werden.
7. Verfahren nach Anspruch 6, wobei beide Schritte in einer LPCVD-Kammer durch
geführt werden.
8. Verfahren nach einem der Ansprüche 1 bis 7, das ferner den Schritt umfaßt, daß
eine Passivierungsschicht (19) auf der zum Fließen gebrachten Schicht (18) für die
Einebnung ausgebildet wird.
9. Verfahren nach Anspruch 8, bei dem die Passivierungsschicht (19) mittels eines
thermischen Oxidationsverfahrens ausgebildet wird.
10. Verfahren nach Anspruch 8 oder 9, bei dem das thermische Oxidationsverfahren
unter einer Atmosphäre von N2O durchgeführt wird.
11. Verfahren nach einem der Ansprüche 8 bis 10, bei dem sowohl der Diffusions
schritt, der Schritt des Fließens und der Schritt zur Ausbildung der Passivierungs
schicht (19) in derselben Kammer ohne eine Vakuumunterbrechung durchgeführt
werden.
12. Verfahren nach Anspruch 6, bei dem sämtliche der Schritte in der LPCVD-Kammer
durchgeführt werden.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950042291A KR100262400B1 (ko) | 1995-11-20 | 1995-11-20 | 반도체 소자의 평탄화방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19648082A1 DE19648082A1 (de) | 1997-05-22 |
DE19648082C2 true DE19648082C2 (de) | 2000-03-23 |
Family
ID=19434734
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19648082A Expired - Fee Related DE19648082C2 (de) | 1995-11-20 | 1996-11-20 | Verfahren zur Einebnung einer Halbleitereinrichtung |
Country Status (6)
Country | Link |
---|---|
JP (1) | JP2799858B2 (de) |
KR (1) | KR100262400B1 (de) |
CN (1) | CN1080928C (de) |
DE (1) | DE19648082C2 (de) |
GB (1) | GB2307344B (de) |
TW (1) | TW442872B (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100256232B1 (ko) * | 1997-06-30 | 2000-05-15 | 김영환 | 반도체소자의층간절연막형성방법 |
JP3229276B2 (ja) * | 1998-12-04 | 2001-11-19 | キヤノン販売株式会社 | 成膜方法及び半導体装置の製造方法 |
JP3824469B2 (ja) * | 2000-04-03 | 2006-09-20 | シャープ株式会社 | 固体撮像装置、及びその製造方法 |
KR100506054B1 (ko) * | 2000-12-28 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US7226873B2 (en) * | 2004-11-22 | 2007-06-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of improving via filling uniformity in isolated and dense via-pattern regions |
KR20120098095A (ko) * | 2011-02-28 | 2012-09-05 | 에스케이하이닉스 주식회사 | 반도체장치 제조 방법 |
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-
1995
- 1995-11-20 KR KR1019950042291A patent/KR100262400B1/ko not_active IP Right Cessation
-
1996
- 1996-11-20 TW TW085114291A patent/TW442872B/zh not_active IP Right Cessation
- 1996-11-20 GB GB9624132A patent/GB2307344B/en not_active Expired - Fee Related
- 1996-11-20 DE DE19648082A patent/DE19648082C2/de not_active Expired - Fee Related
- 1996-11-20 JP JP8324638A patent/JP2799858B2/ja not_active Expired - Fee Related
- 1996-11-20 CN CN96123330A patent/CN1080928C/zh not_active Expired - Fee Related
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---|---|
CN1080928C (zh) | 2002-03-13 |
TW442872B (en) | 2001-06-23 |
GB2307344B (en) | 2000-05-17 |
JP2799858B2 (ja) | 1998-09-21 |
JPH1092826A (ja) | 1998-04-10 |
GB9624132D0 (en) | 1997-01-08 |
CN1159076A (zh) | 1997-09-10 |
KR100262400B1 (ko) | 2000-09-01 |
DE19648082A1 (de) | 1997-05-22 |
KR970030476A (ko) | 1997-06-26 |
GB2307344A (en) | 1997-05-21 |
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