DE3525550C2 - Verfahren zur Herstellung von Feldeffekttransistoren mit isoliertem Gate und hoher Ansprechgeschwindigkeit in integrierten Schaltungen hoher Dichte - Google Patents

Verfahren zur Herstellung von Feldeffekttransistoren mit isoliertem Gate und hoher Ansprechgeschwindigkeit in integrierten Schaltungen hoher Dichte

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Description

Die Erfindung betrifft Feldeffekttransistoren mit isoliertem Gate (IGFET) und insbesondere ein Verfahren zur Herstellung von IGFET mit hoher Ansprechgeschwindigkeit in integrierten Schal­ tungen hoher Dichte.
Um eine hohe Integrationsdichte und eine große Ansprechgeschwin­ digkeit zu erhalten, müssen sowohl die horizontalen als auch die vertikalen Abmessungen der IGFET verringert werden ("Sca­ ling Principle"). Insbesondere ist es erforderlich, die Tiefe der Drain- und Source-Übergänge im Substrat zu verringern. Bei den üblicherweise im Handel zur Verfügung stehenden IGFET hat jedoch die Anwendung sehr dünner Übergänge nachteilige Folgen, weil dadurch der Schichtwiderstand der aktiven Source- und Drain-Zonen vergrößert und die Zuverlässigkeit der Kontakte zwi­ schen diesen Zonen und den zugehörigen Elektroden verringert werden.
Um diese Nachteile zu vermeiden, ist bereits die Herstellung von IGFET vorgeschlagen worden, deren aktive Source- und Drain- Zonen auf der Oberfläche des Substrats anstatt in diesem gebil­ det sind. Eine derartige Struktur ist beispielsweise in der GB-PS 1 477 083 beschrieben. Allerdings sind die darin erläuter­ ten Verfahren zur Herstellung dieser Struktur sehr kompliziert und werden den Anforderungen der industriellen Produktion nicht gerecht.
Der Erfindung liegt die Aufgabe zugrunde, die Herstellung eines IGFET mit äußerst dünnen Übergängen, niedrigen Schichtwiderstän­ den und hoher Zuverlässigkeit der Kontakte anzugeben, das ein­ fach durchzuführen ist und aus einer Folge von Herstellungs­ schritten besteht, die mit herkömmlichen, industriellen Herstel­ lungsverfahren kompatibel sind.
Diese Aufgabe wird bei einem gattungsgemäßen Verfahren erfin­ dungsgemäß durch das im Patentanspruch 1 angegebene Kennzeichen gelöst.
Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprü­ chen und aus der folgenden Beschreibung eines Ausführungsbei­ spiels, das in der Zeichnung dargestellt ist. In dieser zeigen die Fig. 1-7 Schnittdarstellungen eines Teils einer Sili­ ziumscheibe im Verlauf der Herstellungsschritte gemäß der Erfin­ dung.
Die in Fig. 1 gezeigte Ausgangsstruktur wird mit bekannten Ver­ fahren hergestellt und hat ein Substrat 1 aus monokristallinem Silizium vom Typ P mit einer niedrigen Konzentration von Dotie­ rungs-Störstellen (etwa 1015 Atome/cm3) und einem spezifischen Widerstand von etwa 20 Ohm × cm, wobei in dem Substrat 1 eine Zone 3 vorliegt, die zur Aufnahme des IGFET bestimmt ist. Außer­ halb der Zone 3 ist das Substrat von einer Schicht 2 aus Sili­ ziumdioxid (SiO2) bedeckt, welche das Felddielektrikum bildet.
Auf dieser Struktur werden nacheinander die folgenden Verfah­ rensschritte durchgeführt:
  • - thermische Oxydation mit einer Temperatur von etwa 1000°C der nicht bedeckten Oberfläche des Substrates 1 mit Bildung ei­ ner Schicht 4 aus Siliziumdioxid (Fig. 2) von etwa 35 nm (350 Å) Dicke, die das Gate-Dielektrikum bildet;
  • - Niederschlag einer Schicht 5 aus polykristallinem Silizium (Fig. 2) von etwa 500 nm (5000 Å) Dicke, aus Silan (SiH4). Diese Ablage­ rung wird mit der CVD-Technik (Chemical Vapour Deposition) bei einer Temperatur von etwa 500°C durchgeführt;
  • - Dotierung der Schicht 5 aus polykristallinem Silizium mittels Vorablagerung von Phosphoroxichlorid (POCl3) bei einer Tempera­ tur von etwa 920°C. Die Konzentration der Dotierungsverunreini­ gungen (Phosphoratome) ist in der Größenordnung von 1020 Atomen/cm3;
  • - Diffusion der Dotierungsverunreinigungen in die Schicht 5 aus polykristallinem Silizium und Wachsen einer Schicht 6 aus Sili­ ziumdioxid (Fig. 2) von etwa 150 nm (1500 Å) Dicke mittels Aussetzung einer oxydierenden Umgebung bei einer Temperatur von etwa 1000°C;
  • - Niederschlag einer Schicht 7 aus Siliziumnitrid (Si3N4) (Fig. 2) von etwa 150 nm (1500 Å) Dicke mittels der CVD-Technik bei einer Temperatur von etwa 500°C;
  • - Bildung einer Maske 8 aus Photoresist (Fig. 2), die einen Teil 9 der Schicht 7 aus Siliziumnitrid abdeckt. Diese Maske be­ grenzt die Gate-Fläche des IGFET, welche über einer Zone 30 des Substrates liegt, die die Kanalfunktion des Transistors überneh­ men soll;
  • - Abtragung der nicht geschützten Teile der Schicht 7 (Fig. 3) durch selektives Abätzen (feuchtes Abätzen mit Phosphorsäure oder Abätzen im Plasma), um dadurch den Teil 9 des Siliziumni­ trids zu begrenzen, der als Abschirmung für die Teile der darun­ terliegender Schichten einschließlich der Gate-Fläche dient;
  • - Entfernung der Maske 8 aus Photoresist;
  • - Begrenzung des Teils 10 aus Siliziumdioxid, des Teils 11 aus polykristallinem Silizium und des Teils 12 des Gate-Oxids (Fig. 3) durch drei aufeinanderfolgende, selektive Atzungen (feuchte Ätzungen oder Ätzungen im Plasma), durch die die Teile der Schichten 6, 5 und 4 abgetragen werden, die nicht von dem Teil 9 aus Siliziumnitrid abgedeckt sind;
  • - thermische Oxydation der auf diese Weise freigelegten Sili­ zium-Oberflächen. Diese Oxydation erfolgt bei einer verhältnis­ mäßig niedrigen Temperatur von etwa 800°C, damit das Wachsen des Oxids von der Konzentration der Dotierungsverunreinigungen im Silizium abhängt. An den Rändern des Teils 11 aus polykri­ stallinem Silizium, in dem die Dotierungskonzentration um 1020 Atome/cm3 beträgt, wachsen Wände 13 aus Siliziumdioxid von etwa 150 nm (1500 Å) Dicke (Fig. 4), und auf der nicht abgedeckten Fläche des Substrates 1, in dem die Dotierstoffkonzentration um 1015 Atome/15 cm3 beträgt, wächst eine Schicht 14 aus Siliziumdioxid von etwa 35 nm (350 Å) Dicke (Fig. 4);
  • - Reaktive Ionenätzung (RIE) des im vorhergehenden Verfahrens­ schritt hergestellten Siliziumdioxids. Diese Ätzung erfolgt in vertikaler Richtung und beseitigt das nicht von dem Teil 9 aus Siliziumnitrid abgedeckte Oxid, wodurch die Schicht 14 so weit abgetragen wird, bis die darunterliegende Oberfläche des Sub­ strates 1 frei wird, während die Wände 13 mit den seitlichen Oberflächen der Teile 9 in Übereinstimmung gebracht werden. Die Dicke des Feldoxids 2 erfährt hingegen keine wesentliche Verrin­ gerung. Der Teil 11 des polykristallinen Siliziums bildet die Gate-Elektrode des IGFET und ist vollständig von dem Silizium­ dioxid 15 umgeben (Fig. 5);
  • - Ablagerung einer Schicht 16 aus Silizium (Fig. 6) von etwa 700 nm (7000 Å) Dicke aus Siliziumtetrachlorid (SiCl4). Diese Ablagerung erfolgt mit der CVD-Technik bei einer Temperatur von etwa 1150°C. Die Streifen 17 auf dem Felddielektrikum 2 sind poly­ kristallin, während die Zonen 18 und 19 auf dem Substrat epitak­ tisch sind, dieselbe kristalline Ausrichtung wie das Substrat haben und die aktiven Source- bzw. Drain-Zonen des IGFET bil­ den. Sie wachsen in vertikaler Richtung auf dem Substrat 1, wäh­ rend sie auf dem Nitrid 9 nicht wachsen, weshalb man eine sich selbsttätig ausrichtende Struktur erhält. Die Streifen 17 aus polykristallinem Silizium werden als Elemente zur Verbindung mit anderen, nicht dargestellten Komponenten der integrierten Schaltung verwendet;
  • - Ionenimplantation eines N-Dotierstoffes, beispielsweise Arsen (As) in die Schicht 16 aus Silizium (Fig. 6). Die Implantation erfolgt bei einer niedrigen Energie um etwa 80 keV, um eine ge­ ringe Eindringung des Dotierstoffes zu erzielen, der bis zu ei­ ner Tiefe von etwa 100 nm (1000 Å) eindringt. Die Dosis des implantier­ ten Dotierstoffes ist sehr hoch, etwa um 5 × 1015 Atome/cm2, um eine hohe Leitfähigkeit zu erhalten;
  • - Aussetzung einer oxydierenden Umgebung bei einer Temperatur von etwa 1000°C für eine Zeit, die ausreicht, um die Diffusion des implantierten Dotierstoffes bis zu einer Tiefe von etwa 500 nm (5000 Å) sowie das Wachsen einer Schicht 20 aus Siliziumdioxid (Fig. 7) mit einer Dicke von etwa 400 nm (4000 Å) auf der Schicht 16 aus Silizium zu ermöglichen.
Auf die hier beschriebenen Herstellungsschritte folgen die übli­ chen Verfahrensschritte zur Öffnung der Fenster für die Gate-, Source- und Drain-Kontakte, zur Bildung der zugehörigen Elektro­ den und schließlich zur Passivierung der Vorrichtung.
Bei dem Verfahren gemäß der Erfindung wird der Dotierstoff nicht sehr tief in die epitaktischen Zonen 18 und 19 implan­ tiert, damit die folgenden thermischen Behandlungen bei hohen Temperaturen keine Diffusion dieses Dotierstoffes in das Sub­ strat 1 hervorrufen und die Drain- und Source-Übergänge schließ­ lich nicht unter die Schnittstelle Gateoxid-Substrat sinken. In einer solchen Situation ergeben sich keine lateralen Über­ gangskapazitäten. Wenn diese nicht vorhanden sind, können hohe Ansprechgeschindigkeiten des Transistors erzielt werden. Außer­ dem erstrecken sich die verarmten Zonen nicht, wie bei üblichen IGFET, seitlich, sondern vertikal unter die aktiven Zonen, wes­ halb die wirksame Länge des Transistors ansteigt und die Gefahr eines punch-through sinkt.
In Übereinstimmung mit den Anforderungen der Ebenheit werden Source- und Drain-Dicken erreicht, die größer als die mit her­ kömmlichen Verfahren erhältlichen sind, wodurch die zugehörigen Schichtwiderstände verbessert werden, deren Werte sich auf etwa ein Drittel der üblichen Werte verringern.
Zur Öffnung der Fenster für die Source- und Drain-Kontakte wird eine selektive Ätzung durchgeführt, um das Oxid abzutragen, wel­ ches diese Source- und Drain-Zonen bedeckt. Es ist bekannt, daß bei üblichen Verfahren aufgrund der Maskierungstoleranzen wäh­ rend dieser Ätzung die Gefahr besteht, daß ein Teil des Oxids abgetragen wird, der die Gate-Elektrode abdeckt, weshalb Kurz­ schlüsse zwischen den Source- und Drain-Zonen und der Gate-Elek­ trode auftreten können. Mit dem Verfahren gemäß der Erfindung wird das Oxid 15, das die Gate-Elektrode umgibt, von dem Sili­ ziumnitrid 9 abgeschirmt, wodurch die soeben genannte Gefahr vermieden wird.
Die Streifen 17 aus polykristallinem Silizium können verwendet werden, um die Kontakte mit den Source- und Drain-Elektroden herzustellen, so daß die horizontalen Abmessungen der epitakti­ schen Zonen verringert werden können, ohne dadurch eine Verrin­ gerung der Fläche der Kontakte zu erhalten und damit deren Zu­ verlässigkeit einzuschränken. Die hohe Dosis des in die Sili­ ziumschicht 16 implantierten Dotierstoffes erhöht schließlich die Leitfähigkeit dieser Kontakte.
Die Streifen 17 aus polykristallinem Silizium können nicht nur als Verbindungen verwendet werden, sondern auch, um beispiels­ weise Widerstände oder Kondensatorbeläge zu bilden. Wenn man die Bildung von Streifen aus polykristallinem Silizium auf der Schicht aus Feldoxid 2 vermeiden will, genügt es selbstverständ­ lich, diese Schicht mit einer Maske aus Siliziumnitrid zu schüt­ zen.
Bei einer Variante des Verfahrens gemäß der Erfindung werden die aktiven Source- und Drain-Zonen nicht durch epitaktisches Wachstum hergestellt, sondern durch Rekristallisation des poly­ kristallinen Siliziums. In diesem Fall wird auf der gesamten Oberfläche der in Fig. 5 gezeigten Struktur eine Schicht aus polykristallinem Silizium von etwa 700 nm (7000 Å) Dicke abgelagert. Die Ablagerung erfolgt dabei mit der CVD-Technik bei einer Tempera­ tur von etwa 500°C. Die epitaktischen Drain- und Source-Zonen erhält man dadurch, daß mit der als "Laser annealing" bezeichne­ ten Technik die Zonen aus polykristallinem Silizium rekristalli­ siert werden, die in Kontakt mit dem monokristallinen Silizium des Substrates sind. Danach wird ein selektives Ätzen durchge­ führt, um das polykristalline Silizium zu entfernen, welches auf dem Teil 9 aus Siliziumnitrid abgelagert ist, um anschlie­ ßend wieder die in Fig. 6 gezeigte Struktur zu erhalten, auf der die oben erläuterten Verfahrensschritte durchgeführt wer­ den.
Über das hier beschriebene und dargestellte Ausführungsbeispiel hinaus sind selbstverständlich Änderungen möglich, ohne dadurch den Erfindungsgedanken zu verlassen. Die Erfindung kann außer­ dem bei jedem Herstellungsverfahren für MOS und CMOS ausgeführt werden.

Claims (6)

1. Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate auf einem Substrat (1) aus monokristallinem Si­ lizium eines ersten Leitfähigkeitstyps, unter Bildung einer Mehrzahl übereinanderliegender Schichten (4, 5, 6), von denen eine erste, isolierende Schicht (4) auf dem Substrat gebildet wird und das Gate-Dielektrikum darstellt, eine zweite, leitende Schicht (5) auf der ersten Schicht (4) gebildet wird und die Gate-Elektrode des Transistors darstellt, während eine zweite, isolierende Schicht (6) auf der leitenden Schicht (5) gebildet wird, gekennzeichnet durch die folgenden Verfahrens­ schritte:
  • 1. Bildung einer ersten Abschirmschicht (7) auf der zweiten iso­ lierenden Schicht (6),
  • 2. Bildung einer Schutzmaske (8) auf der Abschirmschicht (7), wo­ bei die Schutzmaske (8) eine Gate-Fläche über einer Zone (30) des Substrats begrenzt, die zur Übernahme der Kanalfunktion des Transistors geeignet ist,
  • 3. Selektives Ätzen der Abschirmschicht und der mehrfach überein­ ander angeordneten Schichten bis zur Freilegung des Substrates an den Seiten der Kanalzone,
  • 4. Bildung von isolierenden Wänden (13) an den Rändern der lei­ tenden Schicht (5), die durch das selektive Atzen (11) freige­ legt worden sind,
  • 5. Bildung von epitaktischen Zonen (18, 19) auf den durch das se­ lektive Atzen freigelegten Flächen des Substrates, wobei die epitaktischen Zonen von einem zweiten Leitfähigkeitstyp sind und bestimmt sind, die Source- und Drain-Zonen des Transistors zu bilden.
2. Verfahren nach Anspruch 1, bei dem vor der Bildung der Mehr­ zahl der übereinanderliegenden Schichten eine isolierende Schicht (2) gebildet wird, die das Felddielektrikum an den Sei­ ten einer Zone (3) des Substrates bildet, die zur Aufnahme des Transistors bestimmt ist, dadurch gekennzeichnet, daß die Bildung der epitaktischen Zonen die folgenden Herstel­ lungsschritte aufweist:
  • 1. Ablagerung einer Siliziumschicht (16) auf den freigelegten Oberflächen des Felddielektrikums und des Substrats derart, daß die Teile der Siliziumschicht, die auf dem Felddielektrikum niederge­ schlagen sind, polykristallin (17) und die auf dem Substrat nie­ dergeschlagenen Teile epitaktisch (18, 19) sind, und
  • 2. Dotierung dieser Siliziumschicht mit Dotierstoffen des zwei­ ten Leitfähigkeitstyps.
3. Verfahren nach Anspruch 2, dadurch gekennzeich­ net, daß die Dotierung mit Störstellen, die zur zweiten Leit­ fähigkeitsart führen, eine Ionenimplantation des Dotierstoffs in die Siliziumschicht (16) umfaßt.
4. Verfahren nach Anspruch 1, bei dem vor der Herstellung der mehreren, übereinanderliegenen Schichten eine isolierende Schicht (2) gebildet wird, die das Felddielektrikum an den Sei­ ten einer Zone (3) des Substrates bildet, welches zur. Aufnahme des Transistors bestimmt ist, dadurch gekennzeich­ net, daß die Bildung der epitaktischen Zonen die folgenden Verfahrensschritte umfaßt:
  • 1. Ablagerung einer ersten Schicht aus polykristallinem Silizium auf den freigelegten Oberflächen des Felddielektrikums und des Substrates,
  • 2. Rekristallisation derjenigen Teile der polykristallinen Sili­ ziumschicht, die über dem Substrat liegen, derart, daß die epi­ taktischen Zonen erhalten werden,
  • 3. Dotierung der epitaktischen Zonen mit Dotierstoffen des zwei­ ten Leitfähigkeitstyps.
5. Verfahren nach Anspruch 4, dadurch gekennzeich­ net, daß die Dotierung mit Dotierstoffen des zweiten Leitfä­ higkeitstyps eine Ionenimplantation des Dotierstoffes in die epitaktischen Zonen enthält.
6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem
  • 1. die Bildung der ersten, isolierenden Schicht das Wachsen ei­ ner Schicht (4) aus Siliziumdioxid auf der freigelegten Oberflä­ che des Substrates umfaßt,
  • 2. die Bildung der leitenden Schicht die Ablagerung einer Schicht (5) aus polykristallinem Silizium auf der ersten isolierenden Schicht sowie die Dotierung dieser Schicht (5) aus polykristallinem Silizium umfaßt und
  • 3. die Bildung der zweiten isolierenden Schicht das Wachsen ei­ ner Schicht (6) aus Siliziumdioxid auf der leitenden Schicht umfaßt,
dadurch gekennzeichnet, daß
  • 1. die Bildung der Abschirmschicht die Ablagerung einer Schicht (7) aus Siliziumnitrid auf der zweiten isolierenden Schicht umfaßt,
  • 2. das selektive Abätzen die Abtragung der nicht von der Maske ab­ gedeckten Teile der Schicht umfaßt derart, daß die Gate-Fläche (9) des Transistors abgedeckt bleibt, sowie die Entfernung der Maske und die Abtragung der nicht von den übereinanderliegenden Schichten abgedeckten Teile derart, daß die Teile dieser Schich­ ten innerhalb der Gate-Fläche begrenzt werden, und
  • 3. die Bildung der isolierenden Wände das Wachsen von Silizium­ dioxid (13) an den Rändern der Teile (11) der leitenden Schicht innerhalb der Gate-Fläche umfaßt.
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