DE3736369C2 - - Google Patents

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines BiCMOS-Bauelementes, bei dem ein BiCMOS-Bauelement durch die im Anspruch 1 mit a) bis k) und p) und q) be­ zeichneten Bearbeitungsschritte in einem Silizium-Sub­ strat vom ersten Leitfähigkeitstyp hergestellt wird, das einen ersten Substratbereich vom zweiten Leitfähigkeitstyp, in dem ein Bipolar-Transistor ausgebildet wird, einen zweiten Substratbereich vom zweiten Leitfähigkeitstyp, in dem ein erster MOSFET, der einen Kanal vom ersten Leitfähigkeitstyp besitzt, ausgebildet wird, und einen Teil des Silizium-Substrats, in dem ein zweiter MOSFET, der einen Kanal vom zweiten Leitfähigkeitstyp besitzt, ausgebildet wird, aufweist, wie es aus der US-PS 45 03 603 bekannt ist.
Ferner ist die Herstellung des Gate-Oxids der Feldeffekt­ transistoren bei BiCMOS-Bauelementen in einem späten Verfahrensschritt gemäß den Merkmalen l), n) und o) gemäß dem Anspruch 1 aus der DE 22 19 696 C3 bekannt.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, ein Herstellungsverfahren für ein BiCMOS-Bauelement anzugeben, das ausgehend von dem aus der US-PS 45 03 603 bekannten Verfahren stabilere Schwellwertspannungen der CMOS-Transistoren ermöglicht, wobei die Emittertiefe des herzustellenden Bipolar-Transistors extrem flach ist.
Diese Aufgabe wird durch die im Anspruch 1 aufgeführten Merkmale gelöst.
Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Im folgenden wird die Erfindung anhand eines Ausführungs­ beispiels unter Hinweis auf die Zeichnung näher erläutert. Es zeigt
Fig. 1 zeigt eine ebene Ansicht von BiCMOS-Bauelementen mit Merkmalen nach der Erfindung.
Fig. 2 bis 11 zeigen Querschnittsansichten der Herstellungsschritte in Übereinstimmung mit Merkmalen nach der Erfindung entlang der Schnittlinie A-A in Fig. 1.
Das Ausgangsmaterial ist ein p-Typ (111) Silizium-Substrat mit einem spezifischen Widerstand von 1-20 Ohm-cm. Fig. 1 zeigt einen Teil der NPN- Transistoren und PMOSFET und NMOSFET auf einem Silizium-Micro-Plättchen.
In Fig. 1 gibt es einen ersten Substratbereich 8, in dem ein NPN- Transistor ausgebildet wird, einen Bereich 21 in dem Substrat 1, in dem ein NMOSFET (zweiter MOSFET im Sinne des Anspruchs 1) ausgebildet wird, und einen zweiten N-Typ-Substratbereich 9, in dem ein PMOSFET (erster MOSFET gemäß Anspruch 1) ausgebildet wird. Weiter existieren die P⁺-Kanal Sperrbereiche 24 außerhalb der Oberfläche 400 des Substrats, die die Ausbildung von Kanälen zwischen den Bauelementen verhindern sollen, und Öffnungen 410, die die Ohmschen Kontakte für die Kanalsperrbereiche 24 bilden. Die ersten Substratbereiche 8 sind die Kollektorflächen der NPN Transistoren, in denen der Kollektorkontaktbereich 52 und die Basisregion 30 und die Emitterregion 50 ausgebildet sind. Der Kollektorkontaktbereich 52 mit ausreichender Tiefe umgibt die Basisbereiche 30 in einem bestimmten Abstand auf der Oberfläche innerhalb des Substrats 8. Die N⁺- Emitterbereiche 50 sind in dem Basisbereich 30 festgelegt.
Die Öffnungen 300, 302 und 304 sind die für die Kontaktbereiche des Kollektors, der Basis und des Emitters. Der Gate-Isolator 46 in dem Bereich 21, in dem der zweite MOSFET hergestellt wird, ist auf der oberen Oberfläche zwischen dem Source-Bereich 54 und dem Drain-Bereich 56 ausgebildet. Die Öffnungen 310 und 312 sind Kontaktöffnungen für Source 54 und Drain 56. Die N⁺-Kontaktfläche 58 in dem zweiten Substratbereich für den PMOSFET, die die Vorspannung für den zweiten Substratbereich 9 bereitstellt, liegt getrennt um P⁺-Source 26 und P⁺- Drain 28. Zwischen Source 26 und Drain 28 wird der Gate-Isolator 48 ausgebildet. Die Öffnungen 320, 322, 324 in der Oberfläche der Kontaktfläche 58 und Source 26 und Drain 28 werden als Kontakte der Bereiche festgelegt.
Die Fig. 2 bis 11 zeigen Querschnittsansichten der Bearbeitungsschritte mit Merkmalen nach der Erfindung entlang der Schnittlinie A-A in Fig. 1.
Die Herstellungsschritte von BiCMOS-Bauelementen werden im folgenden erklärt.
In Fig. 2 ist der Zustand nach der Ausbildung von SiO₂ 2, durch konventionelle Oxydationsverfahren für Maskierungen auf der Oberfläche des Substrats 1 dargestellt. Der Fotolack 5 ist aufgetragen und die Öffnungen 3, 4 für den NPN- Transistor und die Substratbereiche des PMOSFET sind durch konventionelle Fotolithographie hergestellt und die N-Typ implantierten Bereiche 6, 7 sind durch Hochenergie- Ionenimplantation von Phosphor mit einer Dosis von 10¹² bis 10¹⁴ Ionen/cm² angefertigt.
Nach der Entfernung des Fotolacks 5, der zur Maskierung gegen Ionenimplantation eingesetzt wurde, werden die N-Typ implantierten Bereiche bei 1200°C in einer Stickstoffatmosphäre aktiviert und bilden den ersten N- Substratbereich 8 und den zweiten N-Substratbereich 9 mit einer Diffusionstiefe von ungefähr 2,5 µm. Die dünne Oxydschicht 10 (erste Oxidschicht im Sinne des Anspruchs 1) wird auf dem Substrat 1, wie in Fig. 3 dargestellt, aufgebracht, nach der Entfernung der Oxydschicht 2 über dem Substrat 1. Die dünne Si₃N₄-Schicht 11 (zweite Nitridschicht im Sinne des Anspruchs 1) wird durch konventionelle LPCVD (chemische Niedrigdruckaufdampfung) über der Oxydschicht 10 ausgebildet. Die Maskierungsschicht, die sich aus der Oxydschicht 10 und der Nitridschicht 11 zusammensetzt, bewahrt das Substrat 1 unter dieser Maskierungsschicht vor weiterer Oxydation während der folgenden Oxydationsbearbeitungen. Die zweite Fotolackmaske 12 (erste Maske im Sinne des Anspruchs 1) auf der Nitridschicht 11 ist über der Maskierungsschicht 10, 11 ausgebildet. Die Maske 12 bedeckt den Kollektorbereich 100 und den Emitterbereich 102 in dem ersten Substratbereich 1, der den NPN-Transistor bilden soll, Source 104 und Drain 106, die den NMOSFET bilden sollen, und den Kontaktbereich 108 und 110 des zweiten Substratbereichs 9, der den PMOSFET bilden soll.
Nach der Ätzung der unmaskierten Nitridschicht 11, bei der die zweite Maske 12 als Ätzmaske benutzt wird und nach Entfernung der zweiten Maske 12 wird eine zweite Oxydschicht 14, wie in Fig. 4 dargestellt, ausgebildet. In diesem Oxydationsprozeß wächst das Oxyd nicht auf dem Siliziumsubstrat unter der Maskierungsschicht 10, 11, aber auf dem Bereich, der nicht durch die Maskierungsschicht 10, 11 maskiert ist.
Nach dem Wachstum der Oxydschicht werden die Bereiche mit der Ausnahme der Basis 112 des NPN Transistors, Source 114 und Drain 116 des PMOSFET und mit der Ausnahme des Bereichs 118, der die Kanalsperre bilden soll, durch die dritte Fotolackmaske 16 (zweite Maske im Sinne des Anspruchs 1), wie in Fig. 4 dargestellt, bedeckt.
Ein Teil des Substrats 1 und der erste und der zweite Substratbereich 8 bzw. 9 werden nach der Ätzung der zweiten Oxydschicht 14 mit der dritten Maske 16 als Oxydätzmaske zum Vorschein gebracht. Danach wird eine Borimplantation durchgeführt, wobei die dritte Maske 16 und die Oxydschicht 14 und die Maskierungsschichten 10 und 11 als Masken gegen die Ionenimplantation eingesetzt werden. Diese Bor-Implantation wird zweimal mit unterschiedlichen Energien vorgenommen. Die erste Implantation wird mit einer hohen Dosis bei Energien unterhalb 100 KeV und die zweite mit einer Dosis von 2×10¹² bis 5×10¹³ Ionen/cm² bei hohen Energien durchgeführt, die durch das Oxyd 10 und das Nitrid 11 in das Substrat hindurchtreten und die einen Übergang mit einer Tiefe von ungefähr 0,5 µm ausbilden. Die obige Prozeßsequenz kann umgekehrt werden. Die Implantation mit relativ niedriger Energie kann die Maskierungsschichten 10, 11 auf dem Emitterbereich 102 des NPN Transistors nicht durchdringen, der von der dritten Maske nicht maskiert wird. Die Implantation mit hohen Energien durchdringt sie und die Energie kann so variiert werden, daß die Bor-Konzentration des Basis-Bereichs unter dem Emitterbereich beeinflußt werden kann.
Danach werden, wie in Fig. 5 dargestellt, der P⁺-Bereich 18 implantiert mit niedriger Energie und hoher Konzentration und der P-Bereich 20 implantiert mit hoher Energie und niedriger Konzentration ausgebildet.
Nachdem die dritte Maske 16 durch Plasmaätzung weggeätzt wurde, wird ein Oxydierungsprozeß unter der Verwendung der Masken 10, 11 als Oxydierungsmaske eingeleitet, wobei gemäß Fig. 6 die dritte Oxydschicht 22 auf der Siliziumoberfläche erhalten wird. Die zweite Oxydschicht 14 in Fig. 5 wird durch die Oxydschicht 14a mit vorgeschriebener Dicke ausgebildet.
Während dieser Bearbeitung werden der P⁺-Bereich 18 mit hoher Konzentration und der P-Bereich 20 mit niedriger Konzentration, die die Bor-implantierten Bereiche in Fig. 5 bilden, ebenfalls aktiviert, so daß Kanalentstehung zwischen den Elementen, wie in Fig. 6 verhindert wird. Ebenso werden P-Kanal Sperrbereiche, die den NPN-Transistor die N- Kanal und P-Kanal FET Bauelemente umgeben, ausgebildet. Sourcebereiche 26 und Drainbereiche 28 der P-Kanal-FET werden ebenfalls in der zweiten Substratschicht 9 ausgebildet. Ferner wird die aktivierte Basisregion 30 im ersten Substratbereich 8 ausgebildet. Der Basisbereich 30 außerhalb des Emitters 102 ist tiefer und besitzt eine höhere Konzentration als der Basisbereich unter dem Emitter 102, so daß es leicht ist, den Basiswiderstand zu reduzieren und die elektrischen Eigenschaften des NPN-Transistors zu verbessern.
Nach der Entfernung der Nitridschicht 11 durch konventionelle Ätzverfahren ohne jede Maskierung wird das dünne Oxyd 10 dann durch HF-Lösung ohne jede Maskierung geätzt, um so die Oberfläche des Substrats 1 und den ersten und zweiten Substratbereich 8 bzw. 9 unter der Maskierungsschicht 10 bzw. 11 in Fig. 5 (Fig. 7) freizulegen. Dann werden die zweite Oxydschicht 14a und die dritte Oxydschicht 22 aus Fig. 6 zur neuen Oxydschicht 14b, 22a, die auf die Dicke der ersten Oxydschicht geätzt wurden.
Danach wird, wie in Fig. 7 dargestellt, die Arsenimplantation mit einer Dosis 10¹⁵ bis 10¹⁶ Ionen/cm² durch den Einsatz der obigen neuen Oxydschichten 14b und 22a als Maske ausgeführt. Die arsenimplantierte Schicht mit einer Übergangstiefe von ungefähr 0,3 µm in den Kollektorbereich 100 und der Emitterbereich 102 des NPN-Transistors und Source 104 und Drain 106 des NMOSFET und der Kontaktbereich 108 des PMOSFET in dem zweiten Substratbereich wird ausgebildet, so daß die hohe Emittereffizienz und der niedrige Ohmsche Widerstand erzielt werden kann.
Nachdem die Oxydschicht 36 in Fig. 8 über der Oberfläche des Substrats 1 in Fig. 7 durch konventionelle CVD aufgebracht und das Nitrid 38 über dem Oxyd 36 durch die LPCVD aufgebracht und der vierte Fotolack aufgetragen wurde, werden die Öffnungen 42, 44 durch konventionelle Fotolitographie und Ätzung des Oxyds und des Nitrids hergestellt, um die Gate-Isolatoren des NMOSFET und des PMOSFET auszubilden.
Danach wird die vierte Fotolackmaske 40 im Plasma entfernt und das Gateoxyd von ungefähr 30 nm Dicke wird durch pyrogene Oxydation bei ungefähr 850°C in einer H₂ und O₂ Umgebung ausgebildet, um die flache Übergangstiefe des Emitters und der Basis des NPN-Transistors zu erhalten. In dieser Stufe können, falls die Basis- und Emitterübergänge tief sind, die Gate-Oxydschichten 46, 48 durch den konventionellen Trocken-Oxydationsprozeß ausgebildet werden.
Hierbei liegt der Sinn der Abdeckung des Oxyds 36 mit dem Nitrid 38 darin, das Wachstum des Oxyds durch Schutz des Oxyds 36 und des Emitters 50 des NPN Transistors während des Oxydationsprozesses für den Gate Isolator des NMOSFET und des PMOSFET zu verhindern und man kann leicht verstehen, daß es für Hochfrequenztransistoren nützlich ist, daß diese Emittertiefe extrem flach ist.
Weiterhin wird die Aktivierung des arsenimplantierten Bereichs 32 in Fig. 7 durch die Herstellungsschritte für Gateoxyde 46, 48 ergänzt. Demnach wird gemäß Fig. 8 der N⁺-Kollektor 52 und der N⁺-Emitter 50 des NPN-Transistors in dem ersten Substratbereich 8 ausgebildet und die Kontakte 58 für die Rückführung der umgekehrt gepolten Vorspannung an den PMOSFET und Source 54 und Drain 56 des NMOSFET in den zweiten Substratbereich 9 ausgebildet.
Nach der Ausbildung der Gate-Oxydschichten 46 und 48 wie oben festgestellt, können die Schritte zur Beeinflussung der Schwellwertspannungen des PMOSFET und des NMOSFET, falls erforderlich, durchgeführt werden. Das heißt, nach Ausformung der Gate-Oxydschichten 46, 48 wird die Borimplantation mit Energien von ungefähr 30 KeV und Dosen von ungefähr 10¹¹ Ionen/cm² durch die Öffnungen 42 und 44 gemäß Fig. 8 durchgeführt und nach Entfernung der Fotolackmaske 40 wird die fünfte Fotolackmaske 60 über dem Kanalbereich des NMOSFET ausgebildet und die Borimplantation wird wieder durchgeführt, im wesentlichen mit Energien um 30 KeV und Dosen um 10¹¹ Ionen/cm².
Nach der Entfernung der fünften Fotolackmaske 60 wird eine Hitzebehandlung durchgeführt, um das implantierte Bor zu aktivieren und die Dichte der CVD Oxydschicht 36 zu erhöhen. Diese Behandlung wird bei ungefähr 920°C in einer N₂ Umgebung für ungefähr 120 Minuten durchgeführt. Danach betragen die Schwellwertspannungen des PMOSFET und des NMOSFET -0.75 Volt bzw. +0.75 Volt.
Nach der Entfernung der fünften Fotolackmaske 60 und nachdem der sechste Fotolack auf der Oberfläche aufgetragen wurde, werden die Kontaktöffnungen für den Kollektor 52 und die Basis 30 und den Emitter 50 des NPN Transistors, Source 54 und Drain 56 des NMOSFET, der Gehäusekontakt 58, Source 26 und Drain 28 des PMOSFET und der Kanalsperrbereich 24 durch Fotolithographie ausgebildet unter Verwendung der sechsten Fotolackmaske 62 als Ätzmaske.
Nachdem die sechste Fotolackmaske entfernt wurde und Al im Vakuum aufgetragen wurde und eine Elektrode durch Fotolithographie darauf folgend gemäß Fig. 10 ausgebildet wurde, werden die Kollektorelektrode 64, die Emitterelektrode 68 und die Basiselektrode 66 des NPN- Transistors, die Elektrode 70 um die umgekehrt gepolte Vorspannung an das Substrat 1 anzulegen, die Source-Elektrode 72 und die Gate-Elektrode 74 und die Drain-Elektrode 76 des NMOSFET, die Elektrode 78 um die umgekehrte Vorspannung an den zweiten Substratbereich 9 anzulegen und die Source-Elektrode 80 und die Gate-Elektrode 82 und die Drain-Elektrode 84 des PMOSFET ausgebildet. Dann wird die Passivierungsschicht 86 aus PSG gemäß Fig. 11 hergestellt, um das obige Halbleitersystem zu schützen.

Claims (3)

1. Verfahren zur Herstellung eines BiCMOS-Bauelementes, bei dem ein BiCMOS-Bauelement durch die folgenden Bearbeitungsschritte in einem Silizium-Substrat (1) vom ersten Leitfähigkeitstyp hergestellt wird, das einen ersten Substratbereich (8) vom zweiten Leitfähig­ keitstyp, in dem ein Bipolar-Transistor ausgebildet wird, einen zweiten Substratbereich (9) vom zweiten Leitfähigkeitstyp, in dem ein erster MOSFET, der einen Kanal vom ersten Leitfähigkeitstyp besitzt, ausgebildet wird, und einen Teil (21) des Silizium-Substrats, in dem ein zweiter MOSFET, der einen Kanal vom zweiten Leitfähigkeitstyp besitzt, ausgebildet wird, aufweist:
  • a) es wird eine Maskierungsschicht (10, 11), zusammengesetzt aus einer ersten Oxydschicht (10) und einer zweiten Nitridschicht (11) über dem Silizium-Substrat vom ersten Leitfähigkeitstyp ausgebildet,
  • b) es wird eine erste Maske (12) über der Maskie­ rungsschicht ausgebildet, um den Kollektor- Kontaktbereich und den Emitterbereich des Bipolar-Transistors, Source und Drain des zweiten MOSFET′s und den Kontaktbereich des ersten MOSFET′s zu maskieren,
  • c) es werden die Abschnitte der Maskierungsschicht (10, 11), die während des Bearbeitungsschrittes (b) unmaskiert bleiben, entfernt,
  • d) es wird die erste Maskierung (12) über der Mas­ kierungsschicht entfernt,
  • e) es wird eine zweite Oxydschicht (14) auf den Substratbereichen, die während der obigen Bearbeitung freigelegt wurden, ausgebildet,
  • f) es wird eine zweite Maske (16) auf der zweiten Oxydschicht (14) ausgebildet, um einen Kanal­ sperrbereich (24) in dem Silizium-Substrat vom ersten Leitfähigkeitstyp, die Basis des Bipolar- Transistors und Source und Drain des ersten MOSFET zu erzeugen,
  • g) es wird der unmaskierte Teil der zweiten Oxydschicht (14) entfernt,
  • h) es wird eine Ionenimplantation durch den frei­ gelegten Bereich durchgeführt, um die Basis, Source und Drain des ersten MOSFET und den Kanalsperrbereich (24) zu bilden,
  • i) es wird die zweite Maske (16) entfernt und eine dritte Oxydschicht (22) auf dem Bereich ohne Maskierungsschicht ausgebildet und die implantierten Verunreinigungen gleichzeitig aktiviert,
  • j) es wird eine Ionenimplantation für den Kollektorkontakt und den Emitter des Bipolar-Transistors und den Kontaktbereich des ersten MOSFET und Source und Drain des zweiten MOSFET nach der Ent­ fernung der Maskierungsschicht auf jedem dieser Bereiche durchgeführt,
  • k) es wird eine vierte Oxydschicht (36) über der Oberfläche aufgetragen,
  • l) es wird eine weitere Nitridschicht (38) auf der vierten Oxydschicht (36) ausgebildet,
  • m) es wird eine dritte Maske (40) ausgebildet und das Oxid auf dem Gate-Bereich des ersten und zweiten MOSFET entfernt,
  • n) es wird das Gate-Oxid (46, 48) nach der Entfernung der dritten Maske (40) aufgebracht,
  • o) es wird eine thermische Behandlung zur Aktivierung der implantierten Verunreinigungen und zur Erhöhung der Dichte des während des Bearbeitungsschritts k) aufgetragenen Oxids vorgenommen,
  • p) es werden Öffnungen für die Kontakte des Bipolar-Transistors, des ersten und des zweiten MOSFET und der Kanalsperre (24) hergestellt,
  • q) die Kontakte werden hergestellt, und
  • r) es wird eine Passivierungsschicht (86) ausgebildet.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Ionen­ implantationen durchgeführt werden zur Anpassung der Schwellenspannungen nach dem Bearbeitungsschritt n).
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der erste MOSFET ein PMOSFET und der zweite MOSFET ein NMOSFET ist und daß zur Anpassung der Schwellenspannungen zunächst sowohl im Kanalbereich des PMOSFET als auch im Kanalbereich des NMOSFET eine Ionenimplantation und sodann nur im Kanalbereich des PMOSFET eine weitere Ionenimplantation durchgeführt werden.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930008899B1 (ko) * 1987-12-31 1993-09-16 금성일렉트론 주식회사 트랜칭(trenching)에 의한 바이-씨모스(Bi-CMOS)제조방법
US5091760A (en) * 1989-04-14 1992-02-25 Kabushiki Kaisha Toshiba Semiconductor device
US5112761A (en) * 1990-01-10 1992-05-12 Microunity Systems Engineering Bicmos process utilizing planarization technique
US5420061A (en) 1993-08-13 1995-05-30 Micron Semiconductor, Inc. Method for improving latchup immunity in a dual-polysilicon gate process
JPH088268A (ja) * 1994-06-21 1996-01-12 Mitsubishi Electric Corp バイポーラトランジスタを有する半導体装置およびその製造方法
JPH08148583A (ja) * 1994-11-24 1996-06-07 Mitsubishi Electric Corp バイポーラトランジスタを有する半導体記憶装置
EP0782968B1 (de) * 1995-12-18 2001-10-17 Heidelberger Druckmaschinen Aktiengesellschaft Verfahren und Vorrichtungen zum Halten von Substraten auf einem Transportband einer Druckmaschine
US5879954A (en) * 1996-05-20 1999-03-09 Raytheon Company Radiation-hard isoplanar cryo-CMOS process suitable for sub-micron devices
DE102018109242B4 (de) * 2018-04-18 2019-11-14 Infineon Technologies Dresden Gmbh Verfahren zum herstellen eines dotierten vergrabenen gebiets und eines dotierten kontaktgebiets in einem halbleiterkörper

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT947674B (it) * 1971-04-28 1973-05-30 Ibm Tecnica di diffusione epitassiale per la fabbricazione di transisto ri bipolari e transistori fet
DE2219969C3 (de) * 1972-04-24 1978-09-07 Roth Electric Gmbh, 8035 Gauting Vorrichtung zum selbsttätigen Zuführen von Längsdrähten in Gitter-Schweißmaschinen
JPS5633864B2 (de) * 1972-12-06 1981-08-06
US3898107A (en) * 1973-12-03 1975-08-05 Rca Corp Method of making a junction-isolated semiconductor integrated circuit device
US4045250A (en) * 1975-08-04 1977-08-30 Rca Corporation Method of making a semiconductor device
US4314267A (en) * 1978-06-13 1982-02-02 Ibm Corporation Dense high performance JFET compatible with NPN transistor formation and merged BIFET
US4325180A (en) * 1979-02-15 1982-04-20 Texas Instruments Incorporated Process for monolithic integration of logic, control, and high voltage interface circuitry
JPS56169359A (en) * 1980-05-30 1981-12-26 Ricoh Co Ltd Semiconductor integrated circuit device
DE3272436D1 (en) * 1982-05-06 1986-09-11 Itt Ind Gmbh Deutsche Method of making a monolithic integrated circuit with at least one isolated gate field effect transistor and one bipolar transistor
JPS58216455A (ja) * 1982-06-09 1983-12-16 Toshiba Corp 半導体装置の製造方法
JPS59117150A (ja) * 1982-12-24 1984-07-06 Hitachi Ltd 半導体集積回路装置とその製造法
US4637125A (en) * 1983-09-22 1987-01-20 Kabushiki Kaisha Toshiba Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor
JPS60171757A (ja) * 1984-02-17 1985-09-05 Hitachi Ltd 半導体集積回路装置およびその製造方法

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