DE2253702C3 - Verfahren zur Herstellung eines Halbleiterbauelementes - Google Patents
Verfahren zur Herstellung eines HalbleiterbauelementesInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 49
- 238000000034 method Methods 0.000 title claims description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 230000005669 field effect Effects 0.000 claims description 21
- 230000000873 masking effect Effects 0.000 claims description 19
- 230000003647 oxidation Effects 0.000 claims description 19
- 238000007254 oxidation reaction Methods 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 16
- 238000006243 chemical reaction Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 14
- 239000000126 substance Substances 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 238000009413 insulation Methods 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 230000008569 process Effects 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 239000012777 electrically insulating material Substances 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 230000008901 benefit Effects 0.000 description 5
- 150000001875 compounds Chemical class 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000000370 acceptor Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- -1 or if desired Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 229910052845 zircon Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
Description
Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbauelementes entsprechend dem
Oberbegriff des Anspruchs 1.
Ein Verfahren dieser Art ist bekannt aus der FR-PS 1535286.
Über den Oberbegriff des Anspruchs 1 hinaus ist es aus dieser FR-PS bekannt, die chemische Umwandlung
durch einen Oxidationsprozeß vorzunehmen. Aus der US-PS 3544858 ist es bekannt, in die
Oberfläche eines Halbleiterkörpers durch chemische Umwandlung des Halbleitermaterials ein Isoliermuster
aus elektrisch isolierendem Material anzubringen, das ein Kontaktfenster begrenzt. Aus der US-PS
3475234 ist es bei der Herstellung von Feldeffekttransistoren
bekannt, daß der Halbleiterkörper aus Si hergestellt wird und daß die erste Isolierschicht teilweise
aus einer Siliciumnitrid-Schicht und die leitende Schicht aus polykristallinem Silicium hergestellt wird.
Ein wichtiges Problem bilden jedoch sowohl bei dem obengenannten Verfahren als auch bei üblicheren
Verfahren zur Herstellung eines Feldeffekttransistors mit isolierter Gate-Elektrode die für die Anbringung
der Source- und Drain-Kontaktfenster in bezug
. 3 4
auf die Gate-EIektrode(n) benotigten Ausrichttole- Anbringen des versenkten Musters und zur oberflächranzen.
Diese Kontaktfenster müssen mit Hilfe einer liehen Umwandlung der leitenden Schicht können
genauen Maske hergestellt werden, die mit einer ge- voneinander verschieden sein und z. B. dadurch erringen
Toleranz in bezug auf die Gate-Elektrode aus- zielt werden, daß auf thermischem, elektrolytischem
gerichtet werden muß, weiche Toleranz nur einige Mi- 5 oder anderem Wege, z. B. durch Reaktion mit dazu
krön beträgt, während in diesem Falle außerdem dafür geeigneten Gasen oder Flüssigkeiten, isolierende
gesorgt werden muß, daß an der Oberfläche die PN- Verbindungen hergestellt werden. Im Zusammenhang
Übergänge zwischen den Source- und Drain-Zonen mit den großen technologischen Vorteilen werden je-
und dem angrenzenden Halbleitermaterial nicht in- doch in den meisten Fällen mindestens eine und vornerhalb
der Kontaktfenster liegen, sondern nach wie 10 zugsweise beide der genannten Umwandlungen durch
vor mit einer passivierenden Schicht überzogen sind. einen Oxydationsvorgang erhalten.
Ein derartiges Ausrichtproblem beim Anbringen Das Dotieren der erwähnten Oberflächenzone(n)
von Kontaktfenstern kann naturgemäß, außer bei der kann durch Diffusion oder auf andere Weise, z. B.
Herstellung eines Feldeffekttransistors mit isolierter durch Ionenimplantation, erfolgen. Insbesondere im
Gate-Elektrode, bei der Herstellung jeder beliebigen 15 letzteren Falle kann die erste Isoherschicht auf dem
Halbleiterstruktur auftreten, bei der die Lage eines zu dotierenden Oberflächengebiet nach wie vor vor-
derartigen Kontaktfensters in bezug auf die vorer- handen sein, vorausgesetzt, daß die Energie der zu
wähnte leitende Schicht und in bezug auf die Grenzen implantierenden Ionen genügend groß ist. um durch
der sogenannten Oberflächenzonen(r) mit geringer diese Schicht hindurchzudringen. Meistens ist es je-
Toleranz bestimmt werden soll, um möglichst günstige 20 doch empfehlenswert, insbesondere wenn die Dotie-
bauliche und elektrische Eigenschaften zu erhalten. rung durch Diffusion erfolgt, daß vor der Einführung
Der Erfindung liegt die Aufgabe zugrunde, das des Dotierungssioffes wenigstens die auf der zu dotie-
Verfahren gemäß dem Oberbegriff des Anspruchs 1 renden Oberfläche liegenden Teile der ersten Isolier-
so auszugestalten, daß in Halbleiterbauelementen mit schicht entfernt werden.
isolierter Gate-Elektrode, unter Vermeidung von 25 Ein versenktes Oxydmuster kann durch bekannte
Maskierungsschritten mit e «gen Toleranzen, eine auf Techniken z. B. dadurch angebracht werden, daß ein
die Gate-Elektrode ausgf richtete Oberflächenzone Teil der Halbleiteroberfläche mit einer gegen Oxyda-
und Kontaktfenster erzeugt werden können. tion maskierenden Schicht überzogen wird, wonach
Der Erfindung liegt u. a. die Erkenntnis zugrunde, der überzogene Teil der Halbleiteroberfläche, erdaß
dadurch, daß die leitende Schicht an ihrer Ober- 30 wünschtenfalls nach einer Ätzbehandlung, einer therfläche
chemisch in ein elektrisch isolierendes Material mischen Oydationsbehandlung zur Bildung eines verumgewandelt
wird, wobei das Material des Halblei- senkten Oxydmusters unterworfen wird, das einen mit
terkörpers nicht angegriffen wird, eine Struktur erhal- einer gegen Oxydation maskierenden Schicht überzoten
werden kann, in der die erwähnten Kontaktfenster genen Oberflächenteil einschließt. Die leitende
durch Anwendung einer groben Maske und eines 3-i Schicht könnte dabei z. B. direkt auf dieser als erste
Ausrichtschrittes mit sehr großer Toleranz (und unter Isolierschicht dienenden Maskierungsschicht ange-Umständen
sogar ohne Anwendung eines Maskie- bracht werden.
rungsschrittes) angebracht werden können. Im allgemeinen ist es jedoch bei Anwendung eines
Die genannte Aufgabe wird erfindungsgemäß derartigen versenkten Musters zu bevorzugen, daß
durch die im kennzeichnenden Teil des Anspruchs 1 -ίο nach der Bildung des versenkten isolierenden Musters
angegebenen Merkmale gelöst. die dabei verwendete Maskierungsschicht entfernt Die mit der Erfindung erzielten Vorteile bestehen wird, wonach die erste Isolierschicht auf dem versenkinsbesondere
darin, daß bei dem Verfahren nach der ten Muster sowie auf den übrigen Teilen der Halblei-Erfindung
während der Anbringung des Kontaktfen- teroberfläche angebracht wird. Dabei kann diese neue
sters eine auf der leitenden Schicht angebrachte Iso- 45 angebrachte, erste Isolierschicht eine andere Zusam-Iierschicht
vorhanden ist, die ziemlich dick sein kann. mensetzung als die für die Anbringung des versenkten
Dadurch kann das gewünschte Kontaktfenster auf Musters verwendete Maskieningsschicht aufweisen,
einfache Wehe, z. B. durch Ätzen, mit Hilfe einer was z. B. bei der Herstellung eines Feldeffekttransigroben
Maske, ohne enge Ausrichttoleranzen erhal- stors mit isolierter Gate-Elektrode den großen Vorteil
ten werden, wobei die auf der leitenden Schicht vor- w bietet, daß die erste Isolierschicht, die die Gate-Elekhandene
Isolierschicht wenigstens teilweise beibehal- trode von der Halbleiteroberfläche trennt, in bezug
ten wird. auf Zusammensetzung und Dicke völlig an die geWeiterbildungen der Erfindung ergeben sich aus wünschten elektrischen Eigenschaften des zu bildenden
Unteransprüchen. den Transistors angepaßt werden kann, unabhängig Im folgenden werden diese Weiterbildungen und π von der für die Bildung des versenkten isolierenden
die damit erzielten Vorteile näher erläutert: Musters gewählten Maskierungsschicht, die z. B. in
Die chemische Umwandlung der Oberfläche der bezug auf Ätzbeständigkeit, abhängig von den ver-Halbleiterschicht
kann z. B. durch Reaktion mit ei- wendeten Materialien, vielleicht anderen Anfordenem
Medium stattfinden, das wenigstens bei der Tem- rungen als die erwähnte, danach angebrachte Isolierperatur
dieser Umwandlung praktisch nicht mit dem bo schicht entsprechen muß.
Material des Halbleiterkörper; reagiert, obgleich die Es sei bemerkt, daß die erwähnten Maskierungsfreigelegten
Teile der erwähnten ersten Isolierschicht bzw. Isolierschichten keine homogenen, aus einem
dabei grundsätzlich wohl angegriffen werden dürften. einzigen Material bestehenden Schichten zu sein
Das versenkte isolierende Muster und die erste und brauchen, sondern erwünschtenfalls aus zwei oder
die zweite Isolierschicht können erwünschtenfalls zu- b5 mehreren aneinander liegenden Schichten aus vergleich
als Maskierung beim Dotieren der Oberflä- schiedenen Materialien aufgebaut sein können,
chenzonen verwendet werden. Als Halbleitermaterial kann grundsätzlich jedes Die erwähnten chemischen Umwandlungen zum Halbleitermaterial verwendet werden, das ein geeig-
chenzonen verwendet werden. Als Halbleitermaterial kann grundsätzlich jedes Die erwähnten chemischen Umwandlungen zum Halbleitermaterial verwendet werden, das ein geeig-
netes versenktes Muster, ζ. B. ein Oxydmuster, bilden kann, wie Silicium, Siliciumcarbid oder andere elementare
Halbleiter, oder erwünschtenfalls Halbleiterverbindungen. Als leitende Schicht kann ebenfalls
grundsätzlich jede Schicht verwendet werden, die durch chemische Umwandlung, z. B. durch Oxydation,
eine für das hier beschriebene Verfahren geeignete zweite Isolierschicht bilden kann, z. B. Aluminium
oder Zirkon.
Der einzuführende Dotierungsstoff dient zur Anderung
der Leitungseigenschaften des Halbleitermaterials, z. B. zur Erhöhung der Leitfähigkeit. So können
in einer dünnen N-Ieitenden Siliciumschicht stärker dotierte N-leitende Oberflächenzonen, z. B.
als Source- und Drain-Zonen eines Dünnschicht-Feldeffekttransistors, gebildet werden. Der Dotierungsstoff
kann aber auch andere Leitungseigenschaften, z. B. die Lebensdauer von Minoritätsladungsträgern,
durch die Bildung von Rekombinationszentern bestimmen. Bei der Weiterbildung der Erfindung gemaß
Anspruch 7 bildet die Oberflächenzone mit dem angrenzenden Gebiet vom ersten Leitungstyp einen
PN-Übergang, der einerseits an der Oberfläche auf befriedigende Weise passiviert ist und andererseits
eine minimale PN-Übergangskapazität aufweist, was insbesondere für Anordnungen zum Hochfrequenzbetrieb
von Bedeutung ist. Dadurch, daß nämlich das Kontaktfenster auf dieser Zone selbstregistrierend in
bezug auf die leitende Schicht angebracht wird, kann die Oberfläche der Zone - und somit des erwähnten
PN-Übergangs — minimal gehalten werden.
Oft wird vorteilhaft vor der chemischen Umwandlung der leitenden Schicht in dieser Schicht ein Dotierungsstoff
angebracht. So wird bei der Herstellung eines Feldeffekttransistors mit einer oder mehreren J5
isolierten Gate-Elektroden aus polykristallinem Silicium in die polykristalline Siliciumschicht vorteilhaft
ein Donator- oder Akzeptormaterial eingeführt zum Erhalten eines genügend niedrigen Gate-Elektrodenwiderstandes,
was von besonderer Bedeutung ist, wenn das Gate-Elektrodenmaterial zugleich als Zwischenverbindung
dient, z. B. in einer integrierten Schaltung. Auch wird eine derartige Dotierung oft
zum Erhalten eines Sollwertes für die Schwellwertspannung verwendet. Diese Dotierung kann durch ·"
Diffusion, durch Ionenimplantation oder auf andere Weise erfolgen und kann sowohl vor als auch nach
der Ätzung des gewünschten Musters aus dem Gate-Elektrodenmaterial durchgeführt werden.
Einige Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden
näher beschrieben. Es zeigt
Fig. 1 schematisch eine Draufsicht auf einen Teil eines durch das erfindungsgemäße Verfahren hergestellten
Halbleiterbauelements,
Fig. 2 schematisch einen Querschnitt durch das Bauelement nach Fig. 1 längs der Linie Π-ΙΙ,
Fig. 3-11 schematische Querschnitte durch das Bauelement nach den Fig. 1 und 2 in aufeinanderfolgenden
Herstellungsstufen,
Fig. 12 ein Detail derFig. 10 bei Anwendung einer bestimmten Ausgestaltung des erfindungsgemäßen
Verfahrens,
Fig. 13 schematisch einen Querschnitt durch ein anderes Halbleiterbauelement, das durch das erfin- t>5
dungsgemäße Verfahren hergestellt ist, unc
Fig. 14-17 schematisch Querschnitte durch eine
andere Halbleiteranordnung nach der Erfindung in
55
bO aufeinanderfolgenden Herstellungsstufen.
Die Figuren sind schematisch und nicht maßstäblich gezeichnet. Entsprechende Teile sind im allgemeinen
mit den gleichen Bezugsziffern bezeichnet. Insbesondere ist die Form des versenkten Oxydmusters nur
schematisch angedeutet.
Fig. 1 zeigt schematisch eine Draufsicht auf und Fig. 2 schematisch einen Querschnitt längs der Linie
II-II durch einen Teil einer Halbleiteranordnung, die
durch das erfindungsgemäße Verfahren hergestellt ist. Der gezeigte Teil der Anordnung enthält einen Feldeffekttransistormitzwei
isolierten Gate-Elektroden 9 und 10, von denen, außer den beiden Gate-Elektroden,
sowohl die Source- und Drain-Zonen 12, 13 als auch die zwischenliegende Insel 14 mit elektrischen
Anschlüssen versehen sind. Derartige Tetrodenfeldeffekttransistoren, die als eine Kombination zweier
Transistoren mit je einer Gate-Elektrode zu betrachten sind, werden u. a. vielfach in sogenannten Inverterschaltungen
verwendet.
Nach einem Ausführungsbeispiel der Erfindung wird die Anordnung auf folgende Weise hergestellt
(siehe Fig. 3-11). Es wird (siehe Fig. 3) von einem Halbleiterkörper 1 mit einem Gebiet 2 aus z. B. p-leitendem
Silicium mit einem spezifischen Widerstand von 1 Ω ■ cm ausgegangen, in dem an einer Oberfläche
durch in der Hajbleitertechnik allgemein übliche örtliche
thermische Oxydation unter Verwendung einer örtlich gegen Oxydation maskierenden Schicht ein
wenigstens teilweise in das Silicium versenktes, 2 μτη
dickes Isoliermuster 3 aus Siliciumoxyd gebildet wird, das ein Oberflächengebiet 4 des Körpers einschließt
und begrenzt.
Nach der Anbringung des Oxydmusters 3 werden die dazu verwendeten, gegen Oxydation maskierenden
Schichten entfernt, wobei die Struktur nach Fig. 3 erhalten wird.
Auf der ganzen Oberfläche wird dann eine neue, gegen Oxydation maskierende Schicht, die erste Isolierschicht,
angebracht. Diese neue maskierende Schicht ist in diesem Beispiel aus einer 0,1 μπι dicken
Schicht 6 aus Siliciumoxyd und einer darauf liegenden 0,1 μπι dicken Schicht 7 aus Siliciumnitrid aufgebaut.
Die Schicht 6 wird durch thermische Oxydation und die Schicht 7 durch Ablagerung aus einer NH3 und
SiH4 enthaltenden Atmosphäre angebracht. Die Isolierschichten
6 und 7 sind der Einfachheit halber mit überall der gleichen Dicke dargestellt, obgleich die
Schicht 6 nur auf der Siliciumoberfläche 4 eine Dicke von 0,1 μπι erreicht, während dagegen die bereits vorhandenen
Teile des Isoüsrmiisters 3 durch diese weitere
thermische Oxydation praktisch nicht dicker werden.
Dabei ist die Struktur nach Fig.. 4 erhalten, wobei also das versenkte Isoliermusier 3 ein völlig mit der
ersten Isolierschicht 6,7 als Maskierungsschicht überzogenes
Oberflächengebiet 4 begrenzt.
Dann wird auf der ersten Isolierschicht 6, 7 eine 1 um dicke leitende Schicht 8 aus polykristallinem Silicium
angebracht (siehe Fig. 5), dadurch, daß eine gasförmige Siliciumverbindung chemisch zersetzt
wird, wonach diese Schicht 8 zum Erhalten eines genügend niedrigen spezifischen Widerstandes mit z. B.
Phosphoratomen bis zu einer Konzentration von etwa 1020 Atomen/cm3 z. B. durch Diffusion dotiert wird.
Aus der Schicht 8 werden anschließend durch Anwendung eines u. a. bei der Herstellung monolithischer
integrierter Schaltungen allgemein üblichen
photolithographischen Atzvorgangs die leitenden Schichten 9 und 10 als Gate-Elektroden und etwaige
Zwischenverbindungen erhalten (siehe Fig. 6).
Nachdem auf oben beschriebene Weise auf einem Teil des Oberflächengebietes 4 die leitenden Schichten
9, 10 angebracht sind, werden diese leitenden Schichten 9 und 10 durch thermische Oxydation bei
etwa 1000° C 2 Stunden lang in feuchtem Sauerstoff an ihrer Oberfläche in eine z. B. 1 μηι dicke Oxydschicht
umgewandelt, um die zweite Isolierschicht 11 zu bilden. Dabei werden die leitenden Schichten 9 und
10 dünner (etwa 0,5 μΐη), was in den Figuren der
Deutlichkeit halber nicht angegeben ist. Die übrigen Teile der Siliciumoberfläche sind dabei nach wie vor
mit den leitenden Schichten 6 und 7 überzogen, die gegen diese thermische Oxydation maskieren.
In der so erhaltenen in Fig. 7 gezeigten Struktur werden nun durch Ätzen diejenigen Teile der ersten
Isolierschichten 6,7, die sich nicht unterhalb der oxydierten polykristallinen Siliciumschichtteile befindet,
entfernt, wobei die Struktur nach Fig. 8 erhalten wird. Dabei wird nur ein geringer Teil des verhältnismäßig
dicken Isoliermusters 3 und der zweiten Isolierschicht
11 entfernt.
Danach wird in die unüberzogenen Teile der Siliciumoberfläche zur Bildung der dotierten Oberflächenzonen,
d. h. der n-Ieitenden Source- und Drain-Zonen
12 bzw. 13 und der zwischen den Gate-Elektroden liegenden Insel 14 während einer derart langen Zeit
Phosphor eindiffundiert, daß infolge der lateralen Diffusion unter den Rändern der ersten Isolierschicht
(6, 7) die gebildeten pn-Übergänge 15, 16 und 17 zwischen diesen Oberflächenzonen und dem p-leitenden
Gebiet 2 die Oberfläche 4 längs Linien schneiden, die praktisch mit der Projektion des Randes der
Gate-Elektroden 9 und 10 auf die Oberfläche zusammenfallen, so daß praktisch keine Überlappung zwischen
Source- und Drain-Zonen 12,13 und der Insel 14 mit den Gate-Elektroden 9 und 10 auftritt (siehe
Fig. 9). Die dazu benötigte Diffusionsdauer und -tiefe kann von dem Fachmann in Abhängigkeit von dem
nach der Ätzung erhaltenen seitlichen Abstand zwischen dem Rand der Gate-Elektroden und dem Rand
der darunter liegenden ersten Isolierschicht 6 durch Versuche ermittelt und in einem Standardverfahren
verarbeitet werden. Während dieser Diffusion bildet sich auf der Siliciumoberfläche eine dünne Phosphorsilikatglasschicht
18 (siehe Fig. 9).
Nun werden auf den Source- und Drain-Zonen 12,
13 und auf der Insel 14 Kontaktfenster angebracht. Dies erfolgt auf sehr einfache Weise dadurch, daß eine
Photoresist-Maske angebracht wird, die eine Öffnung aufweist, die viel größer als die zu bildenden Kontaktfenster
sein darf, wobei der Umfang dieser Maske in Fig. 1 und 10 schematisch mit M bezeichnet ist. Dies
kann mit Hilfe einer groben Maske ohne enge Ausrichttolerar zen stattfinden. Wenn die Phosphorsilikatglasschicht
18 von der ganzen Oberfläche der Source- und Drain-Zonen 12, 13 und der Insel 14
entfernt wird, kann diese Photoresist-Maske sogar völlig weggelassen werden, vorausgesetzt, daß durch
den darauf folgenden Ätzvorgang keine Siliciumteile an anderen Stellen, an denen dies unerwünscht väre,
freigelegt werden können. Im vorliegenden Beispiel wird die Phosphorsilikatglasschicht 18 durch Ätzen
über nur einen Teil der Source- und Drain-Zonen 12, 13 und der Insel 14 entfernt (siehe Fig. 1), wobei die
Kontaktfenster 19, 20 und 21 gebildet werden, die teilweise von dem Isoliermuster 3 und der ersten Isolierschicht
6, 7 begrenzt werden. Die Maske M definiert die Grenzteile 22, 23 und 24 der Kontaktfenster
(Fig· I)·
•3 Während dieses Ätzvorgangs werden das Isoliermuster 3 und die zweite Isolierschicht 11, die verhältnismäßig
dick sind, nur über einen geringen Teil ihrer Dicke entfernt. Während dieser kurzen Ätzbehandlung
wird auch ein geringer Teil der Oxydschicht 6
ι ο der ersten Isolierschicht entfernt, wobei aber der Rand
der pn-Übergänge 15, 16 und 17 nach wie vor mit der ersten Isolierschicht 6 bedeckt ist.
Dann werden mittels einer weiteren, ebenfalls nicht kritischen Maske Kontaktfenster 25 und 25' in der
zweiten losiierschicht 11 angebracht, wonach durch
allgemein übliche Aufdampfverfahren und photolithographische Ätztechniken Aluminiumschichten 26
und 27 zum Kontaktieren der Source- und Drain-Zonen 12 und 13 und eine Aluminiumschicht 28 zur
2ü Kontaktierung der Insel 14 und Aluminiumschichten
29 und 30 zur Kontaktierung der Gate-Elektroden 9 und 10 angebracht werden, wobei die Struktur nach
den Fig. 1 und 2 erhalten ist.
Durch das verwendete Verfahren ist die erhaltene Struktur sehr kompakt und tritt zwischen den Gate-Elektroden
9 und 10 einerseits und den Source- und Drain-Zonen 12,13 und der Insel 14 andererseits nahezu
keine Überlappung auf, was unerwünschte Kapazitäten zwischen diesen Zonen und den Gate-
jo Elektroden auf ein Mindestmaß herabsetzt. In der erhaltenen
Struktur ist z. B. die Abmessung α (siehe Fig. 2) gleich 30 μπι, während die in diesem Beispiel
einander gleichen Abstände b je 6 μπι betragen. Bei
Anwendung bekannter Techniken kommen minde-
J5 stens noch viermal die Ausrichttoleranz und die Maskierungsungenauigkeit
bei der Herstellung der Kontaktfenster hinzu.
In einem Verfahren der oben beschriebenen Art können viele Abwandlungen verwendet werden. So
kann, nach dem Erhalten der Struktur nach Fig. 7, bevor die erste Isolierschicht 6, 7 teilweise entfernt
wird, die Oberfläche statt einer Diffusion einem Ionenbeschuß auch in Kombination mit einer Diffusion
unterworfen werden, wobei Ionen eines den Leitfähigkeitstyp der Source- und Drain-Zonen 12,13 und
der Insel 14 bestimmenden Dotierungsstoffes durch die erste Isolierschicht 6, 7 hindurch in das Gebiet 2
implantiert werden, unter Verwendung des Isoliermusters 3 und der zweiten Isolierschicht 11 als Maske,
wonach die erste Isolierschicht 6, 7 zur Bildung der Kontaktfenster durch Ätzung von wenigstens einem
Teil der Source- und Drain-Zonen 12, 13 und der Insel 14 unter Maskierung durch u. a. das Isoliermuster
3 und die zweite Isolierschicht 11 (Fig. 8) entfernt werden. Bei Anwendung dieser Ionenimplantation
kann jedoch die erste Isolierschicht 6, 7 auch vor der Impantation von diesen Teilen entfernt werden.
Beim beschriebenen Ausführungsbeispiel ist nach dem Erhalten der Struktur nach Fig. 3 eine erste Iso-
bo lierschicht 6, 7 als Maskierungsschicht angebracht. Unter Umständen könnte statt dessen aber auch die
bereits während der Anbringung des versenkten Isoliermusters 3 auf dem Oberflächengebiet 4 vorhandene
Maskierungsschicht zwischen Gate-Elektrode
b5 und Halbleiteroberfläche die gewünschten elektrischen
Eigenschaften aufweisen.
Das Halbleitermaterial kann weiter ein anderes Material als Silicium sein, während das Isoliermuster 3
nicht notwendigerweise aus einem Oxyd, sondern z. B. auch aus einem Nitrid oder einer anderen isolierenden
chemischen Verbindung dieses Halbleitermaterials bestehen kann, die durch eine chemische Reaktion
mit einem dazu geeigneten Stoff und bei einer geeigneten Temperatur aus dem Halbleitermaterial
erhalten wird. Auch kann die leitende Schicht 8, aus der in diesem Beispiel die Gate-Elektrode 9 und 10
gebildet werden, statt aus polykristallinem Silicium aus einem anderen leitenden Material, z. B. Alumi- ι ο
nium oder Zirkon, hergestellt sein, wobei die zweite Isolierschicht 11 durch oberflächliche Oxydation gebildet
wird und aus Aluminium- oder Zirkonoxyd besteht. Auch andere isolierende Verbindungen als
Oxyde kommen für die zweite Isolierschicht 11 in Betracht. Ferner ist es nicht notwendig, daß die leitende
Schicht 8 zunächst auf der ganzen Oberfläche angebracht wird, weil in gewissen Fällen die leitende
Schicht, z. B. durch Aufdampfen über eine Maske, direkt in dem gewünschten Muster angebracht werden
kann.
Weiter kann bei der Herstellung des oben beschriebenen Feldeffekttransistors das polykristalline Silicium
einer oder der beiden Gate-Elektroden statt mit einem Donator mit einem Akzeptor dotiert werden
zum Erhalten der gewünschten elektrischen Effekte in bezug auf z. B. die Schwellwertspannung, d. h. die
Gate-Elektrodenspannung, bei der der Kanalteil des Feldeffekttransistors unterhalb der betreffenden
Gate-Elektrode zu leiten beginnt. jo
Wenn Source- und Drain-Zonen und gegebenenfalls Inseln mit einer erheblich geringeren Dicke als
die zweite Isolierschicht 11 verlangt werden und dennoch praktisch keine Überlappung zwischen diesen
Bereichen und der (den) »Gate«-Elektrode(n) auf- j>
treten soll, kann die Azung zum Erhalten der Struktur nach Fig. 8 so lange fortgesetzt werden, bis ein Teil
der Oxydschicht 6 der ersten Isolierschicht unterhalb der zweiten Isolierschicht 11 derart weit entfernt ist,
daß die untiefe Diffusion zur Bildung der genannten Bereiche durch seitliche Diffusion unterhalb der
Oxydschicht 6 der ersten Isolierschicht dennoch genau unterhalb des Randes der Gate-Elektroden fällt.
(Siehe Detailskizze in Fig. 12.)
Das Verfahren nach der Erfindung kann zur Her-Stellung von Feldeffektransistoren mit einer ganz anderen
Geometrie, mit einer oder mehreren isolierten Gate-Elektroden, verwendet werden, wobei z. B. die
Source-Zone die Drain-Zone völlig umgibt.
Das Gebiet 2 kann durch eine epitaktische Schicht gebildet werden, die z. B. auf einem Substrat vom entgegengesetzten
Leitfähigkeitstyps angebracht ist (siehe Fig. 3), in der schematisch ein Querschnitt
durch einen Dünnschicht-Feldeffekttransistor mit isolierter Gate-Elektrode 34 und hochdotierten
Source- und Drain-Zonen 32, 33 gezeigt ist, welche Zonen in einer epitaktischen Schicht 31 vom gleichen
Leitfähigkeitstyp angebracht sind, die auf einem Substrat 30 vom entgegengesetzten Leitfähigkeitstyp
liegt. Die Source- und Drain-Zonen 32 und 33 sowie e,o
das versenkte Isoliermuster 3 können dabei über die ganze Dicke, gegebenenfalls bis in das Substrat 30,
oder über nur einen Teil der Dicke der epitaktischen Schicht 31 angebracht sein. Auch kann erwünschtenfalls,
wie bekannt, die Oberseite des versenkten Isoliermusters praktisch mit der Halbleiteroberfläche zusammenfallen
(siehe Fig. 13), indem vor der örtlichen Oxydation ein Teil des an der Stelle des anzubringenden
Musters vorhandenen Halbleitermaterials weggeätzt wird.
Von sehr großer Bedeutung ist das Verfahren nach der Erfindung bei der Herstellung von Strukturen, in
denen in einem Halbleiterkörper ein Feldeffekttransistor mit isolierter Gate-Elektrode innerhalb eines von
einem versenkten Isoliermuster begrenzten Gebietes von einem ersten Leitfähigkeitstyp angebracht ist, das
mit dem angrenzenden Teil des Körpers einen pn-Übergang bildet. Derartige Strukturen werden vorteilhaft
zur Bildung von sowohl η-Kanal- als auch p-Kanal-Feldeffekttransistoren
in ein und derselben monolithischen integrierten Schaltung verwendet und sind u. a. aus der belgischen Patentschrift 782285 bekannt.
In den Fig. 14-17 ist ein Ausführungsbeispiel für die Herstellung einer solchen Anordnung mit Hilfe
des erfindungsgemäßen Verfahrens dargestellt. Es wird von einem η-leitenden Substrat 41 ausgegangen,
in dem durch örtliche Oxydation, wie in den vorangehenden Beispielen beschrieben ist, ein versenktes Isoliermuster
3 aus Oxyd angebracht wird, wonach unter örtlicher Maskierung zur Bildung des p-leitenden Gebietes
42, z. B. durch Diffusion oder durch Ionenimplantation, Bor eingeführt wird (siehe Fig. 14). Dann
werden auf der ganzen Oberfläche nacheinander zur Herstellung der ersten Isolierschicht 6, 7 eine dünne
Oxydschicht 6, eine dünne Siliciumnitridschicht 7 sowie ferner eine leitende Schicht 8 aus polykristallinem
Silicium durch in den vorhergehenden Beispielen angegebene übliche Techniken angebracht (siehe
Fig. 15). Die leitende Schicht 8 aus polykristallinem Silicium wird nun in dem gewünschten Muster zur Bildung
von Gate-Elektroden und etwaigen Zwischenverbindungen geätzt, wonach diese leitende Schicht
z. B. durch Diffusion oder auf andere Weise mit Donatoren oder Akzeptoren dotiert wird. Diese Dotierung
kann auch erfolgen, bevor die leitende Schicht 8 in dem gewünschten Muster geätzt wird. Die so erhaltenen
Teile der leitenden Schicht 8 werden dann durch Oxydation teilweise in die zweite Ionenschicht 11 aus
Oxyd umgewandelt, wodurch die Struktur nach Fig. 16 erhalten ist.
Anschließend wird die Nitridschicht 7 und auch die Oxydschicht 6 an denjenigen Stellen weggeätzt, an
denen die folgenden Dotierungen stattfinden müssen. So kann z. B. die Oxydschicht 6 zunächst nur oberhalb
des zu bildenden n-Kanal-Feldeffekttransistors weggeätzt
werden, wonach Diffusion oder Implantation der η-leitenden Oberflächenzonen 43 und 44 erfolgt,
während danach die Oxdschicht 6 oberhalb des p-Kanal-Transistors entfernt wird, wonach, z. B. durch eine
Bordiffusion mit einer derartigen Konzentration, daß die Oberflächenzonen 43 und 44 nicht umdotiert werden,
als weitere Oberflächenzonen die p-leitenden Source- und Drain-Zonen 45 bzw. 46 angebracht
werden. Diese Reihenordnung kann unter Umständen auch umgekehrt werden, während auch eine zusätzliche
Maskierungsschicht angebracht werden kann, mit deren Hilfe abwechselnd das Gebiet des n-Kanal-Transistors
und des p-Kanal-Transistors gegen Dotierungmaskiert
wird. Die verwendeten Masken können eine große Toleranz aufweisen. Die Transistoren werden
dann über die Metallschichten 47, 48, 49 und 50 kontaktiert.
Ein wichtiger Vorteil wird im obenstehenden Fall dadurch erhalten, daß von den beiden Transistoren
alle Kontaktlöcher für Source- und Drain-Zonen
selbstregistrierend durch das versenkte Isoliermuster 3 und die zweite isolierschicht 11 definiert sind.
Nur die Kontaktierung der Gate-Elektroden aus der leitenden Schicht 8 durch die dicke zweite Isolierschicht
11 hindurch erfordert eine zusätzliche Maske, es sei denn, daß die Oxydation der leitenden Schicht 8
örtlich, z. B. durch eine Nitridschicht, verhindert wird, in welchem Falle sowohl die Source- und Drain-Kontaktlöcher
als auch die Gate-Kontaktlöcher selbstregistrierend in einem einzigen Ätzschritt gebildet werden
können. Die Oberfläche der Source- und Drain-Zonen kann in dieser äußerst kompakten
Struktur gleich wie z. B. die Kapazität der Drain-Zone, sehr klein gehalten werden, während die Kapazitäten
zwischen Drain-Zone und Gate-Elektrode durch die minimale Überlappung gleichfalls, wie oben
bereits beschrieben wurde, sehr klein sind.
Schließlich sei bemerkt, daß auch andere Halbleiterstrukturen als Feldeffekttransistoren mit isolierter
Gate-Elektrode, die der in 'der Einleitung gegebenen
Definition entsprechen, ebenfalls vorteilhaft durch das erfindungsgemäße Verfahren hergestellt werden
können, und daß in den beschriebenen Beispielen unter Umständen nicht alle, sondern nur ein Teil der
anzubringenden Kontaktfenster durch Anwendung des Verfahrens nach der Erfindung erhalten werden
können, während die übrigen Kontaktfenster auf andere Weise gebildet werden.
Es versteht sich, daß auf der Halbleiterscheibe
ι» außer den in den Beispielen gezeigten Halbleiterschaltungselementen
noch, andere Elemente, z. B. Bipolartransistoren, gegebenenfalls gleichzeitig gebildet
werden können. Diese Elemente können mit den in den Figuren gezeigten Teilen z. B. über Metallschich-■"
> ten oder Schichten aus dotiertem polykristallinem Silicium elektrisch verbunden sein. Auch ist es einleuchtend,
daß die jeweils in einem Ausführungsbeispiel verwendeten Leitfähigkeitstypen gleichzeitig durch
die entgegengesetzten Leitfähigkeitstypen ersetzt werden können.
Hierzu 5 Blatt Zeichnungen
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Claims (11)
1. Verfahren zur Herstellung eines Halbleiterbauelementes,
bei dem auf der Oberfläche eines Halbleiterkörpers eine elektrisch isolierende erste
Isolierschicht erzeugt wird, welche teilweise mit. einer elektrisch leitenden Schicht bedeckt wird,
bei dem in die nicht von der leitenden Schicht bedeckten Oberflächenteile des Halbleiterkörpers
zur Bildung wenigstens einer dotierten Oberflächenzone ein Dotierungsstoff eingeracht wird, bei
dem die leitende Schicht an ihrer Oberfläche durch chemische Umwandlung teilweise in eine zweite
Isolierschicht umgewandelt wird und bei dem ein zu der dotierten Oberflächenzone hinführendes
Kontaktfenster geätzt wird, dadurch gekennzeichnet,
daß die erste Isolierschicht (6,7) eine Maskierungsschicht ist, die verhindert, daß der
Halbleiterkörper durch die chemische Umwandlung der leitenden Schicht (9,10; 34; 8) angegriffen
wird und daß unter Verwendung der zweiten Isolierschicht (11) als Maske sowohl die dotierte
Oberflächenzone (12,13,14; 43,44,45, 46) hergestellt,
als auch das Kontaktfenster (19, 20, 21) geätzt wird, wobei die zweite Isolierschicht (11)
und die unter der leitenden Schicht (9,10; 8) liegenden Teile der ersten Isolierschicht höchstens
teilweise entfernt werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß in der Oberfläche des Halbleiterkörpers
(2; 41) außerdem örtlich durch chemische Umwandlung des Halbleitermaterials ein wenigstens teilweise in den Halbleiterkörper versenktes
Isoliermuster (3) aus elektrisch isolierendem Material angebracht wird, das höchstens nur
teilweise beim Ätzen des Kontaktfensters (19, 20, 21) entfernt wird und das Kontaktfenster (19, 20,
21) teilweise begrenzt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die chemische Umwandlung
durch einen Oxidationsvorgang erhalten wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß vor der Einführung
des Dotierungsstoffes wenigstens die auf der zu dotierenden Oberfläche liegenden Teile der ersten
Isolierschicht (6, 7) entfernt werden.
5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß nach der Bildung des versenkten
Isoliermusters (3) die dabei verwendete Maskierungsschicht entfernt wird, wonach die erste
Isolierschicht (6, 7) sowohl auf dem versenkten Isoliermuster (3) als auch auf den übrigen Teilen
der Halbleiteroberfläche angebracht wird.
6. Verfahren nach einem der Ansprüche 3 bis
5, dadurch gekennzeichnet, daß der Halbleiterkörper (1) aus Silicium hergestellt wird, und daß
die erste Isolierschicht (6, 7) wenigstens teilweise aus einer Siliciumnitridschicht (7) und die leitende
Schicht (11) aus polykristallinem Silicium hergestellt wird.
7. Verfahren nach einem der Ansprüche 1 bis
6, dadurch gekennzeichnet, daß die dotierte Oberflächenzone (12, 13, 14, 43, 44, 45, 46) in
einem Teil (2, 42, 41) entgegengesetzten Leitungstyps vom Halbleiterkörper erzeugt wird.
8. Verfahren nach Anspruch 7 zur Herstellung einer Halbleiteranordnung mit mindestens einem
Feldeffekttransistor mit isolierter Gate-Elektrode, dadurch gekennzeichnet, daß die leitende
Schicht (9, 10; 34; 8) die Gate-Elektrode oder die Gate-Elektroden des Feldeffekttransistors bildet,
und daß die Source- und Drain-Zonen (12,
13, 43, 44, 45, 46) und eine gegebenenfalls zwischen zwei Gate-Elektroden (9,10) liegende Insel
(14) des Feldeffekttransistors durch die dotierten •Oberflächenzonen gebildet werden.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Oberflächenzcne (12,13,
14, 43, 44, 45, 46) derart weit in den Halbleiterkörper hineindiffundiert wird, daß die Schnittlinie
ihres PN-Übergangs mit dem Gebiet (2, 42, 41) vom entgegengesetzten Leitungstyps mit der
Oberfläche praktisch mit der Projektion des Randes der leitenden Schicht (9,10, 8) auf die Oberfläche
zusammenfällt.
10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß der Feldeffekttransistor in
einem von dem versenkten Isoliermuster begrenzten Oberflächengebiet (42) vom ersten Leitungstyps angebracht wird, das mit dem angrenzenden
Teil des Halbleiterkörpers (41) vom zweiten Leitungstyp einen PN-Übergang bildet, und daß in
diesem angrenzenden Teil des Halbleiterkörpers (41) auf gleiche Weise ein zweiter Feldeffekttransistor
einer zu dem ersten Transistor komplementären Struktur gebildet wird, wobei die Kontaktfenster
für die Source- und Drain-Zonen der beiden Transistoren alle von dem versenkten Isoliermuster
(3) und der zweiten Isolierschicht (11) begrenzt und in einem einzigen Ätzschritt angebracht
werden.
11. Verfahren nach einem der Ansprüche 1 bis
8, dadurch gekennzeichnet, daß, bevor die leitende Schicht (8) an der Oberfläche chemisch umgewandelt
wird, in diese Schicht ein Dotierungsstoff eingeführt wird.
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- 1972-11-02 DE DE2253702A patent/DE2253702C3/de not_active Expired
- 1972-11-07 US US00304392A patent/US3849216A/en not_active Expired - Lifetime
- 1972-11-15 AU AU48876/72A patent/AU474400B2/en not_active Expired
- 1972-11-15 CA CA156,455A patent/CA970076A/en not_active Expired
- 1972-11-16 FR FR7240711A patent/FR2160534B1/fr not_active Expired
- 1972-11-17 CH CH1680772A patent/CH554073A/de not_active IP Right Cessation
- 1972-11-17 IT IT70625/72A patent/IT982456B/it active
- 1972-11-17 JP JP47114916A patent/JPS5122348B2/ja not_active Expired
- 1972-11-17 GB GB5320372A patent/GB1408180A/en not_active Expired
- 1972-11-18 ES ES408758A patent/ES408758A1/es not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| NL161305C (nl) | 1980-01-15 |
| JPS5122348B2 (de) | 1976-07-09 |
| CH554073A (de) | 1974-09-13 |
| AU4887672A (en) | 1974-05-16 |
| FR2160534B1 (de) | 1976-01-30 |
| NL161305B (nl) | 1979-08-15 |
| ES408758A1 (es) | 1976-04-16 |
| IT982456B (it) | 1974-10-21 |
| CA970076A (en) | 1975-06-24 |
| GB1408180A (en) | 1975-10-01 |
| FR2160534A1 (de) | 1973-06-29 |
| JPS4863680A (de) | 1973-09-04 |
| AU474400B2 (en) | 1976-07-22 |
| NL7116013A (de) | 1973-05-22 |
| DE2253702A1 (de) | 1973-05-24 |
| US3849216A (en) | 1974-11-19 |
| DE2253702B2 (de) | 1979-07-12 |
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