DE2923969C2 - Verfahren zum Herstellen eines Feldeffekttransistors mit isoliertem Gate für integrierte Halbleiterschaltungen - Google Patents

Verfahren zum Herstellen eines Feldeffekttransistors mit isoliertem Gate für integrierte Halbleiterschaltungen

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Description

dadurch gekennzeichnet, daß anschließend folgende Schritte durchgeführt werden:
d) auf der gesamten Oberfläche wird eine erste Isolierschicht (2S) gebildet, die eine andere Ätzgeschwindigkeit aufweist als die Feldoxidschicht (22),
e) auf der ersten Isolierschicht (28) wird eine zweite Isolierschicht (30) gebildet, die eine andere Ätzgeschwindigkeit aufweist als die erste Isolierschicht,
f) die zweite Isolierschicht (30) wird oberhalb des Randbereichs der Feldoxidschicht (22) und des vom Gate (24) entfernten Teils der Source- und Drain-Zcnen (25, 26) durch Verwendung eines Ätzmittels entfernt, das f?"r die zweite Isolierschicht (30) ätzt, und
g) die erste Isolierschicht (28) wird unter Verwendung der zweiten Isolierschicht (30) als Maske geätzt, um hierdurch die iContaktlöcher für die Source- und Drain-Zonen zu bilden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor dem Bilden der ersten Isolierschicht (28) W2nigstens eine der Oberflächen von Source (25), Gate (24), Drain (26) und einer Verbin dungsmetallisierung (27) mit einer dünnen Oxidschicht (29) bedeckt und zum Ätzen der ersten Isolierschicht (28) ein Plasmaätzprozeß angewandt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das isolierte Gate aus polykristallinem Silicium gebildet ist
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste Isolierschicht aus Siliciumnitrid und die zweite Isolierschicht aus CVD-Siliciumoxid gebildet ist.
5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß beim Bilden des isolierten Gates aus polykristallinen! Silicium auch eine Metallisierung (27) auf einem Teil der Feldoxidschicht (22) gebildet wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das Kontaktloch zur Metallisierung (27) aus polykristallinem Silicium so gebildet wird, daß es sich über die Metallisierung (27) aus polykristallinem Silicium hinaus erstreckt.
Die Erfindung betrifft ein Verfahren zum Herstellen eines Feldeffekttransistors mit isoliertem Gate für integrierte Halbleiterschaltungen gemäß dem Oberbegriff des Patentanspruchs 1.
Ein bekanntes Verfahren dieser Art, z. B. zur Herstellung des in F i g. 1 dargestellten MOS-Transistors mit Siliciumgate läuft in der folgenden Weise ab (IBM Technical Disclosure Bulletin, Bd. 16, Nr. 4, Sept. 1973 S. 1064,1065):
Auf der Oberfläche eines p-Siliciumsubstrats 1 wird eine relativ dicke Feldoxidschicht 2 gebildet Ein vorbestimmter Teil dieser Feldoxidschicht 2 wird entfernt, und in diesem entfernten Teil werden Feldeffekttransistoren gebildet Bei dem gewählten Beispiel werden unter Verwendung der Gateelektrode 4 mit der Isolierschicht 3 und der Feldoxidschicht 2 als Maske Störstellen wie Phosphor in das p-Siliciumsubstrat diffundiert und so n+-Bereiche 5 und 6 gebildet die als Source bzw. Drain dienen. Das Gate 4 wird aus polykristallinem SiIiciummaterial gebildet und wenn die Gateelektrode 4 aus polykristallinem Siliciummaterial gebildet wird, wird auch die Metallisierung 7 aus polykristallinen! Silicium gebildet Nach Herstellung der erforderlichen Feldeffekttransistoren auf der gesamten Oberfläche der Anordnung wird durch ein Gasreaktionsniederschlagsverfahren (CVD) eine Oxidschicht 8 abgeschieden. Danach wird das Kontaktloch gebildet Der Bereich des Kontaktloches What normalerweise die Abmessungen w ■ w (w = 5 bis 6 μπι). Unter Anwendung neuerer Techniken beträgt die Kantenlänge w - 4 μπι, doch muß bei der praktischen Fertigung im Hinblick au/ die Zuverlässigkeit die im folgenden beschriebene Toleranz berücksichtigt werden.
Da die Feldoxidschicht 2 als Maske für die n+-Diffusion dient, ist zur Verhinderung eines elektrischen Kurzschlusses zwischen der Elektrode 9 oder 10 und dem p-Substrai 1 die in F i g. i mit s bezeichnete Toleranz zu berücksichtigen, die normalerweise in der Größenordnung von 2 μπι liegt Dieser Wert von 2 μπι ist bestimmt im Hinblick auf das seitliche Ätzen und die Genauigkeit der Maskenausrichtung. Ferner wird im Hinbück auf die Gateelektrode 4 aus polykristallinem Silicium die in F i g. 1 mit r bezeichnete Toleranz benötigt, um einen elektrischen Kurzschluß der Aluminiummetallisierung 9 und der Gateelektrode 4 aus polykristallinem Silicium zu verhindern. Die Toleranz /-wird praktisch in der Größenordnung von 3 bis 4 μπι gewählt. Es sollte außerdem eine Toleranz im Hinblick auf die Metallisierung 7 aus polykristallinem Silicium berücksichtigt werden. Das so heißt wenn die Kontaktlöcher bzw. die öffnungen so ausgebildet werden, daß sie sich bis zum Rand der Metallisierung 7 aus polykristallinem Silicium erstrecken, und es wird ein sog. Überhang der Metallisierung 7 gebildet Dieser Überhang führt zu einer Unterbrechung der Anschlußmctallisierung 11. Um dies zu verhindern, ist es erforderlich, die in F i g. 1 eingetragene Toleranz t in der Größenordnung von 2 μπι zu machen. Die erwähnten Toleranzen sind wesentliche Hindernisse bei der Verkleinerung der Chipgröße für integrierte Halbleiterschaltungen.
Aufgabe der Erfindung ist es, ein Verfahren der eingangs genannten Art zu schaffen, das es erlaubt, mit kleineren Toleranzen auszukommen und die Ausbeute bei der Herstellung hochintegrierter Halbleiterschaltungen zu erhöhen.
Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art durch die im Kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale gelöst.
Aus J. Elektrochem. Soc, Band 125, Nr. 3, März 1978, S. 471,472 1st es bekannt, das Feldoxid nach dem sogenannten LOCOS-Verfahren auszubilden. Bei dem bekannten Verfahren wird auf das nach dem LOCOS-Verfahren hergestellte Feldoxid zunächst eine Siliciumnitridschicht, dann eine Siliciumoxidschicht und schließlich eine Polysiliciumschicht aufgebracht, aus der das Gate herausgeätzt wird. Nach dem Ätzvorgang werden zur Bildung von Source und Drain Phosphorionen implantiert Der Phosphor wird eindiffundiert; gleichzeitig wird auf dem Gate eine Siliciumoxidschicht erzeugt. Anschließend wird eine weitere Isolierschicht aufgebracht. Dann erfolgen die Ausbildung der Kontaktlöcher, wobei die Siliciumnitridschicht während des Ätzens der darüberliegenden Schichten die Kanten des Feldoxids schützt, und das Bilden der metallischen Anschlüsse.
Zwar weist das bekannte Verfahren einige mit der Erfindung gemeinsame Merkmale auf, jedoch schlägt die Erfindung im Gegensatz zum bekannten Verfahren vor, zunächst die Feldeffekttransistoren mit isoliertem Gate sowie Source- und Drain-Zonen zu bilden, um anschließend die gesamte Oberfläche mit einer ersten Isolierschicht, die zweckmäßigerweise aus Siliciumnitrid besteht, und mit einer zweiten Isolierschicht zu überziehen. Bei dem bekannten Verfahren bildet die Siüciumnitridschicht einen Teil der Gate-Isolierschicht.
Bei dem erfindungsgemäßen Verfahren wird die Siliciumnitridschicht nicht als Teil der Gate-Isolierschicht verwendet, sondern sie wird über die gesamte Oberfläche, also auch über das gesamte Gate, gezogen.
Die Erfindung wird in einer Gegenüberstellung zum Stand der Technik anhand von 2 Figuren näher erlärtert Es zeigt
F i g. 1 eine Querschnittsansicht eines bekannten MOS-Transistors mit einem Gate aus polykristallinem Silicium,
F i g. 2a bis 2e Querschniitsansichten einer Halbleiteranordnung, die die verschiedenen Verfahrensstufen des erfindungsgemäßen Verfahrens veranschaulichen.
F i g. 1 in bereits bei der Erörterung des Standes der Technik erläutert worden. Im folgenden wird nun die Erfindung anhand der F i g. 2a bis 2e, die nur schematische nicht aber maßstäbliche Darstellungen sind, erläutert. Das erfindungsgemäße Herstellungsverfahren wird anhand integrierter Schaltungen des η-Kanal MOS-Typs mitSiliciumgate beschrieben.
Zunächst wird auf der Oberfläche eines p-Siliciumsubstrats 21 eine Feldoxidschicht 22 einer Dicke von etwa 1 μΐπ gebildet. Ein vorgegebener AbschniU dieser Feldoxidschicht 22 wird entfernt, um die Oberfläche des p-Siliciumsubstrats freizulegen und in diesem freigelegten Abschnitt des p-Silic'umsubstrats wird in einer vorgegebenen Form eine Gateelektrode 24 aus polykristallinem Silicium gebildet. Diese Gateelektrode 24 wird durch eine Oxidschicht 23 isoliert, die relativ dünn ist und z. B. eine Dicke von 100 nm aufweist. Unter Verwendung der Gateelektrode 24 aus polykristallinem Silicium und der Feldoxidschicht 22 als Diffusionsmaske werden Störstellen, wie z. B. Phosphor, in das p-Siliciumsubstrat 31 diffundiert und auf diese Weise die Source- und die Drain-Zone 25 bzw, 26 gebildet. In F i g. 2a ist mit dem Bezugszeichen 27 die Metallisierung auj polykristallinem Silicium bezeichnet, die gleichzeitig mit der Gateelektrode 24 aus polykristallinem Silicium gebildet wird. Bei dem gewählten Ausführungsbeispiel erfolgt der Diffusionsvorgang unter einer oxidierenden Atmosphäre, so daP auf der Sourcezone 25, auf der Drainzone 26, auf der Überfläche der Gateelektrode 24 aus polykristallinem Silicium und auf der Metallisierung
27 eine thermische Oxidschicht 29 geringer Dicke gebildet wird Die Dicke dieser Oxidschicht liegt in der Größenordnung 100 nm oder weniger. Auf der gesamten
5 Oberfläche der Anordnung wird unter Anwendung üblicher Verfahren eine Siliciumnitridschicht 28 gebildet.
Sodann wird, wie in F i g. 2b dargestellt, auf der Siliciumnitridschicht 28 durch ein chemisches Niederschlagsverfahren mit Reaktion aus der Gasphase eine CVD-Schicht 30 abgeschieden.
Auf die CVD-Schicht 30 wird eine PhotoresisLschicht 31 aufgetragen und unter Anwendung der üblichen Photograviertechnik ein vorgegebener Abschnitt der Photoresistschicht entfernt. Beim nächsten Schritt wird unter Verwendung gepufferter Fluorwasserstoffsäure die CVD-Oxidschicht 30 selektiv geätzt. Dies ist in Fig. 2c dargestellt. Wie diese Figur zeigt, ist das Kontaktloch bzw. die Öffnung so gebildet, daß die Aussparung nicht nur den Kontaktbereich der Source- und der Drain-Zone, sondern auch die Flächenbereiche der Feldoxidschicht 22 erfaßt, die sich benacr.'-ixt zu den äußeren Rändern der Source- und der Urairi-7*one 25 bzw. 26 befinden. Die Größe des Kontaktloches bzw. der Öffnung beträgt z. B. 4 um - 4 um. Bei diesem Ausführungsbeispiel ist auch ein größeres Loch gebildet, als es der Ai'schlußmetallisierung 27 aus polykristallinem Silicium entspricht.
Die Ätzflüssigkeit, nämlich die gepufferte Fluorwasserstoffsäurelösung ätzt praktisch nicht die Oberfläche der Siliciumnitridschicht 28. Somit bleibt die Siliciumnitridschicht 28 erhalten, selbst wenn die Anordnung der Äizflüssigkeit länger ausgesetzt wird als zum Ätzen der CVD-Schicht 30 erforderlich ist. Eine Dicke von beispielsweise 50 nm ist ausreichend. Bei genauerer Steuerung kann die Dicke der Siliciumnitridschicht 28 verkleinert werden. Diese Schicht 28 wirkt als Sperre gegenüber dem Atzen der Feldoxidschicht 22 und bei dem Ausführungsbeispiel der dünnen Oxidschicht 29.
Beim nächsten Verfahrensschritt wird unter Anwendung der Freon-Plasmaätzung die Siliciumnitridschicht
28 abgeätzt. Bei diesem Schritt dient die CVD-Schicht 3t) als Maske für das Plasmaätzen. Bei diesem Plasmaätzvorgang ist die Ätzgeschwindigkeit für das Siliciumdioxid sehr klein, so daß die Feldoxidschicht 22 praktisch nicht geätzt wird. Außerdem werden infolge des Vorhandenseins der Oxidschicht 29 die η+ -Diffusionsschichten 25 und 26 oder die Gateelektrode 24 aus polykristallinem Silicium und die Metallisierung 27 durch das Plasma nicht geätzt. Bei diesem Schritt wirkt die thermische Oxidschicht 29 wie eine Sperre gegenüber dem Plasmaätzen und eine Dicke von beispielsweise 100nm ist ausreichend. Der Zustand ist in Fig.2d dargestellt.
Curch kurzzeitiges Einbringen der Anordnung in eine Siliciumoxidätzlösung wird die Schicht 29 entfernt. Schließlich wird im letzten Verfahrensschritt, wie in F i g. 2e dargestellt, eine Aluminiummetallisierung 32,33 und 34 gebildet, die den Anschluß zur n + -Diffusionsschicht 25,26 bzw. zur Metallisierung 27 bildet.
Bei dem gewählten Ausführungsbeispiel wird, wie in F i g, 2d dargestellt, eine sperrende Oxidschicht 29 verwendet. Wird jedoch zum Ätzen beispielsweise eine heiße HjPO.f-Lösung (Phosphorsäurelösung) verwendet, dann ist die sperrende Oxidschicht 29 nicht erforderlich.
Das obige Ausführungsbeispiel wurde anhand integrierter Schaltungen mit η-Kanal MOS-Transistoren erläutert. Selbstverständlich ist die Erfindung auch bei integrierten Schaltungen mit p-Kanal MOS-Transistoren
anwendbar. Durch die Erfindung läßt sich die sonst erforderliche Toleranz für die Maskenausrichtung, insbesondere am Rand der Feldoxidschicht für einen Feldeffekttransistor um mehrere μηι verringern. Dies läßt für sämtliche Anordnungen etwa eine 10 bis 209/oige Ver- s ringerung der Chipgröße zu. Diese Tatsache ist insbesondere von Bedeutung für hochintegrierte Schaltkreise. Auch die Toleranz für die Metallisierung 27 aus polykristallinem Silicium wird verringert, so daß auch diese Metallisierung verkleinert werden kann. in
Obwohl das erfindungsgemäße Verfahren anhand eines Silicium-Substrats erläutert worden ist, ist es auch bei anderen Halbieitern, wie III/V-Verbindungshalbleitern und hier insbesondere Galliumarsenid-Halbleitern, anwendbar.
Hierzu 2 Blatt Zeichnungen
20
25
30
35
40
45
55
60
65

Claims (1)

Patentansprüche:
1. Verfahren zum Herstellen eines Feldeffekttransistors mit isoliertem Gate für integrierte Halbleiterschaltungen, mit folgenden Schritten:
a) auf einem Halbleitersubstrat wird eine Feldoxidschicht gebildet,
b) die Feldoxidschicht wird teilweise entfernt, um einen vorgegebenen Teil des Halbleitersubstrats freizulegen, und
c) in dem freigelegten Teil des Halbleitersubstrats wird der Feldeffekttransistor mit isoliertem Gate gebildet, dessen Source- und Drain-Randzonen benachbart zur Feldoxidschicht liegen,
DE2923969A 1978-06-13 1979-06-13 Verfahren zum Herstellen eines Feldeffekttransistors mit isoliertem Gate für integrierte Halbleiterschaltungen Expired DE2923969C2 (de)

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