DE2923969A1 - Verfahren zur herstellung integrierter halbleiterschaltungen - Google Patents
Verfahren zur herstellung integrierter halbleiterschaltungenInfo
- Publication number
- DE2923969A1 DE2923969A1 DE19792923969 DE2923969A DE2923969A1 DE 2923969 A1 DE2923969 A1 DE 2923969A1 DE 19792923969 DE19792923969 DE 19792923969 DE 2923969 A DE2923969 A DE 2923969A DE 2923969 A1 DE2923969 A1 DE 2923969A1
- Authority
- DE
- Germany
- Prior art keywords
- insulating layer
- oxide layer
- layer
- field oxide
- dipl
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 238000001465 metallisation Methods 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 101100286286 Dictyostelium discoideum ipi gene Proteins 0.000 claims 1
- 238000002955 isolation Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000000637 aluminium metallisation Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/018—Compensation doping
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/02—Contacts, special
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/106—Masks, special
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
VERFAHREN ZUR HERSTELLUNG INTEGRIERTER HALBLEITERSCHALTUNGEN
Die Erfindung betrifft ein Verfahren' zur Herstellung
integrierter Halbleiterschaltungen gemäß dem Oberbegriff des Patentanspruches 1.
Ein bekanntes Verfahren dieser Art, z. B. zur Herstellung des in Fig. 1 dargestellten MOS-Transistors mit
Siliciumgate läuft in der folgenden Weise ab.
Auf der Oberfläche eines p-Siliciumsubstrats 1 wird eine
relativ dicke Feldoxidschicht 2 gebildet. Ein vorbestimmter Teil dieser Feldoxidschicht 2 wird entfernt und in
diesem entfernten Teil werden Feldeffekttransistoren gebildet. Bei dem gewählten Beispiel werden unter Verwendung
der Gateelektrode 4 mit der Isolierschicht 3 und der Feldoxidschicht 2 als Maske Störstellen wie Phosphor in das p-Siliciumsubstrat
diffundiert und so n+-Bereiche 5 und gebildet, die als Source bzw. Drain dienen. Das Gate
wird aus polykristallinem Silicium-
909881/0718
material gebildet und wenn die Gateelektrode 4 aus polykristallinem
Siliciummaterial gebildet wird, wird auch die Metallisierung 7 aus polykristallinem Silicium gebildet.
Nach Herstellung der erforderlichen Feldeffekttransistoren
auf der gesamten Oberfläche der Anordnung wird durch ein Gasreaktionsniederschlagsverfahren (CVD) eine Oxidschicht
8 abgeschieden. Danach wird das Kontaktloch gebildet. Der Bereich des Kontaktloches W hat normalerweise die
Abmessungen w χ w (w = 5 bis 6 μΐη) . Unter Anwendung neuerer
Techniken beträgt die Kantenlänge w = 4 μι, doch muß bei
der praktischen Fertigung im Hinblick auf die Zuverlässigkeit rl ie im folgenden beschriebene Toleranz berücksichtigt
werden.
Da die Feldoxidschicht 2 als Maske für die n+-Diffusion dient, ist zur Verhinderung eines elektrischen Kurzschlusses
zwischen der Elektrode 9 oder 10 und dem p-Substrat 1 die in Fig. 1 mit s bezeichnete Toleranz zu berücksichtigen,
die normalerweise in der Größenordnung von 2 μπι liegt. Dieser Wert von 2 μπι ist bestimmt im Hinblick auf das seitliche
Ätzen und die Genauigkeit der Maskenausrichtung. Ferner wird im Hinblick auf die Gateelektrode 4 aus polykristallinem
Silicium die in Fig. 1 mit r bezeichnete Toleranz benötigt, um einen elektrischen Kurzschluß der Aluminiummetallisierung
9 und der Gateelektrode 4 aus polykristallinem Si-
909881/071 8
licium zu verhindern. Die Toleranz r wird praktisch in der Größenordnung von 3 bis 4 μπι gewählt. Es sollte außerdem
eine Toleranz im Hinblick auf die Metallisierung 7 aus polykristallinem Silicium berücksichtigt werden. D. h.
wenn die Kontaktlöcher bzw. die öffnungen so ausgebildat
werden, daß sie sich bis zum Rand der Metallisierung 7 aus polykristallinem Silicium erstrecken und es wird die Oberfläche
der Feldoxidschicht 2 freigelegt, dann wird der Teil unter dem Rand der Metallisierung 7 aus polykristallinem
Silicium geätzt und es wird ein sog. Überhang der Metallisierung 7 gebildet. Dieser Überhang führt zu einer
Unterbrechung der Anschlußmetallisierung 11. Um dies zu verhindern ist es erforderlich, die in Fig. 1 eingetragene
Toleranz t in der Größenordnung von 2 μπι zu machen.
Die erwähnten Toleranzen sind wesentliche Hindernisse bei
der Verkleinerung der Chipqröße für integrierte Halbleiterschaltungen.
Ziel dieser Erfindung ist ein Verfahren zur Herstellung
integrierter Halbleiterschaltungen und hier insbesondere zur Herstellung der Kontaktlöcher für die Feldeffekttransistoren
und die Anschlußmetallisierung, das es erlaubt, mit kleineren Toleranzen auszukommen und die Ausbeute
bei der Herstellung hochintegrierter Halbleiterschaltungen zu erhöhen.
2 909881/0718
Die Erfindung ist durch die im Patentanspruch 1 angegebenen Verfahrensschritte gekennzeichnet. Eine vorteilhafte
Ausgestaltung der Erfindung ist dem Unteranspruch zu entnehmen.
Die Erfindung wird in einer Gegenüberstellung zum Stand der Technik anhand von 2 Figuren näher erläutert. Es
zeigen
Fig. 1 eine Querschnittsansicht eines bekannten MOS-Transistors mit einem
Gate aus kristallinem Silicium,
Fig. 2a
bis 2e Querschnittsansichten einer Halbleiteranordnung, die die verschiedenen Verfahrensstufen
des erfindungsgemäßen Verfahrens veranschaulichen.
Fig. 1 ist bereits bei der Erörterung des Standes der
Technik erläutert worden. Im folgenden wird nun die Erfindung anhand der Fig. 2a bis 2e, die nur schematische
nicht aber maßstäbliche Darstellungen sind, erläutert. Das erfindungsgemäße Herstellungsverfahren wird anhand
integrierter Schaltungen des η-Kanal MOS-Typs mit Silicium-
909381/0718
gate beschrieben.
Zunächst wird auf der Oberfläche eines p-Siliciumsubstrats
21 eine Feldoxidschicht 22 einer Dicke von etwa 1 μπι gebildet.
Ein vorgegebener Abschnitt dieser Feldoxidschichr
22 wird entfernt, um die Oberfläche des p-Siliciumsubstrats freizulegen und in diesem freigelegten Abschnitt des p-Siliciumsubstrats
wird in einer vorgegebenen Form eine Gateelektrode 24 aus polykristallinem Silicium gebildet. Diese
Gateelektrode 24 wird durch eine Oxidschicht 23 isoliert, die relativ dünn ist und z. B. eine Dicke von
1000 A aufweist. Unter Verwendung der Gateelektrode 24 aus polykristallinem Silicium und der Feldoxidschicht 22 als
Diffusionsmaske werden Störstellen wie Phosphor in das p-Siliciumsubstrat
21 diffundiert und auf diese Weise die Source- und die Drain-Zone 25 bzw. 26 gebildet. Tn Fig. 2a
ist mit dem Bezugszeichen 27 die Metallisierung aus polykristallinem Silicium bezeichnet, die gleichzeitig mit der
Gateelektrode 24 aus polykristallinem Silicium gebildet
wird. Bei dem gewählten Ausführungsbeispiel erfolgt der Diffusionsvorgang unter einer oxidierenden Atmosphäre, so
daß auf der Sourcezone 25, auf der Drainzone 26, auf der Oberfläche der Gateelektrode 24 aus polykristallinem
Silicium und auf der Metallisierung 27 eine thermische Oxidschicht 29 geringer Dicke gebildet wird.
Die Dicke dieser Oxidschicht liegt in der 3/4
909881/0718
ORIGINAL INSPECTED
Größenordnung 1000 A oder weniger. Auf der gesamten Oberfläche der Anordnung wird unter Anwendung üblicher Verfahren
eine Silicxumnitridschicht 28 gebildet.
Sodann wird, wie in Fig. 2b dargestellt, auf der Siliciumnitridschicht
28 durch ein chemisches Niederschlagsverfahren mit Reaktion aus der Gasphase (chemical vapor deposition)
eine CVD-Schicht 30 abgeschieden.
Auf die CVD-Schicht 30 wird eine Photoresistschicht 31
aufgetragen und unter Anwendung der üblichen Photograviertechnik ein vorgegebener Abschnitt der Photoresistschicht
entfernt. Beim nächsten Schritt wird unter Verwendung gepufferter Fluorwasserstoffsäure die CVD-Oxidschicht 30
selektiv geätzt. Dies ist in Fig. 2c dargestellt. Wie diese zeigt, ist das Kontaktloch bzw. die öffnung so ge-
die Aussparung
bildet, daß/nicht nur den Kontaktbereich der Source- und der Drain-Zone, sondern auch die Flächenbereiche der Feldoxidschicht 22 erfaßt , die sich benachbart zu den äußeren Rändern der Source- und der Drain-Zone 25 Kzw. 26 befinden. Die Größe des Kontaktloches bzw. der öffnung beträgt z. B. 4 μΐη χ 4 μπι. Bei diesem Ausführungsbeispiel ist auch ein größeres Loch gebildet, als es der Anschlußmetallisierung 27 aus polykristallinem Silicium entspricht.
bildet, daß/nicht nur den Kontaktbereich der Source- und der Drain-Zone, sondern auch die Flächenbereiche der Feldoxidschicht 22 erfaßt , die sich benachbart zu den äußeren Rändern der Source- und der Drain-Zone 25 Kzw. 26 befinden. Die Größe des Kontaktloches bzw. der öffnung beträgt z. B. 4 μΐη χ 4 μπι. Bei diesem Ausführungsbeispiel ist auch ein größeres Loch gebildet, als es der Anschlußmetallisierung 27 aus polykristallinem Silicium entspricht.
909881/0718
ORIGINAL INSPECTED
Die Ätzflüssigkeit, nämlich die gepufferte Fluorwasserstoffsäurelösung
ätzt praktisch nicht die Oberfläche der Siliciumnitridschicht 28. Somit bleibt die Siliciumnitridschicht
28 erhalten, selbst wenn die Anordnung der Ätzflüssigkeit länger ausgesetzt wird.als zum Ätzen der CVD-Schicht
30 erforderlich ist. Eine Dicke von beispiels-
weise 500 A ist ausreichend. Bei genauerer Steuerung kann die Dicke der Siliciumnitridschicht 28 verkleinert werden.
Diese Schicht 28 wirkt als Sperre gegenüber dem Ätzen der Feldoxidschicht 22 und bei dem Äusführungsbeispiel der
dünnen Oxidschicht 29.
Beim nächsten Verfahrensschritt wird unter Anwendung der Freon - Plasmaätzung die Siliciumnitridschicht 28 abgeätzt.
Bei diesem Schritt dient die CVD-Schicht 30 als Maske für das Plasmaätzen. Bei diesem Plasmaätzvorgang ist die Ätzgeschwindigkeitfür
das Siliciumdioxid sehr klein, so daß die Feldoxidschicht 22 praktisch nicht geätzt wird. Außerdem
werden infolge des Vorhandenseins der Oxidschicht 29 die n+-Diffusionsschichten 25 und 26 oder die Gateelektrode
24 aus polykristallinem Silicium und die Metallisierung 27 durch das Plasma nicht geätzt. Bei diesem Schritt wirktdie
thermische Oxidschicht 29 wie eine Sperre gegenüber dem
Plasmaätzen und eine Dicke von beispielsweise 1000 A ist ausreichend. Der Zustand ist in Fig. 2d dargestellt.
Durch kurzzeitiges Einbringen der Anordnung in eine Siliciumoxidätzlösung wird die Schicht 29 entfernt.
Schließlich wird im letzten Verfahrensschritt, wie
in Fig. 2e dargestellt, eine Aluminiummetallisierung 32, 33 und 34 gebildet, die den Anschluß zur n+-Diffusionsschicht
25, 26 bzw. zur Metallisierung 27 bildet.
Bei dem gewählten Ausführungsbeispiel wird, wie in Fig. 2d dargestellt, eine sperrende Oxidschicht 29 verwendet.
Wird jedoch zum Ätzen beispielsweise eine heiße H^PO.-Lösung (Phosphorsäurelösung) verwendet, dann ist
die sperrende Oxidschicht 29 nicht erforderlich. Soweit es die gegenseitige Beziehung beim Ätzen zwischen der
ersten Schicht (bei dieser Ausführungsform Siliciumnitrid schicht 28) und der zweiten Schicht (bei dieser Ausführungsform die CVD-Schicht 30) gilt das gleiche wie bei dem
obigen Ausführungsbeispiel. Bei dem erfindur^gsgemäßen Verfahren können irgendwelche Ätzprozesse oder Materialien
verwendet werden. Das obige Ausführungsbeispiel wurde anhand integrierter Schaltungen mit η-Kanal MOS-Transistoren
erläutert. Selbstverständlich ist die Erfindung auch bei integrierten Schaltungen mit p-Kanal MOS-Transistoren anwendbar.
Durch die Erfindung läßt sich die sonst erforderliche Toleranz für die Maskenausrichtung, insbesondere am
Rand der Feldoxidschicht für einen Feldeffekttransistor
909881/071«
ORIGINAL INSPECTED
um mehrere μΐΐι verringern. Dies läßt für sämtliche Anordnungen
etwa eine 10 bis 20 %-ige Verringerung der Chipgröße zu. Diese Tatsache ist insbesondere von Bedeutung
für hochintegrierte Schaltkreise. Auch die Toleranz für die Metallisierung 27 aus polykristallinem
Silicium wird verringert, so daß auch diese Metallisierung verkleinert werden kann.
Obwohl das erfindungsgemäße Verfahren anhand eines Silicium-Halbleiters erläutert worden ist, ist auch
bei anderen Halbleitern wie Ill/V-Verbindungshalbleitern
und hier insbesondere Galliumarsenid-Halbleitern anwendbar.
Claims (6)
1. / Verfahren zur Herstellung integrierter Halbleiterschaltungen,
bei dem
a) auf dem Halbleitersubstrat eine Feldoxidschicht gebildet wird,
b) die Feldoxidschicht teilweise entfernt wird, um einen vorgegebenen Teil des HalbleiterSubstrats
freizulegen,
c) in dem freigelegten Teil des Halbleitersubstrats Feldeffekttransistoren mit isoliertem Gate gebildet
werden, deren Source- und Drain-Randzonen benachbart zur Feldoxidschicht liegen,
München: R. Kramer Dipl.-Ing. . W. Weser Dipl.-Phys. Dr. rer. nat. · P. Hirsch Dipl.-Ing. . H.P. Brehm Dipl.-Chem. Dr. phil. nat.
Wiesbaden: P.G. Blumbach Dipl.-Ing. · P. Bergen Dipl.-Ing. Dr. jur. · G. ZwirnerDipi.-ing.Dipi.-W.-lng.
903881/0718
dadurch gekennzeichnet
d) daß auf der gesamten Oberfläche eine erste Isolierschicht (28) gebildet wird, die gegenüber der Feldoxidschicht
(22) eine verschiedene Ätzgeschwindigkeit aufweist,
e) daß auf der ersten Isolierschicht (28) eine zweite Isolierschicht (30) gebildet wird, die gegenüber
der ersten Isolierschicht eine verschiedene Ätzgeschwindigkeit
aufweist,
f) daß die zweite Isolierschicht (30) die oberhalb des Randbereichs der Feldoxidschicht (22) und des vom
Gate (24) entfernten Teils der Source- und Drain-Zonen (25, 26) durch Verwendung eines Ätzmittels entfernt
wird, das nur die zweite Isolierschicht (30) ätzt und
g) daß die erste Isolierschicht (28) durch Verwendung
der zweiten Isolierschicht (30) als Maske geätzt und hierdurch die Kontaktlöcher der integrierten Schaltung
gebildet werden.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet, daß vor dem Bilden der ersten Isolierschicht (28) wenigstens eine der Oberflächen von
Source (25), Gate (24) , Drain (26) und VerbindunqsmetalIisierung
(27) mit einer dünnen Oxidschicht (29) bedeckt
909861/0718
0RK3INAL INSPECTED
und zum Ätzen der ersten
Isolierschicht (28) ein Plasmaätzprozeß angewandt wird.
3. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß das isolierte Gate aus polykristallinem Silicium gebildet ist.
4. Verfahren nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß die erste Isolierschicht aus Siliciumnitrid und die zweite Isolierschicht aus
thermischem Siliciumoxid gebildet ist.
5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß beim Bilden der Metallisierung
aus polykristallinem Silicium für das isolierte Gate auch die Metallisierung des Teils der Feldoxidschicht
(22) gebildet wird.
6. Verfahren nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß das Kontaktloch zur Metallisierung aus polykristallinem Silicium so gebildet wird,
909881/0718
daß es sich über die Metallisierung aus polykristallinem Silicium hinaus erstreckt.
909881/071 8
ORIGINAL INSPECTED
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7108878A JPS54161894A (en) | 1978-06-13 | 1978-06-13 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2923969A1 true DE2923969A1 (de) | 1980-01-03 |
| DE2923969C2 DE2923969C2 (de) | 1985-12-19 |
Family
ID=13450417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2923969A Expired DE2923969C2 (de) | 1978-06-13 | 1979-06-13 | Verfahren zum Herstellen eines Feldeffekttransistors mit isoliertem Gate für integrierte Halbleiterschaltungen |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4292728A (de) |
| JP (1) | JPS54161894A (de) |
| DE (1) | DE2923969C2 (de) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0200372A2 (de) * | 1985-04-02 | 1986-11-05 | THORN EMI North America Inc. | Herstellung eines selbstausrichtenden Kontaktfensters in einer integrierten Schaltung |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577162A (en) * | 1980-06-17 | 1982-01-14 | Toshiba Corp | Nonvolatile semiconductor memory and manufacture therefor |
| JPS5936432B2 (ja) * | 1980-08-25 | 1984-09-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS5787174A (en) * | 1980-11-20 | 1982-05-31 | Seiko Epson Corp | Semiconductor integrated circuit device |
| US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
| DE3719597A1 (de) * | 1986-07-01 | 1988-01-14 | Gen Electric | Metalloxid-halbleiter-vorrichtungen mit schwellenwert-stabilitaet und weniger kurzschluessen zwischen tor- und quellenelektroden |
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| US5780920A (en) * | 1995-10-06 | 1998-07-14 | Micron Technology, Inc. | Method of forming a resistor and integrated circuitry having a resistor construction |
| US5923078A (en) * | 1996-07-11 | 1999-07-13 | Micron Technology, Inc. | Method of forming a resistor and integrated circuitry having a resistor construction |
| JP3384714B2 (ja) * | 1997-07-16 | 2003-03-10 | 富士通株式会社 | 半導体装置およびその製造方法 |
| US6130137A (en) * | 1997-10-20 | 2000-10-10 | Micron Technology, Inc. | Method of forming a resistor and integrated circuitry having a resistor construction |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567304B2 (de) * | 1972-08-28 | 1981-02-17 | ||
| US4033797A (en) * | 1973-05-21 | 1977-07-05 | Hughes Aircraft Company | Method of manufacturing a complementary metal-insulation-semiconductor circuit |
| US4224733A (en) * | 1977-10-11 | 1980-09-30 | Fujitsu Limited | Ion implantation method |
| US4149307A (en) * | 1977-12-28 | 1979-04-17 | Hughes Aircraft Company | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts |
| US4178605A (en) * | 1978-01-30 | 1979-12-11 | Rca Corp. | Complementary MOS inverter structure |
| US4221045A (en) * | 1978-06-06 | 1980-09-09 | Rockwell International Corporation | Self-aligned contacts in an ion implanted VLSI circuit |
| US4212684A (en) * | 1978-11-20 | 1980-07-15 | Ncr Corporation | CISFET Processing including simultaneous doping of silicon components and FET channels |
-
1978
- 1978-06-13 JP JP7108878A patent/JPS54161894A/ja active Pending
-
1979
- 1979-06-13 DE DE2923969A patent/DE2923969C2/de not_active Expired
- 1979-06-13 US US06/048,090 patent/US4292728A/en not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| US-Z: IBM Techn. Disclosure Bul. , Bd. 16, Nr. 4, Sept. 1973, S. 1064, 1065 * |
| US-Z: J. Electrochem. Soc., Bd. 25, Nr. 3, März 1978, S. 471, 472 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0200372A2 (de) * | 1985-04-02 | 1986-11-05 | THORN EMI North America Inc. | Herstellung eines selbstausrichtenden Kontaktfensters in einer integrierten Schaltung |
| EP0200372A3 (en) * | 1985-04-02 | 1988-04-27 | Inmos Corporation | Self-aligned contact window formation in an integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2923969C2 (de) | 1985-12-19 |
| US4292728A (en) | 1981-10-06 |
| JPS54161894A (en) | 1979-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2620155C2 (de) | ||
| EP0000327B1 (de) | Verfahren zum Herstellen von integrierten Halbleiteranordnungen durch Anwendung einer auf Selbstausrichtung basierenden Maskierungstechnik | |
| DE4336135C1 (de) | Verfahren zum Bilden von n-leitenden und p-leitenden Gates in einer Schicht aus polykristallinem Silizium | |
| DE19727232C2 (de) | Analoges integriertes Halbleiterbauelement und Verfahren zu dessen Herstellung | |
| DE3437512C2 (de) | Integrierte Halbleiterschaltung mit Isolationsbereichen und Verfahren zu ihrer Herstellung | |
| DE2933849C2 (de) | ||
| DE2352762A1 (de) | Verfahren zur herstellung einer halbleiteranordnung mit komplementaeren feldeffekt-transistoren | |
| DE2247975C3 (de) | Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren | |
| DE3106202A1 (de) | Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung | |
| DE2718779A1 (de) | Mis-halbleiter-bauelement und verfahren zu dessen herstellung | |
| DE2253702B2 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes | |
| DE2923969A1 (de) | Verfahren zur herstellung integrierter halbleiterschaltungen | |
| DE43244T1 (de) | Statische fet-flip-flop-speicherzelle mit einer einzigen polykristallinen siliziumschicht. | |
| DE3142448C2 (de) | MOS-Transistor und Verfahren zu seiner Herstellung | |
| EP0764982A1 (de) | Verfahren zur Herstellung einer integrierten CMOS-Schaltung | |
| DE3688757T2 (de) | Verfahren zur Herstellung von Halbleiteranordnungen mit Isolationszonen. | |
| DE10260616B3 (de) | Verfahren zur Simultanen Bildung von Bauelementenkontakten und Rückseitenkontakten auf Wafern mit einer vergrabenen Isolatorschicht | |
| DE69226212T2 (de) | Herstellungsverfahren einer integrierten Schaltung mit einer Ladungsverschiebeanordnung | |
| DE2111633A1 (de) | Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors | |
| DE2927227C2 (de) | Verfahren zur Herstellung von Halbleiter-Bauelementen | |
| DE69027894T2 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
| DE69227663T2 (de) | Halbleitereinrichtung | |
| DE3235467A1 (de) | Halbleiteranordnung und verfahren zu deren herstellung | |
| DE2640465C2 (de) | ||
| DE19745582C2 (de) | Halbleitereinrichtung mit Isolierbereich und leitender Schicht darauf und zugehöriges Herstellungsverfahren |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OD | Request for examination | ||
| 8125 | Change of the main classification | ||
| 8126 | Change of the secondary classification | ||
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP |
|
| 8328 | Change in the person/name/address of the agent |
Free format text: BLUMBACH, P., DIPL.-ING., 6200 WIESBADEN WESER, W., DIPL.-PHYS. DR.RER.NAT. KRAMER, R., DIPL.-ING.,8000 MUENCHEN ZWIRNER, G., DIPL.-ING. DIPL.-WIRTSCH.-ING., 6200 WIESBADEN HOFFMANN, E., DIPL.-ING., PAT.-ANW., 8000 MUENCHEN |
|
| 8328 | Change in the person/name/address of the agent |
Free format text: BLUMBACH, KRAMER & PARTNER, 81245 MUENCHEN |
|
| 8339 | Ceased/non-payment of the annual fee |