DE2927227C2 - Verfahren zur Herstellung von Halbleiter-Bauelementen - Google Patents
Verfahren zur Herstellung von Halbleiter-BauelementenInfo
- Publication number
- DE2927227C2 DE2927227C2 DE2927227A DE2927227A DE2927227C2 DE 2927227 C2 DE2927227 C2 DE 2927227C2 DE 2927227 A DE2927227 A DE 2927227A DE 2927227 A DE2927227 A DE 2927227A DE 2927227 C2 DE2927227 C2 DE 2927227C2
- Authority
- DE
- Germany
- Prior art keywords
- oxide layer
- layer
- silicon nitride
- substrate
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 17
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 239000000945 filler Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 63
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000005530 etching Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 6
- -1 arsenic ions Chemical class 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010348 incorporation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 206010026749 Mania Diseases 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8236—Combination of enhancement and depletion transistors
Description
dadurch gekennzeichnet, daß
(f) auf dem durch Entfernen der Siiiziumnitridschicht
(23') und der ersten Oxidschicht (22) freigelegten Substratbereich eine dritte Oxidschicht
(26) durch thermische Oxidation ausgebildet und
(g) zur Herstellung des Fensters selektiv geätzt wird und cL»ß
(h) diese dritte Oxidschicht (26) nach der Dotierung
gemäß Schritt (e) und vor dem Aufbringen der zweiten Oxidschicht (29) entfr-nt wird.
2. Verfahren nach Anspruch 1. dadurch gekennzeichnet,
daß die Fremdstoffe vom entgegengesetzten Typ der Fremdstoffe des Substrats sind.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Fremdstoffe Arsenionen sind.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Oxidschicht eine Dicke von
mehr als 17 nm hat.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Fremdstoffe unter
Anwendung der Ionenimplantation in das Substrat dotiert werden.
6. Verfahren nach Anspruch 1 zur Herstellung eines Verarmungs-MOS-Transistors, dadurch gekennzeichnet,
daß
im Schritt (e) Fremdstoffe, die den zum Substrat entgegengesetzten Leitfähigkeitstyp ergeben,
durch Ionenimplantation eindotiert werden und die Kanalzone des Transistors bilden, und daß
nach Schritt (d) auf der zweiten Oxidschicht (29 bzw. 79b) eine Gateelektrode (30b) und im Substrat angrenzend an die Kanalzone die Sourceunddie Drainzone (31 b,31 c^des Transistors mit zum Substrat (21) entgegengesetzten Leitfähigkeitstyp ausgebildet werden.
nach Schritt (d) auf der zweiten Oxidschicht (29 bzw. 79b) eine Gateelektrode (30b) und im Substrat angrenzend an die Kanalzone die Sourceunddie Drainzone (31 b,31 c^des Transistors mit zum Substrat (21) entgegengesetzten Leitfähigkeitstyp ausgebildet werden.
Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleiter-Bauelementen nach dem Oberbegriff
des Anspruchs I.
Ein solches Verfahren, das insbesondere zur Herstellung
von MOS-Transistoren des Verarmungstyps und des Anerkennungstyps für Inverter dient, ist aus der
US-PS 40 33 026 bekannt
Anhand der F i g. 1 bis 8 wird das bekannte Herstellungsverfahren erläutert
Wie in F i g. 1 dargestellt wird ein p-leitendes Siliziumsubstrat
1 oxidiert, um eine Siliziumoxidschicht 2 zu bilden. Auf der Oberfläche dieser Siliziumoxidschicht
ίο 2 wird durch ein übliches Niederschlagsverfahrcn mit
Reaktion aus der Gasphase eine Siliziumnilridschicht 3 abgeschieden. Sodann wird auf der Oberfläche dieser
Schicht eine Photoresistschicht, d. h. eine Abdeckschieht
vorgesehen. Unter Anwendung eines üblichen Photogravierverfahrens wird das gewünschte Abdeckmuster
4 gebildet
Wie in F i g. 2 dargestellt, wird unter Verwendung des Abdeckmusters 4 die Siliziumnitridschicht 3 abgeätzt,
um ein Siliziumnitridschicht-Muster 3' zu bilden.
Nach Entfernung des Abdeckmusters 4 wird unter Verwendung des Siiiziumnitridschicht-iviusters 3; als
Maske das gesamte Substrat in feuchter oxidischer Atmosphäre wärmebehandelt und so die Feldoxidschichl 5
gebildet. Bei diesem Vorgang wird, wie in F i g. 3 dargestellt, gerade unterhalb der Siiiziumoxidschicht 2 eine
Schicht 5gebildet, die Nitrid enthält Wie In F i g. 4 dargestellt
wird sodann das Siliziumnitridschichl-Mustcr 3' entfernt und danach, vergl. F i g. 5, der gewünschte Teil
der Siliziumoxidschicht 2 und der Feldoxidschicht 5 se-
jo lektiv abgeätzt, urn Fenster für den Einbau von Fremdatomen
zu schaffen. Durch dieses Fenster werden Fremdatome (Störstellen), /_ B. Arsen-Icnen, ioncnimplantiert
Wie in F i g. 5 dargestellt, wird eine n-Schicht 6 gebildet, um den Schwellwert des n-Kanal-Verarmungs-MOS-Transistors
zu steuern. Nach Entfernung der SiIiziumoxidschicht 2 wird, wie F i g. 7 zeigt, eine Gaieoxidschicht
7 neu geformt. Danach wird die Gateelcktrude gebildet, ein Diffusionsvorgang durchgeführt, die Isolierschicht
gebildet, ein Kontak;loch torch die Isolierschicht gebildet, eine Metallisierung und eine Schutzschicht
vorgesehen bis ein MOS-Anreicherungs/Vcrarmungs-Inverter
fertiggestellt ist. In Fig.8 stellen die Bezugszeichen 9a, 10a und 106 den MOS-Transistor des
Anreicherungstyps dar, wobei 10a die Sourcezone, 9a, die Gateelektrode, 106 die Drainzone dieses Transistors
vom Anreicherungstyp bedeuten. Die Bezugszeichen 9b, \0b und 10c stellen den MOS-Transistor des Verarmungstyps
dar, wöbe1 9b die Gateelektrode. iOb die
Sourcezone und 10c die Drainzone dieses Transistors vom Verarmungstyp bedeuten. Im Kanal existiert eine
Zone 7', die mit η-leitenden Störstellen dotiert ist. Durch die isolierschicht 11 sind an den jeweiligen Zonen F.lcktroden
gebildet. Diese Elektroden 12a, \2b. 12c und 12J sind zum Beispiel aus Aluminium hergestellt. Die gcsamte
Oberfläche ist mit einer Schulzschicht 13 bedeckt. Einer der Nachteile dieses bekannten Verfahrens besteht
in der Schwierigkeit, eine zuverlässige Siiiziumoxidschicht 2 als Maske für den Einbau von Fremdatomen
vorzusehen. Dies in der Hauptsache deshalb, weil
bo kein ideales selektives Ätzverfahren zum Entfernen der
Siliziumniindscbicht 3' besteht, bei dem nicht zugleich
die Siliziumoxidschicht 2 angegriffen wird. Wird zum Beispiel eine Plasmaätzung angewandt, dann betrüg!
das Ätzverhältnis 4:1. Darüber hinaus ist, wenn die
b5 Siliziumnitridschicht 3' entfernt wird, das Ausmaß der
Ätzung bzw. die Ätzgeschwindigkeit innerhalb der Halbleiterscheibchen bzw. der Chargen verschieden.
Außerdem ist es sehr schwierig, das Ende der Ätzung zu
bestimmen, so daß normalerweise die Ätzzeit etwas verlängert wird. Aus diesem Grund wird die Siliziumoxidschicht
2 oftmals dünner als es dem gewünschten Wert entspricht, so daß die Siliziumoxidschicht 2 nicht mehr
als Maske für die einzudotierenden Fremdatome wirkt.
Hin weiterer Nachteil ist die Erscheinung des sogenannten
weißen Bandes, die in der Zeitschrift Journal of Electrochemical Society Solid State Science and Technologie,
Band 123, Hr. 7, Juli 1976, Seiten 1117 bis H20, erörtert wird.
Aufgabe der Erfindung ist, das Verfahren zur Herstellung
von Halbleiter-Bauelementen nach dem Oberbegriff des Anspruchs 1 so zu verbessern, daß die genannten
Nachteile des bekannten Verfahrens vermieden werden.
Ausgehend von dem im Oberbegriff des Anspruchs 1 angegebenen Verfahren wird die Aufgabe durch die im
Kennzeichen des Anspruchs 1 angegebenen Maßnahmen gelöst
Vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.
Die Erfindung wird anhand von 20 Figuren näher erläutert.
Es zeigen
F i g. 1 bis 8 in Querschnittsansichten die jeweiligen Schritte eines bekannten Herstellungsverfahrens von
Silizium-MOS-Transistoren;
F i g. 9 bis 18 in Querschnittsansichten des Bauteils die
jeweiligen Schritte des erfindungsgemäßen Herstellungsverfahrens;
Fig. 19 das Schaltungsdiagramm eines Anreicherungs/Verarmungs-Inveriers;
F i g. 20 ein Diagramm, das die Beziehung zwischen der Größe der Ionendosis und der Schwellspannung
darstellt.
Die Figuren sind nur schematisch nicht aber maßstäblich gezeichnet.
Das bekannte Verfahren gemäß den F i g. 1 bis 8 wurde bereits in der Einleitung erläutert. Es wird nun anhand
der F i g. 9 bis 18 eine Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für beispielsweise
einen Anreicherungs/Verarmungs-Inverter beschrieben,
der ein Verarmungs-MOS-Transistor tnthält.
Wie in F i g. 9 dargestellt, wird zunächst ein Siliziumsubstrat 21 des p-Leitfähigkeitstyps vorgesehen, das einen
spezifischen Widerstand von 5 Ohm ■ cm aufweist. Dieses Substrat 21 kann ein massives Siliziummaterial
oder eine Halbleiterepitaxialschicht sein. Das Substrat
21 wird oxidiert, um eine erste Oxidschicht 22 zu bilden. Die Oxidation wird bei einer Temperatur von z. B.
lOOO'C durchgeführt und die Dicke der Siliziumoxidschicht 22 ist 7. B. 30 nm. Auf diese Siliziumoxidschicht
22 wird eine Siliziumnitridschicht 23 abgeschieden, die /.. B. eine Diode von 300 nm aufweist. Die Abscheidung
der Siliziumnitridschicht 23 erfolgt unter Anwendung des üblichen Niederschlagsverfahrens mit Reaktion aus
der Gasphase von S1H4 und NH3. Danach wird auf der Siüziumnitridschicht 23 eine Photoresistschicht vorgesehen,
die z. B. eine Dicke von 1 μίτι hat und diese
Schicht wird einem Photogravierverfahren unterworfen, um das Photoresistmuster 24 zu bilden. Unter Verwendung
dieses Photoresistmusters 24 als Maske wird die Siliziumnitridschicht mittels CF4-Gas selektiv geätzt
und auf diese Weise das Siliziumnitridmuster 23' gebildet, wie es in Fig. 10dargestellt ist. Danach werden mit
einer Beschleunigungsspannung von 20 KeV Borionen B' ionenimplantiert. Die Dosierungsmenge beträgt
2,2 · lO'Vcm2. Nach der Implantation wird das Photoresistmuster
24 entfernt und es wird bei einer Temperatur von zum Beispiel 1000° C das gesamte Substrat 5 Stunden
lang bei feuchter Oxidatmosphäre oxidiert und so die in Fig. 11 dargestellte Feldoxidschicht 25 gebildet.
Bei diesem Prozeß wirkt das Sili/iumnitridmuster 23' als
5 Oxidationsmaske. Danach wird das Siliziumnitridmuster 23' unter Verwendung eines Plasmaätzvorgangs entfernt
und die Siliziumoxidschicht 22 wird unter Verwendung von NH4F entfernt, so daß die Oberfläche des
Siliziumsubstrats 21 freigelegt wird. Nach dem Freilegen
der Oberfläche des Siliziumsubstrats 21 wird das gesamte Substrat bei einer Temperatur von 1000° C unter
trockenem Sauerstoff wärmebehandelt und so die dritte Oxidschicht 26 gebildet, die eine Dicke von z. B.
10 nm hat. Der Zustand ist in Fig. 13 dargestellt Nach
diesem Schritt wird auf der Oxidschicht 26 und der Feldoxidschicht 25 eine Photoresistschicht aufgebracht und
unter Anwendung des Photogravierverfajirens ein Teil
der Photoresistschicht entfernt Von diesem entfernten Teil aus wird die später erläuterte Ionenimplantation
ausgeführt. Sodann wird der gewünschte Teil der Oxidschicht 26 und der Feidoxidschicht 25 unier Verwendung
des Photoresistmusters 27 als Maske selektiv abgeätzt Als Ätzlösung dient NH«F. Von dem entfernten
Teil aus werden bei einer Beschleunigungsspannung von 60 KeV Störstellenionen, z. B. Arsenionen, implantiert
Die Dosiermenge beträgt 1 · 10l2/cm2. Auf diese
Weise wird die Kanalzone 28 (siehe Fig. 15) gebildet Nach der Entfernung des Photoresistmusters 27 wird
auch die Oxidschicht 26 entfernt wie dies in Fig. 16
dargestellt ist Nach diesem Schritt wird erneut eine Oxidschicht gebildet, die als Gateoxidschicht 29 dient
Diese Oxidschicht 29 wird bei einer Temperatur von 10000C und bei trockener oxidischer Atmosphäre gebildet
Die Dicke dieser Schicht wird beispielsweise zu 80 nm gewählt Nach diesem Herstellungsprozeß wird
das bekannte Verfahren zur Bildung der Gateelektrode, von N+-Source, von N+-Drain, der Isolierschicht, des
Kontaktloches, der Metallisierung und der SchuStschicht
angewandt. Auf diese Weise wird der in F i g. 18 dargestellte Anreicherungs/Verarmungs-inverter erhalten,
tier einen MOS-Transistor 35 des Verarmungstyps enthält
In Fig. 18 bilden 29a, 30a, 31a und 316 den MOS-Transistor
des Anreicherungstyps, wobei 79a die Gateoxidschicht darstellt, die eine Dicke von 80 nm hat. 30a
:st die Gateelektrode, die z. B. aus polykristallinen! Silizium
gebildet ist und beispielsweise eine Dicke von 370 nm aufweist. Source und Drain dieses Transistors
sind mit 31a und 316 bezeichnet 296, 306, 316 und 31c bilden den MOS-Transistor des Verarmungstyps, wobei
296 die Gateoxidschicht und 306 die Gateelektrode darstellen. Source und Drain dieses Transistors vom Verarmung'Uyp
sind mit 316 und 31c bezeichnet Im MOS-Transistorbereich des Verarmungstyps ist ein Kanal 28'
ij gebildet. Auf der gesamten Oberfläche ist eine
Phosphorsilikatglasschicht 32 aufgebracht. Durch ein Kontaktloch in der Isolierschicht 32 sind die Metallisierungsschichten
33a, ?,36, 33c und 33cf gebildet Auf der gesamten Oberfläche des Bauteils wird eine Schutzschicht,
wie z. B. eine Siliziumnitridschicht, aufgebracht.
Fig. 19 zeigt das Schaltungsdiagramm des des Anreicherungs/Verarmungs-Inverters
gemäß dieser Ausführungsform. Der Drainanschluß 41 des n-Kanal-MOS-Transistors
vom Verarmungstyp — der Transistor wirkt
b5 als Lasttransistor — ist an eine Speisespannungsquelle
Vi,i) angeschlossen. Der Gateanschluß 42 und der Sourceanschluß
43 sind gemeinsam mit dem Ausgangsanschluß 44 verbunden. Der Drainanschluß 46 des n-Ka-
nal-MOS-Transistors 45 vom Anreicherungstyp — der
Transistor dient als Treibertransistor — ist mit dem Ausgangsanschluß 44 verbunden, der Gateanschluß 47
mit dem Eingangsanschluß und der Sourceanschiuß 48 mit Masse. Die Schwellenspannung Vtii des n-Kanal-MOS-Transistors
vom Verarmungstyp wird, wie Fig. 20 zeigt, ziemlich linear in Abhängigkeit von der
Arsenionen-Dosierungsmenge erhalten. Die Arsenionen werden mit einer Beschleunigungsspannung von
60 KeV implantiert und die Dicke der Gateoxidschicht beträgt 80 nm. Falls eine Beschleunigungsspannung von
beispielsweise 20 KeV, 30 KeV, 60 KeV bzw. 150 KeV angewandt wird, dann ist die jeweilige minimale Dicke
der Siliziumoxidschicht als Maske für die Arsenionenimplantation 17 nm, 23 nm, 40 nm bzw. 90 nm.
Bei der beschriebenen Ausführungsform wird beim lonenimplantationsprozeß auch eine Photoresislschicht
* 2 VlT^u ' J JΛ 'Λ v\&T\\ tr* mania ft r\ t\ 1/onn q η ^ ^ £111Γ* rt
ohne diese Schicht ausgeführt werden.
Anstelle von Arsen können bei der Ionenimplantation auch andere Fremdatome bzw. Verunreinigungen verwendet
werden, z. B. können Antiom oder ein Gemisch aus Bor und Arsen als Quelle der Fremdatome verwendet
werden, um eine Zone des /-Typs im Substrat zu bilden und die Schwellenspannung zu steuern. Die Dotierverfahren
sind nicht auf die Ionenimplantation beschränkt, sondern es können die üblichen Diffusionsverfahren
angewandt werden.
Die Erfindung ist auch anwendbar bei p-Kanal-MOS-Transistoren
oder bei komplementären MOS-Transistören.
Das auf diese Weise erhaltene Bauteil weist die gewünschte Schwellenspannung auf und die Durchbruchspannung
der Gateoxidschicht ist ausreichend, so daß MOS-Transistoren mit hoher Ausbeute hergestellt werden
können. Es wird ein verbessertes Herstellungsverfahren für MOS-Transistoren verfügbar, bei denen eine
exakte Steuerung der Schwellenspannung benötigt wird und das Dotieren von Störstellen bzw. Fremdatomen in
der Kanalzone angewandt wird. Die Erfindung erlaubt eine exakte Steuerung der Schwellenspannung und gewährleistet
auch gute Eigenschaften und eine hohe Güte der Gatcoxidschicht.
Hierzu 6 Blatt Zeichnungen
50
55
60
Claims (1)
1. Verfahren zur Herstellung von Halbleiter-Bauelementen,
bei dem
(a) auf einem Halbleitersubstrat eine erste Oxidschicht erzeugt und
(bl) auf dieser in einem gewünschten Muster
(b2) eine Siliziumnitridschicht ausgebildet wird, bei dem
(el) dann durch thermische Oxidation des Substrats
eine Feldoxidschicht ausgebildet wird, wobei
(c2) die Siiiziumnitridschicht als Maske dient, und
(d) nach Entfernen der Siliziumnitridschicht und
der ersten Oxidschicht eine zweite Oxidschicht erzeugt wird, wobei
(e) vor dem Erzeugen der zweiten Oxidschicht durch ein Fenster, das selektiv in eine das Substrat
beüickende Oxidschicht geätzt wurde, ausgewählte Fremdstoffe eindotiert werden,
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154878A JPS559414A (en) | 1978-07-05 | 1978-07-05 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2927227A1 DE2927227A1 (de) | 1980-01-17 |
| DE2927227C2 true DE2927227C2 (de) | 1985-08-29 |
Family
ID=13749339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2927227A Expired DE2927227C2 (de) | 1978-07-05 | 1979-07-05 | Verfahren zur Herstellung von Halbleiter-Bauelementen |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4246044A (de) |
| JP (1) | JPS559414A (de) |
| DE (1) | DE2927227C2 (de) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4282648A (en) * | 1980-03-24 | 1981-08-11 | Intel Corporation | CMOS process |
| JPS5735341A (en) * | 1980-08-12 | 1982-02-25 | Toshiba Corp | Method of seperating elements of semiconductor device |
| GB2102623B (en) * | 1981-06-30 | 1985-04-11 | Tokyo Shibaura Electric Co | Method of manufacturing a semiconductors memory device |
| US4397076A (en) * | 1981-09-14 | 1983-08-09 | Ncr Corporation | Method for making low leakage polycrystalline silicon-to-substrate contacts |
| US4945067A (en) * | 1988-09-16 | 1990-07-31 | Xerox Corporation | Intra-gate offset high voltage thin film transistor with misalignment immunity and method of its fabrication |
| KR100313507B1 (ko) * | 1999-03-17 | 2001-11-07 | 김영환 | 반도체소자의 제조방법 |
| US6428749B1 (en) * | 1999-12-15 | 2002-08-06 | Hitachi, Ltd. | Advanced thermal gradient DNA chip (ATGC), the substrate for ATGC, method for manufacturing for ATGC, method and apparatus for biochemical reaction, and storage medium |
| US6642584B2 (en) * | 2001-01-30 | 2003-11-04 | International Business Machines Corporation | Dual work function semiconductor structure with borderless contact and method of fabricating the same |
| US7367113B2 (en) * | 2006-04-06 | 2008-05-06 | United Microelectronics Corp. | Method for fabricating a transformer integrated with a semiconductor structure |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3966501A (en) * | 1973-03-23 | 1976-06-29 | Mitsubishi Denki Kabushiki Kaisha | Process of producing semiconductor devices |
| JPS5232680A (en) * | 1975-09-08 | 1977-03-12 | Toko Inc | Manufacturing process of insulation gate-type field-effect semiconduct or device |
| US4033026A (en) * | 1975-12-16 | 1977-07-05 | Intel Corporation | High density/high speed MOS process and device |
-
1978
- 1978-07-05 JP JP8154878A patent/JPS559414A/ja active Pending
-
1979
- 1979-07-05 US US06/054,946 patent/US4246044A/en not_active Expired - Lifetime
- 1979-07-05 DE DE2927227A patent/DE2927227C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2927227A1 (de) | 1980-01-17 |
| JPS559414A (en) | 1980-01-23 |
| US4246044A (en) | 1981-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2623009C2 (de) | Verfahren zum Herstellen einer Halbleiteranordnung | |
| DE4336135C1 (de) | Verfahren zum Bilden von n-leitenden und p-leitenden Gates in einer Schicht aus polykristallinem Silizium | |
| DE2745857C2 (de) | ||
| DE2700873C2 (de) | Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren | |
| DE2933849C2 (de) | ||
| DE2253702C3 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes | |
| DE3150222C2 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
| DE19610907B4 (de) | Ferroelektrisches Halbleiterspeicherbauelement und Verfahren zu seiner Herstellung | |
| DE3002051C2 (de) | ||
| DE3030385C2 (de) | Verfahren zur Herstellung einer MOS-Halbleitervorrichtung | |
| DE3205022A1 (de) | Verfahren zum herstellen einer integrierten halbleiterschaltung | |
| DE3334337A1 (de) | Verfahren zur herstellung einer integrierten halbleitereinrichtung | |
| DE3110477A1 (de) | Verfahren zur herstellung von cmos-bauelementen | |
| DE2916098A1 (de) | Verfahren zur herstellung einer halbleitervorrichtung | |
| DE2335799A1 (de) | Sperrschicht-feldeffekttransistoren in dielektrisch isolierten mesas | |
| DE3011982A1 (de) | Halbleitervorrichtung mit mehreren feldeffekttransistoren | |
| DE3116268C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
| EP0005185B1 (de) | Verfahren zum gleichzeitigen Herstellen von Schottky-Sperrschichtdioden und ohmschen Kontakten nach dotierten Halbleiterzonen | |
| DE2605830A1 (de) | Verfahren zur herstellung von halbleiterbauelementen | |
| DE2517690A1 (de) | Verfahren zum herstellen eines halbleiterbauteils | |
| DE2247975B2 (de) | Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren | |
| DE2633714C2 (de) | Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung | |
| DE2927227C2 (de) | Verfahren zur Herstellung von Halbleiter-Bauelementen | |
| DE3124283A1 (de) | Halbleiteranordnung und verfahren zu dessen herstellung | |
| DE3046524A1 (de) | "halbleitervorrichtung und verfahren zu ihrer herstellung" |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OD | Request for examination | ||
| D2 | Grant after examination | ||
| 8363 | Opposition against the patent | ||
| 8327 | Change in the person/name/address of the patent owner |
Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP |
|
| 8328 | Change in the person/name/address of the agent |
Free format text: BLUMBACH, P., DIPL.-ING., 6200 WIESBADEN WESER, W., DIPL.-PHYS. DR.RER.NAT. KRAMER, R., DIPL.-ING.,8000 MUENCHEN ZWIRNER, G., DIPL.-ING. DIPL.-WIRTSCH.-ING., 6200 WIESBADEN HOFFMANN, E., DIPL.-ING., PAT.-ANW., 8000 MUENCHEN |
|
| 8331 | Complete revocation |