DE3011982A1 - Halbleitervorrichtung mit mehreren feldeffekttransistoren - Google Patents

Halbleitervorrichtung mit mehreren feldeffekttransistoren

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Description

27. März 1980
Halbleitervorrichtung mit mehreren Feldeffekttransistoren
Die Erfindung betrifft eine Halbleitervorrichtung, bei welcher mehrere Feldeffekttransistoren (FETs), wie komplementäre Metalloxidhalbleiter- bzw. CMOS-Transietoren auf einem isolierenden Substrat ausgebildet sind.
Als Halbleitervorrichtung dieser Art ist eine solche mit Silicium-auf-Saphir-Aufbau (SOS) bekannt, bei welcher ein CMOS-Transistor mit einer Gate-Elektrode aus polykristallinem Silicium (PoIy-Si) auf einem Saphirsubstrat geformt ist.
Die Herstellung einer bisherigen Halbleitervorrichtung mit SOS- bzw. Silicium-auf-Saphir-Aufbau ist im folgenden anhand von Fig. 1 erläutert.
Es wird ein SOS-Plättchen hergestellt, bei de« eine Siliciumschicht 2 mit einer Dicke von 0,8 μη epitaxial auf einem (1TO2)-Saphirsubstrat gezüchtet wird, üblicherweise besitzt ein solches, nicht mit einem Fremdatoa dotiertes Plättchen eine p-Typ-Siliciumschicht mit höhere« spezifischen Widerstand (über 100 JTl*cm). Die Siliciumschicht 2 des SOS-Plättchens wird zur Herstellung von "Inseln" (Fig. 1A) nach einem üblichen Photoätzverfahren (PEP) selektiv abgetragen. Nach Abschluß dieses Arbeitsgangs wird ein durch chemische
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Aufdanrofung (CVD) aufgetragener, beim selektiven Ätzen als Maske benutzter SiOp-FiIm 3 abgetragen, und auf dem so erhaltenen Gebilde werden ein Gate-Oxidfilm 4 und eine PoIy-Siliciumschicht 5» die eine Gate-Elektrode darstellt, sequentiell gezüchtet (Fig. 1B). Nach einem Photoätzverfahren wird selektiv ein Gate-Bereich 11 ausgebildet (Fig. 1C). Sodann wird ein PSG- bzw. Phosphorsilikatglas-Film 6 auf die Gesamtoberfläche des geformten Gebildes aufgetragen und dann selektiv abgetragen, so daß ein Bereich zurückbleibt, unter dem ein n-Kanal-Transistor ausgebildet ist. Das Plättchen wird danach bei hoher Temperatur in einem in einer Bor-Atmosphäre gehaltenen Diffusionsofen erwärmt, wobei Phosphor unter den PSG-FiIm 6 eindiffundiert und einen n+-Bereich 7 bildet, während Bor in die von der PSG-Schicht freie Fläche eindiffundiert und einen p+-Bereich 8 bildet (Flg. 1D). Hierauf wird durch chemische Aufdampfung ein SiO2-FiIm 9 auf der Oberfläche des Gebildes abgelagert und zur Bildung einer Elektroden-Herausführöffnung selektiv durchlöchert. Anschließend wird auf die Konstruktion Aluminium 10 aufgedampft, und ein Elektrodenanschluß wird einer Schablonenbearbeitung (patterning process) unterworfen, so daß eine CMOS-Traneistölvorrichtung mit einem p-Kanal-MOS-Transistor und einem η-Kanal-MOS-Transistor erhalten wird (Fig. 1E).
Zur Erzielung siner höheren Integrationsdichte der Elemente wird ein eine Gate-Elektrode darstellender Poly-Siliciumfilm bei der CMOS-Halbleitervorrichtung so behandelt, daß ein einziger Leitfähigkeitstyp erhalten wird. Nach dem beschriebenen Fertigungsverfahren sind jedoch ein Poly-Siliciumfilm des n+-Leitfähigkeitstyps und ein solcher des p+-Leitfähigkeitetyps gleichzeitig vorhanden, wobei ein Metall, wie Aluminium, im Verbindungsbereich zwischen den beiden n+- und p+-leitenden Poly-Silicium-Gate-Elektroden abgela-
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gert werden muß, wodurch eine höhere Integrationsdichte verhindert wird.
Das Verfahren zur Herstellung einer CMOS-Halbleitervorrichtung mit Transistoren eines einzigen Leitfähigkeitstyps ist folgendes:
Nach Abschluß des anhand von Fig. 1B beschriebenen Arbeitsgangs wird ein PSG-FiIm 12 auf der Oberfläche des hergestellten Gebildes abgelagert, und bei hoher Temperatur wird Phosphor in einen Poly-Siliciumfilm eindiffundiert
(Fig. 1B1). Danach wird der PSG-FiIm 12 abgetragen, worauf ein SiOp-FiIm 13 chemisch aufgedampft und ein Gate-Bereich 11· mit einem n-Typ-Poly-Siliciumfilm 5 durch Photogravieren bzw. -ätzen geformt wird (Fig. IC')· Die anschließenden Arbeitsgänge sind dieselben wie beim vorher beschriebenen
Verfahren. Der auf den Poly-Siliciumfilm chemisch aufgedampfte SiOp-FiIm 13 verhindert das Eindringen von anderen Verunreinigungen bzw. Fremdatomen während der nachfolgenden Arbeitsgänge.
Die Schwellenwertspannung (Vm) eines CMOS-Transistors
(CMOS/SOS-Transistors), der in der p-Typ-Siliciumschicht
auf dem Saphirsubstrat gebildet wird, läßt sich durch die
unten angegebene Gleichung ausdrücken.
Da die Gate-Spannung des n-Kanal-Transistors bei Ausbildung einer Inversionsschicht unter der Gate-Elektrode zur Schwellenwertspannung (Vmn) wird, wenn die Breite einer maximalen Verarmungsschicht, d.h. xdmax, kleiner ist als die Dicke
(tfilm) des Siliciumfilms, gilt im Fall von
1/2
filra'
VTn « ΦΜ5 -{§§+ 2<|>t +^ (1)
030ÖAÖ/08Ö3
Qb = [2NAgESi^t)]1/2
wenn gilt:
r26Si(2<t>t) 1/2
—J - tfilm
ΦΗ8 - of + 2φϊ + (3)
Da der p-Kanal-Transistor als Tiefverarmungstyp-Traneistor wirkt, wird die Gate-Spannung, wenn eine Verarmungsschicht unter einer Gate-Elektrode das Saphirsubstrat erreicht, zu einer Schwellenwert spannung (V^), d.h.
+ ^ + ; OX C0x 2 si
worin bedeuten:
" Arbeitsfunktion zwischen einem Metall und einen Halbleiter
« Menge der positiven Ladungen im Gate-Oxidfilm Cqx m Gate-Kapazität N. * Akzeptorkonzentration im Siliciumfilm
^Si " Dielek'triz:I-'tä'kslcons'tan'ke von Silicium f{. « Fermi-Potential.
Wenn eine Si-Gate-SMOS/SOS-Vorrichtung mit n- und p-Kanal-
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Transistoren mit Gate-Elektroden des n+-Leitfähigkeltstyps auf einem nicht mit einem Fremdatom dotierten SOS-Plättchen hergestellt wird, ergeben sich folgende Schwellenwertspannungen :
VTn - +0,1(V) V^ « -1,2(V)
Bei einem großintegrierten Schaltkreis o.dgl. werden häufig die Schwellenwertspannungen VTn«+0,6"O,8(V) und V-j—0,6~0,8(V) gefordert. Die erwähnte Schwellenwertspannung VT muß nach dem einen oder anderen Verfahren erreicht werden, beispielsweise nach eines Verfahren zum Injizieren eines Ions in einen Kanal unter der Gate-ELektrode. Wie aus den Gleichungen (1) bis (4) hervorgeht, kann die Schwellenwertspannung des p-Kanal-Transistors durch Erhöhung der Akzeptorkonzentration im Siliciumfilm erniedrigt werden, während auch die Schwellenwertspannung V^n des n-Kanal-Transistors durch Erhöhung der Akzeptorkonzentration im Siliciumfilm heraufgesetzt werden kann. Fig. 2 veranschaulicht eine Kennlinie der Abhängigkeit zwischen der Gate-Spannung (V ) und dem Drain-Stroa (Ij5). Da Jedoch der p-Kanal-Transistor als Tiefverararungstyp-Transistor wirkt, wird der Drain-Streustrom (1™) durch Vergrößerung der Akzeptorkonzentration im Siliciumfila erhöht, wodurch sich jedoch in ungünstiger Weise die Verlustleistung während der Bereitschaftszeit vergrößert. Diese Erhöhung des Drain-Streustroms kann dadurch gesteuert werden, daß der Siliciumfilm dünner ausgebildet wird, ohne die Akzeptorkonzentration im Siliciumfilm nennenswert zu erhöhen.
In Fig. 2 geben die ausgezogenen Linien An, A_ im wesentlichen die Gate-Spannungs(V )/Drain-Stroe(Ijj)-Charakteristik von n- und p-Kanal-Transistören eit CMOS-Konstruktion an, deren Siliciumfilm nicht mit einen Fremdatom do-
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tiert ist, während die gestrichelten Linien B , B die Änderung der Charakteristik der n- und p-Kanal-Transistoren für den Fall, daß die Akzeptorkonzentration N. im Siliciumfilm erhöht wird (wobei sich der n-Kanal-Transistor weiter zu einer tieferen V^ und der p-Kanal-Transistor zu einer flacheren V+n verschiebt), sowie die Änderung oder Variation (Bp1) des p-Kanal-Transistors für den Fall angeben, daß der Siliciumfilm dünner ausgebildet wird.
Aufgabe der Erfindung ist damit insbesondere die Schaffung einer Halbleitervorrichtung mit hoher Integrationsdichte, speziell eines CMOS-Feldeffekttransistors mit SOS-Aufbau, bei dem ein niedrigerer Schwellenwertstrom gesteuert werden kann, ohne daß sich der Streustrom (leakage current) zwischen Drain und Source erhöht.
Insbesondere bezweckt die Erfindung die Schaffung eines E/D-Wandlers bzw. -Umsetzers mit SOS-Aufbau, der eine niedrigere Verlustleistung besitzen soll.
Diese Aufgabe wird bei einer Halbleitervorrichtung der angegebenen Art dadurch gelöst, daß mehrere Feldeffekttransistoren auf einem isolierenden Substrat ausgebildet sind und daß ein Halbleiterfilm, der mindestens einen der Feldeffekttransistoren bildet, dünner ausgebildet ist als ein Halbleiterfilm für den (die) anderen Feldeffekttransistor(en),
In spezieller Ausgestaltung kennzeichnet sich die Erfindung bei einer Halbleitervorrichtung mit einem isolierenden Substrat, einem darauf ausgebildeten Isolierschicht-Feldeffekttransistor mit einem Kanal eines ersten Leitfähigkeitstyps und einem auf dem Substrat ausgebildeten Isolierschicht-Feldeffekttransistor mit einem Kanal eines zweiten Leitfähigkeitstyps dadurch, daß ein den Transistor mit dem Kanal des ersten Leitfähigkeitstyps bildender Halbleiterfilm
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dünner ausgelegt ist als ein Halbleiterfilm, der den Transistor mit dem Kanal des zweiten Leitfähigkeitstyps bildet.
Vorzugsweise besitzen die Gate-Elektroden der beiden Isolierschicht-Feldeffekttransistoren jeweils denselben Leitfähigkeitstyp.
Im folgenden sind bevorzugte AusfUhrungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen:
Fig. 1A, 1B, 1B», 1C, 1C, 1D und 1E Schnittansichten zur Verdeutlichung der Arbeitsgänge eines Verfahrens zur Herstellung einer bisherigen Halbleitervorrichtung ,
Fig. 2 eine graphische Darstellung der Beziehung zwischen der Gate-Spannung und dem Drainstrom,
Fig. 3A bis 3H Schnittansichten zur Veranschaulichung der Arbeitsgänge bei einem Verfahren zur Herstellung einer Halbleitervorrichtung gemäß der Erfindung,
Fig. 4 eine Schnittansicht einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der Erfindung und
Fig. 5 ein Schaltbild für die Ausführungsform nach Fig.
Die Fig. 1 und 2 sind eingangs bereits erläutert worden. Im folgenden ist nun eine Aueführungsform der Erfindung anhand der Fig. 3A bis 3H beschrieben.
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Auf einem (iT02)-Saphirsubstrat 21 wird ein 0,8 μια dicker P-Typ-(1OO)-Einkristall-Siliciumfilm 22 mit einem spezifischen Widerstand von über 100.TL*cm ausgebildet. In den Siliciumfilm werden Borionen in einer Menge von etwa 5 x 101VCm2 implantiert. Auf den Siliciumfilm 22 wird ein SiOp-FiIm 23 chemisch aufgedampft, der dann nach einem normalen Photogravier- bzw. -ätzverfahren selektiv weggeätzt wird, mit Ausnahme eines einen n-Kanal-Transistor darstellenden Bereichs, um selektiv den Siliciumfilm freizulegen (Fig. 3A). Der freigelegte Siliciumfilm wird etwa 0,3 μπι tief mittels einer KOH + Isopropylalkohol-Lösung geätzt (Fig. 3B). Auf das so erhaltene Gebilde wird durch chemisches Aufdampfen ein SiOp-FiIm 24 mit einer Dicke von 0,1 [xm aufgebracht und sodann, wie im Arbeitsgang gemäß Fig. 3A, mit Ausnahme eines einen p-Kanal-Transistor bildenden Bereichs selektiv geätzt (Fig. 3C), um den Siliciumfilm freizulegen. Unter Verwendung der zurückgebliebenen SiOg-Filme 23 und 24 als Maske wird sodann der Siliciumfilm vollständig bis zur Oberfläche des Saphirsubstrats weggeätzt, um eine Trennung zwischen den einzelnen Elementen herbeizuführen (Fig. 3D). Auf diese Weise werden auf dem Saphirsubstrat 21 zwei Siliciuminseln verschiedener Siliciumfilmdicke geformt. Nach Abschluß des Arbeitsgangs gemäß Fig. 3D wird ein Gate-Oxidfilm 25 in einer Dicke von 800 K bei 1 000 0C in einer Atmosphäre von trockenem O2 gezüchtet, und auf die Oberfläche des so erhaltenen Gebildes wird ein Poly-Siliciumfilm 26 in einer Dicke von 0,4 ρ aufgetragen. Auf die Poly-Siliciumschicht wird eine Phosphorsilikatglas- bzw. PSG-Schicht 27 in einer Dicke von 0,3 μη aufgebracht (Fig. 3E). In diesem Zustand erfolgt eine 20 min lange Wärmebehandlung bei 1 000 "C zum Eindiffundieren von Phosphor in die Poly-Siliciumschicht zur Herabsetzung ihres Widerstands. Nach Abtragung der PSG-Schicht 27 wird wiederum auf die Oberfläche der Poly-Siliciumschicht 26 ein SiOp-FiIm 28 mit einer Dicke von 0,1 μΐη
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aufgedampft. Nach dem Photogravier- bzw. -ätzverfahren wird hierauf ein Gate-Bereich geformt (Fig. 3F). Anschließend wird auf dieses Gebilde ein PSG-FiIm 29 mit einer Dicke von 0,3 μπι aufgetragen. Während der PSG-FiIm auf dem Bereich des dickeren Siliciumfilms belassen wird, wird der andere bzw. restliche PSG-FiIm weggeätzt (Fig. 3G). In diesem Zustand wird das Plättchen in einen eine Boratmosphäre enthaltenden Diffusionsofen eingebracht, um darin 20 min lang bei 1 000 0C wärmebehandelt zu werden. Dabei wird Phosphor zur Bildung eines n+-Bereichs 30 in die PSG-Schicht eindiffundiert, während zur Bildung eines p+-Bereichs 31 Bor in den freiliegenden Bereich des Siliciumfilms eindiffundiert wird. Nach dem Entfernen des PSG-Films wird ein SiO2-FiIm 32 mit einer Dicke von 0,8 μπι aufgedampft, und es wird eine Kontaktöffnung zur Herausführung einer entsprechenden Elektrode gebildet. Nach dem Auftragen von Aluminium 33 wird dieses selektiv weggeätzt, um die fertigen elektrischen Anschlüsse herzustellen (Fig. 3H). Auf diese Weise werden p- und n-Kanal-FETs geformt, deren Gate-Elektroden vom n-Leitfähigkeitstyp sind. Die Gate-Elektroden der p- und η-Kanal-Transistoren sind, ebenso wie ihre Drain-Elektroden, jeweils zusammengeschaltet.
Die Schwellenwertspannung eines auf diese Weise hergestellten SMOS/SOS-Transistors beträgt +0,6V für den n-Kanal-Transistor und -0,8V für den p-Kanal-Transistor. Wenn die Schwellenwertspannung des n-Kanal-Transistors +0,8V betragen soll, brauchen lediglich Borionen in einen unter der Gate-ELektrode befindlichen Kanal in einer Menge von etwa 2 χ 10 /cm implantiert zu werden. Abgesehen von der Schwellenwertspannung besitzt dieser CMOS/SOS-Transistor genauso gute Eigenschaften (bezüglich effektiver Mobilität, Drain-Streustrom) wie ein nach dem bisherigen Verfahren hergestellter Transistor.
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Bei der beschriebenen Ausführungsform lassen sich verschiedene Vorteile dadurch erreichen, daß der Siliciumfilm des p-Kanal-Transistors dünner ausgebildet wird als derjenige des n-Kanal-Transistors.
Zum einen kann eine niedrigere Schvrellenwertspannung (unter -1,OV) ohne Erhöhung des Streustroms zwischen Source- und Drain-Elektrode gesteuert werden. Dieses Merkmal ist insofern vorteilhaft, als hierdurch die Konstruktionsspanne für ein LSI-Element erweitert wird. Zum zweiten kann bei kürzerer Kanallänge der Abfall der Schwellenwertspannung dann kleiner sein, wenn der Siliciumfilm dünner ist. Da das Volumen eines Halbleiterfilms unterhalb der Gate-Elektrode kleiner ist, ist ein geringerer Einfluß von einer Erweiterung oder Ausdehnung einer Verarmungsschicht von der Drain-Elektrode gegeben. Diese kürzere Kanallänge bietet Vorteile bezüglich der Mikrominiaturisierung der Elemente. Zum dritten wird durch die Ausbildung des Siliciumfilms mit kleinerer Dicke ein kleiner abgestufter Bereich in bezug auf die Saphir-Oberfläche auf der Siliciuminsel gebildet. Infolgedessen tritt an diesem abgestuften Bereich kein Bruch eines elektrischen Anschlusses auf.
Weiterhin werden beim herkömmlichen Fertigungsvorgang n- und p-Kanal-Transistören unter Verwendung einer einzigen Maskenfolie geformt, wobei der Abstand zwischen diesen beiden Elementen durch das Photogravier- bzw. -ätzverfahren», etwa die Maskenausrichteinrichtung, begrenzt wird. Erfindungsgemäß werden andererseits der n- und der p-Kanal-Transistor getrennt geformt, wobei der Abstand zwischen diesen beiden Elementen nur durch die Ausrichtgenauigkeit der Maskenausrichteinrichtung begrenzt ist, so daß dieser Abstand weiter verkleinert werden kann. Dieses Merkmal ist
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für eine hohe Integrationsdichte sehr vorteilhaft.
Dieselben Vorteile lassen sich dann erreichen, wenn der Siliciumfilm des η-Kanal-Transistors dünner ausgelegt wird als derjenige des p-Kanal-Transistors. Vorteilhafte Ergebnisse werden insbesondere im Fall eines n-Kanal-Transistors erzielt, der zusammen mit einem p-Kanal-Transistor einen CMOS/SOS-Transistor bildet, wobei die n- und p-Kanal-Transistoren Gate-Elektroden aus PoIy-Silicium des p+-Leitfähigkeitstyps aufweisen. Dies ist hierbei darauf zurückzuführen, daß beim n-Kanal-Transistor häufig eine Tiefverarmungs-Arbeitsweise vorgesehen werden kann.
Fig. 4 ist eine Schnittansicht eines E/D-Wandlers oder -Umsetzers mit SOS-Aufbau gemäß einer anderen AusfUhrungsform der Erfindung. Die Vorrichtung gemäß Fig. 4 weist ein (1TO2)-Saphirsubstrat 41 auf, auf welchem ein zusammenhängender, einen dickeren und einen dünneren Bereich aufweisender Siliciumfilm 40 aus (100)-Siliciumeinkristall ausgebildet ist. Wie durch die Pfeile in Fig. 4 angedeutet, bildet der dickere Siliciumfilmbereich einen MOS-Transistor vom Anreicherungstyp (E-MOS), während der dünnere Bereich des Siliciumfilms einen MOS-Transistor vom Verarmungstyp (D-MOS) bildet. Auf dem Kanal des E-MOS-Transistors ist ein SiO2-FiIm 42 ausgebildet. Auf letzterem befindet sich eine Poly-Silicium-Gate-Elektrode 43. Auf dem Kanal des D-MOS-Transistors ist ein SiO2-FiIm 44 vorgesehen, auf dem eine Poly-Silicium-Gate-Elektrode 45 geformt ist. Die Vorrichtung nach Fig. 4 umfaßt weiterhin einen Feld-Oxidfilm 46, eine Source-Elektrode 47 des E-MOS-Transistors, eine Elektrode 48, durch welche die Drain-Elektrode des E-MOS-Transistors mit der Gate-Elektrode des D-MOS-Transistors verbunden ist, und eine Drain-Elektrode 49 des D-MOS-Transistors.
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Fig. 5 ist ein Schaltbild des E/D-Wandlers bzw. -Umsetzers gemäß Fig. 4. Bei dieser Ausführungsform kann die Steuerung oder Einstellung des Kanalstroms für den D-MOS-Transistor dadurch erfolgen, daß die Siliciumfilme dieses Transistors dünner ausgebildet werden als der andere Siliciumfilm (vgl. Fig. 4). Hierdurch wird das Fertigungsverfahren vereinfacht und erleichtert, während gleichzeitig auch die Verlustleistung herabgesetzt werden kann.
Die Erfindung ist nicht nur, wie bei den beiden beschriebenen Ausführungsformen, auf eine Luftisolation-Halbleitervorrichtung anwendbar, sondern auch auf eine Halbleiterkonstruktion, bei der die Isolation nach einem selektiven Oxidverfahren bewirkt wird, beispielsweise durch Einbettung eines Isoliermaterials, wie SiO2» zwischen den Feldeffekttransistoren auf dem isolierenden Substrat. Weiterhin ist die Erfindung auch auf einen Feldeffekttransistor anwendbar, bei dem die Gate-Elektrode durch eine Schottky-Sperrschicht gebildet wird.
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-AS-,
Leerseite

Claims (7)

PATENTANSPRÜCHE
1. Halbleitervorrichtung, dadurch gekennzeichnet, daß mehrere Feldeffekttransistoren auf eine« isolierenden Substrat aus» gebildet sind und da3 ein Halbleiterfilm, der mindestens einen der Feldeffekttransistoren bildet, dünner ausgebildet ist als ein Halbleiterfilm für den (die) anderen Feldeffekttransistor (en) .
2. Halbleitervorrichtung mit einem isolierenden Substrat, einem darauf ausgebildeten Isolierschicht-Feldeffekttransistor mit einem Kanal eines ersten Leitfihigkeitstyps und einem auf dem Substrat ausgebildeten Isolierschicht-Feldeffekttransistor mit einem Kanal eines zweiten Leitfähigkeitstyps, dadurch gekennzeichnet, daß ein den Transistor mit dem Kanal des ersten Leitflhigkeitstyps bildender Halbleiterfilm dünner ausgelegt ist als ein Halbleiterfilm, der den Transistor mit dem Kanal des zweiten Leitfihigkeitstvps bildet.
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3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Gate-ELjktroden der beiden Feldeffekttransistoren jeweils vom selben Leitfähigkeitstyp sind.
4. Vorrichtung nach ^jj:?^:, "; :-.■:; -\ ~ekennzeiciinet, daß die beiden Gate-^^ts^^oae.^ „»,„«.-..^ä vom zweiten Leitfähigkeitstyp sind.
5. Vorrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, da." ior zweite Leitfähigkeitetyp der η-Typ ist.
6. Vorrichtung nach Anspruch .? dadurch gekennzeichnet, daß ein Halbleiterfilm ae» transistors des ersten Leitfähigkeitstyps eine Dicke von 0,2 bis 0,8 μ» besitzt.
7. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das isolierende Substrat aus Saphir und der Halbleiterfilm aus Silicium bestehen.
° Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der aus dem dünneren Halbleiterfilm geformte Feldeffekttransistor ein solcher vom Verarmungstyp ist.
D30040/Ö8SS
'" ■ T
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