DE3937502C2 - Isoliereinrichtung für eine integrierte Schaltung und Verfahren zu deren Herstellung - Google Patents

Isoliereinrichtung für eine integrierte Schaltung und Verfahren zu deren Herstellung

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Description

Die vorliegende Erfindung betrifft eine Isoliereinrichtung für eine integrierte Schaltung und ein Verfahren zu deren Herstellung.
Eine gattungsgemäße Isoliereinrichtung bzw. ein Verfahren zu deren Herstellung können aus der JP 62-162353 A entnommen werden.
Eine Halbleitervorrichtung umfaßt eine aus vielen auf einer Oberfläche eines Halbleitersubstrats ausgebildeten Halbleitere­ lementen bestehende integrierte Schaltung. Jedes Halbleiterele­ ment auf dem Halbleitersubstrat ist mittels eines Elemente iso­ lierenden Bereichs von den jeweils anderen Halbleiterelementen isoliert. Ein solcher Elemente isolierender Bereich ist ein bzgl. der Zuverlässigkeit und eines hohen Integrationsgrades der Halbleitervorrichtung wichtiges Bauteil. Genauer gesagt muß der Elemente isolierende Bereich vollständig als elektrisch isolierender und abschirmender Bereich arbeiten. Hinsichtlich des hohen Integrationsgrades der Halbleitervorrichtung muß die­ ser Bereich auch noch so klein wie möglich sein. Als Elemente isolierender Bereich sind sogenannte Feldabschirmstrukturen be­ kannt. Eine solche Feldabschirmstruktur ist beispielsweise in der japanischen Offenlegungsschrift JP 62-122174 A offenbart. Fig. 3 zeigt im Querschnitt, teilweise, einen n-Kanal MOS- (Metal-Oxide-Semiconductor = Metall-Oxyd-Halbleiter) Feldef­ fekttransistor mit einer Feldabschirmstruktur, wie sie aus der in Rede stehenden Offenlegungsschrift bekannt ist. In Fig. 3 sind zwei MOS-Transistoren 1a, 1b und ein Elemente isolierender Bereich 2 zu sehen. Die MOS-Transistoren 1a, 1b umfassen Gate- Oxidfilme 4a, 4b und Gate-Elektroden 5a, 5b, die auf der Ober­ fläche eines p-Siliziumsubstrats ausgebildet sind. Jeder MOS- Transistor 1a, 1b weist desweiteren zwei n⁺-dotierte Bereiche (Source und Drain) 6a, 6b auf, die auf der Oberfläche des p-Siliziumsubstrats 3 in einer selbstausrichten­ den Weise an jeder der Gate-Elektroden 5a, 5b ausgebildet sind. Auf der Oberfläche des p-Siliziumsubstrats 3 in dem Elemente bildenden Bereich 2 sind Gate-Oxidfilme 7a, 7b zur Feldabschir­ mung und Feldabschirmelektroden 8a, 8b vorgesehen. Die Randflä­ chen der Feldabschirmelektroden 8a, 8b sind von Isolierschich­ ten 9a, 9b bedeckt. Auf der Oberfläche des p-Siliziumsubstrats 3 sind Kanalunterbrechungsschichten 10a, 10b ausgebildet, die von den Feldabschirmelektroden 8a, 8b überdeckt sind. Desweite­ ren ist auf der Oberfläche der Isolierschichten 9a, 9b eine An­ schlußschicht 11 ausgebildet.
Nachfolgend sind der Aufbau und die Funktionsweise der bekann­ ten Feldabschirmstruktur beschrieben. Bei der in Fig. 3 gezeig­ ten Baugruppe weist ein MOS-Transistor, nachfolgend als FS- Transistor bezeichnet, die Anschlußschicht 11, die Gate-Oxid­ filme 7a, 7b zur Feldabschirmung, die Feldabschirmelektroden 8a, 8b und die n⁺-dotierten Bereiche 6a, 6a zweier Transistoren 1a, 1b auf.
Im Betrieb der Halbleitervorrichtung wird an die Anschluß­ schicht 11 eine vorgegebene Spannung angelegt. Das elektrische Feld der Anschlußschicht 11 wirkt dann auf die Oberfläche des p-Siliziumsubstrats 3 zwischen den n⁺-dotierten Bereichen 6a, 6a einen Einfluß aus. Wenn auf diesem Bereich eine invertierte Schicht gebildet wird, werden die beiden MOS-Transistoren 1a, 1b leitend geschaltet, so daß eine Elemente isolierende Funk­ tion zerstört ist. Die Elektroden 8a, 8b verhindern, daß diese invertierte Schicht gebildet wird. Die Feldabschirmelektroden 8a, 8b werden auf demgleichen Potential wie das p-Siliziumsub­ strat 3 oder auf Erdpotential gehalten. Folglich breiten sie den Einfluß der an der Anschlußschicht 11 anliegenden Spannung aus und verhindern, daß auf der Oberfläche des p-Siliziumsub­ strats 3 eine invertierte Schicht gebildet wird. Desweiteren werden auf der Oberfläche des p-Siliziumsubstrats 3 Kanalunter­ brechungsschichten 10a, 10b mit einer Fremdatomkonzentration ausgebildet, die über der des Siliziumsubstrats 3 liegt. Die Kanalunterbrechungsschichten 10a, 10b dienen dazu, diese Region davor zu bewahren, durch Erhöhung der p-Dotierungen in eine n- Leiterschicht invertiert zu werden. Auf diese Weise ist in der Feldabschirmstruktur durch die Gate-Oxidfilme 7a, 7b, die Feldabschirmelektroden 8a, 8b und die n⁺-dotierten Bereiche 6a, 6b der MOS-Transistoren 1a, 1b eine Transistorstruktur geschaf­ fen, die sich stets im Sperrzustand befindet. Um die Elemente isolierende Funktion der Feldabschirmstruktur betriebssicher zu gestalten, sollte eine zum Durchschalten des die Feldabschirm­ struktur bildenden FS-Transistors erforderliche Spannung, d.h. der Zustand der Schwellenspannung VTH, "high" sein. Gemäß der Darstellung in Fig. 3 werden die Kanalunterbrechungsschichten 10a, 10b auf der Oberfläche des p-Siliziumsubstrats 3 ausgebil­ det, damit sie die Schwellenspannung auf "high" setzen. Unter Bezugnahme auf die Fig. 4A bis 4G wird nachfolgend ein Her­ stellverfahren der in Rede stehenden MOS-Transistorvorrichtung beschrieben.
Nach Fig. 4A wird zunächst auf der Hauptfläche des p-Silizium­ substrats 3 ein dünner Isolierfilm 7 zur Feldabschirmung ausge­ bildet. Anschließend werden in vorgegebenen Bereichen Kanalun­ terbrechungsschichten 10a, 10b mit p-Dotierungen mit hoher Fremdatomkonzentration gebildet. Üblicherweise werden diese Ka­ nalunterbrechungsschichten 10a, 10b durch Ionenimplantation der Fremdatomionen in die Oberfläche des p-Siliziumsubstrats 3 ge­ bildet, wobei ein photolitographisch erzeugtes Flächenmuster aus elektrisch isolierendem Material als Maske dient. An­ schließend wird eine Polysiliziumschicht aufgebracht, die nach einer vorgegebenen Konfiguration geformt wird.
Gemäß Fig. 4B werden auf der Oberfläche der Elektroden 8a, 8b Siliziumoxid aufweisende Isolierschichten 9a, 9b durch thermi­ sche Oxidation ausgebildet.
Nach Fig. 4C wird auf der Oberfläche des Isolierfilms 7 und der Isolierschichten 9a, 9b ein Siliziumnitridfilm 13 ge­ bildet. Anschließend wird darauf eine Abdeckung 14 aufgebracht.
Fig. 4D zeigt, daß die Abdeckung 14 und der Siliziumnitridfilm 13 bei gleicher Ätzgeschwindigkeit weggeätzt werden. Der Silizium­ nitridfilm 13a wird teilweise in Bereichen zwischen den Elek­ troden 8a, 8b zurückgelassen.
Nach Fig. 4E wird die Oberfläche des Substrats thermisch oxi­ diert, wobei die Siliziumnitridfilme 13a, 13b als oxidationsbe­ ständige Masken verwendet werden. Folglich sind die die Elek­ troden umgebenden Isolierschichten 9a, 9b dick ausgebildet.
Fig. 4F zeigt, daß die Siliziumnitridfilme 13a, 13b und der ne­ ben diesen Filmen ausgebildete Isolierfilm 7 durch aniso­ tropes Ätzen entfernt worden sind. Folglich verbleiben die Gate-Isolierfilme 7a, 7b lediglich direkt neben den Feldab­ schirmelektroden 8a, 8b.
Fig. 4G zeigt, daß auf der Oberfläche des p-Siliziumsubstrats 3 ein Gate-Oxidfilm 4b mit dergleichen Dicke wie die Gate-Isolierfilme 7a, 7b durch thermische Oxidation ausgebildet ist. Der Gate-Oxidfilm 4b liegt dabei zwischen den Elektroden 8a, 8b. Danach wird zur Bildung einer Gate-Elektrode 5b auf der Oberfläche des Gate-Oxidfilms 4b eine Polysiliziumschicht auf­ gebracht und geformt. Auf der Oberfläche des p-Siliziumsub­ strats 3 werden durch Ionenimplantation n⁺-dotierte Bereiche 6a, 6b ausgebildet. Dabei dienen die mit den Isolierschichten 9a, 9b und der Gate-Elektrode 5b bedeckten Feldabschirmelektro­ den 8a, 8b als Masken. Anschließend wird auf der Oberfläche des p-Siliziumsubstrats 3 und der Elektroden 8a, 8b durch die Iso­ lierschicht hindurch eine Anschlußschicht 11 ausgebildet.
Somit ist ein n-Kanal Feldeffekttransistor mit einer Feldab­ schirmstruktur ausgebildet.
Gemäß voranstehender Beschreibung weist die herkömmliche Feldabschirmstruktur die Kanalunterbrechungsschichten 10a, 10b auf, um die Schwellenspannung des die Feldabschirmstruktur bil­ denden FS-Transistors zu erhöhen.
Zwischenzeitlich haben die Kanalunterbrechungsschichten 10a, 10b einen Nachteil dahingehend, daß mit zunehmender Miniaturi­ sierung der Halbleitervorrichtung ein Effekt eng aneinanderlie­ gender Kanäle (narrow channel effect) auftritt. Dieser Effekt wird dadurch verursacht, daß die Fremdatome in den Kanalunter­ brechungsschichten 10a, 10b in die Kanalbereiche der MOS-Tran­ sistoren 1a, 1b diffundieren. Dadurch erhöht sich die tatsäch­ liche Fremdatomkonzentration in dem Substrat. Folglich sind die Schwellenspannungen der MOS-Transistoren 1a, 1b erhöht. Genauer gesagt sind die Fremdatome der Kanalunterbrechungsschichten 10a, 10b unter dem Einfluß eines mehrfachen Wärmeeinflusses während der Herstellung diffundiert.
Darüber hinaus wird bei dem zuvor beschriebenen konventionellen Beispiel angestrebt, die Filmdicke der dünn auszubildenden Gate-Isolierfilme 7a, 7b genauso dick wie die Gate-Oxidfilme 4a, 4b auszugestalten. Dabei wird angestrebt, den Strahlungswider­ stand zu erhöhen. Daher werden die Kanalunterbrechungsschichten 10a, 10b als unentbehrliche Bauelemente zur Erhöhung der Schwellenspannung des FS-Transistors für Isolierelemente ange­ sehen. Aus diesem Grunde war es schwierig, den voranstehend er­ örterten, durch die Kanalunterbrechungsschichten 10a, 10b her­ vorgerufenen Effekt eng aneinanderliegender Kanäle zu verhin­ dern.
Aus der oben erwähnten JP 62-162 353 A, aus der der Gegenstand des Oberbegriffes des Patentanspruches 1 bekannt ist, ist es bei einer dort beschriebenen Isoliereinrichtung bekannt, die Elektrode, die als Abschirmelektrode dient, mit dem Substrat elektrisch zu ver­ binden. Das hat jedoch einen Nachteil. Bei einem n-Kanal-Transi­ stor ist das Substrat auf negatives Potential gelegt. Bei einem p-Kanal-Transistor ist das Substrat jedoch auf Masse gelegt. Daher hat das Substrat je nach Dotierungstyp unterschiedliches Poten­ tial. Dieses überträgt sich natürlich auch auf die Abschirmelek­ trode.
Dagegen ist es aus der US-PS 4 561 170 bekannt, in einer p-Wanne bei einer entsprechenden Isoliereinrichtung die entsprechende Ab­ schirmelektrode auf Masse zu legen. Für n-Wannen oder n-Substrate ist dieses nicht anwendbar. Außerdem ist die auf Masse gelegte Elektrode nicht in allen Fällen geeignet, eine gute Abschirmung durchzuführen.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Isolierein­ richtung für eine integrierte Schaltung der eingangs beschriebenen Art vorzusehen, bei der das Isolationsverhalten verbessert ist. Desweiteren soll ein Verfahren zur Herstellung einer derartigen Isoliereinrichtung angegeben werden.
Diese Aufgabe wird gelöst durch eine Isoliereinrichtung mit den Merkmalen des Patentanspruches 1.
Bevorzugte Ausgestaltungen der Isoliereinrichtung ergeben sich aus den zugehörigen Unteransprüchen.
Die Aufgabe wird ebenfalls gelöst durch ein Verfahren mit den Merkmalen des Patentanspruches 8.
Die nachfolgende Beschreibung eines Ausführungsbeispieles wird die der Erfindung zugrunde­ liegende Aufgabe, die erfindungswesentlichen Merkmale und Vor­ teile der erfindungsgemäßen Lehre detailliert verdeutlichen.
In der Zeichnung zeigt
Fig. 1A bis 1L in geschnittenen Darstellungen, teilweise, eine DRAM-Speicherzelle, wobei in den einzelnen Figuren die jeweiligen Fertigungsschritte gemäß dem Verfahren aufgezeigt sind,
Fig. 2 in einem Diagramm das Verhältnis von Filmdicke eines feldabschirmenden Gate-Isolierfilms zur Filmdicke eines Oxidfilms im oberen Bereich einer Feldschirm­ struktur bzw. das Verhältnis von Schwellenspannung eines FS-Transistors zu der an einer Feldabschirm­ elektrode abfallenden Spannung,
Fig. 3 in einer geschnittenen Darstellung, teilweise, eine Halbleitervorrichtung mit einem MOS-Transistor, der durch eine herkömmliche Feldabschirmstruktur abge­ schirmt ist und
Fig. 4A bis 4G in geschnittenen Darstellungen, teilweise, die je­ weiligen Fertigungsschritte der Halbleitervorrich­ tung aus Fig. 3.
Fig. 1L zeigt in einer geschnittenen Darstellung, teilweise, eine Speicherzelle eines DRAM (Dynamic Random Access Memory), bei dem eine Feldabschirmstruktur als Elemente isolierende Struktur verwendet wird. Bei dieser Speicherzelle handelt es sich um eine 2-bit-Speicherzelle. Die Speicherzellen 15a, 15b umfassen MOS-Transistoren 16a, 16b und Kondensatoren 17a, 17b. Die MOS-Transistoren 16a, 16b weisen Paare von n⁺-dotierten Be­ reichen 6a, 6b (Source, Drain) auf, die mit vorgegebenem Abstand zueinander auf der Oberfläche des p-Sili­ ziumsubstrats 3, der Gate-Oxidfilme 4a, 4b und der Gate-Elek­ troden 5a, 5b ausgebildet sind.
Jeder der Kondensatoren 17a, 17b ist mehrschichtig ausgeführt und weist eine erste Elektrodenschicht 18 (Speicherknoten), einen dielektrischen Film 19 und eine zweite Elektrodenschicht 20 (Zellplatte) auf. Das eine Ende der ersten Elektrodenschicht 18 erstreckt sich über einen Isolierfilm 21 über den Gate-Elektro­ den 5a, 5b der MOS-Transistoren 16a, 16b. Das andere Ende der ersten Elektrodenschicht 18 erstreckt sich auf die oberen Bereiche der auf dem Elemente isolierenden Bereich aus­ gebildeten Wortleitungen 23a, 23b. Ein Bereich der ersten Elek­ trodenschicht 18 ist mit den n⁺-dotierten Bereichen 6a des je­ weiligen Transistors 16a, 16b verbunden. Die Kondensatoren 17a, 17b weisen eine sogenannte Stapelstruktur auf. Die anderen n⁺- Bereiche 6b der MOS-Transistoren 16a, 16b sind mit einer Bit- Leitung 24 verbunden. Eine isolierende Zwischenschicht 25 ist auf der Oberfläche der Kondensatoren 17a, 17b ausgebildet.
Die Speicherzelle 15a ist durch eine Feldabschirmstruktur 26 von der Speicherzelle 15b isoliert. Die Feldabschirmstruktur 26 ist durch den FS-Transistor gebildet. Der FS-Transistor umfaßt eine Isolierschicht 7 zur Feldabschirmung, eine Feldabschirmelektrode 8, einen n⁺-dotierten Bereich 6a des MOS- Transistors 16a der Speicherzelle 15a und einen n⁺-dotierten Bereich 6a des MOS-Transistors 16b der anderen Speicherzelle 15b. Ein oberer Oxidfilm 27 und Seitenwandungen 28 umfassen einen auf der oberen Oberfläche und den Seitenflächen der Feldabschirmelektrode ausgebildeten Siliziumoxidfilm.
Bei dem zuvor beschriebenen Ausführungsbeispiel sind folgende Merkmale als wesentlich anzusehen:
  • a. Die Filmdicke der Isolierschicht 7 zur Feldabschirmung ist vergleichbar mit der Filmdicke der Gate- Oxidfilme 4a, 4b der MOS-Transistoren 16a, 16b.
  • b. Einer der n⁺-dotierten Bereiche 6a der MOS-Transisto­ ren 16a, 16b ist so ausgebildet, daß er zu der Feldabschirm­ elektrode 8 um die Seitenwandung 28 versetzt ist.
  • c. Die Filmdicke des auf der oberen Oberfläche der Feldabschirmelektrode 8 angeordneten oberen Oxidfilms 27 ist eine andere als die Filmdicke der auf den Seitenflächen der Feldabschirmelektrode 8 angeordneten Seitenwandung 28.
  • d. Die Filmdicke des oberen Oxidfilms 27 ist derart be­ messen, daß die von den Spannungen der auf den Elemente isolierenden Bereichen ausgebildeten Wortleitungen 23a, 23b auf die Feldabschirmelektrode 8 induzierte Spannung in hinreichen­ dem Maße niedriger als die Schwellenspannung des FS-Transistors ist.
  • e. An der Feldabschirmelektrode liegt ein erdfreies Potential an.
Durch die voranstehenden Merkmale läßt sich die Schwellenspan­ nung des FS-Transistors beliebig festlegen. Die Seitenflächen und die obere Oberfläche der Feldabschirmelektrode 8 sind durch die unterschiedliche Dicken aufweisenden Isolierfilme 28, 27 bedeckt. Durch die zuvor erörterte Einstellung ist es möglich, den FS-Transistor ständig im Sperrzustand zu halten, wobei die Isolation zwischen den Elementen zuverlässig vorgenommen werden kann.
Fig. 2 zeigt in einem Diagramm die Korrelation zwischen der Filmdicke tFS der feldabschirmenden Isolierschicht, der Filmdicke tO des oberen Oxidfilms des FS-Transistors, der Schwellenspan­ nung VTH des FS-Transistors und der an der Feldabschirmelek­ trode anliegenden Spannung VFS. In der rechten Ecke von Fig. 2 sind diese Parameter dargestellt. Die Spannung VFS repräsen­ tiert eine auf die Feldabschirmelektrode des FS-Transistors in­ duzierte Spannung, wenn an eine Anschlußschicht auf dem oberen Bereich des FS-Transistors eine vorgegebene Spannung Vtt (= 5 V) angelegt worden ist.
Zuerst ist gemäß der durchgezogenen Linie (1) festgestellt wor­ den, daß die Schwellenspannung VTH des FS-Transistors gemeinsam mit dem Anstieg der Filmdicke tFS der feldabschirmenden Isolierschicht angestiegen ist.
Gemäß der gestrichelten Linien (2) und (3) hat sich die auf die Feldabschirmelektrode des FS-Transistors induzierte Spannung VFS gemeinsam mit dem Anstieg der Filmdicke tO des oberen Oxid­ films verringert und ist dabei niedriger als die Schwellenspan­ nung VTH des FS-Transistors.
Fig. 2 zeigt als Ergebnis, daß es durch dicke Ausgestaltung des feldabschirmenden Gate-Isolierfilms und des oberen Oxidfilms 27 des FS-Transistors möglich ist, die auf die Feldabschirmelek­ trode des FS-Transistors induzierte Spannung VF S unterhalb der Schwellenspannung VTH des FS-Transistors zu halten.
Nachfolgend wird unter Bezugnahme auf Fig. 1A bis 1L ein Ver­ fahren zur Herstellung der zuvor beschriebenen DRAM- Speicher­ zelle beschrieben.
Gemäß Fig. 1A ist auf der Hauptfläche eines p-Siliziumsubstrats 3 durch thermische Oxidation ein Siliziumoxidfilm 7a mit einer Filmdicke von 50 nm ausgebildet. Danach wird auf der Oberfläche eine mit Phosphor (P) dotierte Polysiliziumschicht 80 durch LPCVD (Low Pressure Chemical Vapor Deposition = Chemisches Dampfbeschichten unter niedrigem Druck) ausgebildet, wobei die Schichtdicke 200 nm beträgt. Anschließend wird auf der Oberflä­ che durch CVD ein Siliziumoxidfilm 27a mit einer Filmdicke von 200 nm aufgetragen.
Fig. 1B zeigt, daß der Siliziumoxidfilm 27, die Polysilizium­ schicht 80 und der Siliziumoxidfilm 7a durch Photolithographie auf eine vorgegebene Konfiguration geformt werden. Dabei werden eine Isolierschicht 7, eine Feldabschirmelektrode 8 und ein oberer Oxidfilm 27 gebildet.
Danach wird gemäß Fig. 1C der Siliziumoxidfilm 28a auf der Oberfläche des p-Siliziumsubstrats 3 und auf der Oberfläche des Siliziumoxidfilms 27 durch CVD gebildet.
Anschließend wird der Siliziumoxidfilm 28a gemäß der Darstel­ lung in Fig. 1D durch anisotropes Ätzen behandelt und auf den Seitenflächen der Feldabschirmelektrode wird eine Seitenwandung 28 gebildet. Dies geschieht dadurch, daß der Siliziumoxidfilm 27 und der Siliziumoxidfilm 28a auf der Oberfläche des Silizi­ umsubstrats entfernt werden.
Gemäß Fig. 1E ist auf der Oberfläche des p-Siliziumsubstrats 3 durch thermische Oxidation ein Gate-Oxidfilm 4 mit einer Film­ dicke von 20 nm ausgebildet worden. Danach wurde auf der Ober­ fläche des Gate-Oxidfilms 4, des oberen Oxidfilms 27 und der Seitenwandung 28 durch LPCVD eine Polysiliziumschicht 5a mit einer Schichtdicke von 200 nm ausgebildet.
Nach Fig. 1F werden die Polysiliziumschicht 5a und der Silizi­ umoxidfilm 29 photolithographisch und durch Ätzen selektiv ent­ fernt, wodurch Gate-Elektroden 4a, 4b und Wortleitungen 23a, 23b gebildet werden.
Dann werden gemäß Fig. 1G unter Verwendung der die Gate-Elek­ troden 4a, 4b und die Seitenwandung 28 aufweisenden Feldab­ schirmelektrode als Maske n-Ionen 36 in die Oberfläche des p- Siliziumsubstrats 3 implantiert. Im Ergebnis sind zwei n⁺-do­ tierte Bereiche 6a, 6b gebildet.
Nach Fig. 1H wird dann wieder auf die obere Oberfläche des p- Siliziumsubstrats 3 durch CVD ein Siliziumoxidfilm 30 aufge­ bracht.
Fig. 1I zeigt, daß auf den Seitenflächen und auf der Oberfläche der Gate-Elektroden 4a, 4b oder auf der oberen Oberfläche der Wortleitungen 23a, 23b durch anisotropes Ätzen des Silizium­ oxidfilms 30 Isolierfilme 21, 22 ausgebildet werden.
Danach wird gemäß Fig. 1J eine Polysiliziumschicht aufgebracht. Diese Schicht wird dann zu einer vorgegebenen Konfiguration ge­ formt. Im Ergebnis sind die ersten Elektrodenschichten 18 des Kondensators gebildet.
Auf der Oberfläche der ersten Elektrodenschicht 18 ist gemäß Fig. 1K ein dielektrischer Film 19 aus einem Siliziumnitridfilm oder dgl. ausgebildet. Darauf ist eine zweite Elektrodenschicht 20 aus einem Polysilizium gebildet.
Nach Fig. 1L ist auf der Oberfläche, auf der die Kondensatoren 17a, 17b ausgebildet sind, eine isolierende Zwischenschicht 25 ausgebildet. Danach wird in einem vorgegebenen Bereich der iso­ lierenden Zwischenschicht 25 eine Kontaktöffnung 31 gebildet. Anschließend wird eine mit einem n⁺-dotierten Bereich 6b der MOS-Transistoren 16a, 16b durch die Kontaktöffnung 31 hindurch verbundene Bit-Leitung 24 ausgebildet.
Gemäß der voranstehenden Beschreibung wird die DRAM-Speicher­ zelle mit der Feldabschirmstruktur hergestellt.
Bei dem zuvor beschriebenen Herstellverfahren wird die Dicke der feldabschirmenden Isolierschicht 7 durch die Dicke des auf der Oberfläche des p-Siliziumsubstrats 3 ausgebildeten Silizi­ umoxidfilms 7a festgelegt. Die Dicke der auf der Seitenfläche der Feldabschirmelektrode ausgebildeten Seitenwandung 28 wird durch die Dicke des in Fig. 1C gezeigten Siliziumoxidfilms 28a festgelegt. Darüber hinaus wird die Dicke des auf der oberen Oberfläche der Feldabschirmelektrode 8 ausgebildeten oberen Oxidfilms 27 durch die Dicke des auf dem oberen Bereich der in Fig. 1A gezeigten Polysiliziumschicht festgelegt. Die Dicken der zuvor genannten Schichten lassen sich in voneinander unab­ hängigen Herstellschritten realisieren. Daher ist es möglich, die Dicken so festzulegen, wie sie wechselseitig optimal sind.
Der obere Oxidfilm 27 und die auf den Seitenflächen und der oberen Oberfläche der Feldabschirmelektrode 8 ausgebildete Sei­ tenwandung 28 sind mittels CVD aufgebracht worden. Daher ist es möglich, die durch thermische Oxidation hervorgerufene Verringerung einer Teilfläche der Feldabschirm­ elektrode 8 zu verringern. Es ist möglich, die Offsetlänge zwi­ schen der Feldabschirmelektrode 8 und den n⁺-dotierten Berei­ chen 6a ausschließlich durch die Filmdicke der Seitenwandung 28 zuverlässig zu bestimmen.
Obwohl bei dem zuvor beschriebenen Ausführungsbeispiel die Feldabschirmstruktur an der Elemente isolierenden Struktur einer DRAM-Speicherzelle angebracht war, kann die in Rede stehende Elemente isolierende Struktur ebenso an einer anderen Halbleitervorrichtung vorgesehen sein.
Obwohl bei dem voranstehend beschriebenen Ausführungsbeispiel als feldabschirmende Isolierschicht ein Siliziumoxidfilm verwendet wurde, sind auch mehrlagige Strukturen aus z.B. einem Nitridfilm oder einem Oxidfilm und einem Nitridfilm möglich.
Gemäß voranstehender Beschreibung weist die verwendete Feldabschirmstruktur eine feldabschirmende Isolierschicht mit einer Dicke auf, die unabhängig von der Dicke des Gate-Oxidfilms des MOS-Transi­ stors aus dem Elemente bildenden Bereich ist. Des weiteren ist die auf den Seitenflächen der Feldabschirmelektrode ausgebil­ dete Seitenwandung derart strukturiert, daß die einen quasi- MOS-Transistor bildende Offsetlänge zwischen dem dotierten Be­ reich und der Feldabschirmelektrode beliebig festgelegt werden kann. Daher ist es auch möglich, die Schwellenspannung des die Feldabschirmstruktur bildenden quasi-MOS-Transistors derart be­ liebig festzusetzen, daß eine Halbleitervorrichtung mit hervor­ ragenden Isolier- und Abschirmeigenschaften geschaffen werden kann. Darüber hinaus läßt sich nach dem Ver­ fahren eine Halbleitervorrichtung mit diesen hervorragenden Isolier- und Abschirmeigenschaften herstellen, indem eine unab­ hängige Fertigung der feldabschirmenden Isolierschicht und der Seitenwandung sichergestellt ist.

Claims (8)

1. Isoliereinrichtung für eine integrierte Schaltung, die eine Mehrzahl von auf einem Halbleitersubstrat (3) ausgebildeten Halbleitereinrichtungen (16a, 16b) aufweist, mit
einer auf dem Halbleitersubstrat (3) ausgebildeten ersten Isolier­ schicht (7),
einer auf der ersten Isolierschicht (7) ausgebildeten Elektrode (8), wobei die erste Isolierschicht (7) und die Elektrode (8) sich in einem Bereich zwischen mindestens zwei zu isolierenden Halblei­ tereinrichtungen (16a, 16b) erstrecken,
einer die freiliegende Oberfläche der ersten Isolierschicht (7) und der Elektrode (8) bedeckenden zweiten Isolierschicht (27, 28) wobei der Abstand zwischen einem Rand eines Dotierbereiches (6a) einer ersten Halbleitereinrichtung (16a) bzw. einer zweiten Halb­ leitereinrichtung (16b) und einer dem jeweiligen Rand eines Dotierbereiches (6a) zugewandten Seitenfläche der Elektrode (8) durch die Schichtdicke der auf der jeweiligen Seitenfläche der Elektrode (8) befindlichen zweiten Isolierschicht (28) vorgegeben ist, dadurch gekennzeichnet, daß
die Elektrode (8) potentialfrei ist.
2. Isoliereinrichtung nach Anspruch 1, dadurch gekennzeich­ net, daß eine auf der zweiten Isolierschicht (27) gebildete Leiterbahn (23a, 23b) zur Beaufschlagung mindestens einer der Halbleitereinrichtungen (16a, 16b) mit einer Spannung vorgesehen ist,
daß die Leiterbahn (23a, 23b) zu der Elektrode (8) räumlich derart angeordnet ist, daß zwischen der Elektrode (8) und dem Halb­ leitersubstrat (3) eine Spannung induziert wird, wobei die Dicke der zweiten Isolierschicht (27) im Verhältnis zur Dicke der ersten Isolierschicht (7) so bemessen ist, daß die durch die Leiterbahn (23a, 23b) induzierte Spannung zwischen der Elektrode (8) und dem Halbleitersubstrat (3) in einem Bereich des Substrats (3), der sich unterhalb der Elektrode (8) befindet, die Bildung eines Gebiets des invertierten Leitungstyps verhindert.
3. Isoliereinrichtung nach Anspruch 2, dadurch gekennzeich­ net, daß mindestens eine Halbleitereinrichtung (16a, 16b) aus einem Transistor mit zwei Dotiergebieten (6a, 6b) und einer Steuerelektrode (5a, 5b) besteht,
daß das Halbleitersubstrat (3), die erste Isolierschicht (7) und die Elektrode (8) einen Kondensator mit einer ersten vorgegebenen Kapazität bilden,
daß die Elektrode (8), die zweite Isolierschicht (27, 28) und die Leiterbahn (23a, 23b) einen zweiten Kondensator mit einer zweiten vorgegebenen Kapazität bilden, und daß die beiden Kondensatoren einen kapazitiven Spannungsteiler bilden.
4. Isoliereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Halbleitereinrichtung (16a, 16b) aus einer Speicherzelle eines Speichers mit wahlfreiem Zugriff besteht, wobei die Speicherzelle einen Feldeffekttransistor mit zwei Dotiergebieten (6a, 6b) und einer Steuerelektrode (5a, 5b) als Auswahltransistor aufweist.
5. Isoliereinrichtung nach Anspruch 4, dadurch gekennzeich­ net, daß der auf dem Halbleitersubstrat (3) ausgebildete Feld­ effekttransistor eine durch die Dicke einer zwischen dem Halb­ leitersubstrat (3) und der Steuerelektrode (5a, 5b) ausgebildeten Gate-Oxidschicht (4a, 4b) vorgegebene Schwellenspannung aufweist.
6. Isoliereinrichtung nach Anspruch 5, dadurch gekennzeich­ net, daß die zwischen der Elektrode (8) und dem Halbleitersubstrat (3) ausgebildete erste Isolierschicht (7) dicker ist als die Gate- Oxidschicht (4a, 4b) des Feldeffekttransistors.
7. Isoliereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die zweite Isolierschicht (27, 28), welche die freiliegende Oberfläche der ersten Isolierschicht (7) und der Elektrode (8) bedeckt, auf den den jeweiligen Dotierberei­ chen (6a, 6b) zugewandten Seitenflächen der Elektrode (8) und auf den zur Oberfläche des Halbleitersubstrats (3) parallelen Oberflä­ chenbereich der Elektrode (8) unterschiedliche Schichtdicken auf­ weist.
8. Verfahren zur Herstellung einer Isoliereinrichtung für eine integrierte Schaltung, die eine Mehrzahl von auf einem Halb­ leitersubstrat (3) ausgebildeten Halbleitereinrichtungen (16a, 16b) aufweist, mit den folgenden Verfahrensschritten:
  • - Bilden eines ersten Isolierfilms (7a), einer ersten leitenden Schicht (80) und einer zweiten Isolierschicht (27a) in der angegebenen Reihenfolge auf dem Halbleitersubstrat (3):
  • - Strukturieren des ersten Isolierfilms (7a), der ersten leiten­ den Schicht (80) und der zweiten Isolierschicht (27a) mittels Photolithographie;
  • - Aufbringen einer dritten Isolierschicht (28a) und darauffol­ gendes anisotropes Rückätzen der dritten Isolierschicht (28a) derart, daß Oberflächenbereiche des Halbleitersubstrats (3) freigelegt werden;
  • - Ausbilden einer vierten Isolierschicht (4) auf der durch das anisotrope Rückätzen freigelegten Oberfläche des Halbleiter­ substrates (3);
  • - Aufbringen einer zweiten leitenden Schicht (5a) und einer vierten Isolierschicht (29) in der angegebenen Reihenfolge;
  • - Strukturieren der zweiten leitenden Schicht (5a) und der vierten Isolierschicht (29) mittels Photolithographie um eine Leiterbahn (23a, 23b) und eine Gate-Elektrode (5a, 5b) zu bilden.
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