JPS62122174A - 電界効果半導体装置および製造方法 - Google Patents
電界効果半導体装置および製造方法Info
- Publication number
- JPS62122174A JPS62122174A JP60262808A JP26280885A JPS62122174A JP S62122174 A JPS62122174 A JP S62122174A JP 60262808 A JP60262808 A JP 60262808A JP 26280885 A JP26280885 A JP 26280885A JP S62122174 A JPS62122174 A JP S62122174A
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- Japan
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- polycrystalline silicon
- insulating film
- field plate
- field
- film
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はフィールドプレート電極による素子分離法を用
いた・４界効果トランジスタ、％はＭＩＳ形゛成界効果
トランジスタの構造８よびその製造方法に関する。
いた・４界効果トランジスタ、％はＭＩＳ形゛成界効果
トランジスタの構造８よびその製造方法に関する。
（従来の技術）
現今、一般に便用される半導体集積回路装置の素子間分
離領域またはフィールド領域は、シリコン基板内に深く
埋設するように形成した厚いシリコン酸化膜から成る。
離領域またはフィールド領域は、シリコン基板内に深く
埋設するように形成した厚いシリコン酸化膜から成る。
この厚膜シリコン酸化膜を用いると絶縁耐圧が向上しＭ
ＯＳゲートＳよび配線による寄生容量を減少せしめると
共に、回路装置を平担化して段差による配線切れなどを
防止し得るので製造技術上にも利するところが大きい。
ＯＳゲートＳよび配線による寄生容量を減少せしめると
共に、回路装置を平担化して段差による配線切れなどを
防止し得るので製造技術上にも利するところが大きい。
しかし、この構造の半導体集積回路装置は放射線量の多
い環境（例えば宇宙空間）で使用されると素子分離機能
が全く破壊され多量のリークＩＩＬ流を発生することが
見出されている。この絶縁の劣化原因はプロトンなどの
素粒子、電子線またはＸ線などの電離性放射線を多量に
受けた際シリコン酸化膜内に生じる電離現象によるもの
であることが明らかにされている。通常、シリコン酸化
膜は電離性放射線を多量に受けると′電離しその内部に
多量の電子−正孔対を発生するが、易動度の大きな電子
は殆んどが霧散して残らないので正に帯電すると共にシ
リコン基板との境界に多数の界面準位を形成するよう作
用して基板との境界面に清って担体の移動可能領域を形
成するようになる。すなわち、素子間に多量のリーク電
流を発生せしめるようになる。公表された実験データに
よると。
い環境（例えば宇宙空間）で使用されると素子分離機能
が全く破壊され多量のリークＩＩＬ流を発生することが
見出されている。この絶縁の劣化原因はプロトンなどの
素粒子、電子線またはＸ線などの電離性放射線を多量に
受けた際シリコン酸化膜内に生じる電離現象によるもの
であることが明らかにされている。通常、シリコン酸化
膜は電離性放射線を多量に受けると′電離しその内部に
多量の電子−正孔対を発生するが、易動度の大きな電子
は殆んどが霧散して残らないので正に帯電すると共にシ
リコン基板との境界に多数の界面準位を形成するよう作
用して基板との境界面に清って担体の移動可能領域を形
成するようになる。すなわち、素子間に多量のリーク電
流を発生せしめるようになる。公表された実験データに
よると。
この電離現象はシリコン酸化膜の膜厚が厚くなる程著し
く膜厚（ｔｏｘ）の２〜３乗に比例して劣化するので、
一般にＬＯＣＯ８（ロコス）構造と言われている０、６
μｍを超える厚膜のフィールド絶縁膜を備える電界効果
トランジスタは宇宙空間では全く使用することができな
い。特にＮチャネル形ＭＯＳトランジスタは著しく大き
な影響を受け。
く膜厚（ｔｏｘ）の２〜３乗に比例して劣化するので、
一般にＬＯＣＯ８（ロコス）構造と言われている０、６
μｍを超える厚膜のフィールド絶縁膜を備える電界効果
トランジスタは宇宙空間では全く使用することができな
い。特にＮチャネル形ＭＯＳトランジスタは著しく大き
な影響を受け。
人工衛星搭載用として要求される１０’Ｒａｄ（Ｓｉ）
の放射線耐量に対し辛うじて１０’Ｒａｄ（８ｉ）
を満たし得る程度である。
の放射線耐量に対し辛うじて１０’Ｒａｄ（８ｉ）
を満たし得る程度である。
従って１人工衛星搭載用の集積回路装置では。
フィールド絶縁膜を膜厚ｏ、０１〜０．１μｍ程度の薄
いシリコン酸化膜で形成し、このフィールド°絶縁膜上
に基板と同電位に設定したフィールドプレート絶縁法が
有効な一手段として用いられる。
いシリコン酸化膜で形成し、このフィールド°絶縁膜上
に基板と同電位に設定したフィールドプレート絶縁法が
有効な一手段として用いられる。
（発明が解決すべき問題点）
しかしながら、この放射線耐量が強化された従来の半導
体集積回路装置に２けるソース、ドレイン領域は、ゲー
ト電極とは自己整合で形成されるがフィールド・プレー
ト電極とは自己整合され々い。すなわち、ソース、ドレ
イン領域とフィールド・グレート電極とはそれぞれ独立
のパターニングで形成されるので、素子はマスク・パタ
ーンの合わせ余裕分だけ大きくなり高密度形成に支障を
与える。また、このマスク・パターンの合わせ部分には
稍々厚いシリコン酸化膜が形成されるので、放射線耐量
を弱化させる。更にソース、ドレイン領域とゲート電極
との配置関係を平面上で調べると１通常、ゲート電極は
ソース、ドレイン間に生じるチャネル性漏減電流を防止
する目的でフィールド・プレート電極の端部と重なるよ
うに長目に形成されるので、このようにマスク・パター
ンの合わせ余裕分を必要とするものではソース、ドレイ
ン間を横切るゲート長は余裕分の２倍に相当する分だけ
一層長目のものとなる。従って、ゲート電極とシリコン
基板間の容量を増加させ高周波領域に２ける動作速度を
低下させる。
体集積回路装置に２けるソース、ドレイン領域は、ゲー
ト電極とは自己整合で形成されるがフィールド・プレー
ト電極とは自己整合され々い。すなわち、ソース、ドレ
イン領域とフィールド・グレート電極とはそれぞれ独立
のパターニングで形成されるので、素子はマスク・パタ
ーンの合わせ余裕分だけ大きくなり高密度形成に支障を
与える。また、このマスク・パターンの合わせ部分には
稍々厚いシリコン酸化膜が形成されるので、放射線耐量
を弱化させる。更にソース、ドレイン領域とゲート電極
との配置関係を平面上で調べると１通常、ゲート電極は
ソース、ドレイン間に生じるチャネル性漏減電流を防止
する目的でフィールド・プレート電極の端部と重なるよ
うに長目に形成されるので、このようにマスク・パター
ンの合わせ余裕分を必要とするものではソース、ドレイ
ン間を横切るゲート長は余裕分の２倍に相当する分だけ
一層長目のものとなる。従って、ゲート電極とシリコン
基板間の容量を増加させ高周波領域に２ける動作速度を
低下させる。
（発明の目的）
本発明の目的は、上記の情況に鑑み、ソース。
ドレイン領域とフィールド・プレート電極との間に存在
した従来のマスク・パターンの合わせ余裕分に基づく問
題点を解決した電界効果トランジスタＳよび製造方法を
提供することである。
した従来のマスク・パターンの合わせ余裕分に基づく問
題点を解決した電界効果トランジスタＳよび製造方法を
提供することである。
（発明の構成）
本発明の電界効果トランジスタの構造は、半導体基板と
、前記半導体基板の一主面を被覆するゲート絶縁膜とほ
ぼ等しい薄い膜厚のフィールド絶縁膜と、前記フィール
ド絶縁膜上に形成され前記半導体基板と同電位に設定さ
れる多結晶シリコン・フィールドプレート成極と、前記
多結晶シリコン、フィールドプレート電極Ｓよび多結晶
シリコン・ゲート−極とそれぞれ自己整合で形成される
ソース、ドレイン領域とを備えることを含む。
、前記半導体基板の一主面を被覆するゲート絶縁膜とほ
ぼ等しい薄い膜厚のフィールド絶縁膜と、前記フィール
ド絶縁膜上に形成され前記半導体基板と同電位に設定さ
れる多結晶シリコン・フィールドプレート成極と、前記
多結晶シリコン、フィールドプレート電極Ｓよび多結晶
シリコン・ゲート−極とそれぞれ自己整合で形成される
ソース、ドレイン領域とを備えることを含む。
また１本発明の電界効果トランジスタの製造方法は、シ
リコン基板の一主面に薄い膜厚のフ（−ルト°絶縁膜を
形成する工程と、前記薄膜の）４−ルド絶縁膜上に複数
個の多結晶シリコン・フィールドプレード鑞極を互いに
離間して選択的に形成する工程と、前記多結晶シリコン
・フィールドプレート電極を含む基板全面に耐熱酸化性
被膜を被着せしめる工程と、前記耐熱酸化性の被着膜を
フィールドプレード電極間の前記離間領域上を除き全て
除去する耐熱酸化性被着膜の選択的除去工程と、前記離
間領域上の耐熱酸化性被着膜をマスクとして多結晶シリ
コン自フィールドプレート・成極表面に酸化シリコン絶
縁膜を形成する熱酸化工程と、前記離間領域上の耐熱酸
化性被着膜を下部の薄膜フィールド絶縁膜と共に除去す
る耐熱酸化性マスク膜の除去工程と、前記マスク除去工
程により露出する前記離間領域のシリコン基板面にゲー
ト絶縁膜２多結晶シリコン・ゲート電極およびシリコン
基板保護膜をそれぞれ形成するパターニング工程と、前
記離間領域を取り囲む多結晶シリコン・フィールドプレ
ート電極および多結晶シリコン・ケート電極をマスクと
してソース８よびドレイン領域をそれぞれ形成する半導
体不純物のイオン注入工程とを含む。
リコン基板の一主面に薄い膜厚のフ（−ルト°絶縁膜を
形成する工程と、前記薄膜の）４−ルド絶縁膜上に複数
個の多結晶シリコン・フィールドプレード鑞極を互いに
離間して選択的に形成する工程と、前記多結晶シリコン
・フィールドプレート電極を含む基板全面に耐熱酸化性
被膜を被着せしめる工程と、前記耐熱酸化性の被着膜を
フィールドプレード電極間の前記離間領域上を除き全て
除去する耐熱酸化性被着膜の選択的除去工程と、前記離
間領域上の耐熱酸化性被着膜をマスクとして多結晶シリ
コン自フィールドプレート・成極表面に酸化シリコン絶
縁膜を形成する熱酸化工程と、前記離間領域上の耐熱酸
化性被着膜を下部の薄膜フィールド絶縁膜と共に除去す
る耐熱酸化性マスク膜の除去工程と、前記マスク除去工
程により露出する前記離間領域のシリコン基板面にゲー
ト絶縁膜２多結晶シリコン・ゲート電極およびシリコン
基板保護膜をそれぞれ形成するパターニング工程と、前
記離間領域を取り囲む多結晶シリコン・フィールドプレ
ート電極および多結晶シリコン・ケート電極をマスクと
してソース８よびドレイン領域をそれぞれ形成する半導
体不純物のイオン注入工程とを含む。
（問題点を解決するための手段）
すなわち１本発明によれば、ソースおよびドレインの各
領域は多結晶シリコンから成るゲート８よびフィールド
拳プレート電極の双方をマスクとして自己整合によりそ
れぞれ形成される。
領域は多結晶シリコンから成るゲート８よびフィールド
拳プレート電極の双方をマスクとして自己整合によりそ
れぞれ形成される。
（作用）
従って、ソース、ドレイン領域とフィールド・グレート
電極との間に存在していた従来のマスクパターンの合わ
せ余裕分は全く消滅されるので。
電極との間に存在していた従来のマスクパターンの合わ
せ余裕分は全く消滅されるので。
これに基因していた従来の問題点を全て解消せしめ得る
。以下図面を参照して本発明の詳細な説明する。
。以下図面を参照して本発明の詳細な説明する。
（実施例）
本発明の電界効果トランジスタの構造は製造方法の発明
の説明と共に明らかとなし得る。
の説明と共に明らかとなし得る。
第１図（ａ）〜（ｇ）は本発明をＮチャネル形ＭＯ８−
１４１界効果トランジスタに実施した場合の一実施例を
示す工程順序図である。
１４１界効果トランジスタに実施した場合の一実施例を
示す工程順序図である。
まず、１ｌＥ１図（ａ）に示すように、Ｐ形シリコン基
板１の一主面には膜厚０．０１〜０．１μｍのきわめて
薄いフィールド絶縁膜２が形成され、ついでチャネル−
ストッパーのＰ 領域３ａ＊３ｂ＊３ｃと多結晶シリコ
ン・フィールドプレー）’電極４ａ。
板１の一主面には膜厚０．０１〜０．１μｍのきわめて
薄いフィールド絶縁膜２が形成され、ついでチャネル−
ストッパーのＰ 領域３ａ＊３ｂ＊３ｃと多結晶シリコ
ン・フィールドプレー）’電極４ａ。
４ｂ、４Ｃがマスク・パターンニングによりそれぞれの
位置に選択形成される。ここで９００℃程度の＠度で熱
酸化処理を行ない多結晶シリコン・フィールドプレート
電極４ａ、４ｂ、４ｃ上にシリコン酸化膜５ａｗ ５
ｂ 、 ５０をそれぞれ形成し〔第１図（ｂ） ） 、
ついで耐熱酸化性被膜（例えば。
位置に選択形成される。ここで９００℃程度の＠度で熱
酸化処理を行ない多結晶シリコン・フィールドプレート
電極４ａ、４ｂ、４ｃ上にシリコン酸化膜５ａｗ ５
ｂ 、 ５０をそれぞれ形成し〔第１図（ｂ） ） 、
ついで耐熱酸化性被膜（例えば。
シリコン窒化膜）６およびフォト・レジスト７を第１図
（Ｃ）に示すように被着または塗布する。ここで耐熱酸
化性被膜６およびフォトレジスト７を等速にエツチング
し、更にシリコン酸化膜５ａ。
（Ｃ）に示すように被着または塗布する。ここで耐熱酸
化性被膜６およびフォトレジスト７を等速にエツチング
し、更にシリコン酸化膜５ａ。
５ｂ２５よび５Ｃをマスクとして耐熱酸化性被膜６の除
去を続けると、多結晶シリコン・フィールドプレード−
極４ａ、４１）Ｅよび４Ｃにそれぞれ取り囲まれた島状
領域内には耐熱酸化性被膜６からなるマスク６１ｇよび
６ｂがそれぞれ残る。〔第１図（ｄ）〕。
去を続けると、多結晶シリコン・フィールドプレード−
極４ａ、４１）Ｅよび４Ｃにそれぞれ取り囲まれた島状
領域内には耐熱酸化性被膜６からなるマスク６１ｇよび
６ｂがそれぞれ残る。〔第１図（ｄ）〕。
この際、シリコン酸化膜５ａ、５ｂ、Ｂよび５ｃは多結
晶シリコン・フィールドグレー）ｔｆｆｌに対するエツ
チング・ストッパーとしてそれぞれ振舞う。ついで、こ
の耐熱酸化性マスク５ａ、５ｂを残したまま熱酸化処理
を行ない多結晶シリコン・フィールドプレート電極の表
面にシリコン酸化絶縁被膜ｓａ、ｓｂｇよび８Ｃをそれ
ぞれ被着させ。
晶シリコン・フィールドグレー）ｔｆｆｌに対するエツ
チング・ストッパーとしてそれぞれ振舞う。ついで、こ
の耐熱酸化性マスク５ａ、５ｂを残したまま熱酸化処理
を行ない多結晶シリコン・フィールドプレート電極の表
面にシリコン酸化絶縁被膜ｓａ、ｓｂｇよび８Ｃをそれ
ぞれ被着させ。
更に全てのマスクを下地のフィールド°絶縁膜と共に除
去すると第１図（ｅ）のよび（ｆ）をそれぞれ得ること
ができる。このマスク除去工程には異方性エツチング技
術を用いればよい。かくして多結晶シリコン・フィール
ドプレート電極４ｂ、４ｃで取り囲まれたシリコン領域
上にゲート絶縁膜と等しい膜厚のシリコン酸化絶縁膜お
よび多結晶シリコン電極９をそれぞれ選択形成し自己整
合によりソース、ドレインの各領域１１″Ｂよび１２を
それぞれ形成すれば、第１図ｔｇ）に示す如きＮチャネ
ル形ＭＯ８電界効果トランジスタを得る。ここで、符号
１０は多結晶シリコン電極９と同時に形成された多結晶
シリコン配線導体である。
去すると第１図（ｅ）のよび（ｆ）をそれぞれ得ること
ができる。このマスク除去工程には異方性エツチング技
術を用いればよい。かくして多結晶シリコン・フィール
ドプレート電極４ｂ、４ｃで取り囲まれたシリコン領域
上にゲート絶縁膜と等しい膜厚のシリコン酸化絶縁膜お
よび多結晶シリコン電極９をそれぞれ選択形成し自己整
合によりソース、ドレインの各領域１１″Ｂよび１２を
それぞれ形成すれば、第１図ｔｇ）に示す如きＮチャネ
ル形ＭＯ８電界効果トランジスタを得る。ここで、符号
１０は多結晶シリコン電極９と同時に形成された多結晶
シリコン配線導体である。
第１図（ｇ）から明らかなように１本発明の製造方法に
よる電界効果トランジスタはソース８よびドレイン領域
１１：８よび１２の縁端が多結晶シリコン働フィールド
プレート′成極４ｂｇよび４ｃの端部とそれぞれ重なり
合い、従来の如きマスク・パターンの合わせ余裕分を有
しない構造に形成される。一般にゲート絶縁膜とフィー
ルド絶縁膜とは膜厚を互いに異にしても差支えないが１
％にフィールド絶縁膜は０．０１〜０．１μｍ程度の薄
い膜厚とする方が放射線耐量を強化する上で望ましい結
果を生む。
よる電界効果トランジスタはソース８よびドレイン領域
１１：８よび１２の縁端が多結晶シリコン働フィールド
プレート′成極４ｂｇよび４ｃの端部とそれぞれ重なり
合い、従来の如きマスク・パターンの合わせ余裕分を有
しない構造に形成される。一般にゲート絶縁膜とフィー
ルド絶縁膜とは膜厚を互いに異にしても差支えないが１
％にフィールド絶縁膜は０．０１〜０．１μｍ程度の薄
い膜厚とする方が放射線耐量を強化する上で望ましい結
果を生む。
以上はＮチャネル形Ｍ ＯＳ 電界効果トランジスタの
実施した場合を説明したが、その他のＰチャネルＭＯ８
またはＣＭＯＢの各ＭＯＳ形は勿論。
実施した場合を説明したが、その他のＰチャネルＭＯ８
またはＣＭＯＢの各ＭＯＳ形は勿論。
通常のＭＩＳ形電界効果トランジスタについて広〈実施
し得ることは明らかである。
し得ることは明らかである。
第２図は本発明をＣＭＯ８形電界効果トランジスタに実
施した場合の一実施例を示す断面構造図で、第１図と共
通する部分はこれと同一符号で表わされている。本実施
例によれば、Ｎウェル領域１３内のソースおよびドレイ
ンの各領域１４８よび１５％同様に多結晶シリコン−フ
ィールドプレート１を極１６ａ、１６ｂ Ｅよび多結
晶シリコン電極１７と自己整合によりそれぞれ形成され
る。ここで、１８ａ、１８ｂ はそれぞれ多結晶シリ
コ７’フイールドプレート電極の絶縁被着膜である。
施した場合の一実施例を示す断面構造図で、第１図と共
通する部分はこれと同一符号で表わされている。本実施
例によれば、Ｎウェル領域１３内のソースおよびドレイ
ンの各領域１４８よび１５％同様に多結晶シリコン−フ
ィールドプレート１を極１６ａ、１６ｂ Ｅよび多結
晶シリコン電極１７と自己整合によりそれぞれ形成され
る。ここで、１８ａ、１８ｂ はそれぞれ多結晶シリ
コ７’フイールドプレート電極の絶縁被着膜である。
（発明の効果）
以上詳細に説明したように、本発明の電界効果トランジ
スタはゲートＳよびフィールド・プレート電極とそれぞ
れ自己整合されたソースおよびドレイン領域を備え、従
来のマスク・パターニングによるマスクの合わせ余裕分
をへたない素子構造を有しているので、集積度向上にき
わめて大きく寄与し得る。また、ソース、ト°レインを
横切るゲート長についても従来構造の如くマスク余裕分
を見込む必要がなく必要最小限の長さに押さえ込むこと
ができるので、従来のようにゲート電極とシリコン基板
との間の容量を徒らに増加させて高周波特性を悪化せし
めることもない。更に、フィールド絶縁膜の膜厚をゲー
ト絶縁膜に等しく設定して且つ基板上に均一に形成し得
るので、耐放熱線特性を著しく強化せしめ得る。
スタはゲートＳよびフィールド・プレート電極とそれぞ
れ自己整合されたソースおよびドレイン領域を備え、従
来のマスク・パターニングによるマスクの合わせ余裕分
をへたない素子構造を有しているので、集積度向上にき
わめて大きく寄与し得る。また、ソース、ト°レインを
横切るゲート長についても従来構造の如くマスク余裕分
を見込む必要がなく必要最小限の長さに押さえ込むこと
ができるので、従来のようにゲート電極とシリコン基板
との間の容量を徒らに増加させて高周波特性を悪化せし
めることもない。更に、フィールド絶縁膜の膜厚をゲー
ト絶縁膜に等しく設定して且つ基板上に均一に形成し得
るので、耐放熱線特性を著しく強化せしめ得る。
第１図（ａｌ〜（ｇ）は本発明をＮチャネル形ＭＯ８ｔ
界効果トランジスタに実施した場合の一実施例を示す工
程順序図、第２図は本発明をＣＭＯ８形（界効果トラン
ジスタに実施した場合の一実施例を示す断面構造図であ
る。 １・・・・・・Ｐ形シリコン基板、 ２°°・・°・薄
いフィールド。絶縁膜、３ａ、３ｂ、３ｃ・・・・・・
チャネル−ストッパー（Ｐ 層）、 ４ａ Ｉ ４ｂ
ｌ ４Ｇ ｔ １６ａ。 １６ｂ・・・・・・多結晶シリコン・フィールドプレー
ト電極、５ａ 、５ｂ 、５ｃ・・・・・・シリコン酸
化絶縁膜。 ６．６ａ、６ｂ・・・・・・耐熱酸化性被着膜（シリコ
ン窒化膜→、７・・・・−・フォト・レジスト、８ａ１
８ｂ。 ８ｃ、１８ａ、１８ｂ・・・・・・多結晶シリコン・フ
ィールドプレート電極の絶縁被着膜、９．１７・・・・
・・多結晶シリコン・ゲート電極、１０・・・・・・多
結晶シリコン配線導体、１１．１２・・・・・・Ｎチャ
ネル電界効果トランジスタのソースＳよびドレイン領域
（ｎ＋＋層）、１３・−・・・・Ｎウェル領域、１４，
１５・・・用Ｐチャネル電界効果トランジスタのソース
Ｓよびドレイン領域（ｐ＋＋層）。 代理人 弁理士 内 原 音 第ｆ 図 （ｆ） 偽 ｆ 図
界効果トランジスタに実施した場合の一実施例を示す工
程順序図、第２図は本発明をＣＭＯ８形（界効果トラン
ジスタに実施した場合の一実施例を示す断面構造図であ
る。 １・・・・・・Ｐ形シリコン基板、 ２°°・・°・薄
いフィールド。絶縁膜、３ａ、３ｂ、３ｃ・・・・・・
チャネル−ストッパー（Ｐ 層）、 ４ａ Ｉ ４ｂ
ｌ ４Ｇ ｔ １６ａ。 １６ｂ・・・・・・多結晶シリコン・フィールドプレー
ト電極、５ａ 、５ｂ 、５ｃ・・・・・・シリコン酸
化絶縁膜。 ６．６ａ、６ｂ・・・・・・耐熱酸化性被着膜（シリコ
ン窒化膜→、７・・・・−・フォト・レジスト、８ａ１
８ｂ。 ８ｃ、１８ａ、１８ｂ・・・・・・多結晶シリコン・フ
ィールドプレート電極の絶縁被着膜、９．１７・・・・
・・多結晶シリコン・ゲート電極、１０・・・・・・多
結晶シリコン配線導体、１１．１２・・・・・・Ｎチャ
ネル電界効果トランジスタのソースＳよびドレイン領域
（ｎ＋＋層）、１３・−・・・・Ｎウェル領域、１４，
１５・・・用Ｐチャネル電界効果トランジスタのソース
Ｓよびドレイン領域（ｐ＋＋層）。 代理人 弁理士 内 原 音 第ｆ 図 （ｆ） 偽 ｆ 図
Claims (3)
- （１）半導体基板と、前記半導体基板の一主面を被覆す
るゲート絶縁膜とほぼ等しい薄い膜厚のフィールド絶縁
膜と、前記フィールド絶縁膜上に形成され前記半導体基
板と同電位に設定される多結晶シリコン・フィールドプ
レート電極と、前記多結晶シリコン・フィールドプレー
ト電極および多結晶シリコン・ゲート電極とそれぞれ自
己整合で形成されるソース・ドレイン領域とを備えるこ
とを特徴とする電界効果トランジスタ。 - （２）前記半導体基板が互いに導電形を異にする２つの
領域を一主面に備え、前記領域のフィールド絶縁膜上に
それぞれ独立に形成されそれぞれの領域と同電位に設定
される多結晶シリコン・フィールドプレート電極と、前
記多結晶シリコン・フィールドプレート電極および多結
晶シリコン・ゲート電極とそれぞれ自己整合で形成され
るチャネル形を互いに異にする２つの素子領域とを含む
ことを特徴とする特許請求の範囲第（１）項記載の電界
効果トランジスタ。 - （３）シリコン基板の一主面に薄い膜厚のフィールド絶
縁膜を形成する工程と、前記薄膜のフィールド絶縁膜上
に複数個々の多結晶シリコン・フィールドプレート電極
を互いに離間して選択的に形成する工程と、前記多結晶
シリコン・フィールドプレート電極を含む基板全面に耐
熱酸化性被膜を被着せしめる工程と、前記耐熱戚化性の
被着膜をフィールドプレート電極間の前記離間領域上の
除き全て除去する耐熱酸化性被着膜の選択的除去工程と
、前記離間領域上の耐熱酸化性被着膜をマスクとして多
結晶シリコン・フィールドプレート電極表面に酸化シリ
コン絶縁膜を契約する熱酸化工程と、前記離間領域上の
耐熱酸化性被着膜を下部の薄膜フィールド絶縁膜と共に
除去する耐熱酸化性マスク膜の除去工程と、前記マスク
除去工程により露出する前記離間領域のシリコン基板面
にゲート絶縁膜、多結晶シリコン・ゲート電極およびシ
リコン基板保護膜をそれぞれ形成するパターニング工程
と、前記離間領域を取り囲む多結晶シリコン・フィール
ドプレート電極および多結晶シリコン・ゲード電極をマ
スクとしてソースおよびドレイン領域をそれぞれ形成す
る半導体不純物のイオン注入工程とを含むことを特徴と
する電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262808A JPS62122174A (ja) | 1985-11-21 | 1985-11-21 | 電界効果半導体装置および製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262808A JPS62122174A (ja) | 1985-11-21 | 1985-11-21 | 電界効果半導体装置および製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62122174A true JPS62122174A (ja) | 1987-06-03 |
Family
ID=17380893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60262808A Pending JPS62122174A (ja) | 1985-11-21 | 1985-11-21 | 電界効果半導体装置および製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122174A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3937502A1 (de) * | 1989-02-10 | 1990-08-16 | Mitsubishi Electric Corp | Halbleitervorrichtung mit einem feldabschirmelement und verfahren zu deren herstellung |
| US5225704A (en) * | 1988-07-08 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Field shield isolation structure for semiconductor memory device and method for manufacturing the same |
-
1985
- 1985-11-21 JP JP60262808A patent/JPS62122174A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225704A (en) * | 1988-07-08 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Field shield isolation structure for semiconductor memory device and method for manufacturing the same |
| DE3937502A1 (de) * | 1989-02-10 | 1990-08-16 | Mitsubishi Electric Corp | Halbleitervorrichtung mit einem feldabschirmelement und verfahren zu deren herstellung |
| US5521419A (en) * | 1989-02-10 | 1996-05-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having field shield element isolating structure and method of manufacturing the same |
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