JP2624369B2 - 半導体装置の製造方法及びこれに用いるイオン注入マスク材料 - Google Patents
半導体装置の製造方法及びこれに用いるイオン注入マスク材料Info
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- mask
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法及びこれに用いるイオ
ン注入用マスク材料に関し、特に高ドーズ量のイオン注
入工程を有する半導体装置の製造方法及びこれに用いる
イオン注入用マスク材料に関する。
ン注入用マスク材料に関し、特に高ドーズ量のイオン注
入工程を有する半導体装置の製造方法及びこれに用いる
イオン注入用マスク材料に関する。
近年半導体装置の製造方法においてイオン注入はなく
てはならない技術となっている。特にCMOSLSIプロセス
において、イオン注入はウェルの形成，チャンネルスト
ッパーの形成,VTコントロール，ソース・ドレイン形
成，その他必要に応じて抵抗の形成というように不純物
の拡散はほとんどイオン注入になっている。従来イオン
注入のマスク材料は、イオン注入ドーズ量が少ないこと
もあってフォトリソグラフィで用いたレジストそのもの
であることが多かった。しかしながらMOSのソース・ド
レイン形成のようにドーズ量が1015〜1016cm-2程度にな
るとマスク材料は金属材料、主にアルミニウム（Al）で
あることが必要になった。その理由として、高ドーズ量
であるためにレジストが硬化し、イオン注入後のレジス
ト除去が難しかったこと，またレジストマスクの場合，
ウェーハ表面全体が絶縁物であるためチャージアップが
生じ，ゲート酸化膜破壊やイオン注入ドーズ量不足（結
果としてイオン注入抵抗の増加）になる問題があったこ
とがあげられる。
てはならない技術となっている。特にCMOSLSIプロセス
において、イオン注入はウェルの形成，チャンネルスト
ッパーの形成,VTコントロール，ソース・ドレイン形
成，その他必要に応じて抵抗の形成というように不純物
の拡散はほとんどイオン注入になっている。従来イオン
注入のマスク材料は、イオン注入ドーズ量が少ないこと
もあってフォトリソグラフィで用いたレジストそのもの
であることが多かった。しかしながらMOSのソース・ド
レイン形成のようにドーズ量が1015〜1016cm-2程度にな
るとマスク材料は金属材料、主にアルミニウム（Al）で
あることが必要になった。その理由として、高ドーズ量
であるためにレジストが硬化し、イオン注入後のレジス
ト除去が難しかったこと，またレジストマスクの場合，
ウェーハ表面全体が絶縁物であるためチャージアップが
生じ，ゲート酸化膜破壊やイオン注入ドーズ量不足（結
果としてイオン注入抵抗の増加）になる問題があったこ
とがあげられる。
ここ最近ではレジストアッシング技術の改良，イオン
注入装置のチャージアップ防止機能（エレクトロフラッ
ドガン，エレクトロシャワー等）追加により、高ドーズ
量のイオン注入においてもレジストが用いられる傾向に
あるが、条件出しに多大な時間を費やし、また技術的に
もまだまだ問題があるためなかなか量産化が難しい状況
にある。
注入装置のチャージアップ防止機能（エレクトロフラッ
ドガン，エレクトロシャワー等）追加により、高ドーズ
量のイオン注入においてもレジストが用いられる傾向に
あるが、条件出しに多大な時間を費やし、また技術的に
もまだまだ問題があるためなかなか量産化が難しい状況
にある。
従来MOSのソース・ドレイン形成のイオン注入のマス
ク材料はアルミニウム（Al）であるが、アルミニウムで
あるために次のような欠点がある。第３図（ａ）〜
（ｃ），第４図（ａ）〜（ｃ）はCMOSLSIの製造工程中
特にＮチャンネルMOSトランジスタのソース・ドレイン
（N+層）形成時の様子を示したものである。第３図
（ａ）は平面図であり、ＰチャンネルMOSトランジスタ1
01とＮチャンネルトランジスタ102が左右に並んでお
り、ゲート電極（ゲートポリシリコン）103が共通電位
となっている。また全面にはアルミニウム104が覆って
おり、ＰチャンネルMOSトランジスタ101領域はポジレジ
スト105で覆われている。
ク材料はアルミニウム（Al）であるが、アルミニウムで
あるために次のような欠点がある。第３図（ａ）〜
（ｃ），第４図（ａ）〜（ｃ）はCMOSLSIの製造工程中
特にＮチャンネルMOSトランジスタのソース・ドレイン
（N+層）形成時の様子を示したものである。第３図
（ａ）は平面図であり、ＰチャンネルMOSトランジスタ1
01とＮチャンネルトランジスタ102が左右に並んでお
り、ゲート電極（ゲートポリシリコン）103が共通電位
となっている。また全面にはアルミニウム104が覆って
おり、ＰチャンネルMOSトランジスタ101領域はポジレジ
スト105で覆われている。
第３図（ｂ），（ｃ）は上記第３図（ａ）においてそ
れぞれＡ−A1,B−B1から見たところの断面図である。
れぞれＡ−A1,B−B1から見たところの断面図である。
第４図（ａ）は上記第３図（ａ）において前記ポジレ
ジスト105をマスクにＮチャンネルMOSトランジスタ102
領域のアルミニウム104をホットリン酸等でウェットエ
ッチングを行なった後、ポジレジスト105を除去した様
子を表わしている。
ジスト105をマスクにＮチャンネルMOSトランジスタ102
領域のアルミニウム104をホットリン酸等でウェットエ
ッチングを行なった後、ポジレジスト105を除去した様
子を表わしている。
第４図（ｂ），（ｃ）は第４図（ａ）においてそれぞ
れＡ−A1,B−B1から見たところの断面図である。
れＡ−A1,B−B1から見たところの断面図である。
以上の工程において第３図（ａ）〜（ｃ）および第４
図は（ａ）〜（ｃ）からわかるようにゲート電極（ゲー
トポリシリコン）103上のアルミニウム104のカバレッジ
が悪いため、第４図（ａ）のようにアルミニウム104の
ウェットエッチングによりゲート電極（ゲートポリシリ
コン）103の側面に沿ってアルミニウムのエッチングが
異常に進む現象が起こる。アルミニウムの異常エッチン
グ（アルミニウムくさび106）はＰチャンネルMOSトラン
ジスタ101の活性領域を露出させ次のヒ素イオン注入に
おいてヒ素イオンがＰチャンネルMOSトランジスタ101の
活性領域に入り込み、結果としてMOSトランジスタのリ
ーク不良を引き起こす問題がある。特に微細化の進んだ
LSIに顕著に見られ、製造歩留りを著しく低下させるこ
とになる。
図は（ａ）〜（ｃ）からわかるようにゲート電極（ゲー
トポリシリコン）103上のアルミニウム104のカバレッジ
が悪いため、第４図（ａ）のようにアルミニウム104の
ウェットエッチングによりゲート電極（ゲートポリシリ
コン）103の側面に沿ってアルミニウムのエッチングが
異常に進む現象が起こる。アルミニウムの異常エッチン
グ（アルミニウムくさび106）はＰチャンネルMOSトラン
ジスタ101の活性領域を露出させ次のヒ素イオン注入に
おいてヒ素イオンがＰチャンネルMOSトランジスタ101の
活性領域に入り込み、結果としてMOSトランジスタのリ
ーク不良を引き起こす問題がある。特に微細化の進んだ
LSIに顕著に見られ、製造歩留りを著しく低下させるこ
とになる。
本発明の目的は、従来のアルミニウムマスクのウェッ
トエッチングで見られたアルミニウムくさびによるリー
ク問題が解決され、微細化に対応できる半導体装置の製
造方法およびその製造方法に使用するイオン注入用のマ
スク材料を提供することにある。
トエッチングで見られたアルミニウムくさびによるリー
ク問題が解決され、微細化に対応できる半導体装置の製
造方法およびその製造方法に使用するイオン注入用のマ
スク材料を提供することにある。
また高ドーズ量のイオン注入でレジスト単層のマスク
で問題となったチャージアップによるゲート酸化膜破壊
やイオン注入ドーズ量不足という課題についても同様解
決できる半導体装置の製造方法およびイオン注入用マス
ク材料を提供することにある。
で問題となったチャージアップによるゲート酸化膜破壊
やイオン注入ドーズ量不足という課題についても同様解
決できる半導体装置の製造方法およびイオン注入用マス
ク材料を提供することにある。
本発明の第１の発明の半導体装置の製造方法は、半導
体基板上に素子形成領域を区画するフィールド絶縁膜と
前記素子形成領域表面にゲート絶縁膜とをそれぞれ形成
する工程と、前記ゲート絶縁膜の所定部にゲート電極材
料層を選択的に形成したのちその表面を絶縁膜で覆う工
程と、全面に厚い有機樹脂膜，その上に薄い酸化シリコ
ンおよび金属膜を形成する工程と、前記金属膜上の所定
領域にフォトレジストをパターニングする工程と、前記
フォトレジストをマスクに前記金属膜および薄い酸化シ
リコンをエッチングする工程と、前記フォトレジストを
除去した後、前記金属膜および薄い酸化シリコンをマス
クに、前記厚い有機樹脂膜をエッチングする工程と、前
記フィールド絶縁膜，前記絶縁膜で覆われたゲート電極
材料層及び前記金属膜，薄い酸化シリコンおよび有機樹
脂膜をマスクに、不純物を前記半導体基板の所定領域に
注入する工程とを含んで構成される。
体基板上に素子形成領域を区画するフィールド絶縁膜と
前記素子形成領域表面にゲート絶縁膜とをそれぞれ形成
する工程と、前記ゲート絶縁膜の所定部にゲート電極材
料層を選択的に形成したのちその表面を絶縁膜で覆う工
程と、全面に厚い有機樹脂膜，その上に薄い酸化シリコ
ンおよび金属膜を形成する工程と、前記金属膜上の所定
領域にフォトレジストをパターニングする工程と、前記
フォトレジストをマスクに前記金属膜および薄い酸化シ
リコンをエッチングする工程と、前記フォトレジストを
除去した後、前記金属膜および薄い酸化シリコンをマス
クに、前記厚い有機樹脂膜をエッチングする工程と、前
記フィールド絶縁膜，前記絶縁膜で覆われたゲート電極
材料層及び前記金属膜，薄い酸化シリコンおよび有機樹
脂膜をマスクに、不純物を前記半導体基板の所定領域に
注入する工程とを含んで構成される。
また、本発明の第２の発明の半導体装置の製造方法に
用いるイオン注入のマスク材料は、上層部に金属膜，中
間部に酸化シリコン膜，下層部に有機樹脂膜の三層構造
を有し、半導体装置製造時の高ドーズ量のイオン注入に
用いることを特徴として構成される。
用いるイオン注入のマスク材料は、上層部に金属膜，中
間部に酸化シリコン膜，下層部に有機樹脂膜の三層構造
を有し、半導体装置製造時の高ドーズ量のイオン注入に
用いることを特徴として構成される。
また、本発明の第３の発明の半導体装置の製造方法に
用いるイオン注入のマスク材料は、上層部に金属膜，下
層部にポリイミド膜の二層構造を有し、半導体装置製造
時の高ドーズ量のイオン注入に用いることを特徴として
構成される。
用いるイオン注入のマスク材料は、上層部に金属膜，下
層部にポリイミド膜の二層構造を有し、半導体装置製造
時の高ドーズ量のイオン注入に用いることを特徴として
構成される。
次に本発明について図面を参照して説明する。第１図
（ａ）〜（ｄ）は本発明の一実施例を説明するための工
程順に配置した半導体集積回路装置の断面図である。先
ず、第１図（ａ）に示すように、Ｐ型シリコンからなる
半導体基板１の一主面の所定の領域にリン注入を行な
い、N2雰囲気中で長時間ドライブイン（押込み拡散）さ
せ、Ｎ型導電層（Ｎウェル）２を形成し、周知の選択酸
化技術により、フィールド領域に8000Å程度の厚い酸化
膜からなるフィールド絶縁膜４を形成して素子形成領域
を区画し、素子形成領域上に比較的薄い200〜500Å程度
の酸化膜からなるゲート絶縁膜５を形成する。次に約65
0℃のN2ないしAr雰囲気中でSiH4（モノシラン）の熱分
解により多結晶シリコン層を4000〜6000Å程度の厚さに
形成し、約920℃のリンの熱拡散により多結晶シリコン
層の抵抗を20Ω／□程度に下げる。次にゲート絶縁膜５
の所定部にゲート電極となる多結晶シリコン層6,7を選
択的に形成したのち、その表面を950℃程度で熱酸化さ
せ、500〜700Åの多結晶シリコンの酸化膜からなる絶縁
膜８を形成する。
（ａ）〜（ｄ）は本発明の一実施例を説明するための工
程順に配置した半導体集積回路装置の断面図である。先
ず、第１図（ａ）に示すように、Ｐ型シリコンからなる
半導体基板１の一主面の所定の領域にリン注入を行な
い、N2雰囲気中で長時間ドライブイン（押込み拡散）さ
せ、Ｎ型導電層（Ｎウェル）２を形成し、周知の選択酸
化技術により、フィールド領域に8000Å程度の厚い酸化
膜からなるフィールド絶縁膜４を形成して素子形成領域
を区画し、素子形成領域上に比較的薄い200〜500Å程度
の酸化膜からなるゲート絶縁膜５を形成する。次に約65
0℃のN2ないしAr雰囲気中でSiH4（モノシラン）の熱分
解により多結晶シリコン層を4000〜6000Å程度の厚さに
形成し、約920℃のリンの熱拡散により多結晶シリコン
層の抵抗を20Ω／□程度に下げる。次にゲート絶縁膜５
の所定部にゲート電極となる多結晶シリコン層6,7を選
択的に形成したのち、その表面を950℃程度で熱酸化さ
せ、500〜700Åの多結晶シリコンの酸化膜からなる絶縁
膜８を形成する。
次に、第１図（ｂ）に示すように、全面に厚さ1.5μ
ｍ程度のポジ型フォトレジスト９を塗布し、それを200
℃以上に加熱（ハードベーク）する。前記レジスト層の
上に、SOG（Spin on glass）を塗布し、薄い酸化シリコ
ン膜10を形成したのち、低温スパッタによりTi等の金属
膜11を約2000Å形成する。次に、前記金属膜11の上に、
パターン形成用のレジストを塗布し、それを露光し、現
像して、レジストパターン12とする。
ｍ程度のポジ型フォトレジスト９を塗布し、それを200
℃以上に加熱（ハードベーク）する。前記レジスト層の
上に、SOG（Spin on glass）を塗布し、薄い酸化シリコ
ン膜10を形成したのち、低温スパッタによりTi等の金属
膜11を約2000Å形成する。次に、前記金属膜11の上に、
パターン形成用のレジストを塗布し、それを露光し、現
像して、レジストパターン12とする。
次に、第１図（ｃ）に示すように、前記レジストパタ
ーン12をマスクとして、金属膜11および酸化シリコン膜
10をそれぞれ反応性イオンエッチング（RIE:reactive i
on etching）によってエッチングする。この場合金属膜
11と酸化シリコン膜10は薄く、垂直方向のみにエッチン
グされるので、レジストのパターンが正確に転写され
る。
ーン12をマスクとして、金属膜11および酸化シリコン膜
10をそれぞれ反応性イオンエッチング（RIE:reactive i
on etching）によってエッチングする。この場合金属膜
11と酸化シリコン膜10は薄く、垂直方向のみにエッチン
グされるので、レジストのパターンが正確に転写され
る。
次にレジストパターン12を除去したのち、前記金属膜
11をマスクして、ポジ型フォトレジスト９を酸素を用い
たRIEでエッチングする。この場合にもエッチングは基
板面に対して垂直な方向にだけ進行するので、はじめの
パターンを正確に再現し、しかも垂直な壁を持ったレジ
ストパターンができ上がる。
11をマスクして、ポジ型フォトレジスト９を酸素を用い
たRIEでエッチングする。この場合にもエッチングは基
板面に対して垂直な方向にだけ進行するので、はじめの
パターンを正確に再現し、しかも垂直な壁を持ったレジ
ストパターンができ上がる。
以上上層部に金属膜11,中間層部に酸化シリコン膜10,
下層部にポジ型フォトレジスト９の三層構造を有するマ
スクに、ヒ素（As）13の高濃度イオン注入を例えば70ke
V,0.5〜1.0×1016cm-2程度行ない、ＮチャンネルMOSト
ランジスタのソース，ドレインを形成する。
下層部にポジ型フォトレジスト９の三層構造を有するマ
スクに、ヒ素（As）13の高濃度イオン注入を例えば70ke
V,0.5〜1.0×1016cm-2程度行ない、ＮチャンネルMOSト
ランジスタのソース，ドレインを形成する。
次に第１図（ｄ）に示すように金属膜11,酸化シリコ
ン膜10,ポジ型フォトレジスト９をそれぞれ除去したの
ち、洗浄を通して、約970℃程度のN2雰囲気の熱処理に
よりヒ素（As）を活性化させ、ＮチャンネルMOSトラン
ジスタのソース，ドレインとなるN+拡散層14を形成し、
一連の工程が完了する。
ン膜10,ポジ型フォトレジスト９をそれぞれ除去したの
ち、洗浄を通して、約970℃程度のN2雰囲気の熱処理に
よりヒ素（As）を活性化させ、ＮチャンネルMOSトラン
ジスタのソース，ドレインとなるN+拡散層14を形成し、
一連の工程が完了する。
第２図（ａ），（ｂ）は本発明の第２の実施例を説明
するための工程順に配置した半導体集積回路装置の断面
図である。
するための工程順に配置した半導体集積回路装置の断面
図である。
第２図（ａ）は本発明の第１の実施例における第１図
（ａ）の状態からイオン注入マスクとして、まず全面に
ポリイミド樹脂15を1.5〜2.0μｍ塗布したのち、約400
℃のポリイミドキュアを行ない、次に酸化シリコン膜を
介することなく、直接低温スパッタでTi等の金属膜11を
約2000Å形成する下地が耐熱性に優れたポリイミド樹脂
であるため、酸化シリコン膜を介することなく金属膜を
形成できる。
（ａ）の状態からイオン注入マスクとして、まず全面に
ポリイミド樹脂15を1.5〜2.0μｍ塗布したのち、約400
℃のポリイミドキュアを行ない、次に酸化シリコン膜を
介することなく、直接低温スパッタでTi等の金属膜11を
約2000Å形成する下地が耐熱性に優れたポリイミド樹脂
であるため、酸化シリコン膜を介することなく金属膜を
形成できる。
次に前記金属膜11の上にパターン形成用のレジストを
塗布し、それを露光し、現像して、レジストパターン12
とする。
塗布し、それを露光し、現像して、レジストパターン12
とする。
次に第２図（ｂ）に示すように前記レジストパターン
12をマスクとして、金属膜11をRIEによってエッチング
する。次にレジストパターン12を除去したのち、前記金
属膜11をマスクにして、前記ポリイミド樹脂を酸素に一
部四フッ化炭素（CF4）を添加し、RIEでエッチングして
マスクのパターニングを完了させる。その後の工程は第
１の実施例で示したように、ヒ素（As）の高濃度イオン
注入を行ない、マスクを除去したのち熱処理によりＮチ
ャンネルMOSトランジスタのソース，ドレインとなるンN
+拡散層を形成する。
12をマスクとして、金属膜11をRIEによってエッチング
する。次にレジストパターン12を除去したのち、前記金
属膜11をマスクにして、前記ポリイミド樹脂を酸素に一
部四フッ化炭素（CF4）を添加し、RIEでエッチングして
マスクのパターニングを完了させる。その後の工程は第
１の実施例で示したように、ヒ素（As）の高濃度イオン
注入を行ない、マスクを除去したのち熱処理によりＮチ
ャンネルMOSトランジスタのソース，ドレインとなるンN
+拡散層を形成する。
第２の実施例は第１の実施例に比較して、マスクの中
間層に酸化シリコン膜を介しないため、工程が短かくな
る利点がある。
間層に酸化シリコン膜を介しないため、工程が短かくな
る利点がある。
第１の実施例および第２の実施例ともにMOSトランジ
スタのソース，ドレイン特にヒ素イオン注入のマスクの
例について述べたがあらゆる半導体集積回路装置に利用
でき、またイオン種もヒ素の他にリン（Ｐ），ボロン
（B,BF2）等のマスクに使用することができることは言
うまでもない。
スタのソース，ドレイン特にヒ素イオン注入のマスクの
例について述べたがあらゆる半導体集積回路装置に利用
でき、またイオン種もヒ素の他にリン（Ｐ），ボロン
（B,BF2）等のマスクに使用することができることは言
うまでもない。
以上説明したように本発明は、イオン注入のマスク形
成をRIEによりはじめのパターンを正確に転写し、しか
も垂直な壁を持ったマスクパターンができるので、従来
アルミニウムマスクのウェットエッチングで見られたア
ルミニウムくさびによるリークという問題は解決され、
微細化に対応したイオン注入のマスクを提供するもので
ある。
成をRIEによりはじめのパターンを正確に転写し、しか
も垂直な壁を持ったマスクパターンができるので、従来
アルミニウムマスクのウェットエッチングで見られたア
ルミニウムくさびによるリークという問題は解決され、
微細化に対応したイオン注入のマスクを提供するもので
ある。
また高ドーズ量のイオン注入においてレジスト単層で
問題となったチャージアップによるゲート酸化膜破壊や
イオン注入ドーズ量不足という課題についても、本発明
のマスクは上層部が金属膜が形成されているため、チャ
ージアップが起こらない効果を有している。
問題となったチャージアップによるゲート酸化膜破壊や
イオン注入ドーズ量不足という課題についても、本発明
のマスクは上層部が金属膜が形成されているため、チャ
ージアップが起こらない効果を有している。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を製造工
程順に示す断面図、第２図（ａ），（ｂ）は本発明の第
２の実施例を製造工程順に示す断面図、第３図（ａ）〜
（ｃ），第４図（ａ）〜（ｃ）は従来方法を製造工程順
に示す図で第３図（ａ），第４図（ａ）は平面図、およ
び第３図（ａ），第４図（ａ）のそれぞれのＡ−A1,B−
B1の断面図である。 １……Ｐ型シリコン基板、２……Ｎウェル、３……P+チ
ャンネルストッパー、４……フィールド絶縁膜、５……
ゲート絶縁膜、6,7……多結晶シリコン層、８……多結
晶シリコン絶縁膜、９……ポジレジスト、10……酸化シ
リコン膜（SOG）、11……金属膜、12……パターン形成
用レジスト、13……ヒ素イオン、14……N+拡散層、15…
…ポリイミド樹脂、101〜ＰチャンネルMOSトランジス
タ、102〜ＮチャンネルMOSトランジスタ、103……ゲー
ト電極（ゲートポリシリコン）、104……アルミニウ
ム、105……ポジレジスト、106……アルミニウムくさ
び、107……ヒ素イオン（N+拡散層）。
程順に示す断面図、第２図（ａ），（ｂ）は本発明の第
２の実施例を製造工程順に示す断面図、第３図（ａ）〜
（ｃ），第４図（ａ）〜（ｃ）は従来方法を製造工程順
に示す図で第３図（ａ），第４図（ａ）は平面図、およ
び第３図（ａ），第４図（ａ）のそれぞれのＡ−A1,B−
B1の断面図である。 １……Ｐ型シリコン基板、２……Ｎウェル、３……P+チ
ャンネルストッパー、４……フィールド絶縁膜、５……
ゲート絶縁膜、6,7……多結晶シリコン層、８……多結
晶シリコン絶縁膜、９……ポジレジスト、10……酸化シ
リコン膜（SOG）、11……金属膜、12……パターン形成
用レジスト、13……ヒ素イオン、14……N+拡散層、15…
…ポリイミド樹脂、101〜ＰチャンネルMOSトランジス
タ、102〜ＮチャンネルMOSトランジスタ、103……ゲー
ト電極（ゲートポリシリコン）、104……アルミニウ
ム、105……ポジレジスト、106……アルミニウムくさ
び、107……ヒ素イオン（N+拡散層）。
Claims (3)
- 【請求項１】半導体基板上に素子形成領域を区画するフ
ィールド絶縁膜と前記素子形成領域表面にゲート絶縁膜
とをそれぞれ形成する工程と、前記ゲート絶縁膜の所定
部にゲート電極材料層を選択的に形成したのちその表面
を絶縁膜で覆う工程と、全面に厚い有機樹脂膜、その上
に薄い酸化シリコンおよび金属膜を形成する工程と、前
記金属膜上の所定領域にフォトレジストをパターニング
する工程と、前記フォトレジストをマスクに前記金属膜
および薄い酸化シリコン膜をエッチングする工程と、前
記フォトレジストを除去した後、前記金属膜および薄い
酸化シリコンをマスクに、前記厚い有機樹脂膜をエッチ
ングする工程と、前記フィールド絶縁膜、前記絶縁膜で
覆われたゲート電極材料層並びに前記金属膜、薄い酸化
シリコン及び有機樹脂膜をマスクに、不純物を前記半導
体基板の所定領域に注入する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】上層部に金属膜、中間層部に酸化シリコン
膜、下層部に有機樹脂膜の三層構造を有し半導体装置製
造時の高ドーズ量のイオン注入に用いることを特徴とす
るイオン注入用マスク材料。 - 【請求項３】上層部に金属膜、下層部にポリイミド樹脂
膜の二層構造を有し半導体装置製造時の高ドーズ量のイ
オン注入に用いることを特徴とするイオン注入用マスク
材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303463A JP2624369B2 (ja) | 1990-11-08 | 1990-11-08 | 半導体装置の製造方法及びこれに用いるイオン注入マスク材料 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303463A JP2624369B2 (ja) | 1990-11-08 | 1990-11-08 | 半導体装置の製造方法及びこれに用いるイオン注入マスク材料 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04176119A JPH04176119A (ja) | 1992-06-23 |
| JP2624369B2 true JP2624369B2 (ja) | 1997-06-25 |
Family
ID=17921271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303463A Expired - Lifetime JP2624369B2 (ja) | 1990-11-08 | 1990-11-08 | 半導体装置の製造方法及びこれに用いるイオン注入マスク材料 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624369B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61141126A (ja) * | 1984-12-13 | 1986-06-28 | Nec Corp | イオン注入方法 |
| JPH0282523A (ja) * | 1988-09-19 | 1990-03-23 | Nec Corp | 半導体装置の製造方法 |
-
1990
- 1990-11-08 JP JP2303463A patent/JP2624369B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04176119A (ja) | 1992-06-23 |
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