JPS5832447A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5832447A JPS5832447A JP56131978A JP13197881A JPS5832447A JP S5832447 A JPS5832447 A JP S5832447A JP 56131978 A JP56131978 A JP 56131978A JP 13197881 A JP13197881 A JP 13197881A JP S5832447 A JPS5832447 A JP S5832447A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は相補型ＭＯ８電界効果トランジスタを用いた
半導体装置の製造方法に関するものである。
半導体装置の製造方法に関するものである。
第１図（ａ）〜第１図偽）紘従来の半導体装置の製造方
法を工程順に示す図である。−例として、Ｎウェル型の
相補型ＭＯＢ電界効果トランジスタの製造方法について
説明する。これらの図において、（１）はＮウエール、
（２）は素子間を分離絶縁のためのフィールド酸化膜、
（３）はゲート酸化膜、（４）は例えに多結晶シリコン
などのゲート電極形成用のゲート金属層、（５）はレジ
ス）、（６）はＮチャネルゲート電極、（７）はＰチャ
ネルゲート電極、（ｓ）ａレジスト、（９）はＰチャネ
ルソースドレイン電極拡散層、（１０）はＮチャネルト
ランジスタの基板へのコンタクト拡散層、（ｕ）ｉｔレ
ジスト、（１２）はＮチャネルソースドレイン電極拡散
層、（１３）ＵＮウェルへのコンタクト拡散層、（１４
）は相互配線のための配線用層間絶縁膜、（１５）は配
線用金属層である。
法を工程順に示す図である。−例として、Ｎウェル型の
相補型ＭＯＢ電界効果トランジスタの製造方法について
説明する。これらの図において、（１）はＮウエール、
（２）は素子間を分離絶縁のためのフィールド酸化膜、
（３）はゲート酸化膜、（４）は例えに多結晶シリコン
などのゲート電極形成用のゲート金属層、（５）はレジ
ス）、（６）はＮチャネルゲート電極、（７）はＰチャ
ネルゲート電極、（ｓ）ａレジスト、（９）はＰチャネ
ルソースドレイン電極拡散層、（１０）はＮチャネルト
ランジスタの基板へのコンタクト拡散層、（ｕ）ｉｔレ
ジスト、（１２）はＮチャネルソースドレイン電極拡散
層、（１３）ＵＮウェルへのコンタクト拡散層、（１４
）は相互配線のための配線用層間絶縁膜、（１５）は配
線用金属層である。
次に、上記構成による相補型ＭＯ８電界効果トランジス
タの□製造方法について工程順に説明する。
タの□製造方法について工程順に説明する。
まず、第１図（ＳＬ）に示すように、Ｐ型基板上にＰチ
ャネルＭＯ８）ランジスタ素子を形成するためのＮ型ウ
ェル（１）を形成する。そして、このＰチャネルＭ０Ｂ
トランジスタ素子とＮチャネルＭＯＢ ）ランジスタ素
子との間を分離絶縁するため、フィールド酸化膜（２）
を形成する。次に、第１図（ｂ）に示すように、ゲート
酸化膜（３）を成長させたのち、例えば多結晶シリコン
などのゲート電極形成用のゲート金属層（４）を被着す
る。次に１第１図（ｅ）に示すように１ゲート電極形成
用のレジスト（５）を所定のパターンにパターニングす
る。次に、第１図（ｄ）に示すように、このレジスト（
５）を用いて、ゲート金属層（４）をエツチングすると
とＫよって、Ｎチャネルゲート電極（６）およびＰチャ
ネルゲート電極（７）を形成する。さらに、露出してい
るゲート酸化膜（３）をエツチングする。次に１第１図
（ｅ）に示すように１ゲート電極形成用のレジスト（５
）を残したまま、Ｎチャネルトランジスタをおおうよう
に形成すると共ＫＮウェル電極へのコンタクトをとる部
分が残るように、Ｐチャネルソースドレイン形成用のレ
ジスト（８）をパターニングする。
ャネルＭＯ８）ランジスタ素子を形成するためのＮ型ウ
ェル（１）を形成する。そして、このＰチャネルＭ０Ｂ
トランジスタ素子とＮチャネルＭＯＢ ）ランジスタ素
子との間を分離絶縁するため、フィールド酸化膜（２）
を形成する。次に、第１図（ｂ）に示すように、ゲート
酸化膜（３）を成長させたのち、例えば多結晶シリコン
などのゲート電極形成用のゲート金属層（４）を被着す
る。次に１第１図（ｅ）に示すように１ゲート電極形成
用のレジスト（５）を所定のパターンにパターニングす
る。次に、第１図（ｄ）に示すように、このレジスト（
５）を用いて、ゲート金属層（４）をエツチングすると
とＫよって、Ｎチャネルゲート電極（６）およびＰチャ
ネルゲート電極（７）を形成する。さらに、露出してい
るゲート酸化膜（３）をエツチングする。次に１第１図
（ｅ）に示すように１ゲート電極形成用のレジスト（５
）を残したまま、Ｎチャネルトランジスタをおおうよう
に形成すると共ＫＮウェル電極へのコンタクトをとる部
分が残るように、Ｐチャネルソースドレイン形成用のレ
ジスト（８）をパターニングする。
この結果、レジスト（８）の力い部分はＮチャネルトラ
ンジスタの基板へのコンタクト部分およびＰチャネルト
ランジスタのソースドレイン電極形成部分となる。そし
て、このレジストパターンを用いて、例えばボロ／など
のＰ型不純、物をイオン注入などの方法により、基板中
に選択して導入し、Ｐチャネルソースドレイン電極拡散
層（９）およびＮチャネルトランジスタの基板へのコン
タクト拡散層（１０）を形成する。次に、第１図（ｆ）
に示すように、ゲート電極形成用のレジスト（５）およ
びＰチャネルソースドレイン形成用のレジスト（８）を
除去し、あらたにＮチャネルソースドレイン形成用のレ
ジスト（１１）をパターニングする。すなわち、Ｐチャ
ネルソースドレイン電極拡散層（９）およびＰチャネル
ゲート電極（７）およびコンタクト拡散層（１０）上に
レジスト（１１）が被着される。このときＫは、Ｎチャ
ネルソースドレイン電極拡散層（１２）、Ｎチャネルゲ
ート電極（６）およびＮウェルへのコンタクト拡散層（
１３）が露出された状態になり、砒素、またはリンなど
のＮ型不純物がイオン注入により基板内へ導入される。
ンジスタの基板へのコンタクト部分およびＰチャネルト
ランジスタのソースドレイン電極形成部分となる。そし
て、このレジストパターンを用いて、例えばボロ／など
のＰ型不純、物をイオン注入などの方法により、基板中
に選択して導入し、Ｐチャネルソースドレイン電極拡散
層（９）およびＮチャネルトランジスタの基板へのコン
タクト拡散層（１０）を形成する。次に、第１図（ｆ）
に示すように、ゲート電極形成用のレジスト（５）およ
びＰチャネルソースドレイン形成用のレジスト（８）を
除去し、あらたにＮチャネルソースドレイン形成用のレ
ジスト（１１）をパターニングする。すなわち、Ｐチャ
ネルソースドレイン電極拡散層（９）およびＰチャネル
ゲート電極（７）およびコンタクト拡散層（１０）上に
レジスト（１１）が被着される。このときＫは、Ｎチャ
ネルソースドレイン電極拡散層（１２）、Ｎチャネルゲ
ート電極（６）およびＮウェルへのコンタクト拡散層（
１３）が露出された状態になり、砒素、またはリンなど
のＮ型不純物がイオン注入により基板内へ導入される。
この結果、Ｎチャネルソースドレイン電極拡散層（１２
）およびＮウェルへのコンタクト拡散層（１３）が形成
される。次に、第１図（ｇ）に示すように、Ｎチャネル
ソースドレイン形成用のレジスト（１１）が除去され、
例え［１０００℃〜１１００℃程度の熱処理により、各
々のイオン注入による損傷を回復する。次に、第１図偽
）に示すように、相互配線のために、配線用層間絶縁膜
（１４）を被着後、配線用金属層（１５）を形成し、相
補型Ｍｏｓ電界効果トランジスタを形成することができ
る。
）およびＮウェルへのコンタクト拡散層（１３）が形成
される。次に、第１図（ｇ）に示すように、Ｎチャネル
ソースドレイン形成用のレジスト（１１）が除去され、
例え［１０００℃〜１１００℃程度の熱処理により、各
々のイオン注入による損傷を回復する。次に、第１図偽
）に示すように、相互配線のために、配線用層間絶縁膜
（１４）を被着後、配線用金属層（１５）を形成し、相
補型Ｍｏｓ電界効果トランジスタを形成することができ
る。
しかしながら、従来の半導体装置の製造方法ではＰチャ
ネルソースドレインを形成するためのイオン注入マスク
としてはゲート電極形成用のレジスト（５）およびＰチ
ャネルソースドレイン形成用のレジスト（８）を同時に
用いる必要がある。もしこのとき、ゲート電極形成用の
レジスト（５）がＰチャネルソースドレイン形成用のレ
ジスト（８）の写真製版上のパターニング時の失敗など
により、イオン注入以前に除去されることに々ると、Ｐ
形イオン注入の導入は微細化のために、ゲートを自己整
合法により行なうためには直接、Ｐチャネルゲート電極
（７）をそのイオン注入のマスクとしなければならなく
なる。このようにおこなうと、例えばボロ／をＰ型不純
物として用いるときとの飛程は５０ＫｅＶで約２０００
１であるので、もし、Ｐチャネルゲート電極（７）が例
えば多結晶シリコンで形成され、その厚さが５０００λ
〜３０００五程度の膜厚とし、またその下のゲート酸化
膜（３）が１０００λ以下であると、注入されたｐｍ不
純物の一部はＰチャネルゲート電極（７）およびゲート
酸化１１［（３）を突きぬけて、チャネル領域に達し、
表面電荷密度を変化させる。このため、とのＰチャネル
トランジスタの閾値電圧ｖｔｈが変化して、この部分の
トランジスタの閾値電圧の制御を困難にし、極端ガ場合
にはノーマリ−オン型のＰチャネルデプレッション型素
子になシ、基本素子となるエンハンスメント型Ｐチャネ
ルＭＯ８電界効果トランジスタ素子が形成できなくなる
。また、イオン注入エネルギーなどを適当に選択して、
直接チャネル領域に注入されるＰ型不純物を十分減らし
てもＰチャネルゲート電極（７）上にレジスト（５）が
なければ、ゲート電極に多量のＰ型不純物が導入され、
特にＰ型不純物としてボロンを用いた場合、ゲート酸化
膜（３）中の拡散係数が大きいので、容易に閾値電圧を
変化させ得るＰ型不純物がチャネル領域に違し、上記の
場合と同様ＫＰチャネルエンハンスメ／ト素子が形成で
き々くなる。このため、従来法では必然的にゲート電極
形成用のレジスト（５）が完全に残されたまま、Ｐチャ
ネルソースドレイン形成用のレジスト（８）のパターン
ユングを完全に行なう必要があり、このレジスト（８）
の写真製版上のやり直しは許容できない。もし、失敗が
生じた場合に１その基板を廃却して新たに別の基板を用
意して、再び第１図（１）〜第１図（ｅ） Ｋ至る製造
工程をやシ直さなければならないため、製造コストが上
昇するなどの欠点があった。
ネルソースドレインを形成するためのイオン注入マスク
としてはゲート電極形成用のレジスト（５）およびＰチ
ャネルソースドレイン形成用のレジスト（８）を同時に
用いる必要がある。もしこのとき、ゲート電極形成用の
レジスト（５）がＰチャネルソースドレイン形成用のレ
ジスト（８）の写真製版上のパターニング時の失敗など
により、イオン注入以前に除去されることに々ると、Ｐ
形イオン注入の導入は微細化のために、ゲートを自己整
合法により行なうためには直接、Ｐチャネルゲート電極
（７）をそのイオン注入のマスクとしなければならなく
なる。このようにおこなうと、例えばボロ／をＰ型不純
物として用いるときとの飛程は５０ＫｅＶで約２０００
１であるので、もし、Ｐチャネルゲート電極（７）が例
えば多結晶シリコンで形成され、その厚さが５０００λ
〜３０００五程度の膜厚とし、またその下のゲート酸化
膜（３）が１０００λ以下であると、注入されたｐｍ不
純物の一部はＰチャネルゲート電極（７）およびゲート
酸化１１［（３）を突きぬけて、チャネル領域に達し、
表面電荷密度を変化させる。このため、とのＰチャネル
トランジスタの閾値電圧ｖｔｈが変化して、この部分の
トランジスタの閾値電圧の制御を困難にし、極端ガ場合
にはノーマリ−オン型のＰチャネルデプレッション型素
子になシ、基本素子となるエンハンスメント型Ｐチャネ
ルＭＯ８電界効果トランジスタ素子が形成できなくなる
。また、イオン注入エネルギーなどを適当に選択して、
直接チャネル領域に注入されるＰ型不純物を十分減らし
てもＰチャネルゲート電極（７）上にレジスト（５）が
なければ、ゲート電極に多量のＰ型不純物が導入され、
特にＰ型不純物としてボロンを用いた場合、ゲート酸化
膜（３）中の拡散係数が大きいので、容易に閾値電圧を
変化させ得るＰ型不純物がチャネル領域に違し、上記の
場合と同様ＫＰチャネルエンハンスメ／ト素子が形成で
き々くなる。このため、従来法では必然的にゲート電極
形成用のレジスト（５）が完全に残されたまま、Ｐチャ
ネルソースドレイン形成用のレジスト（８）のパターン
ユングを完全に行なう必要があり、このレジスト（８）
の写真製版上のやり直しは許容できない。もし、失敗が
生じた場合に１その基板を廃却して新たに別の基板を用
意して、再び第１図（１）〜第１図（ｅ） Ｋ至る製造
工程をやシ直さなければならないため、製造コストが上
昇するなどの欠点があった。
したがって、この発明の目的は写真製版上の失敗に伴う
製造コストの上昇を防止□することができる相補型ＭＯ
８電界効果トランジスタなどの半導体装置の製造方法を
提供するものである。
製造コストの上昇を防止□することができる相補型ＭＯ
８電界効果トランジスタなどの半導体装置の製造方法を
提供するものである。
このような目的を達成するため、この発明はＰチャネル
ゲート電極のパターンユングとＰチャネルソースドレイ
ン拡散層およびＰチャネルトランジスタの基板又祉ウェ
ルへのコンタクト拡散層の形成のためのイオン注入マス
クのレジストパターンユングを一枚のマスクによるレジ
ストパターンで処理し、Ｎチャネルゲート電極のパター
ンユングとＮチャネルソースドレイン拡散層およびＮチ
ャネルトランジスタの基板又はつ壬次、すのコンタクト
拡散層の形成のためのイオン注入マスクのレジストパタ
ーンユングを他の一枚のマスクによるレジストパターン
で処理するものであり、以下実施例を用いて詳細に説明
する。
ゲート電極のパターンユングとＰチャネルソースドレイ
ン拡散層およびＰチャネルトランジスタの基板又祉ウェ
ルへのコンタクト拡散層の形成のためのイオン注入マス
クのレジストパターンユングを一枚のマスクによるレジ
ストパターンで処理し、Ｎチャネルゲート電極のパター
ンユングとＮチャネルソースドレイン拡散層およびＮチ
ャネルトランジスタの基板又はつ壬次、すのコンタクト
拡散層の形成のためのイオン注入マスクのレジストパタ
ーンユングを他の一枚のマスクによるレジストパターン
で処理するものであり、以下実施例を用いて詳細に説明
する。
第２図（ｉＬ）〜第２図中）はこの発明に係る半導体装
置の一実施例を製造工程１ｉＫ示す断面図である。
置の一実施例を製造工程１ｉＫ示す断面図である。
次に、この製造工程について説明する。まず、第２図（
ａ）に示すように、肥型基板上にＰチャネルＭ０８トラ
ンジスタ素子を形成するためのＮ型ウェル（１）を形成
する。そして、このＰチャネルＭＯ８）ランジスタ素子
とＮチャネルＭ０８トランジスタ素子との間を分離絶縁
するため、フィールド酸化膜（２）を形成する。次に、
第１図Ｔｏ）に示すように、ゲート酸化膜（３）を成長
させたのち、例えば多結晶シリコンなどのゲート電極形
成用のゲート金属層（４）を被着する。次に、第２図（
ｅ） Ｋ示すように、Ｐチャネルゲート電極用のレジス
ト（８）およびＰチャネルソースドレイン形成用のレジ
スト（８）が形成されるようにパターンユングする。こ
の結果、レジスト（８）はＰチャネルゲート電極部分、
Ｎチャネルソースドレインおよびゲート電極部分、およ
びＮウェルへのコンタクト部分のみ残るように形成され
る。したがって、レジストパターンの開孔部はＰチャネ
ルトランジスタのソースドレイン、Ｎチャネルトランジ
スタの基板へのコンタクト部分になる。次に、第２図（
ｄ）に示すように、このパターンユングされたレジスト
（８）を用いて、ゲート金属層（４）およびゲート酸化
膜（３）をエツチングする。そして、このレジスト（８
）を残したｉｔ、例えばボロ７などのＰ型不純物をイオ
ン注入により導入し、Ｐチャネルソースドレイン電極拡
散層（９）およびＮチャネルトランジスタの基板へのコ
ンタクト拡散層（１０）を形成する。次に、第２図（ｅ
）に示すように、このレジスト（８）を除去したのち、
Ｎチャネルソースドレイン形成相ｑレジスト（１１）を
パターンユングする。この結果、このレジスト（１１）
はＮチャネルゲート電極上、Ｎチャネルトランジスタの
基板へのコンタクト部分、およびＰチャネルトランジス
タのソースドレインおよびゲート電極上を覆う。したが
って、開孔部はＮチャネルトランジスタのソースドレイ
ン部分およびＮウェルへのコンタクト部分になる。次に
第２図（ｆ）に示すように１このレジスト（１１）を用
いて、ゲート金属層（４）およびゲート酸化１１ｆ （
３）をエツチングする。そして、このレジスト（１１）
を残したままＮ型不純物のイオン注入を行ない、Ｎチャ
ネルソースドレイン電極拡散層（１２）およびＮウェル
へのコンタクト拡散層（１３）を形成する。次に、第１
図（ロ））に示すように、レジスト（１１）を除去した
のち、熱処理により、各々のイオン注入による損傷を回
復する。次に、第１図（ｈ）に示すように、相互配線の
ために、配線用層間絶縁膜（１４）を被着後、配線用金
属層（１５）を形成し、相補型ＭＯＢ電界効果トランジ
スタを形成することができる。
ａ）に示すように、肥型基板上にＰチャネルＭ０８トラ
ンジスタ素子を形成するためのＮ型ウェル（１）を形成
する。そして、このＰチャネルＭＯ８）ランジスタ素子
とＮチャネルＭ０８トランジスタ素子との間を分離絶縁
するため、フィールド酸化膜（２）を形成する。次に、
第１図Ｔｏ）に示すように、ゲート酸化膜（３）を成長
させたのち、例えば多結晶シリコンなどのゲート電極形
成用のゲート金属層（４）を被着する。次に、第２図（
ｅ） Ｋ示すように、Ｐチャネルゲート電極用のレジス
ト（８）およびＰチャネルソースドレイン形成用のレジ
スト（８）が形成されるようにパターンユングする。こ
の結果、レジスト（８）はＰチャネルゲート電極部分、
Ｎチャネルソースドレインおよびゲート電極部分、およ
びＮウェルへのコンタクト部分のみ残るように形成され
る。したがって、レジストパターンの開孔部はＰチャネ
ルトランジスタのソースドレイン、Ｎチャネルトランジ
スタの基板へのコンタクト部分になる。次に、第２図（
ｄ）に示すように、このパターンユングされたレジスト
（８）を用いて、ゲート金属層（４）およびゲート酸化
膜（３）をエツチングする。そして、このレジスト（８
）を残したｉｔ、例えばボロ７などのＰ型不純物をイオ
ン注入により導入し、Ｐチャネルソースドレイン電極拡
散層（９）およびＮチャネルトランジスタの基板へのコ
ンタクト拡散層（１０）を形成する。次に、第２図（ｅ
）に示すように、このレジスト（８）を除去したのち、
Ｎチャネルソースドレイン形成相ｑレジスト（１１）を
パターンユングする。この結果、このレジスト（１１）
はＮチャネルゲート電極上、Ｎチャネルトランジスタの
基板へのコンタクト部分、およびＰチャネルトランジス
タのソースドレインおよびゲート電極上を覆う。したが
って、開孔部はＮチャネルトランジスタのソースドレイ
ン部分およびＮウェルへのコンタクト部分になる。次に
第２図（ｆ）に示すように１このレジスト（１１）を用
いて、ゲート金属層（４）およびゲート酸化１１ｆ （
３）をエツチングする。そして、このレジスト（１１）
を残したままＮ型不純物のイオン注入を行ない、Ｎチャ
ネルソースドレイン電極拡散層（１２）およびＮウェル
へのコンタクト拡散層（１３）を形成する。次に、第１
図（ロ））に示すように、レジスト（１１）を除去した
のち、熱処理により、各々のイオン注入による損傷を回
復する。次に、第１図（ｈ）に示すように、相互配線の
ために、配線用層間絶縁膜（１４）を被着後、配線用金
属層（１５）を形成し、相補型ＭＯＢ電界効果トランジ
スタを形成することができる。
なお、上記実施例でｄＮウェル型の相補型ＭＯ８トラン
ジスタについて説明したが、Ｐウェル型の相補型Ｍ０８
トランジスタ、あるいはＮウェル型とＰウェル型の双方
を同一基板上に設ける相補型Ｍ０８ ）う／ジスタにつ
いても同様にできるととはもちろんである。
ジスタについて説明したが、Ｐウェル型の相補型Ｍ０８
トランジスタ、あるいはＮウェル型とＰウェル型の双方
を同一基板上に設ける相補型Ｍ０８ ）う／ジスタにつ
いても同様にできるととはもちろんである。
以上詳細に説明したように、この発明に係る半導体装置
の製造方法によればＰチャネルのゲート電極のパターン
ユングおよびＰチャネルソースドレインの形成と、Ｎチ
ャネルのゲート電極のパタ′−ンユングおよびＮチャネ
ルソースドレインの形成とを各々のレジストパターンを
用いて独立に形成できるため、写真製版上のやり直しが
許容できる。しかも２枚のマスクによりソースドレイン
電極およびゲート電極が形成できるため、マスク枚数の
低減による生産歩留りが向上するなどの効果がある。
の製造方法によればＰチャネルのゲート電極のパターン
ユングおよびＰチャネルソースドレインの形成と、Ｎチ
ャネルのゲート電極のパタ′−ンユングおよびＮチャネ
ルソースドレインの形成とを各々のレジストパターンを
用いて独立に形成できるため、写真製版上のやり直しが
許容できる。しかも２枚のマスクによりソースドレイン
電極およびゲート電極が形成できるため、マスク枚数の
低減による生産歩留りが向上するなどの効果がある。
第１図（ＩＬ）〜第１図偽）は従来の半導体装置の製造
方法を製造工程順に示す断面図、第２図（ａ）〜第２図
（ｈ）はこの発明に係る半導体装置の、製造方法の一実
施例を製造工程順に示す断面図である。 （１）・・・・Ｎウェル、（２）・・・・フィールド酸
化膜、（３）・・・・ゲート酸化膜、（４）・・・・ゲ
ート金属層、（５）・・・・レジスト、（６）・・・・
Ｎチャネルゲート電極、（７）・・・・Ｐチャネルゲー
ト電極、（８）・・・・レジスト、（９）・・・・Ｐチ
ャネルソースドレイン電極拡散層、（１０）・・・コン
タクト拡散層、（１１）・・・・レジスト、（１２）・
・・・Ｎチャネルソースドレイン電極拡散層、（１３）
・・・・コンタクト拡散層、（１４）・・・・配線用層
間絶縁膜、（１５）・・・・配線用金属層。 なお、図中、同一符号は同一または相当部分を 。 示す。 代理人 葛 野 信 −（外１名）第１図 第１図 第２図
方法を製造工程順に示す断面図、第２図（ａ）〜第２図
（ｈ）はこの発明に係る半導体装置の、製造方法の一実
施例を製造工程順に示す断面図である。 （１）・・・・Ｎウェル、（２）・・・・フィールド酸
化膜、（３）・・・・ゲート酸化膜、（４）・・・・ゲ
ート金属層、（５）・・・・レジスト、（６）・・・・
Ｎチャネルゲート電極、（７）・・・・Ｐチャネルゲー
ト電極、（８）・・・・レジスト、（９）・・・・Ｐチ
ャネルソースドレイン電極拡散層、（１０）・・・コン
タクト拡散層、（１１）・・・・レジスト、（１２）・
・・・Ｎチャネルソースドレイン電極拡散層、（１３）
・・・・コンタクト拡散層、（１４）・・・・配線用層
間絶縁膜、（１５）・・・・配線用金属層。 なお、図中、同一符号は同一または相当部分を 。 示す。 代理人 葛 野 信 −（外１名）第１図 第１図 第２図
Claims (1)
- 相補型Ｈｏｇ電界効果トランジスタのゲート電極および
ソースドレイン電極の形成工程において、Ｐチャネルゲ
ート電極のパターンニングとＰチャネルンースドレイｙ
拡散層およびＰチャネルトランジスタの基板又紘ウェル
へのコンタクト拡散層の形成のためのイオン注入マスク
のレジストパターンニングを一枚のマスクによるレジス
トパターンで処理し、Ｎチャネルゲート電極のパターン
ニングとＮチャネルソースドレイン拡散層およびＮチャ
ネルトランジスタの基板又はウェルへのコンタクト拡散
層の形成のためのイオン注入マスクのレジストパターン
ニングを他の一枚のマスクによるパターンニングで処理
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131978A JPS5832447A (ja) | 1981-08-20 | 1981-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131978A JPS5832447A (ja) | 1981-08-20 | 1981-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5832447A true JPS5832447A (ja) | 1983-02-25 |
Family
ID=15070675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131978A Pending JPS5832447A (ja) | 1981-08-20 | 1981-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0136632A2 (en) * | 1983-10-06 | 1985-04-10 | International Business Machines Corporation | A single mask process for implanting self-aligned source and drain electrodes to form a cmos structure |
| JPH01120861A (ja) * | 1987-11-05 | 1989-05-12 | Fujitsu Ltd | Ｃｍｏｓ半導体装置の製造方法 |
-
1981
- 1981-08-20 JP JP56131978A patent/JPS5832447A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0136632A2 (en) * | 1983-10-06 | 1985-04-10 | International Business Machines Corporation | A single mask process for implanting self-aligned source and drain electrodes to form a cmos structure |
| JPH01120861A (ja) * | 1987-11-05 | 1989-05-12 | Fujitsu Ltd | Ｃｍｏｓ半導体装置の製造方法 |
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