JP2880937B2 - Ｃｍｏｓデバイスのゲート電極の形成方法 - Google Patents

Ｃｍｏｓデバイスのゲート電極の形成方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体デバイス
のゲート電極の形成方法に関するもので、特にＣＭＯＳ
（相補形ＭＯＳ）デバイスに使用されるＮＭＯＳ（Ｎチ
ャンネルＭＯＳ）トランジスタおよびＰＭＯＳ（Ｐチャ
ンネルＭＯＳ）トランジスタのゲート電極の形成方法に
関する。
【０００２】
【従来の技術】一般に、ＣＭＯＳデバイスは、極性が互
いに異なるＮＭＯＳトランジスタとＰＭＯＳトランジス
タを組み合わさせて動作させる半導体デバイスの一種で
あり、小消費電力のデバイスとして広く利用されてお
り、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ
の各ゲート電極としては、その形成方法によりポリシリ
コン電極、シリサイド電極、ポリサイド電極などいろい
ろあり、この中のいずれでゲート電極を形成するかによ
り、ＣＭＯＳデバイス全体としての特性に大きい影響を
与えるが、電気電導性および安定性の優秀なポリサイド
ゲート電極が主として使用されてきた。
【０００３】従来技術によるＣＭＯＳデバイスは、図６
に示すような断面構造を有しており、使用されるＮＭＯ
ＳトランジスタおよびＰＭＯＳトランジスタは、シリコ
ン基板１、Ｎウェル２、Ｐウェル３、フィールド酸化膜
４、ゲート酸化膜５、ポリシリコン膜６、シリサイド膜
７を含んで成っている。
【０００４】図示のように、従来のＣＭＯＳデバイス
は、ツインタブ（ｔｗｉｎ−ｔｕｂ）構造をしており、
これに使用されるゲート電極は、シリコン基板１にＮウ
ェル２およびＰウェル３のツインタブとフィールド酸化
膜４を形成した後、これら全体構造の上にゲート酸化膜
５、ポリシリコン膜６、シリサイド膜７を順次に形成
し、その後ゲート電極のためのパターニングを実施して
最終のポリサイド（ポリシリコン膜６＋シリサイド膜
７）ゲート電極を形成している。すなわち、従来のＣＭ
ＯＳデバイスに使用されるＮＭＯＳトランジスタおよび
ＰＭＯＳトランジスタの両方のゲート電極は、全て同じ
ポリサイド電極で形成されている。
【０００５】
【発明が解決しようとする課題】しかし、そのようにＰ
ＭＯＳおよびＮＭＯＳの両方のゲートを同じポリサイド
に形成する従来の技術は、後続の工程においてシリサイ
ド膜が多量のストレスを発生させ、シリサイド膜内に含
まれた不純物がゲート酸化膜へ移動してゲート酸化膜の
特性を劣化させ、もって全体ＣＭＯＳデバイスの信頼性
および歩留りを低下させる問題点があった。
【０００６】したがって、上記問題点を解決するために
案出したこの発明は、シリサイド膜によるデバイスの劣
化およびストレスの発生をＣＭＯＳを構成するＰＭＯＳ
にだけ局限させ、ＣＭＯＳデバイスの信頼性および歩留
りを向上させるＣＭＯＳデバイスのゲート電極の形成方
法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、ＣＭＯＳデバイスのゲート電極の形成
方法において、半導体基板の上にゲート絶縁膜、第１電
導膜、保護膜を順次に形成する第１段階と、上記保護膜
中ＰＭＯＳトランジスタが形成される部位の保護膜をエ
ッチング除去する第２段階と、以上の全体構造の上に第
２電導膜を形成した後、上記保護膜の上の第２電導膜を
除去し、さらに上記保護膜の一部を除去する第３段階
と、ゲート電極用マスクパターンを利用して上記第２電
導膜、保護膜、第１電導膜、ゲート絶縁膜をパターニン
グする第４段階とを含んでなることを特徴とするもので
ある。
【０００８】
【発明の実施の形態】以下、添付された図面の図１〜５
を参照してこの発明の実施態様を詳細に説明する。図１
〜５は、この発明によるツインタブ構造のＣＭＯＳデバ
イスのゲート電極を形成する工程における半導体デバイ
スの断面を示すもので、図面において、１１はシリコン
基板、１２はＮウェル、１３はＰウェル、１４はフィー
ルド酸化膜、１５はゲート酸化膜、１６はポリシリコン
膜、１７は酸化膜、１８は感光膜、１９はシリサイド膜
をそれぞれ示す。
【０００９】この発明において、ＣＭＯＳデバイスのゲ
ート電極として、図示のようにＮＭＯＳトランジスタの
ゲート電極はポリシリコンで形成し、ＰＭＯＳトランジ
スタのゲート電極はポリサイドで形成するのであるが、
そのためには、まず、図１のように、シリコン基板１１
の上にＮウェル１２、Ｐウェル１３、フィールド酸化膜
１４を形成した後、以上の全体構造の上にゲート酸化膜
１５、ポリシリコン膜１６、酸化膜１７を順次に形成す
る。この際、上記酸化膜１７は以後蒸着されるシリサイ
ド膜より厚く形成しなければならない。
【００１０】次いで、図２に示されるように、Ｎウェル
１２側のＰＭＯＳトランジスタが形成される部位（特
に、そのゲート電極が形成される部位）を除外した全て
の部位に感光膜１８のパターンを形成した後、この感光
膜１８のパターンを利用して露出部位の酸化膜１７をエ
ッチング除去し、さらにポリシリコン膜１６の一部の厚
さをエッチング除去する。
【００１１】続いて、図３に示されるように、感光膜１
８を除去して、これらの全体構造の上にシリサイド膜１
９を形成すると、ＰＭＯＳ領域のポリシリコン膜１６の
上に形成されるシリサイド膜１９は安定的に蒸着される
が、Ｐウェル側のＮＭＯＳ領域の酸化膜１７の上に形成
されるシリサイド膜１９はそのストレスにより裂けたり
離れたりして浮き上がる。
【００１２】ここで、図４に示されるように、酸化膜１
７のエッチング剤を利用して湿式エッチングを行うと、
ＮＭＯＳトランジスタ領域のシリサイド膜１９は全て除
去され、酸化膜１７も一部の厚さが除去される。この
時、上記酸化膜１７は、ＰＭＯＳトランジスタのゲート
電極となるシリサイド膜１９の高さと合うために、その
一部の厚さが残ることになり、これにより後続の平坦化
の工程が容易になる。
【００１３】次いで、Ｐウェル１３側のＮＭＯＳトラン
ジスタ領域にはリン（Ｐ）を、ＰＭＯＳトランジスタ領
域には硼素（Ｂ）をそれぞれイオン注入して、ポリシリ
コン膜１６の電気電導性を向上させる。
【００１４】最後に、図５に示されるように、ゲート電
極用パターンを利用してシリサイド膜１９、酸化膜１
７、ポリシリコン膜１６、ゲート酸化膜１５を順次にパ
ターニングして、最終ゲート電極をそれぞれ形成する。
【００１５】したがって、キャリヤ移動度が低いＰＭＯ
Ｓトランジスタ領域には電気電導度が優秀なポリサイド
ゲート電極が、キャリヤ移動度が良好なＮＭＯＳトラン
ジスタ領域には電気電導度がポリサイドよりは低いが安
定度が優秀なポリシリコンゲート電極が、それぞれ形成
されることにより、シリサイド膜による影響を小さくす
ることができる。
【００１６】この場合、酸化膜１７は、上述のようにそ
の一部の厚さが残っていてもいいし、または全て除去さ
れしてもいい。ただし、酸化膜１７を全て除去する場合
には、上記図２の工程においてポリシリコン膜１６を上
述の実施態様の場合に比べてより多い厚さ除去すると、
後続の平坦化の工程が簡単になる。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、ＮＭＯＳトランジスタのゲート電極はポリシリコン
で、ＰＭＯＳトランジスタのゲート電極はポリサイドで
形成するのであるが、半分でもポリシリコン電極を採用
することにより、シリサイド膜による素子の劣化および
ストレス発生の可能性を減少させ、ＣＭＯＳデバイスの
信頼性および歩留りを向上させる特有の効果がある。
【００１８】また、この発明では、ＰＭＯＳトランジス
タのゲート電極にはポリサイド構造とするためにシリサ
イド膜を使用しなければならないが、これはＰＭＯＳト
ランジスタのキャリヤが正孔であって、正孔のキャリヤ
移動度がＮＭＯＳトランジスタにおける電子のキャリヤ
移動度より低いので、このキャリヤ移動度の低いＰＭＯ
Ｓトランジスタのゲート電極を電気電導度が優秀なポリ
サイド構造とすることにより、ＮＭＯＳトランジスタと
ＰＭＯＳトランジスタの動作速度をほぼ合わせることが
でき、ＣＭＯＳデバイスとして大いに意義のあることで
ある。
【図面の簡単な説明】
【図１】 この発明によるＣＭＯＳデバイスのゲート電
極を形成する工程における半導体デバイスの断面図であ
る。
【図２】 この発明によるＣＭＯＳデバイスのゲート電
極を形成する工程における半導体デバイスの断面図であ
る。
【図３】 この発明によるＣＭＯＳデバイスのゲート電
極を形成する工程における半導体デバイスの断面図であ
る。
【図４】 この発明によるＣＭＯＳデバイスのゲート電
極を形成する工程における半導体デバイスの断面図であ
る。
【図５】 この発明によるＣＭＯＳデバイスのゲート電
極を形成する工程における半導体デバイスの断面図であ
る。
【図６】 従来技術によるＣＭＯＳデバイスのゲート電
極の様相を示す半導体デバイスの断面図である。
【符号の説明】
１…シリコン基板、２…Ｎウェル、３…Ｐウェル、４…
フィールド酸化膜、５…ゲート酸化膜、６…ポリシリコ
ン膜、７…シリサイド膜、１１…シリコン基板、１２…
Ｎウェル、１３…Ｐウェル、１４…フィールド酸化膜、
１５…ゲート酸化膜、１６…ポリシリコン膜、１７…酸
化膜、１８…感光膜、１９…シリサイド膜・
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュングフン イ 大韓民国 467−860 キョウンキド イ チヨンクン ブバリュブ アミ−リ サ ン 136−１ ヒュンダイ エレクトロ ニクス インダストリイズ カンパニー リミテッド内 (56)参考文献 特開 平６−224379（ＪＰ，Ａ) 特開 昭59−125650（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8238 H01L 27/092 H01L 29/78

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＣＭＯＳデバイスのゲート電極の形成方
    法であって、 半導体基板の上にゲート絶縁膜、第１電導膜、保護膜を
    順次に形成する第１段階と、 上記保護膜中ＰＭＯＳトランジスタが形成される部位の
    保護膜を除去する第２段階と、 以上の全体構造の上に第２電導膜を形成した後、上記保
    護膜の上の第２電導膜を除去し、さらに上記保護膜の一
    部を除去する第３段階と、 ゲート電極用マスクパターンを利用して上記第２電導
    膜、保護膜、第１電導膜、ゲート絶縁膜をパターニング
    する第４段階とを含んでなることを特徴とする方法。
  2. 【請求項２】 請求項１に記載のゲート電極の形成方法
    において、 上記第１電導膜がポリシリコン膜で構成されることを特
    徴とする方法。
  3. 【請求項３】 請求項１に記載のゲート電極の形成方法
    において、 上記第２電導膜がシリサイド膜で構成されることを特徴
    とする方法。
  4. 【請求項４】 請求項１に記載のゲート電極の形成方法
    において、 上記第２段階を遂行した後に、露出された上記第１電導
    膜の一部の厚さをエッチング除去する第５段階を含んで
    遂行し、その後に上記第３段階を遂行することを特徴と
    する方法。
  5. 【請求項５】 請求項１に記載のゲート電極の形成方法
    において、 上記第３段階において、上記保護膜の残される部分の表
    面の高さが上記第２電導膜の表面の高さと同じになるよ
    うに上記保護膜の一部の厚さを除去することを特徴とす
    る方法。
  6. 【請求項６】 請求項１に記載のゲート電極の形成方法
    において、 上記第３段階を遂行した後に、ＮＭＯＳトランジスタ領
    域には５価の不純物をイオン注入しＰＭＯＳトランジス
    タ領域には３価の不純物をイオン注入する第６段階を含
    んで遂行し、その後に上記第４段階を遂行することを特
    徴とする方法。
  7. 【請求項７】 請求項１に記載のゲート電極の形成方法
    において、 上記保護膜を上記第２電導膜より厚く形成することを特
    徴とする方法。
  8. 【請求項８】 請求項１に記載のゲート電極の形成方法
    において、 上記保護膜上の第２電導膜および上記保護膜を保護膜エ
    ッチング剤を使用して除去することを特徴とする方法。
  9. 【請求項９】 請求項１に記載のゲート電極の形成方法
    において、 上記保護膜が酸化膜であることを特徴とする方法。
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