JP2001077211A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】製造工程の増加を抑えて内部回路領域のトラン
ジスタとＥＳＤ保護素子としてのトランジスタを形成す
ることが困難であった。 【解決手段】入力回路領域２８に形成されたＥＳＤ保護
素子を構成するトランジスタＮ２、Ｐ２は、内部回路領
域２７のトランジスタＮ１、Ｐ１と同様にＬＤＤ構造と
されている。これらトランジスタＮ２、Ｐ２のチャネル
領域の不純物濃度はトランジスタＮ１、Ｐ１のチャネル
領域の不純物濃度より低く設定されている。トランジス
タＮ２、Ｐ２がトランジスタＮ１、Ｐ１と同一構成であ
るため、製造工程の増加を抑止できる。
ジスタとＥＳＤ保護素子としてのトランジスタを形成す
ることが困難であった。 【解決手段】入力回路領域２８に形成されたＥＳＤ保護
素子を構成するトランジスタＮ２、Ｐ２は、内部回路領
域２７のトランジスタＮ１、Ｐ１と同様にＬＤＤ構造と
されている。これらトランジスタＮ２、Ｐ２のチャネル
領域の不純物濃度はトランジスタＮ１、Ｐ１のチャネル
領域の不純物濃度より低く設定されている。トランジス
タＮ２、Ｐ２がトランジスタＮ１、Ｐ１と同一構成であ
るため、製造工程の増加を抑止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば半導体素子
を静電破壊から保護するＥＳＤ（Electro-StaticDischa
rge）保護素子を有する半導体装置とその製造方法に関
する。
を静電破壊から保護するＥＳＤ（Electro-StaticDischa
rge）保護素子を有する半導体装置とその製造方法に関
する。
【０００２】
【従来の技術】例えば半導体装置の入力部には、ＥＳＤ
保護素子が設けられ、入力パッドに高い静電気が印加さ
れた場合においても、このＥＳＤ保護素子によりチップ
内の素子の破壊が防止されている。この種のＥＳＤ保護
素子としては、近時、ソース領域、ドレイン領域間に高
電圧が印加された場合、ドレイン領域とチャネル間に形
成される空乏層がソース領域に到達し、パンチスルー電
流が流れて動作するタイプのものが開発されている。
保護素子が設けられ、入力パッドに高い静電気が印加さ
れた場合においても、このＥＳＤ保護素子によりチップ
内の素子の破壊が防止されている。この種のＥＳＤ保護
素子としては、近時、ソース領域、ドレイン領域間に高
電圧が印加された場合、ドレイン領域とチャネル間に形
成される空乏層がソース領域に到達し、パンチスルー電
流が流れて動作するタイプのものが開発されている。
【０００３】図１４は、従来のパンチスルータイプのＥ
ＳＤ保護素子を有する半導体装置を示している。例えば
Ｐ型半導体基板１の表面領域には、複数の素子分離領域
２、３、４、５、６が形成されている。半導体基板１の
内部回路領域７にはＬＤＤ（Lightly Doped ドレイン領
域）構造のＮチャネルＭＯＳトランジスタ９及びＰチャ
ネルＭＯＳトランジスタ１０が形成されている。また、
入力回路領域８には、ＥＳＤ保護素子としてのＮチャネ
ルＭＯＳトランジスタ１１及びＰチャネルＭＯＳトラン
ジスタ１２が形成されている。これらトランジスタ１
１、１２はＬＤＤ構造ではなく、シングルドレイン構造
とされている。入力パッド１３は前記トランジスタ１
１、１２のドレイン領域に接続されるとともに、例えば
インバータ回路１４を介して内部回路領域７のトランジ
スタに接続される。さらに、前記トランジスタ１１、１
２のゲート電極及びソース領域はそれぞれ接地されてい
る。
ＳＤ保護素子を有する半導体装置を示している。例えば
Ｐ型半導体基板１の表面領域には、複数の素子分離領域
２、３、４、５、６が形成されている。半導体基板１の
内部回路領域７にはＬＤＤ（Lightly Doped ドレイン領
域）構造のＮチャネルＭＯＳトランジスタ９及びＰチャ
ネルＭＯＳトランジスタ１０が形成されている。また、
入力回路領域８には、ＥＳＤ保護素子としてのＮチャネ
ルＭＯＳトランジスタ１１及びＰチャネルＭＯＳトラン
ジスタ１２が形成されている。これらトランジスタ１
１、１２はＬＤＤ構造ではなく、シングルドレイン構造
とされている。入力パッド１３は前記トランジスタ１
１、１２のドレイン領域に接続されるとともに、例えば
インバータ回路１４を介して内部回路領域７のトランジ
スタに接続される。さらに、前記トランジスタ１１、１
２のゲート電極及びソース領域はそれぞれ接地されてい
る。
【０００４】上記構成において、入力パッド１３に高電
圧が印加されると、例えばトランジスタ１１のドレイン
領域とチャネル間に形成される空乏層がソース領域に到
達し、パンチスルー電流が流れる。このため、入力パッ
ド１３、トランジスタ１１のドレイン領域、ソース領
域、接地間に電流経路が形成され、この経路を介して入
力パッド１３に印加された高電圧に伴う電流が流れる。
圧が印加されると、例えばトランジスタ１１のドレイン
領域とチャネル間に形成される空乏層がソース領域に到
達し、パンチスルー電流が流れる。このため、入力パッ
ド１３、トランジスタ１１のドレイン領域、ソース領
域、接地間に電流経路が形成され、この経路を介して入
力パッド１３に印加された高電圧に伴う電流が流れる。
【０００５】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置は、内部回路領域７のトランジスタ９、１０
がＬＤＤ構造であり、入力回路領域８のＥＳＤ保護素子
を構成するトランジスタ１１、１２がシングルドレイン
構造のトランジスタにより構成されている。このため、
トランジスタ９、１０とＥＳＤ保護素子としてのトラン
ジスタ１１、１２を同一の製造工程により形成すること
が困難であり、製造工程が増加するものであった。
半導体装置は、内部回路領域７のトランジスタ９、１０
がＬＤＤ構造であり、入力回路領域８のＥＳＤ保護素子
を構成するトランジスタ１１、１２がシングルドレイン
構造のトランジスタにより構成されている。このため、
トランジスタ９、１０とＥＳＤ保護素子としてのトラン
ジスタ１１、１２を同一の製造工程により形成すること
が困難であり、製造工程が増加するものであった。
【０００６】また、前記トランジスタ１１、１２のソー
ス領域、ドレイン領域に注入された不純物は、アニール
工程において拡散し、一部がゲート電極の下部に至り、
ゲート電極とオーバーラップされる。このため、ドレイ
ン領域に高電圧が印加された際、ゲート電極とドレイン
領域との間に高電界がかかり、このオーバーラップ部分
が絶縁破壊されるという問題を有している。
ス領域、ドレイン領域に注入された不純物は、アニール
工程において拡散し、一部がゲート電極の下部に至り、
ゲート電極とオーバーラップされる。このため、ドレイ
ン領域に高電圧が印加された際、ゲート電極とドレイン
領域との間に高電界がかかり、このオーバーラップ部分
が絶縁破壊されるという問題を有している。
【０００７】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、製造工程の
増加を抑えて内部回路領域のトランジスタとＥＳＤ保護
素子としてのトランジスタを形成することができ、さら
に、ゲート電極とドレイン領域とのオーバーラップ部分
における絶縁破壊を防止することが可能な半導体装置と
その製造方法を提供しようとするものである。
れたものであり、その目的とするところは、製造工程の
増加を抑えて内部回路領域のトランジスタとＥＳＤ保護
素子としてのトランジスタを形成することができ、さら
に、ゲート電極とドレイン領域とのオーバーラップ部分
における絶縁破壊を防止することが可能な半導体装置と
その製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
ドレインが入力パッドに接続され、ゲート及びソースが
接地された第１のＮチャネルトランジスタ、及び第１の
Ｐチャネルトランジスタと、ＬＤＤ構造を有する第２の
Ｎチャネルトランジスタ、及び第２のＰチャネルトラン
ジスタとを有し、前記第１のＮチャネルトランジスタ及
び第１のＰチャネルトランジスタはＬＤＤ構造とされ、
チャネル領域の不純物濃度が前記第２のＮチャネルトラ
ンジスタ及び第２のＰチャネルトランジスタの不純物濃
度より低く設定されている。
ドレインが入力パッドに接続され、ゲート及びソースが
接地された第１のＮチャネルトランジスタ、及び第１の
Ｐチャネルトランジスタと、ＬＤＤ構造を有する第２の
Ｎチャネルトランジスタ、及び第２のＰチャネルトラン
ジスタとを有し、前記第１のＮチャネルトランジスタ及
び第１のＰチャネルトランジスタはＬＤＤ構造とされ、
チャネル領域の不純物濃度が前記第２のＮチャネルトラ
ンジスタ及び第２のＰチャネルトランジスタの不純物濃
度より低く設定されている。
【０００９】前記第１のＮチャネルトランジスタ及び第
１のＰチャネルトランジスタのゲート長は、前記第２の
Ｎチャネルトランジスタ及び第２のＰチャネルトランジ
スタのゲート長より長く設定されている。
１のＰチャネルトランジスタのゲート長は、前記第２の
Ｎチャネルトランジスタ及び第２のＰチャネルトランジ
スタのゲート長より長く設定されている。
【００１０】本発明の半導体装置の製造方法は、第１導
電型の半導体基板の表面領域に複数の素子分離領域を形
成する工程と、前記半導体基板の内部回路領域に第１導
電型の第１のウェル領域、及び第２導電型の第２のウェ
ル領域を形成し、前記半導体基板の入力回路領域に第１
導電型の第３のウェル領域及び第２導電型の第４のウェ
ル領域を形成する工程と、前記半導体基板上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリ
コン膜を形成し、このポリシリコン膜及び前記ゲート絶
縁膜をエッチングし、前記第１、第２、第３、第４のウ
ェル領域上に第１、第２、第３、第４のゲート電極を形
成する工程と、前記第１、第３のゲート電極をマスクと
して前記第１、第３のウェル領域に第２導電型の不純物
を導入して、第２導電型の第１の不純物拡散領域を形成
し、前記第２、第４のゲート電極をマスクとして前記第
２、第４のウェル領域に第１導電型の不純物を導入し
て、第１導電型の第１の不純物拡散領域を形成する工程
と、前記第１乃至第４のゲート電極の側面に側壁絶縁膜
を形成する工程と、前記側壁絶縁膜をマスクとして前記
第１、第３のウェル領域内に前記第２導電型の第１の不
純物拡散領域より濃度が高い第２導電型の不純物を導入
して、第２導電型の第２の不純物拡散領域を形成し、前
記側壁絶縁膜をマスクとして前記第２、第４のウェル領
域に前記第１導電型の第１の不純物拡散領域より濃度が
高い第１導電型の不純物を導入し、第１導電型の第２の
不純物拡散領域を形成する工程とを具備している。
電型の半導体基板の表面領域に複数の素子分離領域を形
成する工程と、前記半導体基板の内部回路領域に第１導
電型の第１のウェル領域、及び第２導電型の第２のウェ
ル領域を形成し、前記半導体基板の入力回路領域に第１
導電型の第３のウェル領域及び第２導電型の第４のウェ
ル領域を形成する工程と、前記半導体基板上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリ
コン膜を形成し、このポリシリコン膜及び前記ゲート絶
縁膜をエッチングし、前記第１、第２、第３、第４のウ
ェル領域上に第１、第２、第３、第４のゲート電極を形
成する工程と、前記第１、第３のゲート電極をマスクと
して前記第１、第３のウェル領域に第２導電型の不純物
を導入して、第２導電型の第１の不純物拡散領域を形成
し、前記第２、第４のゲート電極をマスクとして前記第
２、第４のウェル領域に第１導電型の不純物を導入し
て、第１導電型の第１の不純物拡散領域を形成する工程
と、前記第１乃至第４のゲート電極の側面に側壁絶縁膜
を形成する工程と、前記側壁絶縁膜をマスクとして前記
第１、第３のウェル領域内に前記第２導電型の第１の不
純物拡散領域より濃度が高い第２導電型の不純物を導入
して、第２導電型の第２の不純物拡散領域を形成し、前
記側壁絶縁膜をマスクとして前記第２、第４のウェル領
域に前記第１導電型の第１の不純物拡散領域より濃度が
高い第１導電型の不純物を導入し、第１導電型の第２の
不純物拡散領域を形成する工程とを具備している。
【００１１】本発明の半導体装置の製造方法は、第１導
電型の半導体基板の表面領域に複数の素子分離領域を形
成する工程と、前記半導体基板の内部回路領域に第１導
電型の第１のウェル領域、及び第２導電型の第２のウェ
ル領域を形成し、前記半導体基板の入力回路領域に第１
導電型の第３のウェル領域及び第２導電型の第４のウェ
ル領域を形成する工程と、前記半導体基板上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリ
コン膜を形成し、このポリシリコン膜及び前記ゲート絶
縁膜をエッチングし、前記第１、第２、第３、第４のウ
ェル領域上に第１、第２、第３、第４のゲート電極を形
成する工程と、前記第１、第３のゲート電極をマスクと
して前記第１、第３のウェル領域に第２導電型の不純物
を導入して、第２導電型の第１の不純物拡散領域を形成
し、前記第２、第４のゲート電極をマスクとして前記第
２、第４のウェル領域に第１導電型の不純物を導入し
て、第１導電型の第１の不純物拡散領域を形成する工程
と、前記第１乃至第４のゲート電極の側面に側壁絶縁膜
を形成する工程と、前記側壁絶縁膜をマスクとして前記
第１のウェル領域に第２導電型の第１の不純物拡散領域
より濃度が高い第２導電型の不純物を導入して、第２導
電型の第２の不純物拡散領域を形成し、前記側壁絶縁膜
をマスクとして前記第２のウェル領域に第１導電型の第
１の不純物拡散領域より濃度が高い第１導電型の不純物
を導入し、第１導電型の第２の不純物拡散領域を形成す
る工程とを具備している。
電型の半導体基板の表面領域に複数の素子分離領域を形
成する工程と、前記半導体基板の内部回路領域に第１導
電型の第１のウェル領域、及び第２導電型の第２のウェ
ル領域を形成し、前記半導体基板の入力回路領域に第１
導電型の第３のウェル領域及び第２導電型の第４のウェ
ル領域を形成する工程と、前記半導体基板上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリ
コン膜を形成し、このポリシリコン膜及び前記ゲート絶
縁膜をエッチングし、前記第１、第２、第３、第４のウ
ェル領域上に第１、第２、第３、第４のゲート電極を形
成する工程と、前記第１、第３のゲート電極をマスクと
して前記第１、第３のウェル領域に第２導電型の不純物
を導入して、第２導電型の第１の不純物拡散領域を形成
し、前記第２、第４のゲート電極をマスクとして前記第
２、第４のウェル領域に第１導電型の不純物を導入し
て、第１導電型の第１の不純物拡散領域を形成する工程
と、前記第１乃至第４のゲート電極の側面に側壁絶縁膜
を形成する工程と、前記側壁絶縁膜をマスクとして前記
第１のウェル領域に第２導電型の第１の不純物拡散領域
より濃度が高い第２導電型の不純物を導入して、第２導
電型の第２の不純物拡散領域を形成し、前記側壁絶縁膜
をマスクとして前記第２のウェル領域に第１導電型の第
１の不純物拡散領域より濃度が高い第１導電型の不純物
を導入し、第１導電型の第２の不純物拡散領域を形成す
る工程とを具備している。
【００１２】本発明の半導体装置の製造方法は、第１導
電型の半導体基板の表面領域に複数の素子分離領域を形
成する工程と、前記半導体基板の内部回路領域に第１導
電型の第１のウェル領域、及び第２導電型の第２のウェ
ル領域を形成し、前記半導体基板の入力回路領域に第１
導電型の第３のウェル領域及び第２導電型の第４のウェ
ル領域を形成する工程と、前記半導体基板上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリ
コン膜を形成し、このポリシリコン膜及び前記ゲート絶
縁膜をエッチングし、前記第１、第２、第３、第４のウ
ェル領域上に第１、第２、第３、第４のゲート電極を形
成する工程と、前記第１のゲート電極をマスクとして前
記第１のウェル領域に第２導電型の不純物を導入して、
第２導電型の第１の不純物拡散領域を形成し、前記第２
のゲート電極をマスクとして前記第２のウェル領域に第
１導電型の不純物を導入して、第１導電型の第１の不純
物拡散領域を形成する工程と、前記第１乃至第４のゲー
ト電極の側面に側壁絶縁膜を形成する工程と、前記側壁
絶縁膜をマスクとして前記第１、第３のウェル領域に第
２導電型の第１の不純物拡散領域より濃度が高い第２導
電型の不純物を導入して、第２導電型の第２の不純物拡
散領域を形成し、前記側壁絶縁膜をマスクとして前記第
２、第４のウェル領域に第１導電型の第１の不純物拡散
領域より濃度が高い第１導電型の不純物を導入し、第１
導電型の第２の不純物拡散領域を形成する工程とを具備
している。
電型の半導体基板の表面領域に複数の素子分離領域を形
成する工程と、前記半導体基板の内部回路領域に第１導
電型の第１のウェル領域、及び第２導電型の第２のウェ
ル領域を形成し、前記半導体基板の入力回路領域に第１
導電型の第３のウェル領域及び第２導電型の第４のウェ
ル領域を形成する工程と、前記半導体基板上にゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリ
コン膜を形成し、このポリシリコン膜及び前記ゲート絶
縁膜をエッチングし、前記第１、第２、第３、第４のウ
ェル領域上に第１、第２、第３、第４のゲート電極を形
成する工程と、前記第１のゲート電極をマスクとして前
記第１のウェル領域に第２導電型の不純物を導入して、
第２導電型の第１の不純物拡散領域を形成し、前記第２
のゲート電極をマスクとして前記第２のウェル領域に第
１導電型の不純物を導入して、第１導電型の第１の不純
物拡散領域を形成する工程と、前記第１乃至第４のゲー
ト電極の側面に側壁絶縁膜を形成する工程と、前記側壁
絶縁膜をマスクとして前記第１、第３のウェル領域に第
２導電型の第１の不純物拡散領域より濃度が高い第２導
電型の不純物を導入して、第２導電型の第２の不純物拡
散領域を形成し、前記側壁絶縁膜をマスクとして前記第
２、第４のウェル領域に第１導電型の第１の不純物拡散
領域より濃度が高い第１導電型の不純物を導入し、第１
導電型の第２の不純物拡散領域を形成する工程とを具備
している。
【００１３】前記第３、第４のウェル領域を形成する工
程は、前記第１のウェル領域を形成するための第１導電
型の不純物と、前記第２のウェル領域を形成するための
第２導電型の不純物を導入して形成される。
程は、前記第１のウェル領域を形成するための第１導電
型の不純物と、前記第２のウェル領域を形成するための
第２導電型の不純物を導入して形成される。
【００１４】前記第３のウェル領域の不純物濃度は、前
記第１のウェル領域の不純物濃度より低く設定され、前
記第４のウェル領域の不純物濃度は、前記第２のウェル
領域の不純物濃度より低く設定されている。
記第１のウェル領域の不純物濃度より低く設定され、前
記第４のウェル領域の不純物濃度は、前記第２のウェル
領域の不純物濃度より低く設定されている。
【００１５】本発明の半導体装置は、ＭＯＳトランジス
タのドレイン領域とソース領域間のパンチスルーを利用
したＥＳＤ保護素子であって、半導体基板上にゲート絶
縁膜を介して設けられたゲート電極と、前記ゲート電極
の側面に設けられた側壁絶縁膜と、前記半導体基板内で
前記側壁絶縁膜と前記ゲート電極の境界より外側に設け
られたドレイン／ソース領域とを具備している。
タのドレイン領域とソース領域間のパンチスルーを利用
したＥＳＤ保護素子であって、半導体基板上にゲート絶
縁膜を介して設けられたゲート電極と、前記ゲート電極
の側面に設けられた側壁絶縁膜と、前記半導体基板内で
前記側壁絶縁膜と前記ゲート電極の境界より外側に設け
られたドレイン／ソース領域とを具備している。
【００１６】本発明の半導体装置は、ＭＯＳトランジス
タのドレイン領域とソース領域間のパンチスルーを利用
したＥＳＤ保護素子であって、半導体基板内に所定距離
離間して形成されたエクステンション領域と、前記半導
体基板内で前記エクステンション領域の両側に連続して
設けられたドレイン／ソース領域とを具備し、ゲート電
極を持たないことを特徴とする。
タのドレイン領域とソース領域間のパンチスルーを利用
したＥＳＤ保護素子であって、半導体基板内に所定距離
離間して形成されたエクステンション領域と、前記半導
体基板内で前記エクステンション領域の両側に連続して
設けられたドレイン／ソース領域とを具備し、ゲート電
極を持たないことを特徴とする。
【００１７】本発明の半導体装置は、ＭＯＳトランジス
タのドレイン領域とソース領域間のパンチスルーを利用
したＥＳＤ保護素子であって、半導体基板内に所定距離
離間して形成されたドレイン／ソース領域とを具備し、
ゲート電極を持たないことを特徴とする。
タのドレイン領域とソース領域間のパンチスルーを利用
したＥＳＤ保護素子であって、半導体基板内に所定距離
離間して形成されたドレイン／ソース領域とを具備し、
ゲート電極を持たないことを特徴とする。
【００１８】本発明の半導体装置は、ＭＯＳトランジス
タのドレイン領域とソース領域間のパンチスルーを利用
したＥＳＤ保護素子であって、半導体基板上に設けられ
たゲート電極と同様の形状の絶縁膜と、前記半導体基板
内で、前記絶縁膜の両側に形成されたドレイン／ソース
領域とを具備することを特徴とする。
タのドレイン領域とソース領域間のパンチスルーを利用
したＥＳＤ保護素子であって、半導体基板上に設けられ
たゲート電極と同様の形状の絶縁膜と、前記半導体基板
内で、前記絶縁膜の両側に形成されたドレイン／ソース
領域とを具備することを特徴とする。
【００１９】本発明の半導体装置の製造方法は、半導体
基板上の内部回路素子を形成する第１の領域と、ＥＳＤ
保護素子を形成する第２の領域にゲート絶縁膜を介して
第１、第２のゲート電極を形成する工程と、前記第１の
ゲート電極をマスクとして、前記第１の領域に不純物を
注入し、エクステンション拡散層を形成する工程と、前
記第１、第２のゲート電極の側面にそれぞれ側壁絶縁膜
を形成する工程と、前記側壁絶縁膜をマスクとして、前
記第１、第２の領域に不純物を注入し、ソース／ドレイ
ン領域を形成する工程とを具備している。
基板上の内部回路素子を形成する第１の領域と、ＥＳＤ
保護素子を形成する第２の領域にゲート絶縁膜を介して
第１、第２のゲート電極を形成する工程と、前記第１の
ゲート電極をマスクとして、前記第１の領域に不純物を
注入し、エクステンション拡散層を形成する工程と、前
記第１、第２のゲート電極の側面にそれぞれ側壁絶縁膜
を形成する工程と、前記側壁絶縁膜をマスクとして、前
記第１、第２の領域に不純物を注入し、ソース／ドレイ
ン領域を形成する工程とを具備している。
【００２０】本発明の半導体装置の製造方法は、半導体
基板上の内部回路素子を形成する第１の領域と、ＥＳＤ
保護素子を形成する第２の領域にゲート絶縁膜を介して
第１、第２のゲート電極を形成する工程と、前記第１、
第２のゲート電極をマスクとして、前記第１、第２の領
域に不純物を注入し、エクステンション拡散層をそれぞ
れ形成する工程と、前記第１、第２のゲート電極の側面
にそれぞれ側壁絶縁膜を形成する工程と、前記側壁絶縁
膜をマスクとして、前記第１、第２の領域に不純物を注
入し、ソース／ドレイン領域をそれぞれ形成する工程
と、前記第２の領域の前記第２のゲート電極、及び側壁
絶縁膜を除去する工程とを具備している。
基板上の内部回路素子を形成する第１の領域と、ＥＳＤ
保護素子を形成する第２の領域にゲート絶縁膜を介して
第１、第２のゲート電極を形成する工程と、前記第１、
第２のゲート電極をマスクとして、前記第１、第２の領
域に不純物を注入し、エクステンション拡散層をそれぞ
れ形成する工程と、前記第１、第２のゲート電極の側面
にそれぞれ側壁絶縁膜を形成する工程と、前記側壁絶縁
膜をマスクとして、前記第１、第２の領域に不純物を注
入し、ソース／ドレイン領域をそれぞれ形成する工程
と、前記第２の領域の前記第２のゲート電極、及び側壁
絶縁膜を除去する工程とを具備している。
【００２１】本発明の半導体装置の製造方法は、半導体
基板上の内部回路素子を形成する第１の領域と、ＥＳＤ
保護素子を形成する第２の領域のうち、前記第１の領域
のみにゲート絶縁膜を介してゲート電極を形成する工程
と、前記ゲート電極をマスクとして、前記第１の領域に
不純物を注入し、エクステンション拡散層を形成する工
程と、前記ゲート電極の側面に側壁絶縁膜を形成する工
程と、前記側壁絶縁膜をマスクとして、前記第１の領域
に不純物を注入し、ソース／ドレイン領域を形成する工
程と、前記第２の領域のゲート電極形成位置に、ゲート
電極と同様の幅を有するマスクを用いて不純物を注入
し、ソース／ドレイン領域を形成する工程と、前記マス
クを除去する工程とを具備している。
基板上の内部回路素子を形成する第１の領域と、ＥＳＤ
保護素子を形成する第２の領域のうち、前記第１の領域
のみにゲート絶縁膜を介してゲート電極を形成する工程
と、前記ゲート電極をマスクとして、前記第１の領域に
不純物を注入し、エクステンション拡散層を形成する工
程と、前記ゲート電極の側面に側壁絶縁膜を形成する工
程と、前記側壁絶縁膜をマスクとして、前記第１の領域
に不純物を注入し、ソース／ドレイン領域を形成する工
程と、前記第２の領域のゲート電極形成位置に、ゲート
電極と同様の幅を有するマスクを用いて不純物を注入
し、ソース／ドレイン領域を形成する工程と、前記マス
クを除去する工程とを具備している。
【００２２】本発明の半導体装置の製造方法は、半導体
基板上の内部回路素子を形成する第１の領域と、ＥＳＤ
保護素子を形成する第２の領域のうち、前記第１の領域
のみにゲート絶縁膜を介してゲート電極を形成する工程
と、前記ゲート電極をマスクとして、前記第１の領域に
不純物を注入し、エクステンション拡散層を形成する工
程と、前記ゲート電極の側面に側壁絶縁膜を形成する工
程と、前記側壁絶縁膜をマスクとして、前記第１の領域
に不純物を注入し、ソース／ドレイン領域を形成する工
程と、前記第２の領域のゲート電極形成位置に、ゲート
電極と同様の幅を有する絶縁膜を用いて不純物を注入
し、ソース／ドレイン領域を形成する工程とを具備して
いる。
基板上の内部回路素子を形成する第１の領域と、ＥＳＤ
保護素子を形成する第２の領域のうち、前記第１の領域
のみにゲート絶縁膜を介してゲート電極を形成する工程
と、前記ゲート電極をマスクとして、前記第１の領域に
不純物を注入し、エクステンション拡散層を形成する工
程と、前記ゲート電極の側面に側壁絶縁膜を形成する工
程と、前記側壁絶縁膜をマスクとして、前記第１の領域
に不純物を注入し、ソース／ドレイン領域を形成する工
程と、前記第２の領域のゲート電極形成位置に、ゲート
電極と同様の幅を有する絶縁膜を用いて不純物を注入
し、ソース／ドレイン領域を形成する工程とを具備して
いる。
【００２３】前記絶縁膜は、前記側壁絶縁膜の形成時に
側壁絶縁膜をパターニングすることにより形成されたサ
リサイド形成阻止層からなることを特徴とする。
側壁絶縁膜をパターニングすることにより形成されたサ
リサイド形成阻止層からなることを特徴とする。
【００２４】前記絶縁膜は、抵抗上に形成される絶縁膜
をパターニングすることにより形成されたサリサイド形
成阻止層からなることを特徴とする。
をパターニングすることにより形成されたサリサイド形
成阻止層からなることを特徴とする。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２６】（第１の実施例）先ず、図１を参照して本
発明の第１の実施例に係る半導体装置の構成について説
明する。図１において、例えばＰ型半導体基板２０に
は、Ｐ型ウェル領域２１が形成され、このＰ型ウェル領
域２１の表面領域には素子分離領域としてのフィールド
酸化膜２２、２３、２４、２５、２６が形成されてい
る。半導体基板２０の内部回路領域２７には、ＬＤＤ構
造のＮチャネルＭＯＳトランジスタＮ１及びＬＤＤ構造
のＰチャネルＭＯＳトランジスタＰ１が形成され、入力
回路領域２８には、ＥＳＤ保護素子としてのＮチャネル
ＭＯＳトランジスタＮ２及びＰチャネルＭＯＳトランジ
スタＰ２が形成されている。これらトランジスタＮ２、
Ｐ２も前記トランジスタＮ１、Ｐ１と同様にＬＤＤ構造
とされている。
発明の第１の実施例に係る半導体装置の構成について説
明する。図１において、例えばＰ型半導体基板２０に
は、Ｐ型ウェル領域２１が形成され、このＰ型ウェル領
域２１の表面領域には素子分離領域としてのフィールド
酸化膜２２、２３、２４、２５、２６が形成されてい
る。半導体基板２０の内部回路領域２７には、ＬＤＤ構
造のＮチャネルＭＯＳトランジスタＮ１及びＬＤＤ構造
のＰチャネルＭＯＳトランジスタＰ１が形成され、入力
回路領域２８には、ＥＳＤ保護素子としてのＮチャネル
ＭＯＳトランジスタＮ２及びＰチャネルＭＯＳトランジ
スタＰ２が形成されている。これらトランジスタＮ２、
Ｐ２も前記トランジスタＮ１、Ｐ１と同様にＬＤＤ構造
とされている。
【００２７】前記トランジスタＮ１はゲート電極３７
と、Ｐ型ウェル領域３１内に形成された低不純物濃度の
ＬＤＤ領域ｎ-、及び高不純物濃度のソース／ドレイン
領域ｎ+とにより構成されている。前記トランジスタＰ
１はゲート電極３８と、Ｎ型ウェル領域３４内に形成さ
れたＬＤＤ領域ｐ-、及びソース／ドレイン領域ｐ+とに
より構成されている。さらに、前記トランジスタＰ２は
ゲート電極３９と、例えばＰウェル領域３２にＮ型の不
純物をイオン注入して形成されたＮウェル領域３５内に
形成されたＬＤＤ領域ｐ-、及びソース／ドレイン領域
ｐ+とにより構成されている。前記トランジスタＮ２は
ゲート電極４０と、Ｐウェル領域２１内に形成されたＬ
ＤＤ領域ｎ-、及びソース／ドレイン領域ｎ+とにより構
成されている。
と、Ｐ型ウェル領域３１内に形成された低不純物濃度の
ＬＤＤ領域ｎ-、及び高不純物濃度のソース／ドレイン
領域ｎ+とにより構成されている。前記トランジスタＰ
１はゲート電極３８と、Ｎ型ウェル領域３４内に形成さ
れたＬＤＤ領域ｐ-、及びソース／ドレイン領域ｐ+とに
より構成されている。さらに、前記トランジスタＰ２は
ゲート電極３９と、例えばＰウェル領域３２にＮ型の不
純物をイオン注入して形成されたＮウェル領域３５内に
形成されたＬＤＤ領域ｐ-、及びソース／ドレイン領域
ｐ+とにより構成されている。前記トランジスタＮ２は
ゲート電極４０と、Ｐウェル領域２１内に形成されたＬ
ＤＤ領域ｎ-、及びソース／ドレイン領域ｎ+とにより構
成されている。
【００２８】前記各ゲート電極３７、３８、３９、４０
の側面には側壁絶縁膜４１がそれぞれ形成され、各ゲー
ト電極３７、３８、３９、４０の上面、及びソース／ド
レイン領域の上面には例えばコバルトシリサイド層４２
がそれぞれ形成されている。
の側面には側壁絶縁膜４１がそれぞれ形成され、各ゲー
ト電極３７、３８、３９、４０の上面、及びソース／ド
レイン領域の上面には例えばコバルトシリサイド層４２
がそれぞれ形成されている。
【００２９】入力パッド４３は、ＥＳＤ保護素子を構成
するトランジスタＮ２及びＰ２の各ドレインに接続され
るとともに、インバータ回路４４を介して内部回路領域
２７のトランジスタに接続される。さらに、トランジス
タＮ２、Ｐ２のゲート電極及びソースは接地されてい
る。
するトランジスタＮ２及びＰ２の各ドレインに接続され
るとともに、インバータ回路４４を介して内部回路領域
２７のトランジスタに接続される。さらに、トランジス
タＮ２、Ｐ２のゲート電極及びソースは接地されてい
る。
【００３０】図２は図１に示すＥＳＤ保護素子の動作を
示すものであり、図１と同一部分には同一符号を付して
いる。入力パッド４３に静電放電により例えば正の高電
圧が印加されると、ＮチャネルＭＯＳトランジスタＮ２
のドレイン領域とチャネル間に形成される空乏層ＤＬが
ソース領域に到達し、パンチスルー電流が流れる。この
ため、入力パッド４３、トランジスタＮ２のドレイン領
域、ソース領域、接地間に電流経路が形成され、この経
路を介して入力パッド４３に印加された高電圧に伴う放
電電流が流れる。したがって、内部回路領域に形成され
たトランジスタが保護される。
示すものであり、図１と同一部分には同一符号を付して
いる。入力パッド４３に静電放電により例えば正の高電
圧が印加されると、ＮチャネルＭＯＳトランジスタＮ２
のドレイン領域とチャネル間に形成される空乏層ＤＬが
ソース領域に到達し、パンチスルー電流が流れる。この
ため、入力パッド４３、トランジスタＮ２のドレイン領
域、ソース領域、接地間に電流経路が形成され、この経
路を介して入力パッド４３に印加された高電圧に伴う放
電電流が流れる。したがって、内部回路領域に形成され
たトランジスタが保護される。
【００３１】次に、図３乃至図６を参照して、上記構成
の半導体装置の製造方法について説明する。
の半導体装置の製造方法について説明する。
【００３２】図３（ａ）に示すように、例えばＰ型半導
体基板２０には、Ｐ型ウェル領域２１が形成され、この
Ｐ型ウェル領域２１の表面領域には素子分離領域として
のフィールド酸化膜２２、２３、２４、２５、２６が形
成される。この後、半導体基板２０の全面にシリコン酸
化膜２７が形成される。次いで、全面にレジスト膜３０
が形成され、このレジスト膜３０は、前記内部回路領域
２８の前記ＰチャネルＭＯＳトランジスタＰ１の形成領
域、及びＥＳＤ保護素子としての前記Ｎチャネルトラン
ジスタＮ２の形成領域を覆うようにパターニングされ
る。このレジストパターンをマスクとしてＮチャネルＭ
ＯＳトランジスタＮ１、ＰチャネルＭＯＳトランジスタ
Ｐ２の形成領域に、Ｐ型ウェル領域３１を形成するため
に、例えばボロンがイオン注入される。このボロンのド
ーズ量は例えば５×１０12ｃｍ-2である。
体基板２０には、Ｐ型ウェル領域２１が形成され、この
Ｐ型ウェル領域２１の表面領域には素子分離領域として
のフィールド酸化膜２２、２３、２４、２５、２６が形
成される。この後、半導体基板２０の全面にシリコン酸
化膜２７が形成される。次いで、全面にレジスト膜３０
が形成され、このレジスト膜３０は、前記内部回路領域
２８の前記ＰチャネルＭＯＳトランジスタＰ１の形成領
域、及びＥＳＤ保護素子としての前記Ｎチャネルトラン
ジスタＮ２の形成領域を覆うようにパターニングされ
る。このレジストパターンをマスクとしてＮチャネルＭ
ＯＳトランジスタＮ１、ＰチャネルＭＯＳトランジスタ
Ｐ２の形成領域に、Ｐ型ウェル領域３１を形成するため
に、例えばボロンがイオン注入される。このボロンのド
ーズ量は例えば５×１０12ｃｍ-2である。
【００３３】この後、図３（ｂ）に示すように、前記レ
ジスト膜３０が除去され、半導体基板２０の全面にレジ
スト膜３３が形成される。このレジスト膜３３は前記内
部回路領域２８のＮチャネルＭＯＳトランジスタＮ１の
形成領域、及びＥＳＤ保護素子としてのＮチャネルトラ
ンジスタＮ２の形成領域を覆うようにパターニングされ
る。このレジストパターンをマスクとしてＰチャネルＭ
ＯＳトランジスタＰ１、Ｐ２の形成領域に、Ｎ型ウェル
領域３４、３５を形成するために、例えばリンがイオン
注入される。このリンのドーズ量は例えば７×１０12ｃ
ｍ-2である。
ジスト膜３０が除去され、半導体基板２０の全面にレジ
スト膜３３が形成される。このレジスト膜３３は前記内
部回路領域２８のＮチャネルＭＯＳトランジスタＮ１の
形成領域、及びＥＳＤ保護素子としてのＮチャネルトラ
ンジスタＮ２の形成領域を覆うようにパターニングされ
る。このレジストパターンをマスクとしてＰチャネルＭ
ＯＳトランジスタＰ１、Ｐ２の形成領域に、Ｎ型ウェル
領域３４、３５を形成するために、例えばリンがイオン
注入される。このリンのドーズ量は例えば７×１０12ｃ
ｍ-2である。
【００３４】ここで、ＥＳＤ保護素子を構成するＰチャ
ネルＭＯＳトランジスタＰ２の形成領域は、Ｐ型の不純
物とＮ型の不純物の両方がイオン注入され、ＥＳＤ保護
素子を構成するＮチャネルＭＯＳトランジスタＮ２の形
成領域は、Ｐ型の不純物とＮ型の不純物のいずれもが注
入されていない。
ネルＭＯＳトランジスタＰ２の形成領域は、Ｐ型の不純
物とＮ型の不純物の両方がイオン注入され、ＥＳＤ保護
素子を構成するＮチャネルＭＯＳトランジスタＮ２の形
成領域は、Ｐ型の不純物とＮ型の不純物のいずれもが注
入されていない。
【００３５】次に、図４（ａ）に示すように、レジスト
膜３３、及びシリコン酸化膜２７が除去されたのち、ゲ
ート絶縁膜としてのシリコン酸化膜２７ａが形成され
る。このシリコン酸化膜２７ａの上にポリシリコン膜３
６が例えばＣＶＤ（Chemical Vapor Deposition）法に
より形成される。このとき、前記注入されたイオンがア
ニールされ、Ｐ型ウェル領域３１、３２、及びこれらＰ
型ウェル領域３１、３２より浅いＮ型ウェル領域３４、
３５が形成される。Ｐ型ウェル領域３１、３２のボロン
の濃度はＮチャネルＭＯＳトランジスタのチャネル領域
において約５×１０17ｃｍ-3であり、Ｎ型ウェル領域３
４のリンの濃度はＰチャネルＭＯＳトランジスタのチャ
ネル領域において約７×１０17ｃｍ-3である。
膜３３、及びシリコン酸化膜２７が除去されたのち、ゲ
ート絶縁膜としてのシリコン酸化膜２７ａが形成され
る。このシリコン酸化膜２７ａの上にポリシリコン膜３
６が例えばＣＶＤ（Chemical Vapor Deposition）法に
より形成される。このとき、前記注入されたイオンがア
ニールされ、Ｐ型ウェル領域３１、３２、及びこれらＰ
型ウェル領域３１、３２より浅いＮ型ウェル領域３４、
３５が形成される。Ｐ型ウェル領域３１、３２のボロン
の濃度はＮチャネルＭＯＳトランジスタのチャネル領域
において約５×１０17ｃｍ-3であり、Ｎ型ウェル領域３
４のリンの濃度はＰチャネルＭＯＳトランジスタのチャ
ネル領域において約７×１０17ｃｍ-3である。
【００３６】また、ＥＳＤ保護素子としてのＰチャネル
ＭＯＳトランジスタＰ２が形成されるＮ型ウェル領域３
５のリンの濃度は、チャネル領域において約２×１０17
ｃｍ -3となり、Ｎ型ウェル領域３４におけるリンの濃度
より低くなる。さらに、ＥＳＤ保護素子としてのＮチャ
ネルＭＯＳトランジスタＮ２が形成される領域は、上記
ボロン、及びリンがイオン注入されていない。このた
め、トランジスタＮ２が形成されるチャネル領域の不純
物濃度は、Ｐ型ウェル領域２１のボロンの濃度、約１×
１０17ｃｍ-3とされている。
ＭＯＳトランジスタＰ２が形成されるＮ型ウェル領域３
５のリンの濃度は、チャネル領域において約２×１０17
ｃｍ -3となり、Ｎ型ウェル領域３４におけるリンの濃度
より低くなる。さらに、ＥＳＤ保護素子としてのＮチャ
ネルＭＯＳトランジスタＮ２が形成される領域は、上記
ボロン、及びリンがイオン注入されていない。このた
め、トランジスタＮ２が形成されるチャネル領域の不純
物濃度は、Ｐ型ウェル領域２１のボロンの濃度、約１×
１０17ｃｍ-3とされている。
【００３７】前記ポリシリコン膜３６及び前記シリコン
酸化膜２７ａは、ゲート電極に対応してパターニングさ
れた図示せぬレジスト膜をマスクとして例えばＲＩＥ
（Reactive Ion Etching）によりエッチングされ、図４
（ｂ）に示すようにゲート電極３７、３８、３９、４０
が形成される。ここで、ＥＳＤ保護素子を構成するトラ
ンジスタＰ２、Ｎ２のゲート電極３９、４０のゲート長
は、内部回路領域に形成されるトランジスタＮ１、Ｐ１
のゲート電極３７、３８のゲート長より長く設定され
る。トランジスタＮ１、Ｐ１のゲート電極３７、３８の
ゲート長が例えば０．２５μｍである場合、トランジス
タＰ２のゲート電極３９のゲート長は例えば０．３μｍ
に設定され、トランジスタＮ２のゲート電極４０のゲー
ト長は例えば０．３５μｍに設定される。すなわち、ト
ランジスタＰ２、Ｎ２のゲート電極３９、４０のゲート
長は、所望の電圧で入力パッドに印加された高電圧に伴
う放電電流がパンチスルー電流により流れるように設定
される。この実施例では、上記ゲート長とすることによ
り、ＭＩＬ規格、及びＥＩＡＪ規格を満足する所望の特
性を得ることができた。
酸化膜２７ａは、ゲート電極に対応してパターニングさ
れた図示せぬレジスト膜をマスクとして例えばＲＩＥ
（Reactive Ion Etching）によりエッチングされ、図４
（ｂ）に示すようにゲート電極３７、３８、３９、４０
が形成される。ここで、ＥＳＤ保護素子を構成するトラ
ンジスタＰ２、Ｎ２のゲート電極３９、４０のゲート長
は、内部回路領域に形成されるトランジスタＮ１、Ｐ１
のゲート電極３７、３８のゲート長より長く設定され
る。トランジスタＮ１、Ｐ１のゲート電極３７、３８の
ゲート長が例えば０．２５μｍである場合、トランジス
タＰ２のゲート電極３９のゲート長は例えば０．３μｍ
に設定され、トランジスタＮ２のゲート電極４０のゲー
ト長は例えば０．３５μｍに設定される。すなわち、ト
ランジスタＰ２、Ｎ２のゲート電極３９、４０のゲート
長は、所望の電圧で入力パッドに印加された高電圧に伴
う放電電流がパンチスルー電流により流れるように設定
される。この実施例では、上記ゲート長とすることによ
り、ＭＩＬ規格、及びＥＩＡＪ規格を満足する所望の特
性を得ることができた。
【００３８】次に、図５（ａ）に示すように、Ｐウェル
領域３１、２１内にゲート電極３７、４０をマスクとし
てＮ型の不純物、例えばリンがイオン注入され、ＬＤＤ
領域ｎ-が形成される。また、Ｎウェル領域３４、３５
内にゲート電極３８、３９をマスクとしてＰ型の不純
物、例えばボロンがイオン注入され、ＬＤＤ領域ｐ-が
形成される。尚、イオンの非注入領域は、周知のように
例えばレジスト膜により覆われている。前記ＬＤＤ領域
ｎ-の不純物濃度は例えば５×１０19ｃｍ-3とされ、前
記ＬＤＤ領域ｐ-の不純物濃度も、例えば５×１０19ｃ
ｍ-3とされている。
領域３１、２１内にゲート電極３７、４０をマスクとし
てＮ型の不純物、例えばリンがイオン注入され、ＬＤＤ
領域ｎ-が形成される。また、Ｎウェル領域３４、３５
内にゲート電極３８、３９をマスクとしてＰ型の不純
物、例えばボロンがイオン注入され、ＬＤＤ領域ｐ-が
形成される。尚、イオンの非注入領域は、周知のように
例えばレジスト膜により覆われている。前記ＬＤＤ領域
ｎ-の不純物濃度は例えば５×１０19ｃｍ-3とされ、前
記ＬＤＤ領域ｐ-の不純物濃度も、例えば５×１０19ｃ
ｍ-3とされている。
【００３９】次に、半導体基板２０の全面に、例えばシ
リコン酸化膜が例えばＣＶＤ法により堆積される。この
シリコン酸化膜は選択的にエッチングされ、図５（ｂ）
に示すように、各ゲート電極３７、３８、３９、４０の
側面に側壁酸化膜４１が形成される。
リコン酸化膜が例えばＣＶＤ法により堆積される。この
シリコン酸化膜は選択的にエッチングされ、図５（ｂ）
に示すように、各ゲート電極３７、３８、３９、４０の
側面に側壁酸化膜４１が形成される。
【００４０】この後、図６（ａ）に示すように、Ｐウェ
ル領域３１、２１内に側壁酸化膜４１をマスクとしてＮ
型の不純物、例えばリンがイオン注入され、ソース／ド
レイン領域ｎ+が形成される。また、Ｎウェル領域３
４、３５内に側壁酸化膜４１をマスクとしてＰ型の不純
物、例えばボロンがイオン注入され、ソース／ドレイン
領域ｐ+が形成される。尚、イオンの非注入領域は、周
知のように例えばレジスト膜により覆われている。前記
ソース／ドレイン領域ｎ+の不純物濃度は例えば５×１
０20ｃｍ-3とされ、前記ソース／ドレイン領域ｐ+の不
純物濃度も、例えば５×１０20ｃｍ-3とされている。
ル領域３１、２１内に側壁酸化膜４１をマスクとしてＮ
型の不純物、例えばリンがイオン注入され、ソース／ド
レイン領域ｎ+が形成される。また、Ｎウェル領域３
４、３５内に側壁酸化膜４１をマスクとしてＰ型の不純
物、例えばボロンがイオン注入され、ソース／ドレイン
領域ｐ+が形成される。尚、イオンの非注入領域は、周
知のように例えばレジスト膜により覆われている。前記
ソース／ドレイン領域ｎ+の不純物濃度は例えば５×１
０20ｃｍ-3とされ、前記ソース／ドレイン領域ｐ+の不
純物濃度も、例えば５×１０20ｃｍ-3とされている。
【００４１】次に、全面に例えばコバルト膜が、スパッ
タリングにより例えば１５ｎｍの膜厚で形成され、周知
のサリサイド工程により、各トランジスタのソース／ド
レイン領域の表面、及び各トランジスタのゲート電極の
上面にコバルトシリサイド膜４２が形成される。これら
コバルトシリサイド膜４２の膜厚は例えば５０ｎｍであ
り、ゲート電極上のコバルトシリサイド膜４２のシート
抵抗は、例えば５Ω／ｓｑ．に設定される。
タリングにより例えば１５ｎｍの膜厚で形成され、周知
のサリサイド工程により、各トランジスタのソース／ド
レイン領域の表面、及び各トランジスタのゲート電極の
上面にコバルトシリサイド膜４２が形成される。これら
コバルトシリサイド膜４２の膜厚は例えば５０ｎｍであ
り、ゲート電極上のコバルトシリサイド膜４２のシート
抵抗は、例えば５Ω／ｓｑ．に設定される。
【００４２】この後、周知の工程により配線が形成さ
れ、図１に示すように、ＥＳＤ保護素子を構成するトラ
ンジスタＮ２及びＰ２の各ドレインは入力パッド４３に
接続されるとともに、インバータ回路４４を介して、内
部回路領域２７のトランジスタに接続される。さらに、
トランジスタＮ２、Ｐ２のゲート電極及びソースは接地
される。
れ、図１に示すように、ＥＳＤ保護素子を構成するトラ
ンジスタＮ２及びＰ２の各ドレインは入力パッド４３に
接続されるとともに、インバータ回路４４を介して、内
部回路領域２７のトランジスタに接続される。さらに、
トランジスタＮ２、Ｐ２のゲート電極及びソースは接地
される。
【００４３】上記第１の実施例によれば、ＥＳＤ保護素
子としてのトランジスタＮ２、Ｐ２を、内部回路領域２
７に形成されるトランジスタＮ１、Ｐ１と同一のＬＤＤ
構造としている。このため、ＥＳＤ保護素子としてのト
ランジスタＮ２、Ｐ２を、内部回路領域２７に形成され
るトランジスタＮ１、Ｐ１と同一の製造工程により製造
できる。したがって、従来のように、ＥＳＤ保護素子と
してのトランジスタのみをシングルドレイン構造で形成
する場合に比べて製造工程を簡略化することができる。
子としてのトランジスタＮ２、Ｐ２を、内部回路領域２
７に形成されるトランジスタＮ１、Ｐ１と同一のＬＤＤ
構造としている。このため、ＥＳＤ保護素子としてのト
ランジスタＮ２、Ｐ２を、内部回路領域２７に形成され
るトランジスタＮ１、Ｐ１と同一の製造工程により製造
できる。したがって、従来のように、ＥＳＤ保護素子と
してのトランジスタのみをシングルドレイン構造で形成
する場合に比べて製造工程を簡略化することができる。
【００４４】しかも、ＥＳＤ保護素子としてのトランジ
スタＮ２、Ｐ２がＬＤＤ構造であるため、これらトラン
ジスタＮ２、Ｐ２のドレイン／ゲート間の電界を緩和で
きゲート絶縁膜の信頼性を向上できる。
スタＮ２、Ｐ２がＬＤＤ構造であるため、これらトラン
ジスタＮ２、Ｐ２のドレイン／ゲート間の電界を緩和で
きゲート絶縁膜の信頼性を向上できる。
【００４５】尚、ＥＳＤ保護素子としてのＰチャネルＭ
ＯＳトランジスタＰ２が形成される領域は、Ｐ型の不純
物とＮ型の不純物の両方をイオン注入したが、これに限
定されるものではなく、Ｎ型の不純物のみをイオン注入
してもよい。この場合、ゲート電極３９のゲート長をＮ
型の不純物濃度に応じて十分短く設定すればよい。
ＯＳトランジスタＰ２が形成される領域は、Ｐ型の不純
物とＮ型の不純物の両方をイオン注入したが、これに限
定されるものではなく、Ｎ型の不純物のみをイオン注入
してもよい。この場合、ゲート電極３９のゲート長をＮ
型の不純物濃度に応じて十分短く設定すればよい。
【００４６】また、ＥＳＤ保護素子としてのトランジス
タＮ２、Ｐ２は、内部回路領域に形成されるトランジス
タＮ１、Ｐ１と同様に、高濃度のソース／ドレイン領域
ｎ+、ｐ+を有しているが、これに限定されるものではな
い。例えばＥＳＤ保護素子としてのトランジスタＮ２、
Ｐ２は、高濃度のソース／ドレイン領域ｎ+、ｐ+を形成
せず、低濃度領域ｎ-、ｐ-のみの構成としてもよい。こ
のような構成とした場合、低濃度のソース／ドレイン領
域ｎ-、ｐ-と基板との容量を下げることができる。した
がって、ＥＳＤ保護素子の寄生容量を低下することがで
き、ＥＳＤ保護素子が高周波信号のバイパスとなること
を防止でき、高速動作が可能な半導体装置を構成でき
る。
タＮ２、Ｐ２は、内部回路領域に形成されるトランジス
タＮ１、Ｐ１と同様に、高濃度のソース／ドレイン領域
ｎ+、ｐ+を有しているが、これに限定されるものではな
い。例えばＥＳＤ保護素子としてのトランジスタＮ２、
Ｐ２は、高濃度のソース／ドレイン領域ｎ+、ｐ+を形成
せず、低濃度領域ｎ-、ｐ-のみの構成としてもよい。こ
のような構成とした場合、低濃度のソース／ドレイン領
域ｎ-、ｐ-と基板との容量を下げることができる。した
がって、ＥＳＤ保護素子の寄生容量を低下することがで
き、ＥＳＤ保護素子が高周波信号のバイパスとなること
を防止でき、高速動作が可能な半導体装置を構成でき
る。
【００４７】また、上記製造工程において、Ｎチャネル
ＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの
製造工程を入れ替えることも可能である。
ＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの
製造工程を入れ替えることも可能である。
【００４８】図７は、第１の実施例の変形例を示すもの
であり、図１と同一部分には同一符号を付し、異なる部
分についてのみ説明する。図１において、ＥＳＤ保護素
子としてのＮチャネルＭＯＳトランジスタＮ２は、Ｐ型
ウェル領域２１内に形成されていた。これに対して、こ
の例では、Ｐ型ウェル領域２１内に、さらに、Ｐ型ウェ
ル領域内３２ａが形成され、このＰ型ウェル領域３２ａ
内にＮチャネルＭＯＳトランジスタＮ２が形成されてい
る。
であり、図１と同一部分には同一符号を付し、異なる部
分についてのみ説明する。図１において、ＥＳＤ保護素
子としてのＮチャネルＭＯＳトランジスタＮ２は、Ｐ型
ウェル領域２１内に形成されていた。これに対して、こ
の例では、Ｐ型ウェル領域２１内に、さらに、Ｐ型ウェ
ル領域内３２ａが形成され、このＰ型ウェル領域３２ａ
内にＮチャネルＭＯＳトランジスタＮ２が形成されてい
る。
【００４９】また、図１において、ＥＳＤ保護素子とし
てのＰチャネルＭＯＳトランジスタＰ２は、Ｐ型ウェル
領域３２内に形成されたＮ型ウェル領域３５内に形成さ
れている。これに対して、この例では、Ｎ型ウェル領域
３５ａ内にＰチャネルＭＯＳトランジスタＰ２が形成さ
れている。
てのＰチャネルＭＯＳトランジスタＰ２は、Ｐ型ウェル
領域３２内に形成されたＮ型ウェル領域３５内に形成さ
れている。これに対して、この例では、Ｎ型ウェル領域
３５ａ内にＰチャネルＭＯＳトランジスタＰ２が形成さ
れている。
【００５０】前記Ｐ型ウェル領域３２ａの不純物濃度
は、Ｐ型ウェル領域３１の不純物濃度より低く設定さ
れ、前記Ｎ型ウェル領域３５ａの不純物濃度は、前記Ｎ
型ウェル領域３４の不純物濃度より低く設定されてい
る。
は、Ｐ型ウェル領域３１の不純物濃度より低く設定さ
れ、前記Ｎ型ウェル領域３５ａの不純物濃度は、前記Ｎ
型ウェル領域３４の不純物濃度より低く設定されてい
る。
【００５１】このように、ＥＳＤ保護素子としてのＮチ
ャネルＭＯＳトランジスタＮ２、及びＰチャネルＭＯＳ
トランジスタＰ２を専用のウェル領域に形成することに
より、Ｐ型ウェル領域３２ａ、及びＮ型ウェル領域３５
ａの不純物濃度を容易に設定することができる。
ャネルＭＯＳトランジスタＮ２、及びＰチャネルＭＯＳ
トランジスタＰ２を専用のウェル領域に形成することに
より、Ｐ型ウェル領域３２ａ、及びＮ型ウェル領域３５
ａの不純物濃度を容易に設定することができる。
【００５２】（第２の実施例）図８は、本発明の第２の
実施例を示している。
実施例を示している。
【００５３】第２の実施例は、ゲート電極とドレイン領
域とがオーバーラップした部分において絶縁膜が破壊さ
れる問題を解決するものである。具体的には、ＥＳＤ保
護素子にエクステンション領域（ＬＤＤ領域）を形成し
ないことにより、ゲート電極とドレイン領域のオーバー
ラップ部分の形成を防ぎ、これによりＥＳＤ保護素子の
ゲート電極とドレイン領域間での絶縁膜の静電破壊を防
ぐものである。
域とがオーバーラップした部分において絶縁膜が破壊さ
れる問題を解決するものである。具体的には、ＥＳＤ保
護素子にエクステンション領域（ＬＤＤ領域）を形成し
ないことにより、ゲート電極とドレイン領域のオーバー
ラップ部分の形成を防ぎ、これによりＥＳＤ保護素子の
ゲート電極とドレイン領域間での絶縁膜の静電破壊を防
ぐものである。
【００５４】図８を参照して、第２の実施例に係る半導
体装置の製造方法について説明する。
体装置の製造方法について説明する。
【００５５】先ず、図８（ａ）に示すように、半導体基
板７１内に素子分離領域７２、７３が形成される。半導
体基板７１内において、内部回路領域におけるＮチャネ
ルトランジスタの形成領域７０ａにはＰ型ウェル領域７
４が形成され、例えば入力回路領域におけるＰチャネル
トランジスタからなるＥＳＤ保護素子の形成領域７０
ｃ、及び内部回路領域におけるＰチャネルトランジスタ
の形成領域７０ｂには、Ｎ型ウェル領域７５、７６が形
成される。さらに、半導体基板７１上にゲート絶縁膜７
７を介して、例えばポリシリコンからなる複数のゲート
電極７８が形成される。
板７１内に素子分離領域７２、７３が形成される。半導
体基板７１内において、内部回路領域におけるＮチャネ
ルトランジスタの形成領域７０ａにはＰ型ウェル領域７
４が形成され、例えば入力回路領域におけるＰチャネル
トランジスタからなるＥＳＤ保護素子の形成領域７０
ｃ、及び内部回路領域におけるＰチャネルトランジスタ
の形成領域７０ｂには、Ｎ型ウェル領域７５、７６が形
成される。さらに、半導体基板７１上にゲート絶縁膜７
７を介して、例えばポリシリコンからなる複数のゲート
電極７８が形成される。
【００５６】尚、ＥＳＤ保護素子は、Ｐチャネルトラン
ジスタにより構成された場合について説明するが、Ｎチ
ャネルトランジスタの場合もＰチャネルトランジスタと
同様の方法により形成される。
ジスタにより構成された場合について説明するが、Ｎチ
ャネルトランジスタの場合もＰチャネルトランジスタと
同様の方法により形成される。
【００５７】次に、図８（ｂ）に示すように、ゲート電
極７８をマスクとして、半導体基板７１内に不純物が注
入される。これにより、Ｐ型ウェル領域７４内にシャロ
ー・ジャンクション（shallow junction）としてのＮ型
のエクステンション拡散層７９が形成され、Ｎ型ウェル
領域７６内にＰ型のエクステンション拡散層８０が形成
される。この際、図示せぬパターニングされたレジスト
膜を用いて、イオン注入時にＥＳＤ保護素子の形成領域
７０ｃには不純物が注入されないようにする。すなわ
ち、Ｎ型のエクステンション拡散層７９を形成する場
合、ＥＳＤ保護素子の形成領域７０ｃとＰチャネルトラ
ンジスタの形成領域がレジスト膜により覆われる。ま
た、Ｐ型のエクステンション拡散層８０を形成する場
合、ＥＳＤ保護素子の形成領域７０ｃとＮチャネルトラ
ンジスタの形成領域がレジスト膜により覆われる。これ
により、図８（ｂ）に示すように、ＥＳＤ保護素子の形
成領域７０ｃのみにエクステンション拡散層が存在しな
い構造を形成できる。前記Ｎ型のエクステンション拡散
層７９、Ｐ型のエクステンション拡散層８０の不純物濃
度は、後述するソース／ドレイン領域の不純物濃度より
低くされている。
極７８をマスクとして、半導体基板７１内に不純物が注
入される。これにより、Ｐ型ウェル領域７４内にシャロ
ー・ジャンクション（shallow junction）としてのＮ型
のエクステンション拡散層７９が形成され、Ｎ型ウェル
領域７６内にＰ型のエクステンション拡散層８０が形成
される。この際、図示せぬパターニングされたレジスト
膜を用いて、イオン注入時にＥＳＤ保護素子の形成領域
７０ｃには不純物が注入されないようにする。すなわ
ち、Ｎ型のエクステンション拡散層７９を形成する場
合、ＥＳＤ保護素子の形成領域７０ｃとＰチャネルトラ
ンジスタの形成領域がレジスト膜により覆われる。ま
た、Ｐ型のエクステンション拡散層８０を形成する場
合、ＥＳＤ保護素子の形成領域７０ｃとＮチャネルトラ
ンジスタの形成領域がレジスト膜により覆われる。これ
により、図８（ｂ）に示すように、ＥＳＤ保護素子の形
成領域７０ｃのみにエクステンション拡散層が存在しな
い構造を形成できる。前記Ｎ型のエクステンション拡散
層７９、Ｐ型のエクステンション拡散層８０の不純物濃
度は、後述するソース／ドレイン領域の不純物濃度より
低くされている。
【００５８】次に、図８（ｃ）に示すように、ゲート電
極７８の側面に、例えばシリコン窒化膜からなる側壁絶
縁膜８１がそれぞれ形成される。この側壁絶縁膜８１は
シリコン窒化膜に限らず、シリコン酸化膜等を用いるこ
とも可能である。
極７８の側面に、例えばシリコン窒化膜からなる側壁絶
縁膜８１がそれぞれ形成される。この側壁絶縁膜８１は
シリコン窒化膜に限らず、シリコン酸化膜等を用いるこ
とも可能である。
【００５９】この後、図８（ｄ）に示すように、前記側
壁絶縁膜８１をマスクとして半導体基板７１にＮ型の不
純物と、Ｐ型の不純物が順次イオン注入され、ディープ
・ソース／ドレイン領域が形成される。すなわち、Ｐ型
ウェル領域７４内にＮ型のソース／ドレイン領域８２が
形成され、Ｎ型ウェル領域７６内にＰ型のソース／ドレ
イン領域８３が形成される。さらに、Ｎ型ウェル領域７
５内にＰ型のソース／ドレイン領域８４が形成される。
このようにして形成されたＰチャネルトランジスタから
なるＥＳＤ保護素子８５は、エクステンション拡散層を
有していない。また、同様にして形成される図示せぬＮ
チャネルトランジスタからなるＥＳＤ保護素子もエクス
テンション拡散層を有していない。ＥＳＤ保護素子のド
レイン領域には第１の実施例と同様に入力パッドが接続
され、ソース領域及びゲート電極は接地される。
壁絶縁膜８１をマスクとして半導体基板７１にＮ型の不
純物と、Ｐ型の不純物が順次イオン注入され、ディープ
・ソース／ドレイン領域が形成される。すなわち、Ｐ型
ウェル領域７４内にＮ型のソース／ドレイン領域８２が
形成され、Ｎ型ウェル領域７６内にＰ型のソース／ドレ
イン領域８３が形成される。さらに、Ｎ型ウェル領域７
５内にＰ型のソース／ドレイン領域８４が形成される。
このようにして形成されたＰチャネルトランジスタから
なるＥＳＤ保護素子８５は、エクステンション拡散層を
有していない。また、同様にして形成される図示せぬＮ
チャネルトランジスタからなるＥＳＤ保護素子もエクス
テンション拡散層を有していない。ＥＳＤ保護素子のド
レイン領域には第１の実施例と同様に入力パッドが接続
され、ソース領域及びゲート電極は接地される。
【００６０】上記第２の実施例によれば、内部回路を構
成するトランジスタはエクステンション拡散層を有する
のに対して、ＥＳＤ保護素子８５を形成するトランジス
タはエクステンション拡散層を有していない。このた
め、ＥＳＤ保護素子８５のソース／ドレイン領域８４
は、ゲート電極と側壁絶縁膜の境界より外側に位置し、
ゲート電極とオーバーラップする部分を有していない。
このため、ドレイン領域に高電圧が印加された場合にお
いても、従来のように、ゲート電極とドレインの相互間
に高電界が生じることを防止できる。したがって、ＥＳ
Ｄ保護素子８５の破壊を防止することが可能である。
成するトランジスタはエクステンション拡散層を有する
のに対して、ＥＳＤ保護素子８５を形成するトランジス
タはエクステンション拡散層を有していない。このた
め、ＥＳＤ保護素子８５のソース／ドレイン領域８４
は、ゲート電極と側壁絶縁膜の境界より外側に位置し、
ゲート電極とオーバーラップする部分を有していない。
このため、ドレイン領域に高電圧が印加された場合にお
いても、従来のように、ゲート電極とドレインの相互間
に高電界が生じることを防止できる。したがって、ＥＳ
Ｄ保護素子８５の破壊を防止することが可能である。
【００６１】また、ＥＳＤ保護素子８５は、内部回路を
構成するＭＯＳＦＥＴの製造プロセスと同等若しくは最
小限の変更のみにより形成できる利点を有している。
構成するＭＯＳＦＥＴの製造プロセスと同等若しくは最
小限の変更のみにより形成できる利点を有している。
【００６２】（第３の実施例）図９、図１０は、本発明
の第３の実施例を示すものであり、第２の実施例と同一
部分には同一符号を付す。
の第３の実施例を示すものであり、第２の実施例と同一
部分には同一符号を付す。
【００６３】第３の実施例のＥＳＤ保護素子は、ＭＯＳ
ＦＥＴ型ＥＳＤ保護素子からゲート電極を取り除くこと
により、ゲート電極とドレイン領域のオーバーラップ部
分が形成されることを防いでいる。
ＦＥＴ型ＥＳＤ保護素子からゲート電極を取り除くこと
により、ゲート電極とドレイン領域のオーバーラップ部
分が形成されることを防いでいる。
【００６４】図９、図１０を参照して、第３の実施例に
係るＥＳＤ保護素子の製造方法にいて説明する。
係るＥＳＤ保護素子の製造方法にいて説明する。
【００６５】先ず、図９（ａ）に示すように、半導体基
板７１内に素子分離領域７２、７３が形成される。半導
体基板７１内において、Ｎチャネルトランジスタの形成
領域７０ａにはＰ型ウェル領域７４が形成され、例えば
ＰチャネルトランジスタからなるＥＳＤ保護素子の形成
領域７０ｃ、及びＰチャネルトランジスタの形成領域７
０ｂには、Ｎ型ウェル領域７５、７６が形成される。さ
らに、半導体基板７１上にゲート絶縁膜７７を介して、
例えばポリシリコンからなる複数のゲート電極７８が形
成される。
板７１内に素子分離領域７２、７３が形成される。半導
体基板７１内において、Ｎチャネルトランジスタの形成
領域７０ａにはＰ型ウェル領域７４が形成され、例えば
ＰチャネルトランジスタからなるＥＳＤ保護素子の形成
領域７０ｃ、及びＰチャネルトランジスタの形成領域７
０ｂには、Ｎ型ウェル領域７５、７６が形成される。さ
らに、半導体基板７１上にゲート絶縁膜７７を介して、
例えばポリシリコンからなる複数のゲート電極７８が形
成される。
【００６６】次に、図９（ｂ）に示すように、ゲート電
極７８をマスクとして、半導体基板７１内に不純物が注
入される。これにより、Ｐ型ウェル領域７４内にＮ型の
エクステンション拡散層７９が形成され、Ｎ型ウェル領
域７５、７６内にＰ型のエクステンション拡散層８０
ａ、８０ｂが形成される。
極７８をマスクとして、半導体基板７１内に不純物が注
入される。これにより、Ｐ型ウェル領域７４内にＮ型の
エクステンション拡散層７９が形成され、Ｎ型ウェル領
域７５、７６内にＰ型のエクステンション拡散層８０
ａ、８０ｂが形成される。
【００６７】次に、図９（ｃ）に示すように、第１の実
施例と同様にして、ゲート電極７８の側面に、例えばシ
リコン窒化膜からなる側壁絶縁膜８１がそれぞれ形成さ
れる。
施例と同様にして、ゲート電極７８の側面に、例えばシ
リコン窒化膜からなる側壁絶縁膜８１がそれぞれ形成さ
れる。
【００６８】この後、図９（ｄ）に示すように、前記側
壁絶縁膜８１をマスクとして半導体基板７１にＮ型の不
純物と、Ｐ型の不純物が順次イオン注入される。これに
より、Ｐ型ウェル領域７４内にＮ型のソース／ドレイン
領域８２が形成され、Ｎ型ウェル領域７６内にＰ型のソ
ース／ドレイン領域８３が形成される。さらに、Ｎ型ウ
ェル領域７５内にＰ型のソース／ドレイン領域８４が形
成される。
壁絶縁膜８１をマスクとして半導体基板７１にＮ型の不
純物と、Ｐ型の不純物が順次イオン注入される。これに
より、Ｐ型ウェル領域７４内にＮ型のソース／ドレイン
領域８２が形成され、Ｎ型ウェル領域７６内にＰ型のソ
ース／ドレイン領域８３が形成される。さらに、Ｎ型ウ
ェル領域７５内にＰ型のソース／ドレイン領域８４が形
成される。
【００６９】次に、Ｎチャネルトランジスタの形成領域
７０ａと、Ｐチャネルトランジスタの形成領域７０ｂが
図示せぬレジスト膜により覆われ、ＥＳＤ保護素子の形
成領域７０ｃが露出される。この状態において、ＥＳＤ
保護素子の形成領域７０ｃにあるゲート電極７８と側壁
絶縁膜８１がエッチングされ除去される。
７０ａと、Ｐチャネルトランジスタの形成領域７０ｂが
図示せぬレジスト膜により覆われ、ＥＳＤ保護素子の形
成領域７０ｃが露出される。この状態において、ＥＳＤ
保護素子の形成領域７０ｃにあるゲート電極７８と側壁
絶縁膜８１がエッチングされ除去される。
【００７０】すなわち、図１０に示すように、上記のよ
うにして形成されたＥＳＤ保護素子８５は、内部回路部
分のトランジスタと同様にエクステンション領域、及び
ソース／ドレイン領域を有し、ゲート電極を有していな
い構成とされている。
うにして形成されたＥＳＤ保護素子８５は、内部回路部
分のトランジスタと同様にエクステンション領域、及び
ソース／ドレイン領域を有し、ゲート電極を有していな
い構成とされている。
【００７１】上記第３の実施例によれば、ＥＳＤ保護素
子８５はゲート電極を有していない。このため、ゲート
電極とソース／ドレイン領域のオーバーラップ部分がな
いため、ＥＳＤ保護素子８５に高電界が集中することを
防止でき、ＥＳＤ保護素子の破壊を防止できる。
子８５はゲート電極を有していない。このため、ゲート
電極とソース／ドレイン領域のオーバーラップ部分がな
いため、ＥＳＤ保護素子８５に高電界が集中することを
防止でき、ＥＳＤ保護素子の破壊を防止できる。
【００７２】また、ＥＳＤ保護素子８５は、内部回路を
構成するＭＯＳＦＥＴの製造プロセスと同等若しくは最
小限の変更のみにより形成できる利点を有している。
構成するＭＯＳＦＥＴの製造プロセスと同等若しくは最
小限の変更のみにより形成できる利点を有している。
【００７３】（第４の実施例）図１１、図１２は、本発
明の第４の実施例を示しており、第２の実施例と同一部
分には、同一符号を付す。
明の第４の実施例を示しており、第２の実施例と同一部
分には、同一符号を付す。
【００７４】第４の実施例に示すＥＳＤ保護素子は、Ｅ
ＳＤ保護素子の形成領域に対するイオン注入をゲート電
極ではなくレジスト膜をマスクとして行なう。このよう
な方法でゲート電極を有しないＥＳＤ保護素子を形成す
る。
ＳＤ保護素子の形成領域に対するイオン注入をゲート電
極ではなくレジスト膜をマスクとして行なう。このよう
な方法でゲート電極を有しないＥＳＤ保護素子を形成す
る。
【００７５】図１１、図１２を参照して、第４の実施例
に係るＥＳＤ保護素子の製造方法について説明する。
に係るＥＳＤ保護素子の製造方法について説明する。
【００７６】先ず、図１１（ａ）に示すように、半導体
基板７１内に素子分離領域７２、７３が形成される。半
導体基板７１内において、Ｎチャネルトランジスタの形
成領域７０ａにはＰ型ウェル領域７４が形成され、例え
ばＰチャネルトランジスタからなるＥＳＤ保護素子の形
成領域７０ｃ、及びＰチャネルトランジスタの形成領域
７０ｂには、Ｎ型ウェル領域７５、７６が形成される。
さらに、半導体基板７１上にゲート絶縁膜７７を介し
て、例えばポリシリコンからなる複数のゲート電極７８
が形成される。この際、ＥＳＤ保護素子の形成領域７０
ｃには、ゲート電極が形成されない。
基板７１内に素子分離領域７２、７３が形成される。半
導体基板７１内において、Ｎチャネルトランジスタの形
成領域７０ａにはＰ型ウェル領域７４が形成され、例え
ばＰチャネルトランジスタからなるＥＳＤ保護素子の形
成領域７０ｃ、及びＰチャネルトランジスタの形成領域
７０ｂには、Ｎ型ウェル領域７５、７６が形成される。
さらに、半導体基板７１上にゲート絶縁膜７７を介し
て、例えばポリシリコンからなる複数のゲート電極７８
が形成される。この際、ＥＳＤ保護素子の形成領域７０
ｃには、ゲート電極が形成されない。
【００７７】次に、図１１（ｂ）に示すように、ゲート
電極７８をマスクとして、半導体基板７１内に不純物が
注入される。これにより、Ｐ型ウェル領域７４内にＮ型
のエクステンション拡散層７９が形成され、Ｎ型ウェル
領域７６内にＰ型のエクステンション拡散層８０が形成
される。この際、図示せぬパターニングされたレジスト
膜を用いて、イオン注入時にＥＳＤ保護素子部分には不
純物が注入されないようにする。すなわち、Ｎ型のエク
ステンション拡散層７９を形成する場合、ＥＳＤ保護素
子の形成領域７０ｃとＰチャネルトランジスタの形成領
域７０ｂがレジスト膜により覆われる。また、Ｐ型エク
ステンション拡散層８０を形成する場合、ＥＳＤ保護素
子の形成領域７０ｃとＮチャネルトランジスタの形成領
域７０ａがレジスト膜により覆われる。これにより、図
１１（ｂ）に示すように、ＥＳＤ保護素子のみにエクス
テンション拡散層が存在しない構造を形成できる。
電極７８をマスクとして、半導体基板７１内に不純物が
注入される。これにより、Ｐ型ウェル領域７４内にＮ型
のエクステンション拡散層７９が形成され、Ｎ型ウェル
領域７６内にＰ型のエクステンション拡散層８０が形成
される。この際、図示せぬパターニングされたレジスト
膜を用いて、イオン注入時にＥＳＤ保護素子部分には不
純物が注入されないようにする。すなわち、Ｎ型のエク
ステンション拡散層７９を形成する場合、ＥＳＤ保護素
子の形成領域７０ｃとＰチャネルトランジスタの形成領
域７０ｂがレジスト膜により覆われる。また、Ｐ型エク
ステンション拡散層８０を形成する場合、ＥＳＤ保護素
子の形成領域７０ｃとＮチャネルトランジスタの形成領
域７０ａがレジスト膜により覆われる。これにより、図
１１（ｂ）に示すように、ＥＳＤ保護素子のみにエクス
テンション拡散層が存在しない構造を形成できる。
【００７８】次に、図１１（ｃ）に示すように、ゲート
電極７８の側面に、例えばシリコン窒化膜からなる側壁
絶縁膜８１がそれぞれ形成される。
電極７８の側面に、例えばシリコン窒化膜からなる側壁
絶縁膜８１がそれぞれ形成される。
【００７９】この後、Ｎ型のソース／ドレイン領域、及
びＰ型のソース／ドレイン領域が形成される。
びＰ型のソース／ドレイン領域が形成される。
【００８０】図１２（ａ）はＰ型のソース／ドレイン領
域を形成する場合を示している。この場合、Ｐチャネル
トランジスタの形成領域７０ｂについては、前記側壁絶
縁膜８１をマスクとしてＰ型の不純物がイオン注入され
る。また、ＥＳＤ保護素子の形成領域７０ｃについて
は、ゲート電極の形成位置に対応してパターニングされ
たレジスト膜８６が形成され、このレジスト膜８６をマ
スクとしてＰ型の不純物イオンが注入される。さらに、
Ｎチャネルトランジスタの形成領域７０ａはレジスト膜
８６により覆われている。このようにして、Ｎ型ウェル
７６内にＰ型のソース／ドレイン領域８３が形成され、
Ｎ型ウェル７５内にＰ型のソース／ドレイン領域８４が
形成される。
域を形成する場合を示している。この場合、Ｐチャネル
トランジスタの形成領域７０ｂについては、前記側壁絶
縁膜８１をマスクとしてＰ型の不純物がイオン注入され
る。また、ＥＳＤ保護素子の形成領域７０ｃについて
は、ゲート電極の形成位置に対応してパターニングされ
たレジスト膜８６が形成され、このレジスト膜８６をマ
スクとしてＰ型の不純物イオンが注入される。さらに、
Ｎチャネルトランジスタの形成領域７０ａはレジスト膜
８６により覆われている。このようにして、Ｎ型ウェル
７６内にＰ型のソース／ドレイン領域８３が形成され、
Ｎ型ウェル７５内にＰ型のソース／ドレイン領域８４が
形成される。
【００８１】図１２（ａ）は、Ｐチャネルトランジスタ
からなるＥＳＤ保護素子を形成する場合を示している。
しかし、ＮチャネルトランジスタからなるＥＳＤ保護素
子を形成する場合は、ＥＳＤ保護素子の形成領域におけ
るゲート電極位置とＰチャネルトランジスタの形成領域
７０ｂを覆うようにパターニングされたレジスト膜を形
成し、このレジスト膜をマスクとしてＮ型の不純物イオ
ンを注入すればよい。これにより、Ｐ型ウェル領域７４
内にＮ型のソース／ドレイン領域８２が形成され、Ｎチ
ャネルトランジスタからなるＥＳＤ保護素子の形成領域
に図示せぬＮ型のソース／ドレイン領域が形成される。
からなるＥＳＤ保護素子を形成する場合を示している。
しかし、ＮチャネルトランジスタからなるＥＳＤ保護素
子を形成する場合は、ＥＳＤ保護素子の形成領域におけ
るゲート電極位置とＰチャネルトランジスタの形成領域
７０ｂを覆うようにパターニングされたレジスト膜を形
成し、このレジスト膜をマスクとしてＮ型の不純物イオ
ンを注入すればよい。これにより、Ｐ型ウェル領域７４
内にＮ型のソース／ドレイン領域８２が形成され、Ｎチ
ャネルトランジスタからなるＥＳＤ保護素子の形成領域
に図示せぬＮ型のソース／ドレイン領域が形成される。
【００８２】この際、ＥＳＤ保護素子の形成領域に設け
られるレジスト膜の幅は、ウェルの不純物濃度を考慮し
てＥＳＤ保護動作に最適な条件となるように調整する必
要がある。具体的には通常の使用条件において、ＥＳＤ
保護素子がオフし、ＥＳＤ保護素子のドレイン領域に内
部回路の素子を破壊するような高電圧が印加された際、
速やかにパンチスルーして電荷を接地に逃がすことが必
要である。このため、このような動作を可能とするレジ
スト膜の幅が必要である。
られるレジスト膜の幅は、ウェルの不純物濃度を考慮し
てＥＳＤ保護動作に最適な条件となるように調整する必
要がある。具体的には通常の使用条件において、ＥＳＤ
保護素子がオフし、ＥＳＤ保護素子のドレイン領域に内
部回路の素子を破壊するような高電圧が印加された際、
速やかにパンチスルーして電荷を接地に逃がすことが必
要である。このため、このような動作を可能とするレジ
スト膜の幅が必要である。
【００８３】最後に、図１２（ｂ）に示すように、レジ
スト膜８６が除去される。
スト膜８６が除去される。
【００８４】上記のようにして形成されたＰチャネルト
ランジスタからなるＥＳＤ保護素子８５のドレイン領域
には第１の実施例と同様に入力パッドが接続され、ソー
ス領域は接地される。さらに、ＥＳＤ保護素子８５の上
部は、内部回路と同様に絶縁膜により覆われる。
ランジスタからなるＥＳＤ保護素子８５のドレイン領域
には第１の実施例と同様に入力パッドが接続され、ソー
ス領域は接地される。さらに、ＥＳＤ保護素子８５の上
部は、内部回路と同様に絶縁膜により覆われる。
【００８５】上記第４の実施例によれば、ＥＳＤ保護素
子８５はゲート電極を持たず、且つウェル７５とは逆導
電型のソース／ドレイン領域８４を有している。このた
め、ゲート電極とドレイン領域のオーバーラップを回避
することができ、ドレイン領域に高電圧が印加された
際、ＥＳＤ保護素子の破壊を防止することができる。
子８５はゲート電極を持たず、且つウェル７５とは逆導
電型のソース／ドレイン領域８４を有している。このた
め、ゲート電極とドレイン領域のオーバーラップを回避
することができ、ドレイン領域に高電圧が印加された
際、ＥＳＤ保護素子の破壊を防止することができる。
【００８６】また、この実施例の製造方法の場合、ＥＳ
Ｄ保護素子の形成領域にゲート電極を形成しないため、
第３の実施例のように、ＥＳＤ保護素子のゲート電極を
除去する必要がない。したがって、製造工程を削減でき
る利点を有している。
Ｄ保護素子の形成領域にゲート電極を形成しないため、
第３の実施例のように、ＥＳＤ保護素子のゲート電極を
除去する必要がない。したがって、製造工程を削減でき
る利点を有している。
【００８７】尚、上記実施例において、ＥＳＤ保護素子
の形成領域に対するイオン注入は、ソース／ドレイン領
域の形成時に行った。しかし、これに限定されるもので
はなく、エクステンション領域を形成する際にＥＳＤ保
護素子の形成領域にレジストでマスクを形成し、イオン
注入を行ってもよい。
の形成領域に対するイオン注入は、ソース／ドレイン領
域の形成時に行った。しかし、これに限定されるもので
はなく、エクステンション領域を形成する際にＥＳＤ保
護素子の形成領域にレジストでマスクを形成し、イオン
注入を行ってもよい。
【００８８】（第５の実施例）図１３は、本発明の第５
の実施例を示すものであり、第４の実施例と同一部分に
は同一符号を付す。この実施例は、サリサイドブロック
膜を用いてＥＳＤ保護素子の形成領域に不純物イオンを
注入することを特徴としている。
の実施例を示すものであり、第４の実施例と同一部分に
は同一符号を付す。この実施例は、サリサイドブロック
膜を用いてＥＳＤ保護素子の形成領域に不純物イオンを
注入することを特徴としている。
【００８９】図１３を参照して、第５の実施例に係るＥ
ＳＤ保護素子の製造方法について説明する。この実施例
において、エクステンション拡散層を形成するまでの工
程は、第４の実施例と同様である。
ＳＤ保護素子の製造方法について説明する。この実施例
において、エクステンション拡散層を形成するまでの工
程は、第４の実施例と同様である。
【００９０】すなわち、図１３（ａ）に示すように、半
導体基板７１内に素子分離領域７２、７３が形成され
る。半導体基板７１内において、Ｎチャネルトランジス
タの形成領域７０ａにはＰ型ウェル領域７４が形成さ
れ、例えばＰチャネルトランジスタからなるＥＳＤ保護
素子の形成領域７０ｃ、及びＰチャネルトランジスタの
形成領域７０ｂには、Ｎ型ウェル領域７５、７６が形成
される。さらに、半導体基板７１上にゲート絶縁膜７７
を介して、例えばポリシリコンからなる複数のゲート電
極７８が形成される。この際、ＥＳＤ保護素子の形成領
域７０ｃには、ゲート電極が形成されない。
導体基板７１内に素子分離領域７２、７３が形成され
る。半導体基板７１内において、Ｎチャネルトランジス
タの形成領域７０ａにはＰ型ウェル領域７４が形成さ
れ、例えばＰチャネルトランジスタからなるＥＳＤ保護
素子の形成領域７０ｃ、及びＰチャネルトランジスタの
形成領域７０ｂには、Ｎ型ウェル領域７５、７６が形成
される。さらに、半導体基板７１上にゲート絶縁膜７７
を介して、例えばポリシリコンからなる複数のゲート電
極７８が形成される。この際、ＥＳＤ保護素子の形成領
域７０ｃには、ゲート電極が形成されない。
【００９１】次に、図１３（ｂ）に示すように、ゲート
電極７８をマスクとして、半導体基板７１内に不純物が
注入される。これにより、Ｐ型ウェル領域７４内にＮ型
のエクステンション拡散層７９が形成され、Ｎ型ウェル
領域７６内にＰ型のエクステンション拡散層８０が形成
される。
電極７８をマスクとして、半導体基板７１内に不純物が
注入される。これにより、Ｐ型ウェル領域７４内にＮ型
のエクステンション拡散層７９が形成され、Ｎ型ウェル
領域７６内にＰ型のエクステンション拡散層８０が形成
される。
【００９２】次に、図１３（ｃ）に示すように、ゲート
電極７８の側面に、例えばシリコン窒化膜からなる側壁
絶縁膜８１がそれぞれ形成される。この際、ＥＳＤ保護
素子の形成領域７０ｃには、ゲート電極の形成位置に対
応して、側壁絶縁膜をパターニングすることにより得ら
れたゲート電極と同様の形状からなるサリサイド形成阻
止層としての絶縁膜９０が形成される。
電極７８の側面に、例えばシリコン窒化膜からなる側壁
絶縁膜８１がそれぞれ形成される。この際、ＥＳＤ保護
素子の形成領域７０ｃには、ゲート電極の形成位置に対
応して、側壁絶縁膜をパターニングすることにより得ら
れたゲート電極と同様の形状からなるサリサイド形成阻
止層としての絶縁膜９０が形成される。
【００９３】すなわち、例えば半導体基板７１の全面に
シリコン窒化膜を堆積した後、ＥＳＤ保護素子の形成領
域７０ｃで、ゲート電極の形成位置に対応してパターニ
ングされたレジスト膜が形成される。このレジスト膜を
マスクとして例えばＲＩＥによりエッチングすることに
より、図１３（ｃ）に示す絶縁膜９０が形成される。
シリコン窒化膜を堆積した後、ＥＳＤ保護素子の形成領
域７０ｃで、ゲート電極の形成位置に対応してパターニ
ングされたレジスト膜が形成される。このレジスト膜を
マスクとして例えばＲＩＥによりエッチングすることに
より、図１３（ｃ）に示す絶縁膜９０が形成される。
【００９４】このサリサイド形成阻止層としての絶縁膜
９０は、例えばソース／ドレイン領域及びゲート電極上
にセルフアラインでシリサイド層を形成する際に、ＥＳ
Ｄ保護素子の形成領域７０ｃで、ゲート電極の形成位置
にシリサイド層が形成されることを防止するものであ
る。この実施例では側壁絶縁膜８１の形成と絶縁膜９０
の形成を同一工程で行ったが、別々の工程で行ってもよ
い。例えばポリシリコンにより抵抗を形成した後、この
抵抗上にシリサイド層が形成されることを阻止する際
に、前記絶縁膜９０を形成しても良い。
９０は、例えばソース／ドレイン領域及びゲート電極上
にセルフアラインでシリサイド層を形成する際に、ＥＳ
Ｄ保護素子の形成領域７０ｃで、ゲート電極の形成位置
にシリサイド層が形成されることを防止するものであ
る。この実施例では側壁絶縁膜８１の形成と絶縁膜９０
の形成を同一工程で行ったが、別々の工程で行ってもよ
い。例えばポリシリコンにより抵抗を形成した後、この
抵抗上にシリサイド層が形成されることを阻止する際
に、前記絶縁膜９０を形成しても良い。
【００９５】この後、Ｎ型のソース／ドレイン領域、及
びＰ型のソース／ドレイン領域が形成される。このと
き、ＥＳＤ保護素子の形成領域７０ｃにおいては、絶縁
膜９０をマスクとして不純物イオンが注入される。この
ようにして、Ｐ型ウェル７４内にＮ型のソース／ドレイ
ン領域８２が形成される。また、Ｎ型ウェル７６内にＰ
型のソース／ドレイン領域８３が形成され、Ｎ型ウェル
７５内にＰ型のソース／ドレイン領域８４が形成され
る。
びＰ型のソース／ドレイン領域が形成される。このと
き、ＥＳＤ保護素子の形成領域７０ｃにおいては、絶縁
膜９０をマスクとして不純物イオンが注入される。この
ようにして、Ｐ型ウェル７４内にＮ型のソース／ドレイ
ン領域８２が形成される。また、Ｎ型ウェル７６内にＰ
型のソース／ドレイン領域８３が形成され、Ｎ型ウェル
７５内にＰ型のソース／ドレイン領域８４が形成され
る。
【００９６】上記第５の実施例によれば、ＥＳＤ保護素
子８５はゲート電極を持たずに、サリサイドブロック層
からなる絶縁膜９０を有し、且つウェル７５とは逆導電
型のソース／ドレイン領域８４を有している。このた
め、ゲート電極とドレイン領域のオーバーラップを回避
することができ、ドレイン領域に高電圧が印加された
際、ＥＳＤ保護素子の破壊を防止することができる。
子８５はゲート電極を持たずに、サリサイドブロック層
からなる絶縁膜９０を有し、且つウェル７５とは逆導電
型のソース／ドレイン領域８４を有している。このた
め、ゲート電極とドレイン領域のオーバーラップを回避
することができ、ドレイン領域に高電圧が印加された
際、ＥＳＤ保護素子の破壊を防止することができる。
【００９７】また、ＥＳＤ保護素子８５は、内部回路を
構成するＭＯＳＦＥＴの製造プロセスと同等若しくは最
小限の変更のみにより形成できる利点を有している。
構成するＭＯＳＦＥＴの製造プロセスと同等若しくは最
小限の変更のみにより形成できる利点を有している。
【００９８】尚、本発明は上記実施例に限定されるもの
ではなく、発明の要旨を変えない範囲で種々変形実施可
能なことは勿論である。
ではなく、発明の要旨を変えない範囲で種々変形実施可
能なことは勿論である。
【００９９】
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造工程の増加を抑えて内部回路領域のトランジス
タとＥＳＤ保護素子としてのトランジスタを形成するこ
とができ、さらに、ゲート電極とドレイン領域とのオー
バーラップ部分における絶縁破壊を防止することが可能
な半導体装置とその製造方法を提供できる。
ば、製造工程の増加を抑えて内部回路領域のトランジス
タとＥＳＤ保護素子としてのトランジスタを形成するこ
とができ、さらに、ゲート電極とドレイン領域とのオー
バーラップ部分における絶縁破壊を防止することが可能
な半導体装置とその製造方法を提供できる。
【図１】本発明の半導体装置の一実施例を示す断面図。
【図２】図１に示すＥＳＤ保護素子の動作を示す図。
【図３】図３（ａ）（ｂ）は、図１に示す半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図４】図４（ａ）（ｂ）は、図３（ｂ）に続く製造工
程を示す断面図。
程を示す断面図。
【図５】図５（ａ）（ｂ）は、図４（ｂ）に続く製造工
程を示す断面図。
程を示す断面図。
【図６】図６（ａ）（ｂ）は、図５（ｂ）に続く製造工
程を示す断面図。
程を示す断面図。
【図７】図１の変形例を示す断面図。
【図８】図８（ａ）乃至図８（ｄ）は、本発明の第２の
実施例を示すものであり、製造工程順に示す断面図。
実施例を示すものであり、製造工程順に示す断面図。
【図９】図９（ａ）乃至図９（ｄ）は、本発明の第３の
実施例を示すものであり、製造工程順に示す断面図。
実施例を示すものであり、製造工程順に示す断面図。
【図１０】図９（ｄ）に続く製造工程を示す断面図。
【図１１】図１１（ａ）乃至図１１（ｃ）は、本発明の
第４の実施例を示すものであり、製造工程順に示す断面
図。
第４の実施例を示すものであり、製造工程順に示す断面
図。
【図１２】図１２（ａ）（ｂ）は、図１１（ｃ）に続く
製造工程を示す断面図。
製造工程を示す断面図。
【図１３】図１３（ａ）乃至図１３（ｄ）は、本発明の
第５の実施例を示すものであり、製造工程順に示す断面
図。
第５の実施例を示すものであり、製造工程順に示す断面
図。
【図１４】従来の半導体装置の一例を示す断面図。
２０…半導体基板、 ２１…Ｐ型ウェル領域、 ２２、２３、２４、２５、２６…フィールド酸化膜、 ２７…内部回路領域、 ２８…入力回路領域、 ３１、３２…Ｐ型ウェル領域、 ３４、３５…Ｎ型ウェル領域、 ３７〜４０…ゲート電極、 ｎ-、ｐ-…ＬＤＤ領域、 ｎ+、ｐ+…ソース／ドレイン領域、 ４１…側壁絶縁膜、 ４２…コバルトシリサイド層、 ４３…入力パッド Ｎ１、Ｎ２…ＮチャネルＭＯＳトランジスタ、 Ｐ１、Ｐ２…ＰチャネルＭＯＳトランジスタ。 ７１…半導体基板、 ７４…Ｐ型ウェル領域、 ７５、７６…Ｎ型ウェル領域、 ７８…ゲート電極、 ７９…Ｎ型のエクステンション拡散層、 ８０、８０ａ、８０ｂ…Ｐ型のエクステンション拡散
層、 ８１…側壁絶縁膜、 ８２…Ｎ型のソース／ドレイン領域、 ８３、８４…Ｐ型のソース／ドレイン領域、 ８５…ＥＳＤ保護素子、 ８６…レジスト膜、 ９０…サリサイドブロック層からなる絶縁膜。
層、 ８１…側壁絶縁膜、 ８２…Ｎ型のソース／ドレイン領域、 ８３、８４…Ｐ型のソース／ドレイン領域、 ８５…ＥＳＤ保護素子、 ８６…レジスト膜、 ９０…サリサイドブロック層からなる絶縁膜。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｆターム(参考） 5F038 BE07 BH07 BH13 CD19 EZ20 5F040 DA23 DB01 DC01 EA02 EC01 EC07 EC13 EF02 EH02 EK01 FA03 FA05 FA07 FB02 FC02 FC11 FC19 FC21 5F048 AA02 AA09 AB06 AC03 BA01 BB03 BB06 BB07 BB08 BB12 BC06 BE02 BE03 BF06 BG11 CC08 CC09 CC15 CC19 DA25 DA27
Claims (17)
- 【請求項１】 ドレインが入力パッドに接続され、ゲー
ト及びソースが接地された第１のＮチャネルトランジス
タ、及び第１のＰチャネルトランジスタと、 ＬＤＤ構造を有する第２のＮチャネルトランジスタ、及
び第２のＰチャネルトランジスタとを有し、 前記第１のＮチャネルトランジスタ及び第１のＰチャネ
ルトランジスタはＬＤＤ構造とされ、チャネル領域の不
純物濃度が前記第２のＮチャネルトランジスタ及び第２
のＰチャネルトランジスタの不純物濃度より低く設定さ
れていることを特徴とする半導体装置。 - 【請求項２】 前記第１のＮチャネルトランジスタ及び
第１のＰチャネルトランジスタのゲート長は、前記第２
のＮチャネルトランジスタ及び第２のＰチャネルトラン
ジスタのゲート長より長く設定されていることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 第１導電型の半導体基板の表面領域に複
数の素子分離領域を形成する工程と、 前記半導体基板の内部回路領域に第１導電型の第１のウ
ェル領域、及び第２導電型の第２のウェル領域を形成
し、前記半導体基板の入力回路領域に第１導電型の第３
のウェル領域及び第２導電型の第４のウェル領域を形成
する工程と、 前記半導体基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にポリシリコン膜を形成し、このポ
リシリコン膜及び前記ゲート絶縁膜をエッチングし、前
記第１、第２、第３、第４のウェル領域上に第１、第
２、第３、第４のゲート電極を形成する工程と、 前記第１、第３のゲート電極をマスクとして前記第１、
第３のウェル領域に第２導電型の不純物を導入して、第
２導電型の第１の不純物拡散領域を形成し、前記第２、
第４のゲート電極をマスクとして前記第２、第４のウェ
ル領域に第１導電型の不純物を導入して、第１導電型の
第１の不純物拡散領域を形成する工程と、 前記第１乃至第４のゲート電極の側面に側壁絶縁膜を形
成する工程と、 前記側壁絶縁膜をマスクとして前記第１、第３のウェル
領域内に前記第２導電型の第１の不純物拡散領域より濃
度が高い第２導電型の不純物を導入して、第２導電型の
第２の不純物拡散領域を形成し、前記側壁絶縁膜をマス
クとして前記第２、第４のウェル領域に前記第１導電型
の第１の不純物拡散領域より濃度が高い第１導電型の不
純物を導入し、第１導電型の第２の不純物拡散領域を形
成する工程とを具備することを特徴とする半導体装置の
製造方法。 - 【請求項４】 第１導電型の半導体基板の表面領域に複
数の素子分離領域を形成する工程と、 前記半導体基板の内部回路領域に第１導電型の第１のウ
ェル領域、及び第２導電型の第２のウェル領域を形成
し、前記半導体基板の入力回路領域に第１導電型の第３
のウェル領域及び第２導電型の第４のウェル領域を形成
する工程と、 前記半導体基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にポリシリコン膜を形成し、このポ
リシリコン膜及び前記ゲート絶縁膜をエッチングし、前
記第１、第２、第３、第４のウェル領域上に第１、第
２、第３、第４のゲート電極を形成する工程と、 前記第１、第３のゲート電極をマスクとして前記第１、
第３のウェル領域に第２導電型の不純物を導入して、第
２導電型の第１の不純物拡散領域を形成し、前記第２、
第４のゲート電極をマスクとして前記第２、第４のウェ
ル領域に第１導電型の不純物を導入して、第１導電型の
第１の不純物拡散領域を形成する工程と、 前記第１乃至第４のゲート電極の側面に側壁絶縁膜を形
成する工程と、 前記側壁絶縁膜をマスクとして前記第１のウェル領域に
第２導電型の第１の不純物拡散領域より濃度が高い第２
導電型の不純物を導入して、第２導電型の第２の不純物
拡散領域を形成し、前記側壁絶縁膜をマスクとして前記
第２のウェル領域に第１導電型の第１の不純物拡散領域
より濃度が高い第１導電型の不純物を導入し、第１導電
型の第２の不純物拡散領域を形成する工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 第１導電型の半導体基板の表面領域に複
数の素子分離領域を形成する工程と、 前記半導体基板の内部回路領域に第１導電型の第１のウ
ェル領域、及び第２導電型の第２のウェル領域を形成
し、前記半導体基板の入力回路領域に第１導電型の第３
のウェル領域及び第２導電型の第４のウェル領域を形成
する工程と、 前記半導体基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にポリシリコン膜を形成し、このポ
リシリコン膜及び前記ゲート絶縁膜をエッチングし、前
記第１、第２、第３、第４のウェル領域上に第１、第
２、第３、第４のゲート電極を形成する工程と、 前記第１のゲート電極をマスクとして前記第１のウェル
領域に第２導電型の不純物を導入して、第２導電型の第
１の不純物拡散領域を形成し、前記第２のゲート電極を
マスクとして前記第２のウェル領域に第１導電型の不純
物を導入して、第１導電型の第１の不純物拡散領域を形
成する工程と、 前記第１乃至第４のゲート電極の側面に側壁絶縁膜を形
成する工程と、 前記側壁絶縁膜をマスクとして前記第１、第３のウェル
領域に第２導電型の第１の不純物拡散領域より濃度が高
い第２導電型の不純物を導入して、第２導電型の第２の
不純物拡散領域を形成し、前記側壁絶縁膜をマスクとし
て前記第２、第４のウェル領域に第１導電型の第１の不
純物拡散領域より濃度が高い第１導電型の不純物を導入
し、第１導電型の第２の不純物拡散領域を形成する工程
とを具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第３、第４のウェル領域を形成する
工程は、前記第１のウェル領域を形成するための第１導
電型の不純物と、前記第２のウェル領域を形成するため
の第２導電型の不純物を導入して形成されることを特徴
とする請求項３乃至５記載の半導体装置の製造方法。 - 【請求項７】 前記第３のウェル領域の不純物濃度は、
前記第１のウェル領域の不純物濃度より低く設定され、
前記第４のウェル領域の不純物濃度は、前記第２のウェ
ル領域の不純物濃度より低く設定されていることを特徴
とする請求項３乃至５記載の半導体装置の製造方法。 - 【請求項８】 ＭＯＳトランジスタのドレイン領域とソ
ース領域間のパンチスルーを利用したＥＳＤ保護素子で
あって、 半導体基板上にゲート絶縁膜を介して設けられたゲート
電極と、 前記ゲート電極の側面に設けられた側壁絶縁膜と、 前記半導体基板内で前記側壁絶縁膜と前記ゲート電極の
境界より外側に設けられたドレイン／ソース領域とを具
備することを特徴とする半導体装置。 - 【請求項９】 ＭＯＳトランジスタのドレイン領域とソ
ース領域間のパンチスルーを利用したＥＳＤ保護素子で
あって、 半導体基板内に所定距離離間して形成されたエクステン
ション領域と、 前記半導体基板内で前記エクステンション領域の両側に
連続して設けられたドレイン／ソース領域とを具備し、 ゲート電極を持たないことを特徴とする半導体装置。 - 【請求項１０】 ＭＯＳトランジスタのドレイン領域と
ソース領域間のパンチスルーを利用したＥＳＤ保護素子
であって、 半導体基板内に所定距離離間して形成されたドレイン／
ソース領域とを具備し、 ゲート電極を持たないことを特徴とする半導体装置。 - 【請求項１１】 ＭＯＳトランジスタのドレイン領域と
ソース領域間のパンチスルーを利用したＥＳＤ保護素子
であって、 半導体基板上に設けられたゲート電極と同様の形状の絶
縁膜と、 前記半導体基板内で、前記絶縁膜の両側に形成されたド
レイン／ソース領域とを具備することを特徴とする半導
体装置。 - 【請求項１２】 半導体基板上の内部回路素子を形成す
る第１の領域と、ＥＳＤ保護素子を形成する第２の領域
にゲート絶縁膜を介して第１、第２のゲート電極を形成
する工程と、 前記第１のゲート電極をマスクとして、前記第１の領域
に不純物を注入し、エクステンション拡散層を形成する
工程と、 前記第１、第２のゲート電極の側面にそれぞれ側壁絶縁
膜を形成する工程と、 前記側壁絶縁膜をマスクとして、前記第１、第２の領域
に不純物を注入し、ソース／ドレイン領域を形成する工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項１３】 半導体基板上の内部回路素子を形成す
る第１の領域と、ＥＳＤ保護素子を形成する第２の領域
にゲート絶縁膜を介して第１、第２のゲート電極を形成
する工程と、 前記第１、第２のゲート電極をマスクとして、前記第
１、第２の領域に不純物を注入し、エクステンション拡
散層をそれぞれ形成する工程と、 前記第１、第２のゲート電極の側面にそれぞれ側壁絶縁
膜を形成する工程と、 前記側壁絶縁膜をマスクとして、前記第１、第２の領域
に不純物を注入し、ソース／ドレイン領域をそれぞれ形
成する工程と、 前記第２の領域の前記第２のゲート電極、及び側壁絶縁
膜を除去する工程とを具備することを特徴とする半導体
装置の製造方法。 - 【請求項１４】 半導体基板上の内部回路素子を形成す
る第１の領域と、ＥＳＤ保護素子を形成する第２の領域
のうち、前記第１の領域のみにゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記ゲート電極をマスクとして、前記第１の領域に不純
物を注入し、エクステンション拡散層を形成する工程
と、 前記ゲート電極の側面に側壁絶縁膜を形成する工程と、 前記側壁絶縁膜をマスクとして、前記第１の領域に不純
物を注入し、ソース／ドレイン領域を形成する工程と、 前記第２の領域のゲート電極形成位置に、ゲート電極と
同様の幅を有するマスクを用いて不純物を注入し、ソー
ス／ドレイン領域を形成する工程と、 前記マスクを除去する工程とを具備することを特徴とす
る半導体装置の製造方法。 - 【請求項１５】 半導体基板上の内部回路素子を形成す
る第１の領域と、ＥＳＤ保護素子を形成する第２の領域
のうち、前記第１の領域のみにゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記ゲート電極をマスクとして、前記第１の領域に不純
物を注入し、エクステンション拡散層を形成する工程
と、 前記ゲート電極の側面に側壁絶縁膜を形成する工程と、 前記側壁絶縁膜をマスクとして、前記第１の領域に不純
物を注入し、ソース／ドレイン領域を形成する工程と、 前記第２の領域のゲート電極形成位置に、ゲート電極と
同様の幅を有する絶縁膜を用いて不純物を注入し、ソー
ス／ドレイン領域を形成する工程とを具備することを特
徴とする半導体装置の製造方法。 - 【請求項１６】 前記絶縁膜は、前記側壁絶縁膜の形成
時に側壁絶縁膜をパターニングすることにより形成され
たサリサイド形成阻止層からなることを特徴とする請求
項１５記載の半導体装置の製造方法。 - 【請求項１７】 前記絶縁膜は、抵抗上に形成される絶
縁膜をパターニングすることにより形成されたサリサイ
ド形成阻止層からなることを特徴とする請求項１５記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090065A JP3926964B2 (ja) | 1999-07-01 | 2000-03-29 | 半導体装置とその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-187973 | 1999-07-01 | ||
| JP18797399 | 1999-07-01 | ||
| JP2000090065A JP3926964B2 (ja) | 1999-07-01 | 2000-03-29 | 半導体装置とその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006300690A Division JP4921925B2 (ja) | 1999-07-01 | 2006-11-06 | 半導体装置の製造方法 |
Publications (2)
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