JPH03215971A - 相補型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は相補型半導体装置の製造方法に関し、少なく
とも一方導電型のＭＯＳ｝ランジスタにパンチスルース
トッパが備えられている相補型半導体装置の製造方法に
係わる。

（従来の技術） 従来の一般的な相補型半導体装置（ＣＭＯＳ型半導体装
置）の製造方法を第５図（ａ）ないし第５図（Ｃ）に示
す。

まず、第５図（ａ）に示すように、Ｐ型半導体基板１０
１内に、Ｎ型不純物のイオン注入により、Ｎ型ウェル領
域１０２を選択的に形成し、その後、ＬＯＣＯＳ法によ
り、素子分離領域１０３を形成？る。次いで、素子領域
上に、熱酸化法により、ゲート酸化膜１０４を形成する
。この時、必要であれば、１・ランジスタのチャネル形
成領域に対してしきい値制御用の不純物のイオン注入を
行なう。

次いで、例えばＣＶＤ法により、全面にボリンリコン層
を堆積形成し、次いで、このポリシリコン層に対して、
塩化ホスホリル（ＰＯＣＩ３）の気相拡散、あるいはリ
ンのイオン注入等により、導体化（Ｎ型化）する。次い
で、導体化されたポリシリコン層を所定のゲート電極１
０５（１０５１１．　０　５　２　）の形状にパターニ
ングする。次いで、ゲート電極１０５と、素子分離領域
１０３とをマスクにして、Ｎ型不純物であるリン１０６
を、例えば加速電圧４　０　Ｋ　ｅ　Ｖ　，　　ドーズ
量３，ｏ×１　０　１３ｃ　ｍ−２の条件でイオン注入
し、Ｎチャネル型ＭＯＳ｝ランジスタのゲート電極１０
５■に対して自己整合的にＮ−型ＬＤＤ領域１０７を形
成する。この時、Ｐチャネル型ＭＯＳＩ−ランジスタが
形成されるＮ型ウェル領域１．　０　２に対してもＮ型
不純物であるリンがイオン注入される。この注入された
領域を１０７′として示す。

次に、第５図（ｂ）に示すように、ホトレジスト１０８
を、全面に塗布する。そして、写真蝕刻法により、Ｎ型
ウェル領域１０２が露出するようにホトレジスト］−０
８をパターニングする。

次いで、ホトレジスト１０８をマスクにして、Ｐ型不純
物であるフッ化ボロン（ＢＦ２）を、例えば加速電圧４
０ＫｅＶ，　　ドーズ量３．０×１０Ｉ５ｃｍ−２の条
件でイオン注入し、Ｐチャネル型ＭＯＳトランジスタの
ゲート電極１０５２に対して自己整合的にＰ＋型ソース
／ドレイン拡散層１１０を形成する。ここで　Ｐ　ｎ型
ソース／ドレイン拡散層１］０が形成されることにより
、同図（ａ）の工程にて形成されたＮ−型拡散層１０７
′は実質的に消滅する。

次に、第５図（ｃ）に示すように、ＣＶＤ法により、全
面にＣＶＤ酸化膜を堆積形成し、次いでこのＣＶＤ酸化
膜をＲＩＥ法にて異方性エッチングすることにより、上
記ゲート電極１０５の側壁のみにＣＶＤ酸化膜を残す。

これにより、サイドウォールスペーサ１１１が形成され
る。次いで、ホ１・レジスト］１２を、全面に塗布する
。そして、写真蝕刻法により、Ｐ型基板］０１が露出ず
るようにホ１・レジスｌ−　１．　１　２をパターニン
グする。次いで、ホ１・レジスｌ−　１．　１　２をマ
スクにして、Ｎ型不純物であるヒ素を、加速電圧４０Ｋ
ｅＶ，　　ドーズ量５．ＯＸＩＯ１５ａｍ−２の条件で
イオン注入し、Ｎチャネル型ＭＯＳＩ−ランジスタのＮ
＋型ソース／ドレイン拡散層１１４を形成する。この時
、形成されたＮ＋型ソース／ドレイン拡散層１１４は、
Ｎ一型ＬＤＤ領域と一体化され、この一体化された領域
１１５が、実質的なソース／ドレイン拡散層となる。

このような従来方法にて形成されたＣＭＯＳ型半導体装
置では以下のような欠点がある。

まず、第１の欠点として、ゲート電極となるポリシリコ
ン層を導体化する際のリン拡散工程、もしくはリンのイ
オン注入後の活性化工程等のアニル工程を経ると、ポリ
シリコンの結晶が成長する。そして、ある確率で、第５
図（ｂ）および第５ ５図（ｃ）に示すソース／ドレイン拡散層形成工程のイ
オン照射方向に対して、面方位＜　１　１．　０　＞が
一致する結晶が形成される。この結晶はイオン注入のマ
スク効果かなく、照射された不純物イオンが、いわゆる
チャネリング現象を起こして、ゲ！・電極１０５直下の
チャネル領域に拡散層を形成してしまう。例えばリン等
のＮ型不純物がチヤネリング現象を起こし、上記拡散層
を形成してしまうと、Ｎチャネル型ＭＯＳトランジスタ
ではデイブレッション型のトランジスタとなり、Ｐチャ
ネル型ＭＯＳ｝ランジスタではしきい値が高くなり、結
果としてＣＭＯＳ型半導体装置が動作しなくなってしま
う。

このような不純物イオンのチャネリング現象による拡散
層形成の問題は、ゲート酸化膜１０４の膜厚が２００λ
程度以下のような、サブミクロンルールをもつ微細構造
のＭＯＳトランジスタになると、より顕著になる。また
、当然ながらイオン注入時における加速電圧が高いとき
にも顕著になる。

６ 第２の欠点として、Ｎチャネル型ＭＯＳトランジスタと
ほぼ同様な工程にて、ボロンを用いてＰチャネル型ＭＯ
ＳトランジスタのＰ＋型ソース／ドレイン拡散層１］０
を形成している点にある。

周知のごとくボロンは拡散速度が速い。このため、多く
の熱履歴が存在するＣＭＯＳ型半導体装置の製造工程で
は、ボロンによって形成されたＰ＋型ソース／ドレイン
拡散層１１０が必然的に大きいものとなる。Ｐ＋型ソー
ス／ドレイン拡散層１１０が大きくなると、実効チャネ
ル長が短くなる。実効チャネル長が短くなると、空乏層
のパンチスルー現象に伴うショートチャネル効果が顕著
となる。

このことを考慮し、従来ではＰチャネル型ＭＯＳトラン
ジスタのゲート電極１０５２のゲ１・長を、最初から長
めに形成し、実効チャネル長が長くなるように配慮され
ている。これは、特にＣＭＯＳ型半導体装置におけるＰ
チャネル型ＭＯＳＩ−ランジスタの微細化の妨げとなっ
ている。

ところで、近年、第６図に示すような、パンチスルース
トッパを持つ微細化に適した構造のＢ　Ｃ　−　Ｌ　Ｄ
　Ｄ　（Ｂｕｒｉｅｄ　Ｃｈａｎｎｅｌ　ＬＤＤ）　−
　Ｐチャネル型ＭＯＳ＋−ランジスタが提案されている
。

（参考文献：　Ｓ．Ｏｄａｎａｋａ　ｅｔ　ａｌ．　　
ＪＥＥＰ　ＴｒａｎｓａｃｔｉｏｎｓＥｌｅｃ．Ｄｅｖ
ｊｃｅｓ　ＥＤ３３　（１９８［ｉ）Ｐ．３１７　）第
６図について説明すると、Ｎ型基板領域２０１には、Ｐ
＋型ソース／ドレイン拡散層２０２が形成され、これら
拡散層の相互間上には、ゲート酸化膜２０３を介して、
ゲート電極２０４が形成されている。ゲート電極２０４
の側壁には、サイドウォールスペーサ２０５が形成され
ている。

上記Ｐ＋型ソース／ドレイン拡散層２０２の側部周囲に
は、Ｎ型パンチスルーストッパ２０６が形成されている
。また、ゲート酸化膜２０３の直下にはＰ一型の埋込み
チャネル層２０７が形成されている。これによって形成
されるチャネル領域は、基板２０１表面ではなく、埋込
みチャネル層２０７のほぼ直下となり、いわゆる埋込み
チャネルを実現している。

さて、このようなＢＣ−ＬＤＤ−Ｐチャネル型ＭＯＳト
ランジスタの製造方法は、まず、Ｎ型基板領域２０１に
対して、Ｐ型不純物であるボロンを、加速電圧４０Ｋｅ
Ｖ，　　ドーズ［３．２Ｘ１　０　１２ｃ　ｍ−２の条
件にてイオン注入し、Ｐ−型のチャネル層２０７を形成
する。次いで、熱酸化法により、ゲート酸化膜２０３を
、１００人の厚みに形成する。次いで、ＣＶＤ法により
、ポリシリコン層を堆積形成し、このポリシリコン層を
、塩化ホスホリルによるリン拡散により、導体化（Ｎ型
化）する。次いで、このポリシリコン層を所定のゲー｝
ＴＩＥ極２０４の形状にバターニングする。次いで、Ｎ
型不純物であるリンを、加速電圧１３ＱＫｅＶ，　　ド
ーズｆｉｔｌ　Ｏ　Ｘ　１　０　１２ｃ　ｍ−２の条件
でイオン注入することにより、パンチスルーストツパ２
０６を形成する。次いで、ＣＶＤ法により、ＣＶＤ酸化
膜を形成し、次いで、このＣＶＤ酸化膜をＲＩＥ法にて
異方性エッチングすることにより、上記ゲート電極２０
４の側壁にＣＶＤ酸化膜を残す。これによって、ザイド
ウォールスベーサ２０５が形成される。次いで、Ｐ型不
純物で９ あるボロンを、加速電圧４０ＫｅＶ，３．０×１．　０
　”ｃ　ｍ−２の条件でイオン注入することにより、Ｐ
＋型ソース／ドレイン拡散層２０２を形成する。

このようなＢＣ−ＬＤＤ−Ｐチャネル型ＭＯＳトランジ
スタによれば、チャネルを埋込み型にし、さらに、深い
位置にＮ型パンチスルーストツパ２０６をＰ＋型ソース
／ドレイン拡散層２０２の側部周囲に形成する。これら
によって、Ｐチャネル型ＭＯＳトランジスタにおける、
いっそうの微細化、特にゲート電極２０４のチャネル長
方向の長さを短縮できるようになり、サブミクロンルル
のＰチャネル型ＭＯＳ｝ランジスタを形成することがで
きる。そして、このＢＣ−ＬＤＤ−Ｐチャネル型ＭＯＳ
Ｉ−ランジスタを、ＣＭＯＳ型半導体装置におけるＰチ
ャネル型ＭＯＳ｝ランジスタとして搭載すれば、Ｐチャ
ネル型のＭｏＳトランジスタでも、サブミクロンルール
を持つ微細構造のＣＭＯＳ型半導体装置を提供できる。

しかしながら、ＢＣ−ＬＤＤ−Ｐチャネル型ＭＯＳトラ
ンジスタは、その製造工程において、］０ 装置の特徴となっているＮ型パンチスルーストツパ２０
６を形成する際、加速電圧が１　０　０　Ｋ　ｅ　Ｖ級
という高いエネルギーにてイオンを打ち込むという過酷
な工程をもっている。したがって、第５図（ａ）ないし
第５図（Ｃ）に示すような、従来の製造方法によって、
ＢＣ−ＬＤＤ−Ｐチャネル型ＭＯＳトランジスタを搭載
した微細構造のＣＭＯＳ型半導体装置を製造すると、Ｎ
チャネル型、Ｐチャネル型双方のＭＯＳ＋−ランジスタ
でチャネリング現象が起こり、製造不可能である。

（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、少
なくとも一方導電型のＭＯＳｔ−ランジスタにパンチス
ルーストツパを備えた相補型半導体Ｅ 装置の製造可能とする相補型半導体装置の製造方法を提
供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明の柘捕型半導体装置の製造方法は、第１導電型
の半導体基板内に第２導電型のウ工１１ ル領域を形成する工程と、 全面にゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜上にゲート電極となる第１の導体層を形成する工程と
、 前記第１の導体層をゲート電極形状にパターニングする
第１の感光性樹脂膜を用いた第１の写真蝕刻工程と、 前記第１の感光性樹脂膜をゲーｉ・電極上に残置させた
まま、ＬＤＤ領域形成用の第２導電型の第１の不純物を
前記基板内にイオン注入する工程と、前記第１の感光性
樹脂膜をゲート電極上に残置させたまま、第２の感光性
樹脂膜を塗布する工程と、 前記第２の感光性樹脂膜を前記ウェル領域上のみ剥離す
る第２の写真蝕刻工程と、 前記第２の感光性樹脂膜をマスクに、パンチスルースト
ップ形成用の第２導電型の第２の不純物を前記ウェル領
域内にイオン注入する工程とを具備することを特徴とす
る。

］　２ （作用） 上記のような工程を具備した相補型半導体装置の製造方
法にあっては、ゲート電極となる導体層を所定のゲート
電極形状にパターニングする写真蝕刻工程において、こ
の工程で用いた感光性樹脂膜を、ゲート電極上にそのま
ま残して置く。そして、感光性樹脂膜を残置させたまま
、ソース／ドレイン拡散層形成（ＬＤＤ形成を含む）用
のイオン注入をゲート電極に対して自己整合的に行なう
工程、並びにＭＯＳトランジスタにおけるパンチスルー
ストップ形成用のイオン注入をゲート電極に対して自己
整合的に行なう工程を行なう。この結果、ゲート電極上
に残置している感光性樹脂膜が各種不純物イオンのゲー
ト電極貫通を防止する障壁膜となってチャネリング現象
が阻止される。

（実施例） 以下、図面を参照してこの発明の一実施例に係わる相補
型半導体装置の製造方法について説明する。

第１図（ａ）ないし第１図（ｄ）は、この発明１　３ の一実施例に係わる相補型半導体装置の製造方法を、製
造工程順に示した断面図である。

まず、第１図（ａ）に示すように、例えばＰ型半導体基
板１内に、Ｎ型不純物のイオン注入により、Ｎ型ウェル
領域２を選択的に形成し、その後、例えばＬＯＣＯＳ法
により、素子分離領域３を形成する。次いで、１・ラン
ジスタのチャネル形成領域に対してしきい値制御用の不
純物のイオン注入を行なう。しきい値制御用の不純物の
イオン注入の一例を上げると、例えばＮチャネル型ＭＯ
Ｓ｝ランジスタ部には、Ｐ型不純物であるボロンを加速
電圧６０ＫｅＶ，　　ドーズ量２Ｘ１０’２ｃｍ−２の
条件でイオン注入し、また、Ｐチャネル型ＭＯＳ｝ラン
ジスタ部には、フッ化ボロンを加速電圧４０ＫｅＶ，　
　ドーズ量３．２Ｘ１０”ｃｍ””の条件でイオン注入
を行なう。この時、Ｐチャネル型ＭＯＳトランジスタの
領域には、Ｐ一型埋込みチャネル層４が形成される。次
いで、塩酸（ＨＣＩ）を含む乾燥酸素中、温度８ｏｏ℃
での熱酸化により、素子領域上に、ゲート酸化１４ ？］０５を約１００人の厚みに形成する。次いで、例え
ばＣＶＤ法により、全面にゲート電極となるポリシリコ
ン層を堆積形成し、次いて、このポリシリコン層に対し
て、塩化ホスホリル（ＰＯＣＩ３）の気相拡散、あるい
はリンのイオン注入等により、ポリシリコン層を導体化
（Ｎ型化）する。次いで、全面に、第１のホトレジス１
・を塗布し、写真蝕刻法により、第１のホ１・レジスト
をゲート電極パターン６１、６■にパターン形成する。

ここで、ゲート電極上に残るホ１・レジストパターン（
６１　、６２　）がゲート電極パターンとなるようにす
る。次いで、ホトレジス１・６１、６２をマスクとして
、ポリシリコン層をＲＩＥ法にて異方性エッチングする
ことにより、ゲート電極７，　７■を形成する。次いて
、ホ１・レジス１・６．１６■をゲート電極７．、７■
上にそれぞれ残置させたまま、これらと、素子分離領域
３とをマスクにして、Ｎ型不純物であるリン８を、例え
ば加速電圧４　０　Ｋ　ｅ　Ｖ　，　　ドーズ量３．０
×１０”ａｍ−２の条件でイオン注入し、Ｎチャネル１
５ 型ＭＯＳトランジスタのゲート電極７１に対して自己整
合的にＮ−型ＬＤＤ領域９を形成する。この時、Ｐチャ
ネル型ＭＯＳトランジスタが形成されるＮ型ウェル領域
２に対してもＮ型不純物であるリンがイオン注入される
。この注入された領域を９′として示す。

次に、第１図（ｂ）に示すように、第１のホトレジス１
・パターン６１、６２が残置されたまま、第２のホＩ・
レジスト１０を、全面に塗布する。そして、写真蝕刻法
により、Ｎ型ウェル領域２が露出するようにホトレジス
１・１０をパターニングする。次いで、ホトレジス１・
］０をマスクにして、Ｎ型パンチスルース１・ツパ形成
用のＮ型不純物である、例えばリン１１を加速電圧１３
０ＫｅＶ，ドーズ量Ｉ　Ｘ　１　０１２ａｍ−２の条件
でイオン注入を行なう。これによって、Ｎ型パンチスル
ーストッパ１２が、Ｎ型ウェル領域２内における表面か
ら深い位置に形成される。また、この時、同図（ａ）の
工程にて形成されたＮ一型拡散層９′は、Ｎ型パンチス
ルース１・ツパ１２と、事実上一体化され１６ ？。

次に、第１図（ｃ）に示すように、第２のホ１・レジス
１・１０および第１のホトレジスＩ・６１６■を、酸素
プラズマでアツシング除去した後、例えばＣＶＤ法によ
り、全面にＣＶＤ酸化膜を堆積形成し、次いて、このＣ
ＶＤ酸化膜をＲＩＥ法にて異方性エッチングすることに
より、上記ゲト電極７の側壁のみにＣＶＤ酸化膜を残す
。これにより、サイドウオールスベーサ１３が形成され
る。次いで、第３のホトレジスト１４を、全面に塗布す
る。そして、写真蝕刻法により、Ｐ型基板１が露出する
ようにホトレジス１・１４をパターニングする。次いで
、ホトレジス１・１４をマスクにして、Ｎ型不純物であ
るヒ素１５を、加速電圧４　０　Ｋ　ｅ　Ｖ　，　　ド
ーズｉ５．ＯＸＩＯ１５ｃｍ−２の条件でイオン注入し
、Ｎチャネル型ＭＯＳトランジスタのＮ＋型ソース／ド
レイン拡散層１６を形成する。この時、形成されたＮ＋
型ソース／ドレイン拡散層１６は、Ｎ一型ＬＤＤ領域と
一体化され、この一体化された領域１７が、実質的なソ
ース／１　７ ドレイン拡散層となる。

次に、第１図（ｄ）に示すように、第３のホ１・レジス
１・を除去した後、第４のホ１・レジスト１８を全面に
塗布する。そして、写真蝕刻法により、Ｎ型ウェル領域
２が露出するようにホトレジスト１８をパターニングす
る。次いで、ホトレジスト１８をマスクにして、Ｐ型不
純物であるボロン１９を、加速電圧４０ＫｅＶ，　　ド
ーズ量３．０×１　０　”ｃ　ｍ−２の条件でイオン注
入し、Ｐチャネル型ＭＯＳトランジスタのＰ＋型ソース
／ドレイン拡散層２０を形成する。

この後、図示しないが、周知のように、ホトレジスト１
４を除去した後、層間絶縁膜の堆積形成、コンタクト孔
の開孔、アルミニウムのような導体膜の蒸着、そしてこ
れを所定配線にパターニング等の工程を経て、ＣＭＯＳ
型半導体装置が製造される。

以上のような工程を持つ製法が、本発明の一実施例に係
わる相補型半導体装置の製造方法である。

このような相補型半導体装置の製造方法による１８ ？、まず、第１図（ａ）の工程で示したように、ホトレ
ジスト６，　６■をゲート電極７１　７２上にそれぞれ
残置させたまま、ＬＤＤ領域９形成用の不純物をイオン
注入している。これによって、ゲート電極７、、７２を
不純物が貫通する、チャネリング現象が明止される。よ
って、Ｎチャネル型、Ｐチャネル型双方のＭＯＳ｝ラン
ジスタのゲート酸化膜５の厚みを、例えば２００人以下
である微細構造を持つＭＯＳ＋−ランジスタにしたとし
ても、チャネリング現象の影響を受けることはほとんど
なくなる。例えば実施例中ではゲート酸化膜５の膜厚を
１００人まで薄くしている。ゲート酸化膜５の膜厚が１
００人の場合でも、本発明の製造方法によって製造され
たＣＭＯＳ型半導体装置は、チャネリング現象の影響を
受けた徴候は見られず、正常に動作している。

さらに、第１図（ｂ）の工程で示したように、パンチス
ルーストツパ１２形成用の不純物をウェル領域２に対し
、１　０　０　Ｋ　ｅ　Ｖ級の加速電圧でイオン注入し
ているが、この時にもホトレジス１・１９ ？■がゲート電極７２」二に依然残置されており、上記
同様、チャネリング現象を起こす恐れが少ない。したが
って、従来の製造方法では不可能であったＣＭＯＳ型半
導体装置におけるＢＣ−ＬＤＤＰチャネル型ＭＯＳ＋−
ランジスタの搭載が可能となり、Ｐチャネル型において
も、サブミクロンルールをもつ微細構造のＭＯＳトラン
ジスタが形成できるようになる。

マタ、このＢＣ−ＬＤＤ−Ｐチャネル型ＭＯＳトランジ
スタの形成に際し、第１図（ｃ）〜第１図（ｄ）に示す
ように、Ｎチャネル型ＭＯｓ｝ランジスタのソース／ド
レイン拡散層］６形成用の不純物をイオン注入してから
、Ｐチャネル型ＭＯＳ｝ランジスタのソース／ドレイン
拡散層２０形成用の不純物、特にボロンをイオン注入す
ることが望ましい。なぜならば、拡散速度の速いボロン
のイオン注入の工程を、なるべく後の工程にもってくる
ことで、ボロンの受ける熱履歴が低減され、Ｐチャネル
型ＭＯＳＩ−ランジスタを、いっそう微細に基板内に造
り込むことが可能になる２０ ためてある。

では、次に、第２図、第３図を参照して、ＢＣＬＤＤ−
Ｐチャネル型ＭＯＳトランジスタの諸性能について説明
スル。

第２図はゲート長しと、しきい値ＶＴＨとの関係を示し
たグラフである。

図中の破線は従来型のＰチャネル型ＭＯＳトランジスタ
、実線はＢＣ−ＬＤＤ−Ｐチ４・ネノレ型ＭＯＳトラン
ジスタの値を示している。

第２図に示すように、特にゲート長しが１μｍ以下の場
合において、ドレイン〜ソース間電圧ＶＤＳが−０．１
■、−５，ＱＶ，いずレノ場合テも、ＢＣ−ＬＤＤ−Ｐ
チャネル型ＭＯＳ｝ランジスタでは、しきい値ＶＴＨの
低下が従来型よりも少なく、ショートチャネル効果が大
幅に改善されている。この結果から、ＢＣ−ＬＤＤ−Ｐ
チャネル型ＭＯＳ｝ランジスタは、サブミクロンルール
をもつ微細構造に適したものであることが分かる。

尚、図中のＶＳＢは基板電位である。

第３図はゲート電圧ＶＣＳと、ドレイン電流ＩＤＳ２１ との関係を示したグラフである。

図中の破線は従来型のＰチャネル型ＭＯＳ＋−ランジス
タ、実線はＢＣ−ＬＤＤ−Ｐチャネル型ＭＯＳ｝ランジ
スタの値を示している。

第３図に示すように、特にゲート電圧ＶＧＳが−１．０
Ｖ以下の場合において、ドレイン〜ソス間電圧ＶＤＳが
−〇．ＩＶ，−５。ＯＶ，いずれの場合でも、ＢＣ−Ｌ
ＤＤ−Ｐチャネル型ＭＯＳトランジスタでは、ドレイン
電流ＩＤＳが従来型よりも少なく、サブストッシュホル
ト特性も改善されている。

尚、図中のＶ５Ｂは基板電位である。

さて、本発明に係わる相補型半導体装置の製造方法によ
れば、その主旨を逸脱しない範囲で、種々の変形が可能
である。

以下、その変形に係わる一例を、その特徴的な工程のみ
第４図に示し説明する。第４図において、第１図（ａ）
ないし第１図（ｄ）と同一の部分に対しては、同一の符
号を付し、重複する説明は避けるものとする。

２２ ？４図に示すように、例えば第１図（ａ）の工程を経た
後、ホトレジス１・４１を全面に塗布する。

そして、写真蝕刻法により、Ｐ型基板１が露出するよう
にホトレジスト４１をパターニングする。

次いで、ホトレジスト４］をマスクにして、Ｐ型バンチ
スルース１・ツバ形成用のＰ型不純物である、例えばボ
ロン４２を、やはり１　０　０　Ｋ　ｅ　Ｖ級の加速電
圧でイオン注入し、パンチスルーストツパ４３を形成す
る。

このようにすれば、Ｎチャネル型ＭＯＳＩ−ランジスタ
に、パンチスルーストッパ４３が形成できる。

また、この後、第１図（ｂ）以降の工程を経てＣＭＯＳ
型半導体装置を製造すると、Ｎチャネル型。Ｐチャネル
型双方のＭＯＳ＋−ランジスタに、パンチスルーストツ
パを形成できる。

これらのような変形例に係わる製造方法でも、上記一実
施例のように、ゲート電極７，　７。上に、ホトレジス
Ｉ−６，、６■を残置させたまま、Ｐ型パンチスルース
トツパ形成用の、例えばボロ２３ ン４２をイオン注入することにより、チャネリング現象
が効果的に阻止される。よって、Ｎチャネル型側でも、
パンチスルーストツパ４３を持ったＢＣ−ＬＤＤ−Ｎチ
ャネル型ＭＯＳ＋−ランジスタを形成でき、ＣＭＯＳ型
半導体装置において、なおいっそうの微細化を図ること
ができるようになる。

その他の変形例については、特に図示しないが、例えば
第１図（ｂ）において、Ｎ型パンチスルストツパ１２形
成用のリン］コをイオン注入した後、ホ１・レジス１・
１０を除去せず、続けてＰ型ソス／ドレイン拡散層２０
（同図（ｄ）に図示）形成用のボロン］９（同図（ｄ）
に図示）をイオン注入しても構わない。

この場合、ホトレジストを用いた写真蝕刻工程の数は減
少する。

ただし、ボロンが受ける熱履歴は若干多くなる恐れがあ
る。したがって、この変形例は、ボロンが受ける熱履歴
を比較的多く許容できるＣＭＯＳ型半導体装置を製造す
る場合、選択されることが２４ ？ましい。

また、第１図（ａ）において、Ｎ−型ＬＤＤ領域９形成
用の不純物リン８を、Ｐ型基板１、Ｎ型ウェル領域２双
方の領域に対してイオン注入している。しかし、Ｎ型ウ
ェル領域２では、このイオン注入によって形成される拡
散層９′は必ずしも必要ではない。そこで、Ｎ型ウェル
領域２上をホトレジス１・で覆い、そしてこのホ１・レ
ジストをマスクにして、Ｐ型基板コのみに上記リン８を
イオン注入してもよい。

この場合、Ｎ型ウェル領域２には、余分な不純物の導入
がないので、例えばしきい値の調節を厳密、かつ精度良
く行なえる、また、基板（Ｎ型ウェル領域２）の不純物
濃度が上がらないので、Ｐチャネル型ＭＯＳ｝ランジス
タの耐圧向上等の効果が期待できる。

ただし、Ｎ型ウェル領域２上を覆うホトレジストにあっ
ては、これを除去する際、ゲート電極７１、７。（同図
（ａ）図示）上のホ１・レジスト６１、６■を、いっし
ょに剥ぐ恐れがある。した２　５ がって、例えば一例として、上記ホトレジストと、ホト
レジス！’６１、６２とでは、異なった物質よりなるも
のを用い、感光後において、異なるエッチング液、ある
いはエッチングガスにて除去されることを考慮する必要
がある。

［発明の効果］ 以上説明したように、この発明によれば、少なくとも一
方導電型のＭＯＳトランジスタにパンチスルーストッパ
が備えられた相補型半導体装置を、製造可能とする相補
型半導体装置の製造方法が提供される。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｄ）はこの発明の一実施例
に係わる相補型半導体装置の製造方法を製造工程順に示
した断面図、第２図は従来型およびＢＣ−ＬＤＤ−Ｐチ
ャネル型ＭＯＳトランジスタにおけるゲート長としきい
値との相関図、第３図は従来型およびＢＣ−ＬＤＤ−Ｐ
チャネル型ＭＯＳトランジスタにおけるゲート電圧とド
レイン電流との相関図、第４図は本発明の変形例にお２
　６ ける特徴的な一工程を示す断面図、第５図（ａ）ないし
第５図（ｃ）は従来の相補型半導体装置の製造方法を製
造工程順に示した断面図、第６図はＢＣ−ＬＤＤ−Ｐチ
ャネル型ＭＯＳ｝−ランジスタの断面図である。 １・・・Ｐ型基板、２・・・Ｎ型ウェル領域、５・・・
ゲート酸化膜、６・・・第１のホトレジスト、７・・・
ゲート電極、９・・・Ｎ−型ＬＤＤ領域、１０・・・第
２のホトレジスト、１２・・・Ｎ型パンチスルーストツ
パ。

Claims (1)

1. 【特許請求の範囲】 第１導電型の半導体基板内に第２導電型のウェル領域を
   形成する工程と、 全面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極となる第１の導体層を
   形成する工程と、 前記第１の導体層をゲート電極形状にパターニングする
   第１の感光性樹脂膜を用いた第１の写真蝕刻工程と、 前記第１の感光性樹脂膜をゲート電極上に残置させたま
   ま、ＬＤＤ領域形成用の第２導電型の第１の不純物を前
   記基板内にイオン注入する工程と、前記第１の感光性樹
   脂膜をゲート電極上に残置させたまま、第２の感光性樹
   脂膜を塗布する工程と、 前記第２の感光性樹脂膜を前記ウェル領域上のみ剥離す
   る第２の写真蝕刻工程と、 前記第２の感光性樹脂膜をマスクに、パンチスルースト
   ップ形成用の第２導電型の第２の不純物を前記ウェル領
   域内にイオン注入する工程とを具備することを特徴とす
   る相補型半導体装置の製造方法。