JPS59219967A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は電界効果トランジスタの製造、特にそのような
テハイスの閾値電位の制御を可能にする方法に係る。
テハイスの閾値電位の制御を可能にする方法に係る。
電界効果トランジスタ及びそれらが用いられている集積
回路は、複雑さと精密さが増すにつれ、トランジスタが
ターンオンする電圧（すなわち閾値電圧）を精密に調整
する必要性が、次第に重装になってきた。同時に、これ
らテハイスの寸法が小さくなったことによシ、半導体中
への不純物ドーピングの重大な制約となる寄生物が導入
された。たとえば、閾値を調整するために用いられる典
型的な方法は、電界用１呟化物′唄域の形成後ソース及
びトレイン領域の形成前、デバイス頭載全体の中に、表
面不純物領域を形成することである。
回路は、複雑さと精密さが増すにつれ、トランジスタが
ターンオンする電圧（すなわち閾値電圧）を精密に調整
する必要性が、次第に重装になってきた。同時に、これ
らテハイスの寸法が小さくなったことによシ、半導体中
への不純物ドーピングの重大な制約となる寄生物が導入
された。たとえば、閾値を調整するために用いられる典
型的な方法は、電界用１呟化物′唄域の形成後ソース及
びトレイン領域の形成前、デバイス頭載全体の中に、表
面不純物領域を形成することである。
次に、多結晶シリコン（ポリシリコン）の層を全体に堆
積させ、所望のケート領域上にフォトレジストパターン
を形成し、露出されたポリシリコン領域をエツチングす
ることにより、ケート電極が規定される。続いて、ケー
ト電極と位置合せしてソース及びトレイン領域が形成さ
れる。そのような方法は通常適描である。しかし、チャ
ネル長が減少するにつれ、トランジスタのＬ−Ｖ特性に
悪影響を与えるいわゆる短チヤネル効果を避けるため、
基板ドーピングを増すことが望ましい。もし高濃度チャ
ネルトーピンクがテバイス領域を通して含れるならば、
接合容量は増し、それによってテハイス速度は低下する
。
積させ、所望のケート領域上にフォトレジストパターン
を形成し、露出されたポリシリコン領域をエツチングす
ることにより、ケート電極が規定される。続いて、ケー
ト電極と位置合せしてソース及びトレイン領域が形成さ
れる。そのような方法は通常適描である。しかし、チャ
ネル長が減少するにつれ、トランジスタのＬ−Ｖ特性に
悪影響を与えるいわゆる短チヤネル効果を避けるため、
基板ドーピングを増すことが望ましい。もし高濃度チャ
ネルトーピンクがテバイス領域を通して含れるならば、
接合容量は増し、それによってテハイス速度は低下する
。
閾値の調整の目的でチャネル・領域を制限するためにイ
オン注入することについては、従来示唆されている。（
たとえは、ペイヒネン（Ｐａ１ｖｉｎｅｎ ）らに承認
された米国狩許第４，２１２゜１００号及びサワサキ（
Ｓａｗａｚａｋｉ ） ＶＣ承認された米国将許第４，
２１７，１４９号音診照のこと）イオン注入領域を規定
するためにＳｉ Ｏ２マスクの便用を示唆するそのよう
な技術は、注入領域を形成し、ケート電極又はソース及
びドレイン領域を規定す゛るため、一般に別々のマスク
合せを必要とする。
オン注入することについては、従来示唆されている。（
たとえは、ペイヒネン（Ｐａ１ｖｉｎｅｎ ）らに承認
された米国狩許第４，２１２゜１００号及びサワサキ（
Ｓａｗａｚａｋｉ ） ＶＣ承認された米国将許第４，
２１７，１４９号音診照のこと）イオン注入領域を規定
するためにＳｉ Ｏ２マスクの便用を示唆するそのよう
な技術は、注入領域を形成し、ケート電極又はソース及
びドレイン領域を規定す゛るため、一般に別々のマスク
合せを必要とする。
トランジスタのチャネル及びその下の領域に限って不純
物を導入することによシ、電界効果トランジスタの閾値
を精密に調整するための技術を明らかにすることが、本
発明の基本的な目的である。ケート電極及びソース、ト
レイン領域と不純物領域の自己位置合ぜのための手段を
明らかにすることが、更に本発明の目的である。
物を導入することによシ、電界効果トランジスタの閾値
を精密に調整するための技術を明らかにすることが、本
発明の基本的な目的である。ケート電極及びソース、ト
レイン領域と不純物領域の自己位置合ぜのための手段を
明らかにすることが、更に本発明の目的である。
発明の概要
これらの目的及び他の目的は、本発明Ｖこ従い達成され
る。本発明はチャネル領域を間に有し、半導体基板の表
面中に形成されたソース及びトレイン領域を含む電界効
果トランジスタの製作方法である。この方法は半導体上
にフォトレジストのパターンを形成し、パターンは所望
のチャネル領域を露出したま丑にし、基板中のデバイス
領域の残シの部分を被覆することを含む。デバイスの閾
値電位を所望のレベルに設定する濃度を有する表面領域
を形成するために、基板の露出された領域中に不純物が
注入される。ケート電極の境界を作るために、フォトレ
ジストパターンにより蕗出された半導体の部分上に、少
くとも一種類の金属が堆積され、フォトレジストパター
ンが除去され、デバイス領域の残９０部分が蕗出さｒｈ
る。
る。本発明はチャネル領域を間に有し、半導体基板の表
面中に形成されたソース及びトレイン領域を含む電界効
果トランジスタの製作方法である。この方法は半導体上
にフォトレジストのパターンを形成し、パターンは所望
のチャネル領域を露出したま丑にし、基板中のデバイス
領域の残シの部分を被覆することを含む。デバイスの閾
値電位を所望のレベルに設定する濃度を有する表面領域
を形成するために、基板の露出された領域中に不純物が
注入される。ケート電極の境界を作るために、フォトレ
ジストパターンにより蕗出された半導体の部分上に、少
くとも一種類の金属が堆積され、フォトレジストパター
ンが除去され、デバイス領域の残９０部分が蕗出さｒｈ
る。
詳細な説明
ｗ＜ １図乃、至第７図Ｖこ示された一連の工程に示さ
れた実施例を参照して、本発明について述へる。
れた実施例を参照して、本発明について述へる。
第１図は典型的な従来の製作技術に従うプロセスの一工
程の集積回路の一部を示す。半２、ＩＩ体基板１０はｐ
伝導形のバルク部分を有する。この例において、基板は
約２ Ｘ １０１５ａｎ ”の濃度にホウ素がトープさ
れる。基板のほとんどの表面中に、やはりｐ形でしかし
低抵抗率の領域１３が形成される。この例において、領
域はホウ素を約Ｉ Ｘ １０”ａｒｒ’のドーズにイオ
ン注入し、すべての熱処理後表向でのピーク濃度的２．
５Ｘ１０１６ｃ７ノ＋ ” 、０．３μ？ｌＺ の深
さにおける濃度的Ｉ Ｘ ］ ０” ｏｎ ”を有する
カラス分、ｒｆを生じるようにして形成される。標準的
な技術により、半導体の表面上には、５ｉ０２から成る
絶縁層１１が形成され、それはトランジスタの領域上の
１９のような薄い領域と、′眠気的分離とマスク機能ｆ
３：得るだめの厚い領域２０にパターン形成される。薄
いｌ唄域は典型的な場合、２５０への厚さで、厚い領域
は４０００への厚さである。絶縁体上に、約厚さ３５０
０への多結晶シリコンの層１２が形成される、。
程の集積回路の一部を示す。半２、ＩＩ体基板１０はｐ
伝導形のバルク部分を有する。この例において、基板は
約２ Ｘ １０１５ａｎ ”の濃度にホウ素がトープさ
れる。基板のほとんどの表面中に、やはりｐ形でしかし
低抵抗率の領域１３が形成される。この例において、領
域はホウ素を約Ｉ Ｘ １０”ａｒｒ’のドーズにイオ
ン注入し、すべての熱処理後表向でのピーク濃度的２．
５Ｘ１０１６ｃ７ノ＋ ” 、０．３μ？ｌＺ の深
さにおける濃度的Ｉ Ｘ ］ ０” ｏｎ ”を有する
カラス分、ｒｆを生じるようにして形成される。標準的
な技術により、半導体の表面上には、５ｉ０２から成る
絶縁層１１が形成され、それはトランジスタの領域上の
１９のような薄い領域と、′眠気的分離とマスク機能ｆ
３：得るだめの厚い領域２０にパターン形成される。薄
いｌ唄域は典型的な場合、２５０への厚さで、厚い領域
は４０００への厚さである。絶縁体上に、約厚さ３５０
０への多結晶シリコンの層１２が形成される、。
領域１３は半導体１０の全表面を被覆するように示され
ているか、それはデバイス領域の外側及び上の厳化物１
１の厚い部分２０の下に限ることができる。なぜならば
、それは基本的にはそれらの領域の寄生閾値をｉＵ御す
る働きをすることができるからである。
ているか、それはデバイス領域の外側及び上の厳化物１
１の厚い部分２０の下に限ることができる。なぜならば
、それは基本的にはそれらの領域の寄生閾値をｉＵ御す
る働きをすることができるからである。
第２図に示されるように、構造の上に順次標準的なフォ
トレジスト２１及びδ”（，０２のような絶縁体１４の
層が形成される。フォトレジストの厚さは、典型的な場
合約１５，０００八で、一方５ｃＱ２の厚さは約１００
０人である。両方の ７層は図示されているように、層
を基板上の領域中のポリシリコン層を露出するために、
標準的なフォトリングラフィによりパターン形成され、
領域はトランジスタのチャネル領域から成る。を會１４
は所望の領域中のレジスト層２１葡エツチンクターるた
めのマスクとして働く。
トレジスト２１及びδ”（，０２のような絶縁体１４の
層が形成される。フォトレジストの厚さは、典型的な場
合約１５，０００八で、一方５ｃＱ２の厚さは約１００
０人である。両方の ７層は図示されているように、層
を基板上の領域中のポリシリコン層を露出するために、
標準的なフォトリングラフィによりパターン形成され、
領域はトランジスタのチャネル領域から成る。を會１４
は所望の領域中のレジスト層２１葡エツチンクターるた
めのマスクとして働く。
次ｒこ、第２図に示ざ）上るように、露出されたポリシ
リコン層がエッチされ、フォトレジスト層２１下Ｖこア
ンターカット領域２３及び２４かできる。これはこの例
において、等方性のプラスマエツチをし、それによりポ
リシリコン層の約１５００八を除去することにより達成
される。もちろん、これにＪ：ｐ各側で約１５００八た
けレジストかアンターカットされる。望ましいエッチャ
ントはＣＦ４及び０２ の混合物である。このアンダ
ーカットは望ましい。なぜならば、溶媒がポリシリコン
−レジスト界面まで浸透し、レジストのｆｌｌｕ壁上に
堆積するり能件のあるすべての物質とともに全フォトレ
ジストを除去することを可能にすることにより、それは
後のリフト−オフ操作を助けるからである。（たとえば
ディー・ヒー・フラサ（Ｄ、 Ｂ、 Ｆｒａｓｅｒ ）
らに承認された米国特許第４，３６２，５９７号を
参照のこと）次に、第３図に示されるように、基板の露
出された領域中に、表面領域１５を形成するために、構
造にホウ素がイオン注入される。
リコン層がエッチされ、フォトレジスト層２１下Ｖこア
ンターカット領域２３及び２４かできる。これはこの例
において、等方性のプラスマエツチをし、それによりポ
リシリコン層の約１５００八を除去することにより達成
される。もちろん、これにＪ：ｐ各側で約１５００八た
けレジストかアンターカットされる。望ましいエッチャ
ントはＣＦ４及び０２ の混合物である。このアンダ
ーカットは望ましい。なぜならば、溶媒がポリシリコン
−レジスト界面まで浸透し、レジストのｆｌｌｕ壁上に
堆積するり能件のあるすべての物質とともに全フォトレ
ジストを除去することを可能にすることにより、それは
後のリフト−オフ操作を助けるからである。（たとえば
ディー・ヒー・フラサ（Ｄ、 Ｂ、 Ｆｒａｓｅｒ ）
らに承認された米国特許第４，３６２，５９７号を
参照のこと）次に、第３図に示されるように、基板の露
出された領域中に、表面領域１５を形成するために、構
造にホウ素がイオン注入される。
この具体例において、すべての熱処理後、領域は半導体
のバルク中に、領域１３を越えて、十分深く（約０．４
μｍ）浸透する。領域１５（ｐ＋ と示されている）は
すへての熱処理プロセス後、約０．４１１ｍの深さで約
３ Ｘ １０１６ｏｎ−３の不純物ｍＫを有する本質的
に平坦な不純物分布をもち、これはトランジスタの閾値
電圧を設定し、基板のバルク中でのソース−トレイン・
パンチスルー電流を阻止する働きがある。この例におい
て、そのような深さと濃度を達成するために、望ましい
注入は０．５×１０１２ｏｎ＝ のドース量と１７０
ＫｅＶ のエネルギーを有するものである。もし必要
ならば、所望の不純物分布を得るために、二度の別々の
注入を行ってもよい。その後露出された領域はたとえば
酸素スパッタ技術により、浄化することができる。
のバルク中に、領域１３を越えて、十分深く（約０．４
μｍ）浸透する。領域１５（ｐ＋ と示されている）は
すへての熱処理プロセス後、約０．４１１ｍの深さで約
３ Ｘ １０１６ｏｎ−３の不純物ｍＫを有する本質的
に平坦な不純物分布をもち、これはトランジスタの閾値
電圧を設定し、基板のバルク中でのソース−トレイン・
パンチスルー電流を阻止する働きがある。この例におい
て、そのような深さと濃度を達成するために、望ましい
注入は０．５×１０１２ｏｎ＝ のドース量と１７０
ＫｅＶ のエネルギーを有するものである。もし必要
ならば、所望の不純物分布を得るために、二度の別々の
注入を行ってもよい。その後露出された領域はたとえば
酸素スパッタ技術により、浄化することができる。
チャネル長がサブミクロン範囲の場合、基板−１＠直′
屯流ｋ １ｌｉｌｊ御するため、領域１５のピーク濃度
が、はぼソース−トレイン接合深さのところにくるよう
にすることが望ましい。
屯流ｋ １ｌｉｌｊ御するため、領域１５のピーク濃度
が、はぼソース−トレイン接合深さのところにくるよう
にすることが望ましい。
そのような場合、領域１５０表面ドーピングは典型的な
場合５ Ｘ１０１６ｃｍ−３で、バルク中の領域１５の
ピーク位置では、約８ Ｘ １０”ｃｙ ”でめろう。
場合５ Ｘ１０１６ｃｍ−３で、バルク中の領域１５の
ピーク位置では、約８ Ｘ １０”ｃｙ ”でめろう。
これはたとえば、領域１３を２×１０”ｃｍ”のドース
に、領域１５ ｆ Ｉ Ｘ １０１２ａ＋＋−のドース
に注入することにより、達成できる。
に、領域１５ ｆ Ｉ Ｘ １０１２ａ＋＋−のドース
に注入することにより、達成できる。
第４図に示されるように、次にトランジスタのゲート電
極を構成する多結晶シリコン層の領域が、何らかのマス
ク操作を加えることなく形成ざ八る。これはこの例にお
いて、最初露出された領域中に、タンタルのような金属
及びシリコンを同時に堆積させ、電極１６（レジスト上
の截属被膜３０も同時に）を形成することにより実現さ
れる。後のリンク操作中下のポリシリコンをあ１り消費
しないように、シリコンヲ蛍属とともに堆積させる。
極を構成する多結晶シリコン層の領域が、何らかのマス
ク操作を加えることなく形成ざ八る。これはこの例にお
いて、最初露出された領域中に、タンタルのような金属
及びシリコンを同時に堆積させ、電極１６（レジスト上
の截属被膜３０も同時に）を形成することにより実現さ
れる。後のリンク操作中下のポリシリコンをあ１り消費
しないように、シリコンヲ蛍属とともに堆積させる。
下のポリシリコンが十分厚い場合、金属だけを堆積させ
てもよい。更に、金属とシリコンを同時にではなく、順
次堆積させてもよく、１だ追加するシリコン紫最初に堆
積させ、続いて金属及びシリコンケ同時に堆積ぜぜても
・よい。堆積の望ましい方法μ、標準的なスパッタリン
クである。追加してもよい金属には、Ｃ０１７（、Ｗ及
びｐｔが含まれる。
てもよい。更に、金属とシリコンを同時にではなく、順
次堆積させてもよく、１だ追加するシリコン紫最初に堆
積させ、続いて金属及びシリコンケ同時に堆積ぜぜても
・よい。堆積の望ましい方法μ、標準的なスパッタリン
クである。追加してもよい金属には、Ｃ０１７（、Ｗ及
びｐｔが含まれる。
第５図て示されるように、この金属唯積によシ、ケート
′咀極の寸法が決る。露出きれた領域の外側のフォトレ
ジスト、Ｓ４．０２層、及び金属被膜のすべてが、フォ
トレジスト層の浴解を含むリフト−オフプロセスにより
除去される。これはたとえば、キンスフロン（Ｋｊｎｓ
ｂｒｏｎＪらに承認された米国特許第４，３４６，１２
５号に述へられているように、無水ヒドラジン混合物を
用いることにより、行える。リフト−オフの後、堆積さ
れた笠属及びシリコンの混合物、すなわち第４図の１６
が、リンクリングにより金属シリサイドに形成される。
′咀極の寸法が決る。露出きれた領域の外側のフォトレ
ジスト、Ｓ４．０２層、及び金属被膜のすべてが、フォ
トレジスト層の浴解を含むリフト−オフプロセスにより
除去される。これはたとえば、キンスフロン（Ｋｊｎｓ
ｂｒｏｎＪらに承認された米国特許第４，３４６，１２
５号に述へられているように、無水ヒドラジン混合物を
用いることにより、行える。リフト−オフの後、堆積さ
れた笠属及びシリコンの混合物、すなわち第４図の１６
が、リンクリングにより金属シリサイドに形成される。
タンタル及びシリコンの場合、典型的な熱サイクルは、
９００℃の温度で３０分間である。リンクリンク工程を
、以下で述べる露出されたポリシリコンの反応性スパッ
タ・エツチング後まで遅らすことも望ましい。
９００℃の温度で３０分間である。リンクリンク工程を
、以下で述べる露出されたポリシリコンの反応性スパッ
タ・エツチング後まで遅らすことも望ましい。
次に、ポリシリコン層１２ケ選択的にエッチするが、シ
リサイド領域２２は優良しない反応性スパッタ・エッチ
セントを用いることにより、第６図に示されるように、
ケート電極が規定できる。そのようなエッチャントの一
つはＣ１２である。この工程によシ、シリサイド２２及
び下のポリシリコン１２から成る多層構造が残る。
リサイド領域２２は優良しない反応性スパッタ・エッチ
セントを用いることにより、第６図に示されるように、
ケート電極が規定できる。そのようなエッチャントの一
つはＣ１２である。この工程によシ、シリサイド２２及
び下のポリシリコン１２から成る多層構造が残る。
第７図に示されるように、次にソース及びトレイン領域
１７及び１８が、厚い酸化物部分２０及びケート電極２
２−１２をマスクとして用いたイオン注入により、基板
の層１３中に形成できる。従って、ソース及びトレイン
領域が、先に形成されたチャネル表面領域１５と精密に
位置合わぜされ、それにより接合容量は最小になる。こ
の具体例において、イオン注入は約９０ ＫｅＶのエネ
ルギーをもつ約３ Ｘ １０１５ｃｍ−２のドースのひ
素イオンから成る。その後の熱処理の後、ソース及びト
レイン領域が約、０．２５μ？ｎの深さ、約Ｉ Ｘ １
０２０ｏｎ ”の不純物ａ度に形成される。次に、ソー
ス及びトレイン領域への電極（形成されていない）が形
成され、図示されたＦＥＴ構造が完成する。
１７及び１８が、厚い酸化物部分２０及びケート電極２
２−１２をマスクとして用いたイオン注入により、基板
の層１３中に形成できる。従って、ソース及びトレイン
領域が、先に形成されたチャネル表面領域１５と精密に
位置合わぜされ、それにより接合容量は最小になる。こ
の具体例において、イオン注入は約９０ ＫｅＶのエネ
ルギーをもつ約３ Ｘ １０１５ｃｍ−２のドースのひ
素イオンから成る。その後の熱処理の後、ソース及びト
レイン領域が約、０．２５μ？ｎの深さ、約Ｉ Ｘ １
０２０ｏｎ ”の不純物ａ度に形成される。次に、ソー
ス及びトレイン領域への電極（形成されていない）が形
成され、図示されたＦＥＴ構造が完成する。
本発明は絶縁ケートをもたないＦＥＴにも適用できるこ
とが認識されよう。
とが認識されよう。
上で述べた例では、パターン形成された酸化物（第１図
）上りこポリシリコン層１２が含まれているが、これは
本発明に本質的なことではない。そのような層が無い場
合、シリサイドを形成するのに必要なシリコンは、チャ
ネル領域（第４図）を露出するためにフォトレジストを
パターン形成した後、他の金属とともに堆積さぜること
かできる。また９層１３は基板のテハイス領域中に存在
する必要はなく、代りに注入なバルクシリコン１０中に
行えることも認識されよう。更に、本発明は図に示され
た特定の伝導形に限られることなく、すへての極性才逆
転できることが認識されよう。１だ、注入のためチ・ヤ
ネル領域を露出する目的で、Ｘ線及びｅ−ヒームリソグ
ラフイを含む任意の標準的なリンクラフイ技術も使用で
きる。添付さｉｔだ請求の範囲中で、所望のチャネル領
域を六露出〃 したままにしておくということは、その
領域への注入が許され、デバイスの他の領域は注入から
マスクされることを意味し、半導体の裸の表面が露出さ
れる必要があるということを意味するのではないことを
理解すべきである。
）上りこポリシリコン層１２が含まれているが、これは
本発明に本質的なことではない。そのような層が無い場
合、シリサイドを形成するのに必要なシリコンは、チャ
ネル領域（第４図）を露出するためにフォトレジストを
パターン形成した後、他の金属とともに堆積さぜること
かできる。また９層１３は基板のテハイス領域中に存在
する必要はなく、代りに注入なバルクシリコン１０中に
行えることも認識されよう。更に、本発明は図に示され
た特定の伝導形に限られることなく、すへての極性才逆
転できることが認識されよう。１だ、注入のためチ・ヤ
ネル領域を露出する目的で、Ｘ線及びｅ−ヒームリソグ
ラフイを含む任意の標準的なリンクラフイ技術も使用で
きる。添付さｉｔだ請求の範囲中で、所望のチャネル領
域を六露出〃 したままにしておくということは、その
領域への注入が許され、デバイスの他の領域は注入から
マスクされることを意味し、半導体の裸の表面が露出さ
れる必要があるということを意味するのではないことを
理解すべきである。
当業者には本発明の各種の修正をつけ加えられることが
明らかであろう。この技術を進めた本発明の指針に基本
的に依存するそのような変形は本発明の昂゛神とｈ′
の内で適切ＶＣ考えられる。
明らかであろう。この技術を進めた本発明の指針に基本
的に依存するそのような変形は本発明の昂゛神とｈ′
の内で適切ＶＣ考えられる。
第１図乃至第７図は本発明の実施例に従う各種製作工程
中の、果績回路の一部の断面図である。 〔主安部分の符号の説明〕 チャネル領域・・・・・・・・・・・・１５半導体基板
・・・・・・・・・・・・・１０．１３ソース領域・・
・・・・・・・・・・・・１７ドレイン領域・・・・・
・・・・・・１８フオトレジスト・・・・・・・・２１ 表面領域・・・・・・・・・・・・・・・・・１５一種
類の金属・・・・・・・・・・・１Ｇ多結晶シリコン・
・・・・・・・・１２ケート電極・・・・・・・・・・
・・・・１６表面層・・・・・・・・・・・・・・・・
・・１３出 願 人 ： アメリカン テレフォンア
ンド テレクラフ カムパニー ＦＩ６．５ ＦＩ６．６ ＦＩ６．７
中の、果績回路の一部の断面図である。 〔主安部分の符号の説明〕 チャネル領域・・・・・・・・・・・・１５半導体基板
・・・・・・・・・・・・・１０．１３ソース領域・・
・・・・・・・・・・・・１７ドレイン領域・・・・・
・・・・・・１８フオトレジスト・・・・・・・・２１ 表面領域・・・・・・・・・・・・・・・・・１５一種
類の金属・・・・・・・・・・・１Ｇ多結晶シリコン・
・・・・・・・・１２ケート電極・・・・・・・・・・
・・・・１６表面層・・・・・・・・・・・・・・・・
・・１３出 願 人 ： アメリカン テレフォンア
ンド テレクラフ カムパニー ＦＩ６．５ ＦＩ６．６ ＦＩ６．７
Claims (1)
- 【特許請求の範囲】 １、半導体基板の表面中に形成され、間にチャンネル領
域ｆ（ｆｌさみ込んだソース及びトレイン領域を含む電
界効果トランジスタの製造方法において、 所望のチャネル領域を露出し、基板中のデバイス領域の
残りを被榎するフォトレジストのパターンを、半導体上
に形成する工程、 デバイスの閾値電位を所望のレヘルに設定する濃度を有
する表面領域を形成するために、基板の前記露出された
領域中に、不純物を注入する工程、 フォトレジストパターンにより露出された半導体の部分
上に、少くとも一種類のくし属を堆積さぜ、ケート電極
の境界を決定する工程及び デバイス領域の残シの部分を露出するために、フォトレ
ジストパターンを除去する工程、 から成ることを特徴とする電界効果トランジスタの製造
方法。 ２、特許請求の範囲第１項に記載された方法において、 多結晶シリコンの層がフォトレジストパターンの形成に
先立ち、半導体上に堆積され、レジ、ストのパターン形
成により、所望のチャネル穎域上に多結晶シリコンの部
分が露出されることを特徴とする電界効果トランジスタ
の製造方法。 ３、特許請求の頓四第２項に記載された方法において、 フォトレジストの除去に続いて、金属をシリサイドｖｃ
変え、シリサイドによシ禎覆されていないポリシリコン
層の部分を選択的にエツチンクすることにより、ケート
電極が規定されることを特徴とする電界効果トランジス
タの製造方法。 ４． 特許請求の範囲第２項に記載された方法において
、 金属の堆積に先だち、露出された多結晶シリコンの一１
４ｉｌｊ分を等方向にエツチングし、フォトレジストパ
ターンをアンターカットするようにする工程が更に含１
れることを特徴とする電界効果トランジスタの製造方法
。 ５、 特許請求の範囲第１項に記載きれた方法において
、 基板はそのバルクよシ高い不純物濃度を有する表面ハ☆
を含み、注入された表面領域は表面層を頁いて、基板の
バルク中まで延びることを特徴とする電界効果トランジ
スタの製造方法。 ６ 特許請求の範囲第１項に記載された方法において、 表面領域とソース及びトレイン領域の位置が合うように
、ケート電極をマスクとして用い、フォトレジストの除
去に続いて、基板中にソース及びトレイン領域を注入す
る工程が更に含１れることを％徴とする電界効果トラン
ジスタの製造方法。 ７、特許請求の範囲第１項に記載された方法において、 フォトレジストパターンにより露出された半導体の部分
上に、該一種類の金属とともに、シリコンが堆積される
ことを特徴とする電界効果トランジスタの製造方法。 ８、 特許請求の範囲第１項に記載された方法において
、 該−１重類のくｂ属はタンタル、コバルト、チタン、タ
ングステン及び白金から成る石から選択さノＬることを
・特徴とする電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US489708 | 1983-04-29 | ||
| US06/489,708 US4514893A (en) | 1983-04-29 | 1983-04-29 | Fabrication of FETs |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59219967A true JPS59219967A (ja) | 1984-12-11 |
Family
ID=23944962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59084175A Pending JPS59219967A (ja) | 1983-04-29 | 1984-04-27 | 電界効果トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4514893A (ja) |
| JP (1) | JPS59219967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745818A (ja) * | 1993-07-30 | 1995-02-14 | Nec Corp | 不均一チャネルドープｍｏｓトランジスタ及びその製造方法 |
| JPH0778988A (ja) * | 1993-09-09 | 1995-03-20 | Nec Corp | 半導体装置の製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4697198A (en) * | 1984-08-22 | 1987-09-29 | Hitachi, Ltd. | MOSFET which reduces the short-channel effect |
| US4745083A (en) * | 1986-11-19 | 1988-05-17 | Sprague Electric Company | Method of making a fast IGFET |
| JP2666403B2 (ja) * | 1988-01-06 | 1997-10-22 | セイコーエプソン株式会社 | Ｍｉｓ型半導体装置の製造方法 |
| US4895520A (en) * | 1989-02-02 | 1990-01-23 | Standard Microsystems Corporation | Method of fabricating a submicron silicon gate MOSFETg21 which has a self-aligned threshold implant |
| US5073512A (en) * | 1989-04-21 | 1991-12-17 | Nec Corporation | Method of manufacturing insulated gate field effect transistor having a high impurity density region beneath the channel region |
| US5648288A (en) * | 1992-03-20 | 1997-07-15 | Siliconix Incorporated | Threshold adjustment in field effect semiconductor devices |
| KR100273291B1 (ko) * | 1998-04-20 | 2001-01-15 | 김영환 | 모스 전계 효과 트랜지스터의 제조 방법 |
| JP2000049344A (ja) * | 1998-07-31 | 2000-02-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| TWI226059B (en) * | 2001-06-11 | 2005-01-01 | Sony Corp | Method for manufacturing master disk for optical recording medium having pits and projections, stamper, and optical recording medium |
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| US4217149A (en) * | 1976-09-08 | 1980-08-12 | Sanyo Electric Co., Ltd. | Method of manufacturing complementary insulated gate field effect semiconductor device by multiple implantations and diffusion |
| US4080718A (en) * | 1976-12-14 | 1978-03-28 | Smc Standard Microsystems Corporation | Method of modifying electrical characteristics of MOS devices using ion implantation |
| US4212100A (en) * | 1977-09-23 | 1980-07-15 | Mos Technology, Inc. | Stable N-channel MOS structure |
| JPS5463381A (en) * | 1977-10-31 | 1979-05-22 | Aisin Seiki | Thermal response type switch |
| US4294001A (en) * | 1979-01-08 | 1981-10-13 | Texas Instruments Incorporated | Method of making implant programmable metal gate MOS read only memory |
| US4212684A (en) * | 1978-11-20 | 1980-07-15 | Ncr Corporation | CISFET Processing including simultaneous doping of silicon components and FET channels |
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-
1983
- 1983-04-29 US US06/489,708 patent/US4514893A/en not_active Expired - Fee Related
-
1984
- 1984-04-27 JP JP59084175A patent/JPS59219967A/ja active Pending
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| JPH0778988A (ja) * | 1993-09-09 | 1995-03-20 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4514893A (en) | 1985-05-07 |
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