JPH088362B2 - 高速シリコン・オン・絶縁体半導体集積回路装置の製造方法 - Google Patents

高速シリコン・オン・絶縁体半導体集積回路装置の製造方法

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JPH088362B2
JPH088362B2 JP3022111A JP2211191A JPH088362B2 JP H088362 B2 JPH088362 B2 JP H088362B2 JP 3022111 A JP3022111 A JP 3022111A JP 2211191 A JP2211191 A JP 2211191A JP H088362 B2 JPH088362 B2 JP H088362B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にシリコン・オン・絶縁体装置の製
造方法に関する。
【０００２】
【従来の技術】相補型金属酸化物半導体（ＣＭＯＳ）装
置は組合わされたＰチャンネルおよびＮチャンネルトラ
ンジスタから構成されている。これらの装置は半導体装
置としては中間の速度で動作し、中間の部品密度を有す
る。ＣＭＯＳ装置は通常処理後その表面に配置された集
積回路を有するシリコンウエハから製作される。
【０００３】通常のシリコン・オン・絶縁体装置の製造
方法は絶縁体ウエハの上面にシリコンの層を付着させ、
能動区域を定めるためにウエハの表面にフォトマスクを
形成し、或るいは表面を限定する。この処理はウエハの
表面から選択的に材料の除去される材料区域を生成す
る。次の工程はドープ不純物の拡散であり、それは保護
されていないシリコン層の区域をＰ型またはＮ型に変化
させる。このドープ不純物の拡散後イオン注入を使用し
てその濃度が調節される。最終の工程は金属化処理であ
り、電気接続のためにウエハの表面に薄い金属層を形成
し、ウエハから不所望な金属区域をエッチングして除去
する。
【０００４】通常のシリコン・オン・絶縁体ＣＭＯＳ装
置の製造において、現在存在する製造装置および現在利
用されている方法を使用して安定で、漏洩が少なく、特
性のすぐれた装置を製造することは困難である。ラッチ
アップを生ぜず、放射線照射により影響を受けることが
少い非常に高速のＣＭＯＳ装置を、容易に、直接的に、
しかも低コストで製造することはできない。通常のシリ
コン・オン・絶縁体ＣＭＯＳ装置の製造方法はまず能動
区域を限定し、それからイオン注入によりドープ不純物
濃度を調節している。しかしながら能動区域の縁部は完
全に垂直ではない。垂直ではない能動区域の縁部および
コーナーにおいてドープ不純物濃度を制御することき困
難である。ドープ不純物分布プロファイルの制御が充分
でないため高い漏洩が生じる。この高い漏洩によってＣ
ＭＯＳ装置を高い生産性で得ることは困難である。
【０００５】
【発明が解決しようとする課題】それ故この発明の目的
は、低いエッジおよびバックチャンネル漏洩電流のシリ
コン・オン・絶縁体装置を提供することである。
【０００６】本発明の別の目的は、良好なドーププロフ
ァイルの制御の可能な製造方法を提供することである。
【０００７】本発明のさらに別の目的は、しきい値電圧
の有効な制御が可能なシリコン・オン・絶縁体装置の製
造方法を提供することである。
【０００８】本発明のさらに別の目的は、ゲート領域に
比較して厚いソースおよびドレイン領域を有する装置を
製造する方法を提供することである。
【０００９】本発明のさらに別の目的は、ラッチアップ
を生ぜず、耐放射線照射特性がすぐれており、現在ある
装置および技術を利用して実施することの可能な制御可
能で信頼性のあるシリコン・オン・絶縁体ＣＭＯＳ装置
を製造する容易で、直接的で、コストのかからない方法
を提供することである。
【００１０】
【課題を解決するための手段】これらの課題は、この発
明によって解決され、高速度のシリコン・オン・絶縁体
（ＳＯＩ）装置構造およびその製造方法が提供される。
この発明の方法は、例えば３６００オングストロームの
埋設酸化物上に２４００オングストロームのシリコン層
を有するイオン注入された酸素により分離された（ＳＩ
ＭＯＸ）ウエハによって開始される。この発明のおいて
は不純物ドープは能動区域の形成に先立って行われる。
この発明の製造方法を使用することによって能動区域の
エッジおよびコーナーは均一にドープされる。それ故漏
洩電流は大きく減少し、或いは消去される。Ｐウエルマ
スクおよびＮウエルマスクは、ゲート領域に比較しオー
バーサイズのポリシリコンマスクを基準に位置決めされ
る。イオン注入不純物は別々に注入され調整される。こ
のため、ドープされる不純物のプロファイルは良好に制
御され、良好にしきい値電圧が制御され、そして低い漏
洩電流の装置が得られる。
【００１１】シリコン・オン・絶縁体装置の速度の改善
および漏洩の減少は次のようにして達成される。 （１）２マイクロメータのオーバサイズのポリシリコン
マスクを使用してシリコン・オン・絶縁体フィルムは薄
くされ、それにより得られた装置は充分に空乏化され
る。オーバサイズのポリシリコン領域のみが薄くされ、
一方ソースおよびドレイン領域はコンタクトエッチング
の問題を避けるために厚いままとされる。移動度および
トランスコンダクタンスが増加して、動作速度は３０パ
ーセント改善される。 （２）能動区域を限定する前にＮウエルおよびＰウエル
を形成することによってＰチャンネルおよびＮチャンネ
ルしきい値電圧が個別に調整される。この方法を使用す
ることによってエッヂ漏洩およびバックチャンネル漏洩
は除去される。フロントおよびバックチャンネルの両者
は別々に調整される。 （３）ＮウエルおよびＰウエルに薄い犠牲酸化物を適用
することにより、しきい値電圧の調整が制御される。
【００１２】この発明による改良されたエッヂ漏洩特性
を有するシリコン・オン・絶縁体集積回路装置は、埋設
酸化物層上に配置されたシリコン層を有する絶縁半導体
基体を有している。基体のシリコン最上層は充分に空乏
化された装置とするために薄くされ、この薄くされた部
分に隣接して比較的厚いソースおよびドレイン領域が形
成される。イオン注入されたＰウエル領域はエッジ漏洩
電流を最小にするように予め定められた調整された不純
物濃度およびプロファイルを有して基体上に配置され
る。イオン注入されたＮウエルの領域もまたエッジ漏洩
を最小にするように予め定められた調整された不純物濃
度およびプロファイルを有して、Ｐウエルに隣接する基
体上に配置される。ポリシリコンゲートは薄くされたシ
リコン層の上に配置される。ガラス層が基体上に形成さ
れ、続いてソースおよびドレイン領域に接続を設けるた
めの開口が形成される。最後に電気接続のための導電材
料がガラス層上に被覆される。ガラス層には典型的には
燐硼珪酸ガラスが用いられる。
【００１３】この発明の特徴は、この発明の方法により
製造された装置の速度が薄くされたシリコン・オン・絶
縁体フィルム中の減少されたキャパシタンスおよび減少
された電界により高いことである。移動度およびトラン
スコンダクタンスの増加は通常のＣＭＯＳ装置に比較し
て約30％動作速度を増加させる。この発明の処理方法を
使用することにより、ドープ不純物分布の良好な制御が
得られ、結果的に有効なしきい値電圧制御および低い漏
洩電流の装置が得られる。能動区域が限定される前にＮ
ウエルおよびＰウエルイオン注入を行うことによって、
フロントおよびバックチャンネル装置の両方が別々に最
適のしきい値電圧に調整され、エッジ漏洩およびバック
チャンネル漏洩が消去される。この発明の装置における
ソースおよびドレイン領域は従来技術によるものに比較
して厚いままであるから、ドライコンタクトエッチング
の問題の危険を減少させる。
【００１４】この発明の別の特徴は、現在使用されてい
る装置および方法を利用して製造されるから、ラッチア
ップを生ぜず、放射線照射に影響されない非常に高速の
ＣＭＯＳ装置を製造する容易で、直接的で、コストのか
からない方法を提供することである。安定で、漏洩が低
く、高性能の装置がこの発明の原理および利点を利用す
ることによって得られる。
【００１５】
【実施例】図１を参照すると、本発明によるシリコン・
オン・絶縁体装置を製造する方法の一例の最初の一連の
工程が示されている。図１の（ａ）において、処理はＳ
ＩＭＯＸウエハ10からスタートし、このウエハ10は3600
オングストロームの埋設酸化物層11の上に2400オングス
トロームのシリコン層12を備えているイオン注入された
酸化物により分離されたウエハ（ＳＩＭＯＸウエハ）で
ある。処理の第１工程はシリコン層12の表面に約500 オ
ングストロームの厚さの酸化物層13を形成することであ
る。続いて約1200オングストロームの厚さの窒化物層14
が酸化物層13上に付着される。
【００１６】図１の（ｂ）に示すように、オーバーサイ
ズのポリシリコンマスク16が窒化物層14上に形成され、
窒化物層14はこのポリシリコンマスク16を使用してエッ
チングされる。このエッチング工程により領域17が形成
され、一方ソースおよびドレイン領域18が残される。ポ
リシリコンマスク16は２マイクロメータだけオーバーサ
イズであり、シリコン・オン・絶縁体フィルム（シリコ
ン層12）を薄くし、それにより続いて形成される装置は
完全に空乏化される。エッチングされた領域17だけが薄
くされ、ソースおよびドレイン領域18は厚いままであ
り、ドライコンタクトエッチングの問題を避けることが
できる。
【００１７】図１の（ｃ）において、シリコン層12は酸
化されてフィールド酸化物層19が形成される。フィール
ド酸化物層19は湾曲した形状20を有しており、それによ
りその下のシリコン層12は薄くされている。フィールド
酸化物層19は例えば2000乃至3200オングストロームの範
囲の厚さである。窒化物層14およびフィールド酸化物層
19は図１の（ｄ）に示すように除去される。次に薄い犠
牲酸化物層21がシリコン層12上に形成される。薄い酸化
物層21は例えば300オングストロームの厚さであり、シ
リコン層12の表面付近のイオン注入プロファイル制御を
高めるために使用される。犠牲酸化物層21を使用するこ
とによってしきい値電圧の調整が制御される。
【００１８】図１の（ｅ）を参照すると、フォトレジス
ト材料で作られたマスク２３が、薄い犠牲酸化物層２１
の所望部分上に付着され、例えば正に帯電された硼素
（Ｂ＋）イオン２５がＰウエル領域２６を形成するため
にこの薄い犠牲酸化物層２１の露出された領域中にイオ
ン注入される。図１の（ｆ）を参照すると、マスク２３
が犠牲酸化物層２１の別の部分に形成され、正に帯電さ
れた燐（ＰＨ＋）イオン２８がＮウエル領域２７を形成
するためにこの犠牲酸化物層２１の露出された領域中に
イオン注入される。製造中のこの工程でイオン注入を行
うことによって、ＰチャンネルおよびＮチャンネルしき
い値電圧は個別に調整され、フロントおよびバックチャ
ンネルの両者が別々に調整される。エッジおよびバック
チャンネル漏洩がこの方法を使用して除去される。この
工程はまた形成される装置のターンオン電圧を調整す
る。図１の（ｇ）を参照すると、犠牲酸化物層２１は剥
がされて（図示せず）、例えばフォトレジスト材料から
なる能動区域マスク３０が付着形成される。シリコン層
１２の表面の露出区域はこの能動区域マスク３によって
定められるようにエッチングされて能動区域３１が形成
される。
【００１９】図２を参照すると、ＣＭＯＳ装置の製造を
完成させるため、この発明による装置製造方法のさらに
次の工程が示されている。図２の（ａ）に示されるよう
に、ゲート酸化物３３が能動区域３１上に形成され、続
いてポリシリコン層３４がウエハ１０の全表面を覆って
付着される。ポリシリコン層３４はそこに拡散された燐
（ＰＨ＋）イオン２８を有する。図２の（ｂ）を参照す
ると、ポリシリコン用のマスク１６がポリシリコン層３
４を覆って形成され（図示せず）、ポリシリコン層３４
がエッチングされる。ポリシリコン層３４の残りの部分
３７が装置のゲートを形成する。
【００２０】図２の（ｃ）を参照すると、第１のフォト
レジストマスク２３ａがＮウエル領域２７を覆って形成
され、燐イオン２８が露出された能動領域３１にイオン
注入される。図２の（ｄ）を参照すると、第２のフォト
レジストマスク２３ｂがＰウエル領域２６を覆って形成
され、硼素イオン２５が露出された能動領域３１にイオ
ン注入される。図２の（ｅ）を参照すると、燐硼珪酸ガ
ラス層４０がウエハ１０の全表面を覆って付着される。
燐硼珪酸ガラス層４０はそれから約８５０度Ｃで約２０
分間加熱されて再溶融される。図２の（ｆ）を参照する
と、燐硼珪酸ガラス層４０はそれからゲート酸化物層３
３までエッチングされてソースおよびドレイン領域に対
する電気接続（図示せず）のため接続開口４１が形成さ
れる。
【００２１】次に図２の（ｇ）を参照すると、例えばア
ルミニウム、タングステン、またはチタニウムタングス
テンのような金属の珪化物材料等の導電材料42が燐硼珪
酸ガラス層40上および接続位置41中に付着され、ウエハ
10上に形成された装置と外部装置（図示せず）との間の
電気接続を形成する。それから導電材料42はエッチング
されて余分の材料が燐硼珪酸ガラス層40から除去されて
完成した装置が得られる。
【００２２】上述の説明において、この発明による改良
されたエッジ漏洩特性を有するシリコン・オン・絶縁体
集積回路装置は埋設された酸化物層１１上に配置された
シリコン層１２を有する絶縁性半導体基体１０を具備し
ている。半導体基体１０の最上層は完全に空乏化された
装置を形成するために薄くされており、これはこの薄く
された部分に隣接する比較的厚いソースおよびドレイン
領域を提供する。イオン注入されたＰウエル領域は半導
体基体１０上に配置され、それはＮチャンネル装置のタ
ーンオン電圧を決定し、そのエッジ漏洩を最小にする予
め定められた調整されたドープ不純物濃度およびプロフ
ァイルを有する。イオン注入されたＮウエル領域もまた
半導体基体１０上にＰウエル領域に隣接して配置され、
それはＰチャンネル装置のターンオン電圧を決定し、そ
のエッジ漏洩を最小にする予め定められた調整されたド
ープ不純物濃度およびプロファイルを有する。ゲート酸
化物３３は薄くされたシリコン層上に成長され、ポリシ
リコンゲート３７がその上に配置される。ガラス層４０
は基体１０を覆って形成され、ソースおよびドレイン領
域に接続するために接続開口４１を備えている。最後に
導電材料の層４２がガラス層４０を覆って形成され、電
気接続を形成し、ガラス層４０は典型的には燐硼珪酸ガ
ラスで構成されている。
【００２３】以上、改善されたエッジ漏洩およびバック
チャンネル漏洩特性を有するシリコン・オン・絶縁体集
積回路ウエハおよび集積回路装置を新規な改良された製
造する方法が説明された。シリコン・オン・絶縁体フィ
ルムから生じる低いキャパシタンスによる移動度および
トランスコンダクタンスの増加は通常の装置に比較して
30％の動作速度の増加した高速の装置を可能にする。シ
リコン・オン・絶縁体フィルムのドープ不純物プロファ
イルの調整により、得られた装置は漏洩電流が可能な最
低の値を示す。ＰチャンネルおよびＮチャンネル装置は
最適のターンオン電圧のために個々に調整されることが
できる。ＮウエルおよびＰウエルを能動区域の限定前に
イオン注入で形成することにより、Ｐチャンネルおよび
Ｎチャンネルしきい値電圧は個別に調整されることがで
き、フロントおよびバックチャンネル装置が別々に調整
される。エッジ漏洩およびバックチャンネル漏洩はこの
方法を使用することによって実質上消去することができ
る。
【００２４】上述の実施例の説明は、この発明の原理の
適用の多くの処理工程の幾つかを例示したに過ぎないも
のであることを理解すべきである。当業者は以上の説明
によりこの発明の技術的範囲を逸脱することなく多くの
変形および処理工程を認識できるであろう。
【図面の簡単な説明】
【図１】この発明によるＣＭＯＳ装置の製造における能
動区域の形成に先立った不純物ドープを行う工程図。
【図２】ＣＭＯＳ装置の製造における後続工程図。
【符号の説明】
10…ＳＩＭＯＸウエハ、11…埋設酸化物層，12…シリコ
ン層，13…酸化物層、14…、窒化物層、16…マスク、18
…ソースおよびドレイン領域、19…フィールド酸化物
層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 27/12 Ｅ Ｈ０１Ｌ 27/08 ３２１ Ｂ (72)発明者 チェン − チ・ピー・チャング アメリカ合衆国、カリフォルニア州 92660、ニューポート・ビーチ、アルタ・ ビスタ・ドライブ 2515 (72)発明者 マウ − ロング・チン アメリカ合衆国、カリフォルニア州 92646、ハンティングトン・ビーチ、ホー ムステッド・レーン 19172 (56)参考文献 特開 昭64−55867（ＪＰ，Ａ) 特開 昭60−79768（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 埋設された酸化物層上に配置されたシリ
    コン層を具備する絶縁性半導体基体のシリコン層上に酸
    化物層を形成し、 酸化物層上に窒化物層を付着させ、 窒化物層上にオーバーサイズのポリシリコンマスクを形
    成して、ゲート形成のための窒化物層のエッチング領域
    を露出する一方、ソースおよびドレイン領域を形成する
    ための他の領域は被覆し、 露出した窒化物層領域をエッチングしてその下にある酸
    化物層を露出させ、 露出した酸化物層およびその下にあるシリコン層を酸化
    して下にあるシリコン層を薄くするようにフィールド酸
    化物層を形成し、窒化物層で覆われた領域は酸化されないようにして、ゲ
    ート形成領域より厚いシリコン層からなるソースおよび
    ドレイン形成領域を形成し、 窒化物層およびフィールド酸化物層を除去し、 薄くされたシリコン層上に薄い酸化物層を形成し、 この薄い酸化物層を有する半導体基体の表面の一部をマ
    スクして第１の導電型のウエル領域を形成するためにシ
    リコン層のマスクされていない部分に第１の導電型のイ
    オンを注入し、エッジ漏洩およびバックチャンネル漏洩
    を最小にし、装置のターンオン電圧を調整するようにド
    ープ不純物濃度および不純物プロファイルを調整し、 薄い酸化物層を有する半導体基体の表面の前にイオン注
    入された部分をマスクして、第２の導電型のウエル位置
    を形成するために、シリコン層のマスクされていない部
    分に第２の導電型のイオンを注入し、エッジ漏洩および
    バックチャンネル漏洩を最小にし、装置のターンオン電
    圧を調整するようにドープ不純物濃度および不純物プロ
    ファイルを調整し、 薄い酸化物層を除去し、表面上に能動区域のマスクを形
    成するためにフォトレジストを付着させ、イオン注入さ
    れたシリコン層をエッチングして能動区域を形成し、 ゲートを形成し、電気接続のために導電材料層を付着さ
    せて装置を完成させ、ゲートはゲート形成領域に形成さ
    れ、ソースおよびドレインはゲート形成領域に隣接する
    ゲート形成領域より厚いソースおよびドレイン形成領域
    に形成されることを特徴とする高速シリコン・オン・絶
    縁体半導体集積回路装置の製浩方法。
  2. 【請求項２】 前記導電材料層は金属珪化物材料で構成
    されている請求項１記載の方法。
  3. 【請求項３】 前記オーバーサイズのポリシリコンマス
    クは約２マイクロメータだけオーバーサイズである請求
    項１記載の方法。
  4. 【請求項４】 埋設された酸化物層上に配置されたシリ
    コン層を具備する絶縁性半導体基体を準備し、 シリコン層上に能動区域マスクを形成し、 マスク形成されたシリコン層を酸化してフィールド酸化
    物層を形成し、下にあるシリコン層を充分に空乏化され
    た装置となるように薄くし、この薄くされたシリコン層
    に隣接して、前記薄くされたシリコン層より厚いソース
    およびドレイン形成領域を設け、 マスクおよび酸化物を除去し、しきい値電圧の調整を制
    御するためにシリコン層上に薄い酸化物層を形成し、 半導体基体の表面の一部をマスクして第１の導電型のウ
    エル領域を形成するためにシリコン層のマスクされてい
    ない部分に第１の導電型のイオンを注入し、エッジ漏洩
    およびバックチャンネル漏洩を最小にするようにドープ
    不純物濃度および不純物プロファイルを調整し、 半導体基体の表面の前にイオン注入された部分をマスク
    して第２の導電型のウエル領域を形成するためにシリコ
    ン層のマスクされていない部分に第２の導電型のイオン
    を注入し、エッジ漏洩およびバックチャンネル漏洩を最
    小にするようにドープ不純物濃度および不純物プロファ
    イルを調整し、 薄い酸化物層およびマスクを除去し、 薄くされたシリコン層上にゲートを形成し、薄くされた
    シリコン層に隣接する前記厚いソースおよびドレイン形
    成領域にソースおよびドレインを形成し、電気接続のた
    めに導電材料を付着させることを特徴とする、 エッジ漏洩とバックチャンネル漏洩特性の改善された高
    速シリコン・オン・絶縁体半導体集積回路装置の製造方
    法。
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