JPS6079768A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6079768A JPS6079768A JP58186719A JP18671983A JPS6079768A JP S6079768 A JPS6079768 A JP S6079768A JP 58186719 A JP58186719 A JP 58186719A JP 18671983 A JP18671983 A JP 18671983A JP S6079768 A JPS6079768 A JP S6079768A
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路装置の半導体素子間の絶縁分
離技術に適用して有効な技術に関するものであり、特に
、異なる導ｔｍの絶縁ゲート型電界効果トランジスタ（
以下、ＭＩＳＦＥＴという）からなる相補型のＭ Ｉ
Ｓ Ｂ’ Ｅ Ｔ （以下、ＯＭＩＳ（Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙ ＭＩ ５ＦＥＴ ）という〕を備えた半
導体集積回路装置の半導体基板内の絶縁分離技術に適用
して有効な技術に関するものである。
離技術に適用して有効な技術に関するものであり、特に
、異なる導ｔｍの絶縁ゲート型電界効果トランジスタ（
以下、ＭＩＳＦＥＴという）からなる相補型のＭ Ｉ
Ｓ Ｂ’ Ｅ Ｔ （以下、ＯＭＩＳ（Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙ ＭＩ ５ＦＥＴ ）という〕を備えた半
導体集積回路装置の半導体基板内の絶縁分離技術に適用
して有効な技術に関するものである。
動作時間の高速化、低消費電力化に優れた０Ｍｌ５を備
えた半導体集積回路装置において、寄生バイポーラ効果
によるラッチアップ現象を防１ｈ−ｆ−るために、所定
溝ｔｍのＭＩＳＦＥＴを絶縁体領域によって他の領域と
電気的に分離する技術が知られている（Ｋ、ｌｚｕｍｉ
ｅｔ ａｌ、Ｓ Ｉ ＭＯＸ Ｔｅｃｈ−ｎｏｌｏｇ
ｙ ｆｏｒ ０ＭＯ８ＬＳＩ５″ｐ１０〜ｐ１３゜Ｄｉ
ｓｅｓｔ ｏｆ Ｔｅｃｌｔｎｉｃａｌ ｐａｐｅｒｓ
、 １９８２ Ｓｙｍｏｓｉｕｍｏｎ ＶＩ、８１ Ｔ
ｅｃｈｎｏｌｏｇｙ ＩＥＥＥ ＯＡ’ｌ’、 Ｎｏ、
８２０Ｈ１Ｂ２２−６）。前記絶縁体領域は、ＭＩＳ
ＦＥＴが形成されるべき領域間の半導体基板主面部に設
けられたフィールド絶縁膜からなる第１の絶縁体領域と
、ＭＩＳＦＥＴのソース領域およびドレイン領域の低部
と接触し、かつ前記フィールド絶縁膜と接続して半導体
基板内部に設けられた埋込み型の第２の絶縁体領域とに
よって構成さ才１ている。
えた半導体集積回路装置において、寄生バイポーラ効果
によるラッチアップ現象を防１ｈ−ｆ−るために、所定
溝ｔｍのＭＩＳＦＥＴを絶縁体領域によって他の領域と
電気的に分離する技術が知られている（Ｋ、ｌｚｕｍｉ
ｅｔ ａｌ、Ｓ Ｉ ＭＯＸ Ｔｅｃｈ−ｎｏｌｏｇ
ｙ ｆｏｒ ０ＭＯ８ＬＳＩ５″ｐ１０〜ｐ１３゜Ｄｉ
ｓｅｓｔ ｏｆ Ｔｅｃｌｔｎｉｃａｌ ｐａｐｅｒｓ
、 １９８２ Ｓｙｍｏｓｉｕｍｏｎ ＶＩ、８１ Ｔ
ｅｃｈｎｏｌｏｇｙ ＩＥＥＥ ＯＡ’ｌ’、 Ｎｏ、
８２０Ｈ１Ｂ２２−６）。前記絶縁体領域は、ＭＩＳ
ＦＥＴが形成されるべき領域間の半導体基板主面部に設
けられたフィールド絶縁膜からなる第１の絶縁体領域と
、ＭＩＳＦＥＴのソース領域およびドレイン領域の低部
と接触し、かつ前記フィールド絶縁膜と接続して半導体
基板内部に設けられた埋込み型の第２の絶縁体領域とに
よって構成さ才１ている。
この絶縁体領域による絶縁分離技術は、ｐｎ接合による
絶縁分離技術に比べて、異なる導電型のＭＩＳＦＥＴ間
を完全に電気的に分離することができるという特徴があ
る。
絶縁分離技術に比べて、異なる導電型のＭＩＳＦＥＴ間
を完全に電気的に分離することができるという特徴があ
る。
しかしながら、かかる技術における電気的特性試験なら
びにその検討の結果、本発明者は、Ｉ’ｖｌ ｌ５ＦＥ
Ｔのソース領域およびドレイン領域と前記第２の絶縁体
領域とが接触しているために、０Ｍｌ５を備えた半導体
集積回路装置の電気的特性を劣化させてしまうという新
たなる間悄点を発見（また。本発明によｉｔば、この問
題点は以下に述べる原因によって生じるであろうと考察
している。すなわち、第２の絶縁体領域は、イオン注入
技術によって半導体基板内部に設けるために、その近傍
部分における結晶構造が不均一であり、Ｍ Ｉ Ｓ Ｆ
ＥＴのソース領域とドレイン領域との間を流れる電流が
、ゲート！極によって制御されるチャンネル領域以外に
、前記不均一な結晶構造部を介して流れてしまうからで
ある。
びにその検討の結果、本発明者は、Ｉ’ｖｌ ｌ５ＦＥ
Ｔのソース領域およびドレイン領域と前記第２の絶縁体
領域とが接触しているために、０Ｍｌ５を備えた半導体
集積回路装置の電気的特性を劣化させてしまうという新
たなる間悄点を発見（また。本発明によｉｔば、この問
題点は以下に述べる原因によって生じるであろうと考察
している。すなわち、第２の絶縁体領域は、イオン注入
技術によって半導体基板内部に設けるために、その近傍
部分における結晶構造が不均一であり、Ｍ Ｉ Ｓ Ｆ
ＥＴのソース領域とドレイン領域との間を流れる電流が
、ゲート！極によって制御されるチャンネル領域以外に
、前記不均一な結晶構造部を介して流れてしまうからで
ある。
本発明の目的は、半導体集積回路装置の電気的特性の劣
化を防止し、その信頼性を向上することが可能な絶縁分
離技術を提供１゛ることにある。
化を防止し、その信頼性を向上することが可能な絶縁分
離技術を提供１゛ることにある。
本発明の他の目的は、半導体集積回路装置の集積度を向
上すること力呵能な絶縁分離技術を提□供することにあ
イ）。
上すること力呵能な絶縁分離技術を提□供することにあ
イ）。
本発明の他の目的は、複数のＭＩＳｌｉ’ＥＴ夕備えた
半導体集積回路装置において、所定のＭ １８Ｆ Ｅ
Ｔかその他のＭＩＳＦＥＴと異なるしきい値電圧を備え
ることが可能な絶縁分離技術乞提供１−ることにある。
半導体集積回路装置において、所定のＭ １８Ｆ Ｅ
Ｔかその他のＭＩＳＦＥＴと異なるしきい値電圧を備え
ることが可能な絶縁分離技術乞提供１−ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面忙よって、明らかになるで
あろう。
明細書の記述および添付図面忙よって、明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概要
火簡単に説明すれば下記のとおりである。
火簡単に説明すれば下記のとおりである。
すなわち、ＭＩＳＦＥＴを備えた半導体集積回路装置に
おいて、ＭＩＳＦＥ”ｒの側面部を囲むように半導体基
板内に第１の絶縁体領域を設け２、ＭＩＳＦＥＴの底部
７覆い、かつ、Ｎ１１ＳＦＥＴのソース領域およびドレ
イン領域と離隔して半導体基板内に第２の絶縁体領域を
設け″′Ｃ杷縁体領域を構成することによって、第２の
絶縁体領域近傍部に存在する不均一な結晶構造部とソー
ス領域およびドレイン領域との接触を防止でき、Ｍ Ｉ
Ｓ Ｆ ＥＴのチャネル領域以外の不要な電流経路を
な（すことができるので、半導体集積回路装置の信頼性
が向上される。
おいて、ＭＩＳＦＥ”ｒの側面部を囲むように半導体基
板内に第１の絶縁体領域を設け２、ＭＩＳＦＥＴの底部
７覆い、かつ、Ｎ１１ＳＦＥＴのソース領域およびドレ
イン領域と離隔して半導体基板内に第２の絶縁体領域を
設け″′Ｃ杷縁体領域を構成することによって、第２の
絶縁体領域近傍部に存在する不均一な結晶構造部とソー
ス領域およびドレイン領域との接触を防止でき、Ｍ Ｉ
Ｓ Ｆ ＥＴのチャネル領域以外の不要な電流経路を
な（すことができるので、半導体集積回路装置の信頼性
が向上される。
以下、本発明の構成について、実施例とともに説明する
。
。
本実施例は、０Ｍｌ５を備えた半導体集積回路装置を用
い、その説明をする。
い、その説明をする。
なお、実施例における全図において、同一機能を有する
ものは同一符号を付け、そのくり返しの説明は省略する
。
ものは同一符号を付け、そのくり返しの説明は省略する
。
第１図は、本発明の実施例１’に説明するための０Ｍｌ
５ｙ備えた半導体集積回路装置の要部げｒ面ν１である
。
５ｙ備えた半導体集積回路装置の要部げｒ面ν１である
。
第１図におい℃、ｌはシリコン単結晶からなるｎ−型の
半導体基板であり、半導体集積回路装置を構成するため
のものである。２はＭＩＳＦＥＴが形成されるべき領域
間の半導体基板主面部に設けられた第１の絶縁体領域で
あり、ＭＩＳＦＥＴ間を電気的に分離するためのもので
ある。第１の絶縁体領域２は、後述するＭＩ ５ＦＥＴ
が形成されるべき所定溝ｔＪの半導体領域の側面部を囲
むように、半導体基板１の主面部からその深さ方向に設
けられ℃いる。３はＭＩ ５ＦＥＴが形成されるべき所
定溝ｔ、Ｗの半導体領域の底部を覆うように、半導体基
板１の主面と対向してその内部に設けられた第２の絶縁
体領域であり、第１の絶縁体領域２とによって前記所定
溝を型の半導体領域をその他の領域から電気的に完全に
分離するためのものである。４は第１の絶縁体領域２と
第２の絶縁体領域３とに囲まれた半導体基板１主面部に
設けられたｎ型のウェル領域であり、ｐチャンネルＭＩ
５ＦＥＴを構成するためのものである。５は第１の絶
縁体領域２と第２の絶縁体領域３とに囲まれた半導体基
板Ｉ主面部に設けられたｐ疫のウェル領域であり、ｎチ
ャンネルＭ Ｉ Ｓ Ｆ Ｅ ｉ’を構成するためのも
のである。６はＭＩＳＦＥＴが形成されるべき領域のｎ
９のウェル領域４王而部に設けられた絶縁膜、７はＭ
Ｉ Ｓ Ｆ Ｅ Ｔが形成さ第１るべき領域のｐ型のウ
ェル領域５主面部に設けられた絶縁膜であり、主としｔ
ＭｌｓＦＢＴのゲート絶縁膜を構成するためのものであ
る。８は所定の絶縁膜６上部に設けられたゲート電極、
９は所定の絶縁膜７十部に設けられたゲート電極であり
、ＭＩＳＦＥＴを構成するためのものである。１゜はゲ
ート電極８両側部のｎ型のウェル領域４主面部に設けら
れ、かつ、第２の絶縁体領域３とｌｌ！ＩＩ隔して設け
られたｐ＋型の半導体領域であり、ｐチャンネルＭＩＳ
ＦＥＴを構成するためのものである。１１はゲート電極
９両側部のｐ型のウェル領域５主面部に設けられ、かつ
、第２の絶縁体領域３と離隔して設けられたｎ″″型の
半導体領域であり、ｎチャンネルＭＩＳＦＥＴを構成す
るためのものである。ｐチャンネルＭＩＳＦＥＴＱｐＧ
ま、ゲート電極８．絶縁膜６およびソース領域またはド
レイン領域として使用される一対の半導体領域１０によ
って構成される。ｎチャンネルＭＩＳＦＥ Ｔ Ｑ は
、ゲート霜、極９．紀・、縁膜７およびソース領域また
はドレイン領域とし１使用さＪする一対の半導体領域１
１によって構成される。本実施例によれば、半導体領域
１０．１１と第２の、ｅｉ体領領域３は離隔して設けで
あるので、Ｍ Ｉ Ｓ Ｆ ＥＴＱ、Ｑ のソース領域
とドレイン領域との間に ｎ 流れる電流は、チャンネル領域以外に流れることはない
。１２はゲート宵２極８，９ヶ覆うように設けられた絶
縁膜である。１３は全面を艷うように設けられた靭縁膜
であり、その下部に設けられた半導体素子、配線等とそ
のと部に設けられる配線とを電気的に分離するためのも
のである。姶縁膜１３は、例えばフォスフオシリケード
ガラス（ＰＳＧ）を用いると、多層化による起伏部を緩
和することかできる。１４は半導体領域１０の所定上部
の絶縁膜６．１３を選択的に除去して設けられた接続孔
、１５は半導体領域１１の所定）部の絶縁膜７．１３’
ｇ選択的に除去して設けられた接続孔であり、それと後
述する配線とｔ電気的にセシ絖するだめのものである。
半導体基板であり、半導体集積回路装置を構成するため
のものである。２はＭＩＳＦＥＴが形成されるべき領域
間の半導体基板主面部に設けられた第１の絶縁体領域で
あり、ＭＩＳＦＥＴ間を電気的に分離するためのもので
ある。第１の絶縁体領域２は、後述するＭＩ ５ＦＥＴ
が形成されるべき所定溝ｔＪの半導体領域の側面部を囲
むように、半導体基板１の主面部からその深さ方向に設
けられ℃いる。３はＭＩ ５ＦＥＴが形成されるべき所
定溝ｔ、Ｗの半導体領域の底部を覆うように、半導体基
板１の主面と対向してその内部に設けられた第２の絶縁
体領域であり、第１の絶縁体領域２とによって前記所定
溝を型の半導体領域をその他の領域から電気的に完全に
分離するためのものである。４は第１の絶縁体領域２と
第２の絶縁体領域３とに囲まれた半導体基板１主面部に
設けられたｎ型のウェル領域であり、ｐチャンネルＭＩ
５ＦＥＴを構成するためのものである。５は第１の絶
縁体領域２と第２の絶縁体領域３とに囲まれた半導体基
板Ｉ主面部に設けられたｐ疫のウェル領域であり、ｎチ
ャンネルＭ Ｉ Ｓ Ｆ Ｅ ｉ’を構成するためのも
のである。６はＭＩＳＦＥＴが形成されるべき領域のｎ
９のウェル領域４王而部に設けられた絶縁膜、７はＭ
Ｉ Ｓ Ｆ Ｅ Ｔが形成さ第１るべき領域のｐ型のウ
ェル領域５主面部に設けられた絶縁膜であり、主としｔ
ＭｌｓＦＢＴのゲート絶縁膜を構成するためのものであ
る。８は所定の絶縁膜６上部に設けられたゲート電極、
９は所定の絶縁膜７十部に設けられたゲート電極であり
、ＭＩＳＦＥＴを構成するためのものである。１゜はゲ
ート電極８両側部のｎ型のウェル領域４主面部に設けら
れ、かつ、第２の絶縁体領域３とｌｌ！ＩＩ隔して設け
られたｐ＋型の半導体領域であり、ｐチャンネルＭＩＳ
ＦＥＴを構成するためのものである。１１はゲート電極
９両側部のｐ型のウェル領域５主面部に設けられ、かつ
、第２の絶縁体領域３と離隔して設けられたｎ″″型の
半導体領域であり、ｎチャンネルＭＩＳＦＥＴを構成す
るためのものである。ｐチャンネルＭＩＳＦＥＴＱｐＧ
ま、ゲート電極８．絶縁膜６およびソース領域またはド
レイン領域として使用される一対の半導体領域１０によ
って構成される。ｎチャンネルＭＩＳＦＥ Ｔ Ｑ は
、ゲート霜、極９．紀・、縁膜７およびソース領域また
はドレイン領域とし１使用さＪする一対の半導体領域１
１によって構成される。本実施例によれば、半導体領域
１０．１１と第２の、ｅｉ体領領域３は離隔して設けで
あるので、Ｍ Ｉ Ｓ Ｆ ＥＴＱ、Ｑ のソース領域
とドレイン領域との間に ｎ 流れる電流は、チャンネル領域以外に流れることはない
。１２はゲート宵２極８，９ヶ覆うように設けられた絶
縁膜である。１３は全面を艷うように設けられた靭縁膜
であり、その下部に設けられた半導体素子、配線等とそ
のと部に設けられる配線とを電気的に分離するためのも
のである。姶縁膜１３は、例えばフォスフオシリケード
ガラス（ＰＳＧ）を用いると、多層化による起伏部を緩
和することかできる。１４は半導体領域１０の所定上部
の絶縁膜６．１３を選択的に除去して設けられた接続孔
、１５は半導体領域１１の所定）部の絶縁膜７．１３’
ｇ選択的に除去して設けられた接続孔であり、それと後
述する配線とｔ電気的にセシ絖するだめのものである。
１６は接続孔１４を介し−で所定の半導体領域１０と電
１気的に接続して設ゆらｉｔだ配線、１７は接続孔１５
’Ｙ介してｉ９ｒ定の半導体領域１１と電気的に接続し
て設けられた配線であ□る。
１気的に接続して設ゆらｉｔだ配線、１７は接続孔１５
’Ｙ介してｉ９ｒ定の半導体領域１１と電気的に接続し
て設けられた配線であ□る。
次に、本実施例の具体的な製造方法１ｔＣついて、説明
１−る。
１−る。
第２図〜第４図は、本発明の実施例を説明するための各
、！！造工程におけるｏＭｉｓ’ｖ備えた半導体集積回
路装置の要部断面図である。
、！！造工程におけるｏＭｉｓ’ｖ備えた半導体集積回
路装置の要部断面図である。
まず、半導体基板ＩＹ用意し、第２図に示−［ように、
半導体基板１の主面と対向したその内部に第２の絶縁体
領域３ン形成する。第２の絶縁体領域３は、例えばイオ
ン注入技術を用い、酸素または窒素等のシリコンと結合
し、絶縁物を形成する物質のイオンを３００〜４００
［ＫｅＶ］程度のエネルギによって導入すればよい。そ
の場合におい又、第２の絶縁体領域３の半導体基板１主
面からの深さは、０．６〜０．９Ｃμｍ〕程度で、その
膜厚は５０００〜ｇｏｏｏｃＸ］程度に形成されるよう
になっている。
半導体基板１の主面と対向したその内部に第２の絶縁体
領域３ン形成する。第２の絶縁体領域３は、例えばイオ
ン注入技術を用い、酸素または窒素等のシリコンと結合
し、絶縁物を形成する物質のイオンを３００〜４００
［ＫｅＶ］程度のエネルギによって導入すればよい。そ
の場合におい又、第２の絶縁体領域３の半導体基板１主
面からの深さは、０．６〜０．９Ｃμｍ〕程度で、その
膜厚は５０００〜ｇｏｏｏｃＸ］程度に形成されるよう
になっている。
あるいは、１００ ［ＫｅＶ］程度のエネルギによって
前記物質を導入し、半導体基板１主面から、０．２［／
ｊｍｌ程度の深さに２０００ ［Ａ１程度の第２の絶縁
体領域３を形成した後、エピタキシャル生長技術により
、半導体基板１主面上に半導体基板ｌと同一の物質から
なる半導体ＭＹ影形成ることにより、第２０給縁体領域
３の深さ’＆ ０．６〜０．９〔μｍ〕としてもよい。
前記物質を導入し、半導体基板１主面から、０．２［／
ｊｍｌ程度の深さに２０００ ［Ａ１程度の第２の絶縁
体領域３を形成した後、エピタキシャル生長技術により
、半導体基板１主面上に半導体基板ｌと同一の物質から
なる半導体ＭＹ影形成ることにより、第２０給縁体領域
３の深さ’＆ ０．６〜０．９〔μｍ〕としてもよい。
第２図に示す工程の後に、半導体基板１に汚染物質が混
入するのを防止するために、半導体基板１の主面部ＶＣ
ＩＰ３縁膜１１１形成する。絶縁膜１Ｂは例えば表面酸
化技術による酸化シリコン膜を用いればよい。この後、
ｐチャンネルＭＩＳＦＥＴが形成されるべき領域の第２
の絶縁体領域３に達する程度の半導体基板１主面部忙、
ｎ型のウェル領域４を選択的に形成する。さらに、ｎチ
ャンネルＭＩＳＦＥＴが形成されるべき領域の第２０絶
縁体領域３に達する程度の半導体基板１主面部に、ｐ型
のウェル領域５を選択的に形成する。これらのウェル領
域４，５は、例えばイオン注入技術。
入するのを防止するために、半導体基板１の主面部ＶＣ
ＩＰ３縁膜１１１形成する。絶縁膜１Ｂは例えば表面酸
化技術による酸化シリコン膜を用いればよい。この後、
ｐチャンネルＭＩＳＦＥＴが形成されるべき領域の第２
の絶縁体領域３に達する程度の半導体基板１主面部忙、
ｎ型のウェル領域４を選択的に形成する。さらに、ｎチ
ャンネルＭＩＳＦＥＴが形成されるべき領域の第２０絶
縁体領域３に達する程度の半導体基板１主面部に、ｐ型
のウェル領域５を選択的に形成する。これらのウェル領
域４，５は、例えばイオン注入技術。
不純物拡散技術によって、形成すれはよい。
第３図に示す工程の後に、ＭＩＳＦＥＴ間となる絶縁膜
１８を選択的に酸化し、第４図に示すように、ＭＩ ５
ＦＥＴが形成されるべき所定溝を型のウェル領域を囲む
ように第１の絶縁体領域２ｙ！′形成する。この第１の
絶縁体領域２は１周知のＬｏ ００ Ｓ （ＬＯＯａｌ
Ｑｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ １ｃｏｎ ）技
術を用い、その膜厚を第２の絶縁体領域３と接続するよ
うに、２〜３〔μｍ〕程度にすればよい。
１８を選択的に酸化し、第４図に示すように、ＭＩ ５
ＦＥＴが形成されるべき所定溝を型のウェル領域を囲む
ように第１の絶縁体領域２ｙ！′形成する。この第１の
絶縁体領域２は１周知のＬｏ ００ Ｓ （ＬＯＯａｌ
Ｑｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ １ｃｏｎ ）技
術を用い、その膜厚を第２の絶縁体領域３と接続するよ
うに、２〜３〔μｍ〕程度にすればよい。
第４図に示す工程の後に、絶縁膜１８を除去し、Ｍｘｓ
ｐｇＴが形成されるべき領域にＩＰ３縁膜６゜フを形成
する。そして、通常の０Ｍｌ５な備えた半導体集積回路
装置の製造プロセスを用いると、前記ｗ、１図に示す半
導体集積回路装置は完成する。
ｐｇＴが形成されるべき領域にＩＰ３縁膜６゜フを形成
する。そして、通常の０Ｍｌ５な備えた半導体集積回路
装置の製造プロセスを用いると、前記ｗ、１図に示す半
導体集積回路装置は完成する。
なお、ＭＩＳＦＥＴＱ、、Ｑｎのソース領域およびドレ
イン領域として使用される半導体領域１０゜１１の半導
体基板１主面部からの深さは、例えばイオン注入技術で
形成した場合に、０．３〜０．４〔μｍ′３程度に形成
される。従って、半導体領域１０．１１と第２絶縁体領
域３とは、２０００ （Ａ’１程度以上離隔することに
なる。
イン領域として使用される半導体領域１０゜１１の半導
体基板１主面部からの深さは、例えばイオン注入技術で
形成した場合に、０．３〜０．４〔μｍ′３程度に形成
される。従って、半導体領域１０．１１と第２絶縁体領
域３とは、２０００ （Ａ’１程度以上離隔することに
なる。
なお、本実施例は、ｎ型のウェル領域４とｐｙｊＩのウ
ェル領域５とｔ、＠１の絶縁体領域２と第２の絶縁体領
域３とによつ工、その他の領域と完全にｔ９Ａ的に分離
したが、どちらか一方のウェル領域だけに第２のＰ縁体
領域３を設け、その他の領域と完全にｉ体的に分離させ
てもよい。
ェル領域５とｔ、＠１の絶縁体領域２と第２の絶縁体領
域３とによつ工、その他の領域と完全にｔ９Ａ的に分離
したが、どちらか一方のウェル領域だけに第２のＰ縁体
領域３を設け、その他の領域と完全にｉ体的に分離させ
てもよい。
次に、本発明の実施例■を説明する。
本実施例は、複数のＬｌ ｌ Ｓ Ｆ Ｅ Ｔを備えた
半導体集積回路装置に訃い（、所定のＭＩＳＦＥＴがそ
の他のＭＩＳＦＥＴと異なるしきい値電圧ｔ１Ｍえるこ
とかできるようにしたものである。
半導体集積回路装置に訃い（、所定のＭＩＳＦＥＴがそ
の他のＭＩＳＦＥＴと異なるしきい値電圧ｔ１Ｍえるこ
とかできるようにしたものである。
第５図は、本発明の実施例■を説明するための０Ｍｌ５
を備えた半導体集積回路装置の要部断面図である。
を備えた半導体集積回路装置の要部断面図である。
第５図におい罠、１９はｎ型のウェル領域４の所定主面
部に設けられたｎ″Ｐ型の半導体領域であり、ウェル領
域４と後述する配線と”ａ’ｘ気的に接接するためのも
のである。２０はｐ型のウェル領域５の所定主面部に設
けられたｐ＋型の半導体領域であり、ウェル領域５と後
述する配線とを′ＲＬ気的忙接続するためのものである
。２１は半導体領域１９の所定上部の、絶縁膜６，１３
を選択的に除去して設けられた接続孔、２２は半導体領
域２００所定上部の絶縁膜６，１３を選択的に除去して
設けられた接続孔であり、それぞれと後述する配線とｔ
電気的に接続するためのものである。２３は接続孔２１
を介して半導体領域Ｊ９と電気的に接続して設けられた
配線であり、ｎ型のウェル領域４Ｖｃ所定の電位を印加
するためのものである。
部に設けられたｎ″Ｐ型の半導体領域であり、ウェル領
域４と後述する配線と”ａ’ｘ気的に接接するためのも
のである。２０はｐ型のウェル領域５の所定主面部に設
けられたｐ＋型の半導体領域であり、ウェル領域５と後
述する配線とを′ＲＬ気的忙接続するためのものである
。２１は半導体領域１９の所定上部の、絶縁膜６，１３
を選択的に除去して設けられた接続孔、２２は半導体領
域２００所定上部の絶縁膜６，１３を選択的に除去して
設けられた接続孔であり、それぞれと後述する配線とｔ
電気的に接続するためのものである。２３は接続孔２１
を介して半導体領域Ｊ９と電気的に接続して設けられた
配線であり、ｎ型のウェル領域４Ｖｃ所定の電位を印加
するためのものである。
２４は接続孔２２’Ｙ介し℃半導体領域２０と布、気的
に接続して設けられた配線であり、ｐ型のウェル領域５
に所定の電位を印加するためのものである。
に接続して設けられた配線であり、ｐ型のウェル領域５
に所定の電位を印加するためのものである。
ＭＩＳＦＥＴＱ、、Ｑ、のしきい値電圧は、絶縁膜（ゲ
ート絶縁膜）６，７の膜厚と基板（ウエル領域）不純物
＃度、ゲート１！極と基板との仕事関数の差訃よび表面
電蓄濃度によつ又決まる第１の条件と、そのソース領域
となる半導体領域１０゜１１の基板（ウェル領域）に対
する電位によって決まる第２の条件とにより構成される
。従って、本実施例によれば、前記第１の条件を保持、
すなわち、製造プロセスの変更を施すことなく、前記第
２の条件、すなわち、ウェル領域４，５に印加する所定
の電位によって、異なる電気的特性を有するＭＩＳＦＥ
ＴＱｐまたはＭＩＳＦＥＴＱｎを構成することができる
。これは、ウェル領域４゜５が、その他の領域と完全Ｉ
’ｃ電気的に分離することができるので、実現すること
ができる。これによって、半導体集積回路装置の汎用性
を向上することができる。
ート絶縁膜）６，７の膜厚と基板（ウエル領域）不純物
＃度、ゲート１！極と基板との仕事関数の差訃よび表面
電蓄濃度によつ又決まる第１の条件と、そのソース領域
となる半導体領域１０゜１１の基板（ウェル領域）に対
する電位によって決まる第２の条件とにより構成される
。従って、本実施例によれば、前記第１の条件を保持、
すなわち、製造プロセスの変更を施すことなく、前記第
２の条件、すなわち、ウェル領域４，５に印加する所定
の電位によって、異なる電気的特性を有するＭＩＳＦＥ
ＴＱｐまたはＭＩＳＦＥＴＱｎを構成することができる
。これは、ウェル領域４゜５が、その他の領域と完全Ｉ
’ｃ電気的に分離することができるので、実現すること
ができる。これによって、半導体集積回路装置の汎用性
を向上することができる。
次に、本発明の実施例■を説明する。
本実施例は、０Ｍｌ５を備えた半導体集積回路装置の集
積度を向上するためのものである。
積度を向上するためのものである。
第６図は、本発明の実施例■を説明するための０Ｍｌ８
を備えた半導体集積回路装置の要部断面図である。
を備えた半導体集積回路装置の要部断面図である。
第６図に２いて、２５はＭ Ｉ Ｓ Ｆ Ｅ ’ＩＩ’
が形成されるべき領域間の半導体基板１主面部に設はう
第１、かつ、第２の絶縁体領域３と接続１−る程度以上
の深さを有して設けられた溝であり、第１のＩＫ！３縁
体領域を構成し、かつ、集積度を向上するためのもので
ある。この壽２５は、前記実施例１＞よび実施例■と同
様に、ＭＩＳＦＥＴｌ”が形成されるべき所定導電型の
ウェル領域４．５を囲むように、半導体基板１の主面か
らその深さ方向に形成さ」１だものである。２６は溝２
５に埋込まハて設けられた第１の絶縁体領域であり、第
２の絶縁体領域３とによってＰＪｒ定導電導電型ェル領
域４，５をその他の領域から完全に電気的に分離するた
めのものである。
が形成されるべき領域間の半導体基板１主面部に設はう
第１、かつ、第２の絶縁体領域３と接続１−る程度以上
の深さを有して設けられた溝であり、第１のＩＫ！３縁
体領域を構成し、かつ、集積度を向上するためのもので
ある。この壽２５は、前記実施例１＞よび実施例■と同
様に、ＭＩＳＦＥＴｌ”が形成されるべき所定導電型の
ウェル領域４．５を囲むように、半導体基板１の主面か
らその深さ方向に形成さ」１だものである。２６は溝２
５に埋込まハて設けられた第１の絶縁体領域であり、第
２の絶縁体領域３とによってＰＪｒ定導電導電型ェル領
域４，５をその他の領域から完全に電気的に分離するた
めのものである。
次に、本実施例の具体的な＃遣方法について説明する。
第７図および第８図は、本発明の実施例■を説明するた
めの各製造工程にかける０Ｍｌ５を備えた半導体集積回
路装置の要部断面図である。
めの各製造工程にかける０Ｍｌ５を備えた半導体集積回
路装置の要部断面図である。
前記実施例Ｉの第３図に示す工程の後に、第７図に示す
ように、ＭＩＳＦＥＴが形成されるべき領域間の半導体
基板１主面部に＠２５を選択的に形成する。この溝２５
は、集積度を向上し得るように異方性のドライエツチン
グによって形成し、第２のＩＰ３縁体領域２６と接続し
得るように０．６〜０．９〔μｍ〕程度以上の深さで形
成すればよいっ第７図に示す工程の後に、第８図に示す
ように、溝２５に第１の絶縁体領域２６を選択的に形成
する。そして、この後、通常の０Ｍｌ５を備えた半導体
集積回路装置の製造プロセスを用いると、前記第６図に
示す半導体集積回路装置は完成する。
ように、ＭＩＳＦＥＴが形成されるべき領域間の半導体
基板１主面部に＠２５を選択的に形成する。この溝２５
は、集積度を向上し得るように異方性のドライエツチン
グによって形成し、第２のＩＰ３縁体領域２６と接続し
得るように０．６〜０．９〔μｍ〕程度以上の深さで形
成すればよいっ第７図に示す工程の後に、第８図に示す
ように、溝２５に第１の絶縁体領域２６を選択的に形成
する。そして、この後、通常の０Ｍｌ５を備えた半導体
集積回路装置の製造プロセスを用いると、前記第６図に
示す半導体集積回路装置は完成する。
ＭＩＳＦＥＴが形成されるべき所定導を型のウェル領域
の側面部を囲むように半導体基板内に設けられた第１の
絶縁体領域と、前記ウェル領域の底部を覆い、かつ、Ｍ
ＩＳＦＥＴのソース領域およびドレイン領域と離隔して
半導体基板内部に設けられた第２の絶縁体領域とＫよっ
て、その他の領域と電気的に分離された前記ウェル領域
を備えた半導体集積回路装置にかいて、以下に述べるよ
うな効果を得ることができる。
の側面部を囲むように半導体基板内に設けられた第１の
絶縁体領域と、前記ウェル領域の底部を覆い、かつ、Ｍ
ＩＳＦＥＴのソース領域およびドレイン領域と離隔して
半導体基板内部に設けられた第２の絶縁体領域とＫよっ
て、その他の領域と電気的に分離された前記ウェル領域
を備えた半導体集積回路装置にかいて、以下に述べるよ
うな効果を得ることができる。
＋１）、ＭＩＳＦＥＴのソース領域およびドレイン領域
と第２の絶縁体領域とを離隔１−ることにより、第２の
絶縁体領域の形成により生じる不均一な結晶構造部がソ
ース領域とドレイン領域との間を流れる電流経路となら
ないので、ＭＩＳＦＥＴの電気的特性の劣化を防止する
ことができる。
と第２の絶縁体領域とを離隔１−ることにより、第２の
絶縁体領域の形成により生じる不均一な結晶構造部がソ
ース領域とドレイン領域との間を流れる電流経路となら
ないので、ＭＩＳＦＥＴの電気的特性の劣化を防止する
ことができる。
（２）、（１）により、ＭＩ ５ＦＥＴの電気的特性の
劣化を防止することができるので、半導体集積回路装置
の信頼性を向上することが可能になる。
劣化を防止することができるので、半導体集積回路装置
の信頼性を向上することが可能になる。
（３）、第１の絶縁体領域を異方性のドライエツチング
によって形成することにより、ＬＯＯＯ８技術による第
１の絶縁体領域に比べその占有面積を縮小することがで
きるので、半導体集積回路装置の集積度を向上すること
ができる。
によって形成することにより、ＬＯＯＯ８技術による第
１の絶縁体領域に比べその占有面積を縮小することがで
きるので、半導体集積回路装置の集積度を向上すること
ができる。
（４）、前記ウェル領域に所定の電位を印加することに
より、ＭＩＳＦＥＴのしきい値電圧を可変し、同一構成
のＭＬ ５ＦＥＴで異なる電気的特性をイυることかで
きるので、半導体集積回路＠置の汎用性を向上すること
ができる。
より、ＭＩＳＦＥＴのしきい値電圧を可変し、同一構成
のＭＬ ５ＦＥＴで異なる電気的特性をイυることかで
きるので、半導体集積回路＠置の汎用性を向上すること
ができる。
以上、本発明者によりてなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更し得ることは勿論である。例えば、前記実施例は
０Ｍｌ５Ｙ備えた半導体集積回路装置に適用した場合に
ついて説明したが、−導１［、型のＭＩＳＦ’ＥＴ夕備
えた半導体集積回路装置ＶＣ適用してもよい。
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更し得ることは勿論である。例えば、前記実施例は
０Ｍｌ５Ｙ備えた半導体集積回路装置に適用した場合に
ついて説明したが、−導１［、型のＭＩＳＦ’ＥＴ夕備
えた半導体集積回路装置ＶＣ適用してもよい。
また、前記実施例は、第２の絶縁体領域３をイオン注入
技術により形成した場合について説明したが、半導体基
板の所定主面部に設けた、例えば酸化シリコン等の絶縁
膜上Ｋ、例えは多結晶シリコン等の半導体層を形成した
後、この半導体層をレーザ光や電子線等の粒子ＰＪｔ照
射して多結晶シリコン等を溶融し再結晶させる方法、あ
るいはグラファイトやランプ等を用いてストライプ状に
多結晶シリコン等を溶かし、その溶融領域を移動させて
ゆくゾーンメルト法等により、再結晶化して半導体領域
とすることにより、前記絶縁膜を第２０給縁体領域３と
して用いてもよい。
技術により形成した場合について説明したが、半導体基
板の所定主面部に設けた、例えば酸化シリコン等の絶縁
膜上Ｋ、例えは多結晶シリコン等の半導体層を形成した
後、この半導体層をレーザ光や電子線等の粒子ＰＪｔ照
射して多結晶シリコン等を溶融し再結晶させる方法、あ
るいはグラファイトやランプ等を用いてストライプ状に
多結晶シリコン等を溶かし、その溶融領域を移動させて
ゆくゾーンメルト法等により、再結晶化して半導体領域
とすることにより、前記絶縁膜を第２０給縁体領域３と
して用いてもよい。
また、ザファイア（ＡＪ ｔ Ｕｓ ）やマグネシアス
ピネル（ＭｇＯＡｌｔ Ｕｓ）またはアルカリ土類金属
酸化物（Ｏａｒ、）の混晶等の絶縁性基板の所定主面部
にヘテｐエピタキシャル成長技術等により半導体層を形
成することにより、前記絶縁性基板を第２の絶縁体領域
３として用いてもよい。
ピネル（ＭｇＯＡｌｔ Ｕｓ）またはアルカリ土類金属
酸化物（Ｏａｒ、）の混晶等の絶縁性基板の所定主面部
にヘテｐエピタキシャル成長技術等により半導体層を形
成することにより、前記絶縁性基板を第２の絶縁体領域
３として用いてもよい。
第１図〜第４図は、本発明の実施例■を説明するための
０Ｍｌ５を備えた半導体集積回路装置の要部断面図、 第５図は、本発明の実施例Ｉを説明するための０Ｍｌ５
Ｙ備えた半導体集積回路装置の要部断面図、 第６図〜第８図は、本発明の実施例■ｌ説明するための
ＯＭ Ｉ Ｓ火備えた半導体集積回路装置の要部断面図
である。 図中、１・・・半導体基板、２，２６・・・第１のｉＫ
！！縁体領域、３・・・第２の絶縁体領域、４，５・・
・ウェル領域、６． ７． １２． １３． １８・・
・絶縁膜、８゜９・・・ゲート電極、１０．１１，１９
，２０・・・半導体領域、１４，１５，２１，２２・・
・接続孔、１６゜１７、 ２３．２４・・・配線、２５
・・・溝、Ｑｐ ｔ Ｑｎ・・・ＭＩＳＦＥＴである。 代理人 弁理士 高 橋 明 未′ ＼ソーノ
０Ｍｌ５を備えた半導体集積回路装置の要部断面図、 第５図は、本発明の実施例Ｉを説明するための０Ｍｌ５
Ｙ備えた半導体集積回路装置の要部断面図、 第６図〜第８図は、本発明の実施例■ｌ説明するための
ＯＭ Ｉ Ｓ火備えた半導体集積回路装置の要部断面図
である。 図中、１・・・半導体基板、２，２６・・・第１のｉＫ
！！縁体領域、３・・・第２の絶縁体領域、４，５・・
・ウェル領域、６． ７． １２． １３． １８・・
・絶縁膜、８゜９・・・ゲート電極、１０．１１，１９
，２０・・・半導体領域、１４，１５，２１，２２・・
・接続孔、１６゜１７、 ２３．２４・・・配線、２５
・・・溝、Ｑｐ ｔ Ｑｎ・・・ＭＩＳＦＥＴである。 代理人 弁理士 高 橋 明 未′ ＼ソーノ
Claims (1)
- 【特許請求の範囲】 １、基板の所定主面部に設けられた第１導ｉｌ！型の半
導体領域が、その側面部を囲むように基板の主面部から
その深さ方向に設けられた第１の絶縁体領域と、その底
部を覆うように基板の主面と対向するその内部に設けら
れた第２の絶縁体領域とによって、その他の領域と電気
的に分離され、該第１導電型の半導体領域に、その所定
主面上部に絶縁膜を介して設けられたゲ□−ト電極と、
該ゲート電極両側部の第１導を型の半導体領域主面部に
前記第２の絶縁体領域と離隔して設けらすまた一対の第
２導電型の半導体領域とによって構成される絶縁ゲート
型電界効果トランジスタを具備してなることを特徴とす
る半導体集積回路装置。 ２、前記基板は第１導電型の半導体基板であることｔ特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。 ３、前記基板は第２ｆｆｉ１１．ｍの半導体基板である
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 ４、前記基板は絶縁性基板であり、前記第２の絶縁体領
域は前記基板の一部であることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。 ５、前記第１の絶縁体領域は、異方性のドライエツチン
グによっ℃形成し℃なることｔ％徴と′１−る特許請求
の範囲第】項を已・し第４項のいずれか一項に記載の半
導体集積回路装置。 ６、前記第１導を型の半導体領域は、所定の電位が印加
されるようになりていることｔ％徴とする特許請求の範
囲第１項ないし第４項のいずれか一項に記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186719A JPS6079768A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186719A JPS6079768A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079768A true JPS6079768A (ja) | 1985-05-07 |
Family
ID=16193437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186719A Pending JPS6079768A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079768A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02180067A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | 相補型半導体装置 |
| JPH04214634A (ja) * | 1990-02-16 | 1992-08-05 | Hughes Aircraft Co | 高速シリコン・オン・絶縁体半導体集積回路装置の製造方法 |
| JPH04269862A (ja) * | 1991-02-26 | 1992-09-25 | Fujitsu Ltd | 半導体装置 |
| JP2006186403A (ja) * | 1997-04-28 | 2006-07-13 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US7602007B2 (en) | 1997-04-28 | 2009-10-13 | Yoshihiro Kumazaki | Semiconductor device having controllable transistor threshold voltage |
| JP2018032877A (ja) * | 2017-11-29 | 2018-03-01 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1983
- 1983-10-07 JP JP58186719A patent/JPS6079768A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02180067A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | 相補型半導体装置 |
| JPH04214634A (ja) * | 1990-02-16 | 1992-08-05 | Hughes Aircraft Co | 高速シリコン・オン・絶縁体半導体集積回路装置の製造方法 |
| JPH04269862A (ja) * | 1991-02-26 | 1992-09-25 | Fujitsu Ltd | 半導体装置 |
| JP2006186403A (ja) * | 1997-04-28 | 2006-07-13 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US7602007B2 (en) | 1997-04-28 | 2009-10-13 | Yoshihiro Kumazaki | Semiconductor device having controllable transistor threshold voltage |
| US7808033B2 (en) | 1997-04-28 | 2010-10-05 | Yoshihiro Kumazaki | Shield plate electrode for semiconductor device |
| US8253186B2 (en) | 1997-04-28 | 2012-08-28 | Intellectual Ventures I Llc | Semiconductor device having controllable transistor threshold voltage |
| JP2018032877A (ja) * | 2017-11-29 | 2018-03-01 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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