JPS6079768A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6079768A JPS6079768A JP58186719A JP18671983A JPS6079768A JP S6079768 A JPS6079768 A JP S6079768A JP 58186719 A JP58186719 A JP 58186719A JP 18671983 A JP18671983 A JP 18671983A JP S6079768 A JPS6079768 A JP S6079768A
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- Japan
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- semiconductor
- integrated circuit
- circuit device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路装置の半導体素子間の絶縁分
離技術に適用して有効な技術に関するものであり、特に
、異なる導tmの絶縁ゲート型電界効果トランジスタ(
以下、MISFETという)からなる相補型のM I
S B’ E T (以下、OMIS(Complem
entary MI 5FET )という〕を備えた半
導体集積回路装置の半導体基板内の絶縁分離技術に適用
して有効な技術に関するものである。
離技術に適用して有効な技術に関するものであり、特に
、異なる導tmの絶縁ゲート型電界効果トランジスタ(
以下、MISFETという)からなる相補型のM I
S B’ E T (以下、OMIS(Complem
entary MI 5FET )という〕を備えた半
導体集積回路装置の半導体基板内の絶縁分離技術に適用
して有効な技術に関するものである。
動作時間の高速化、低消費電力化に優れた0Ml5を備
えた半導体集積回路装置において、寄生バイポーラ効果
によるラッチアップ現象を防1h−f−るために、所定
溝tmのMISFETを絶縁体領域によって他の領域と
電気的に分離する技術が知られている(K、lzumi
et al、S I MOX Tech−nolog
y for 0MO8LSI5″p10〜p13゜Di
sest of Tecltnical papers
、 1982 Symosiumon VI、81 T
echnology IEEE OA’l’、 No、
820H1B22−6)。前記絶縁体領域は、MIS
FETが形成されるべき領域間の半導体基板主面部に設
けられたフィールド絶縁膜からなる第1の絶縁体領域と
、MISFETのソース領域およびドレイン領域の低部
と接触し、かつ前記フィールド絶縁膜と接続して半導体
基板内部に設けられた埋込み型の第2の絶縁体領域とに
よって構成さ才1ている。
えた半導体集積回路装置において、寄生バイポーラ効果
によるラッチアップ現象を防1h−f−るために、所定
溝tmのMISFETを絶縁体領域によって他の領域と
電気的に分離する技術が知られている(K、lzumi
et al、S I MOX Tech−nolog
y for 0MO8LSI5″p10〜p13゜Di
sest of Tecltnical papers
、 1982 Symosiumon VI、81 T
echnology IEEE OA’l’、 No、
820H1B22−6)。前記絶縁体領域は、MIS
FETが形成されるべき領域間の半導体基板主面部に設
けられたフィールド絶縁膜からなる第1の絶縁体領域と
、MISFETのソース領域およびドレイン領域の低部
と接触し、かつ前記フィールド絶縁膜と接続して半導体
基板内部に設けられた埋込み型の第2の絶縁体領域とに
よって構成さ才1ている。
この絶縁体領域による絶縁分離技術は、pn接合による
絶縁分離技術に比べて、異なる導電型のMISFET間
を完全に電気的に分離することができるという特徴があ
る。
絶縁分離技術に比べて、異なる導電型のMISFET間
を完全に電気的に分離することができるという特徴があ
る。
しかしながら、かかる技術における電気的特性試験なら
びにその検討の結果、本発明者は、I’vl l5FE
Tのソース領域およびドレイン領域と前記第2の絶縁体
領域とが接触しているために、0Ml5を備えた半導体
集積回路装置の電気的特性を劣化させてしまうという新
たなる間悄点を発見(また。本発明によitば、この問
題点は以下に述べる原因によって生じるであろうと考察
している。すなわち、第2の絶縁体領域は、イオン注入
技術によって半導体基板内部に設けるために、その近傍
部分における結晶構造が不均一であり、M I S F
ETのソース領域とドレイン領域との間を流れる電流が
、ゲート!極によって制御されるチャンネル領域以外に
、前記不均一な結晶構造部を介して流れてしまうからで
ある。
びにその検討の結果、本発明者は、I’vl l5FE
Tのソース領域およびドレイン領域と前記第2の絶縁体
領域とが接触しているために、0Ml5を備えた半導体
集積回路装置の電気的特性を劣化させてしまうという新
たなる間悄点を発見(また。本発明によitば、この問
題点は以下に述べる原因によって生じるであろうと考察
している。すなわち、第2の絶縁体領域は、イオン注入
技術によって半導体基板内部に設けるために、その近傍
部分における結晶構造が不均一であり、M I S F
ETのソース領域とドレイン領域との間を流れる電流が
、ゲート!極によって制御されるチャンネル領域以外に
、前記不均一な結晶構造部を介して流れてしまうからで
ある。
本発明の目的は、半導体集積回路装置の電気的特性の劣
化を防止し、その信頼性を向上することが可能な絶縁分
離技術を提供1゛ることにある。
化を防止し、その信頼性を向上することが可能な絶縁分
離技術を提供1゛ることにある。
本発明の他の目的は、半導体集積回路装置の集積度を向
上すること力呵能な絶縁分離技術を提□供することにあ
イ)。
上すること力呵能な絶縁分離技術を提□供することにあ
イ)。
本発明の他の目的は、複数のMISli’ET夕備えた
半導体集積回路装置において、所定のM 18F E
Tかその他のMISFETと異なるしきい値電圧を備え
ることが可能な絶縁分離技術乞提供1−ることにある。
半導体集積回路装置において、所定のM 18F E
Tかその他のMISFETと異なるしきい値電圧を備え
ることが可能な絶縁分離技術乞提供1−ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面忙よって、明らかになるで
あろう。
明細書の記述および添付図面忙よって、明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概要
火簡単に説明すれば下記のとおりである。
火簡単に説明すれば下記のとおりである。
すなわち、MISFETを備えた半導体集積回路装置に
おいて、MISFE”rの側面部を囲むように半導体基
板内に第1の絶縁体領域を設け2、MISFETの底部
7覆い、かつ、N11SFETのソース領域およびドレ
イン領域と離隔して半導体基板内に第2の絶縁体領域を
設け″′C杷縁体領域を構成することによって、第2の
絶縁体領域近傍部に存在する不均一な結晶構造部とソー
ス領域およびドレイン領域との接触を防止でき、M I
S F ETのチャネル領域以外の不要な電流経路を
な(すことができるので、半導体集積回路装置の信頼性
が向上される。
おいて、MISFE”rの側面部を囲むように半導体基
板内に第1の絶縁体領域を設け2、MISFETの底部
7覆い、かつ、N11SFETのソース領域およびドレ
イン領域と離隔して半導体基板内に第2の絶縁体領域を
設け″′C杷縁体領域を構成することによって、第2の
絶縁体領域近傍部に存在する不均一な結晶構造部とソー
ス領域およびドレイン領域との接触を防止でき、M I
S F ETのチャネル領域以外の不要な電流経路を
な(すことができるので、半導体集積回路装置の信頼性
が向上される。
以下、本発明の構成について、実施例とともに説明する
。
。
本実施例は、0Ml5を備えた半導体集積回路装置を用
い、その説明をする。
い、その説明をする。
なお、実施例における全図において、同一機能を有する
ものは同一符号を付け、そのくり返しの説明は省略する
。
ものは同一符号を付け、そのくり返しの説明は省略する
。
第1図は、本発明の実施例1’に説明するための0Ml
5y備えた半導体集積回路装置の要部げr面ν1である
。
5y備えた半導体集積回路装置の要部げr面ν1である
。
第1図におい℃、lはシリコン単結晶からなるn−型の
半導体基板であり、半導体集積回路装置を構成するため
のものである。2はMISFETが形成されるべき領域
間の半導体基板主面部に設けられた第1の絶縁体領域で
あり、MISFET間を電気的に分離するためのもので
ある。第1の絶縁体領域2は、後述するMI 5FET
が形成されるべき所定溝tJの半導体領域の側面部を囲
むように、半導体基板1の主面部からその深さ方向に設
けられ℃いる。3はMI 5FETが形成されるべき所
定溝t、Wの半導体領域の底部を覆うように、半導体基
板1の主面と対向してその内部に設けられた第2の絶縁
体領域であり、第1の絶縁体領域2とによって前記所定
溝を型の半導体領域をその他の領域から電気的に完全に
分離するためのものである。4は第1の絶縁体領域2と
第2の絶縁体領域3とに囲まれた半導体基板1主面部に
設けられたn型のウェル領域であり、pチャンネルMI
5FETを構成するためのものである。5は第1の絶
縁体領域2と第2の絶縁体領域3とに囲まれた半導体基
板I主面部に設けられたp疫のウェル領域であり、nチ
ャンネルM I S F E i’を構成するためのも
のである。6はMISFETが形成されるべき領域のn
9のウェル領域4王而部に設けられた絶縁膜、7はM
I S F E Tが形成さ第1るべき領域のp型のウ
ェル領域5主面部に設けられた絶縁膜であり、主としt
MlsFBTのゲート絶縁膜を構成するためのものであ
る。8は所定の絶縁膜6上部に設けられたゲート電極、
9は所定の絶縁膜7十部に設けられたゲート電極であり
、MISFETを構成するためのものである。1゜はゲ
ート電極8両側部のn型のウェル領域4主面部に設けら
れ、かつ、第2の絶縁体領域3とll!II隔して設け
られたp+型の半導体領域であり、pチャンネルMIS
FETを構成するためのものである。11はゲート電極
9両側部のp型のウェル領域5主面部に設けられ、かつ
、第2の絶縁体領域3と離隔して設けられたn″″型の
半導体領域であり、nチャンネルMISFETを構成す
るためのものである。pチャンネルMISFETQpG
ま、ゲート電極8.絶縁膜6およびソース領域またはド
レイン領域として使用される一対の半導体領域10によ
って構成される。nチャンネルMISFE T Q は
、ゲート霜、極9.紀・、縁膜7およびソース領域また
はドレイン領域とし1使用さJする一対の半導体領域1
1によって構成される。本実施例によれば、半導体領域
10.11と第2の、ei体領領域3は離隔して設けで
あるので、M I S F ETQ、Q のソース領域
とドレイン領域との間に n 流れる電流は、チャンネル領域以外に流れることはない
。12はゲート宵2極8,9ヶ覆うように設けられた絶
縁膜である。13は全面を艷うように設けられた靭縁膜
であり、その下部に設けられた半導体素子、配線等とそ
のと部に設けられる配線とを電気的に分離するためのも
のである。姶縁膜13は、例えばフォスフオシリケード
ガラス(PSG)を用いると、多層化による起伏部を緩
和することかできる。14は半導体領域10の所定上部
の絶縁膜6.13を選択的に除去して設けられた接続孔
、15は半導体領域11の所定)部の絶縁膜7.13’
g選択的に除去して設けられた接続孔であり、それと後
述する配線とt電気的にセシ絖するだめのものである。
半導体基板であり、半導体集積回路装置を構成するため
のものである。2はMISFETが形成されるべき領域
間の半導体基板主面部に設けられた第1の絶縁体領域で
あり、MISFET間を電気的に分離するためのもので
ある。第1の絶縁体領域2は、後述するMI 5FET
が形成されるべき所定溝tJの半導体領域の側面部を囲
むように、半導体基板1の主面部からその深さ方向に設
けられ℃いる。3はMI 5FETが形成されるべき所
定溝t、Wの半導体領域の底部を覆うように、半導体基
板1の主面と対向してその内部に設けられた第2の絶縁
体領域であり、第1の絶縁体領域2とによって前記所定
溝を型の半導体領域をその他の領域から電気的に完全に
分離するためのものである。4は第1の絶縁体領域2と
第2の絶縁体領域3とに囲まれた半導体基板1主面部に
設けられたn型のウェル領域であり、pチャンネルMI
5FETを構成するためのものである。5は第1の絶
縁体領域2と第2の絶縁体領域3とに囲まれた半導体基
板I主面部に設けられたp疫のウェル領域であり、nチ
ャンネルM I S F E i’を構成するためのも
のである。6はMISFETが形成されるべき領域のn
9のウェル領域4王而部に設けられた絶縁膜、7はM
I S F E Tが形成さ第1るべき領域のp型のウ
ェル領域5主面部に設けられた絶縁膜であり、主としt
MlsFBTのゲート絶縁膜を構成するためのものであ
る。8は所定の絶縁膜6上部に設けられたゲート電極、
9は所定の絶縁膜7十部に設けられたゲート電極であり
、MISFETを構成するためのものである。1゜はゲ
ート電極8両側部のn型のウェル領域4主面部に設けら
れ、かつ、第2の絶縁体領域3とll!II隔して設け
られたp+型の半導体領域であり、pチャンネルMIS
FETを構成するためのものである。11はゲート電極
9両側部のp型のウェル領域5主面部に設けられ、かつ
、第2の絶縁体領域3と離隔して設けられたn″″型の
半導体領域であり、nチャンネルMISFETを構成す
るためのものである。pチャンネルMISFETQpG
ま、ゲート電極8.絶縁膜6およびソース領域またはド
レイン領域として使用される一対の半導体領域10によ
って構成される。nチャンネルMISFE T Q は
、ゲート霜、極9.紀・、縁膜7およびソース領域また
はドレイン領域とし1使用さJする一対の半導体領域1
1によって構成される。本実施例によれば、半導体領域
10.11と第2の、ei体領領域3は離隔して設けで
あるので、M I S F ETQ、Q のソース領域
とドレイン領域との間に n 流れる電流は、チャンネル領域以外に流れることはない
。12はゲート宵2極8,9ヶ覆うように設けられた絶
縁膜である。13は全面を艷うように設けられた靭縁膜
であり、その下部に設けられた半導体素子、配線等とそ
のと部に設けられる配線とを電気的に分離するためのも
のである。姶縁膜13は、例えばフォスフオシリケード
ガラス(PSG)を用いると、多層化による起伏部を緩
和することかできる。14は半導体領域10の所定上部
の絶縁膜6.13を選択的に除去して設けられた接続孔
、15は半導体領域11の所定)部の絶縁膜7.13’
g選択的に除去して設けられた接続孔であり、それと後
述する配線とt電気的にセシ絖するだめのものである。
16は接続孔14を介し−で所定の半導体領域10と電
1気的に接続して設ゆらitだ配線、17は接続孔15
’Y介してi9r定の半導体領域11と電気的に接続し
て設けられた配線であ□る。
1気的に接続して設ゆらitだ配線、17は接続孔15
’Y介してi9r定の半導体領域11と電気的に接続し
て設けられた配線であ□る。
次に、本実施例の具体的な製造方法1tCついて、説明
1−る。
1−る。
第2図〜第4図は、本発明の実施例を説明するための各
、!!造工程におけるoMis’v備えた半導体集積回
路装置の要部断面図である。
、!!造工程におけるoMis’v備えた半導体集積回
路装置の要部断面図である。
まず、半導体基板IY用意し、第2図に示−[ように、
半導体基板1の主面と対向したその内部に第2の絶縁体
領域3ン形成する。第2の絶縁体領域3は、例えばイオ
ン注入技術を用い、酸素または窒素等のシリコンと結合
し、絶縁物を形成する物質のイオンを300〜400
[KeV]程度のエネルギによって導入すればよい。そ
の場合におい又、第2の絶縁体領域3の半導体基板1主
面からの深さは、0.6〜0.9Cμm〕程度で、その
膜厚は5000〜gooocX]程度に形成されるよう
になっている。
半導体基板1の主面と対向したその内部に第2の絶縁体
領域3ン形成する。第2の絶縁体領域3は、例えばイオ
ン注入技術を用い、酸素または窒素等のシリコンと結合
し、絶縁物を形成する物質のイオンを300〜400
[KeV]程度のエネルギによって導入すればよい。そ
の場合におい又、第2の絶縁体領域3の半導体基板1主
面からの深さは、0.6〜0.9Cμm〕程度で、その
膜厚は5000〜gooocX]程度に形成されるよう
になっている。
あるいは、100 [KeV]程度のエネルギによって
前記物質を導入し、半導体基板1主面から、0.2[/
jml程度の深さに2000 [A1程度の第2の絶縁
体領域3を形成した後、エピタキシャル生長技術により
、半導体基板1主面上に半導体基板lと同一の物質から
なる半導体MY影形成ることにより、第20給縁体領域
3の深さ’& 0.6〜0.9〔μm〕としてもよい。
前記物質を導入し、半導体基板1主面から、0.2[/
jml程度の深さに2000 [A1程度の第2の絶縁
体領域3を形成した後、エピタキシャル生長技術により
、半導体基板1主面上に半導体基板lと同一の物質から
なる半導体MY影形成ることにより、第20給縁体領域
3の深さ’& 0.6〜0.9〔μm〕としてもよい。
第2図に示す工程の後に、半導体基板1に汚染物質が混
入するのを防止するために、半導体基板1の主面部VC
IP3縁膜111形成する。絶縁膜1Bは例えば表面酸
化技術による酸化シリコン膜を用いればよい。この後、
pチャンネルMISFETが形成されるべき領域の第2
の絶縁体領域3に達する程度の半導体基板1主面部忙、
n型のウェル領域4を選択的に形成する。さらに、nチ
ャンネルMISFETが形成されるべき領域の第20絶
縁体領域3に達する程度の半導体基板1主面部に、p型
のウェル領域5を選択的に形成する。これらのウェル領
域4,5は、例えばイオン注入技術。
入するのを防止するために、半導体基板1の主面部VC
IP3縁膜111形成する。絶縁膜1Bは例えば表面酸
化技術による酸化シリコン膜を用いればよい。この後、
pチャンネルMISFETが形成されるべき領域の第2
の絶縁体領域3に達する程度の半導体基板1主面部忙、
n型のウェル領域4を選択的に形成する。さらに、nチ
ャンネルMISFETが形成されるべき領域の第20絶
縁体領域3に達する程度の半導体基板1主面部に、p型
のウェル領域5を選択的に形成する。これらのウェル領
域4,5は、例えばイオン注入技術。
不純物拡散技術によって、形成すれはよい。
第3図に示す工程の後に、MISFET間となる絶縁膜
18を選択的に酸化し、第4図に示すように、MI 5
FETが形成されるべき所定溝を型のウェル領域を囲む
ように第1の絶縁体領域2y!′形成する。この第1の
絶縁体領域2は1周知のLo 00 S (LOOal
Qxidation of Sil 1con )技
術を用い、その膜厚を第2の絶縁体領域3と接続するよ
うに、2〜3〔μm〕程度にすればよい。
18を選択的に酸化し、第4図に示すように、MI 5
FETが形成されるべき所定溝を型のウェル領域を囲む
ように第1の絶縁体領域2y!′形成する。この第1の
絶縁体領域2は1周知のLo 00 S (LOOal
Qxidation of Sil 1con )技
術を用い、その膜厚を第2の絶縁体領域3と接続するよ
うに、2〜3〔μm〕程度にすればよい。
第4図に示す工程の後に、絶縁膜18を除去し、Mxs
pgTが形成されるべき領域にIP3縁膜6゜フを形成
する。そして、通常の0Ml5な備えた半導体集積回路
装置の製造プロセスを用いると、前記w、1図に示す半
導体集積回路装置は完成する。
pgTが形成されるべき領域にIP3縁膜6゜フを形成
する。そして、通常の0Ml5な備えた半導体集積回路
装置の製造プロセスを用いると、前記w、1図に示す半
導体集積回路装置は完成する。
なお、MISFETQ、、Qnのソース領域およびドレ
イン領域として使用される半導体領域10゜11の半導
体基板1主面部からの深さは、例えばイオン注入技術で
形成した場合に、0.3〜0.4〔μm′3程度に形成
される。従って、半導体領域10.11と第2絶縁体領
域3とは、2000 (A’1程度以上離隔することに
なる。
イン領域として使用される半導体領域10゜11の半導
体基板1主面部からの深さは、例えばイオン注入技術で
形成した場合に、0.3〜0.4〔μm′3程度に形成
される。従って、半導体領域10.11と第2絶縁体領
域3とは、2000 (A’1程度以上離隔することに
なる。
なお、本実施例は、n型のウェル領域4とpyjIのウ
ェル領域5とt、@1の絶縁体領域2と第2の絶縁体領
域3とによつ工、その他の領域と完全にt9A的に分離
したが、どちらか一方のウェル領域だけに第2のP縁体
領域3を設け、その他の領域と完全にi体的に分離させ
てもよい。
ェル領域5とt、@1の絶縁体領域2と第2の絶縁体領
域3とによつ工、その他の領域と完全にt9A的に分離
したが、どちらか一方のウェル領域だけに第2のP縁体
領域3を設け、その他の領域と完全にi体的に分離させ
てもよい。
次に、本発明の実施例■を説明する。
本実施例は、複数のLl l S F E Tを備えた
半導体集積回路装置に訃い(、所定のMISFETがそ
の他のMISFETと異なるしきい値電圧t1Mえるこ
とかできるようにしたものである。
半導体集積回路装置に訃い(、所定のMISFETがそ
の他のMISFETと異なるしきい値電圧t1Mえるこ
とかできるようにしたものである。
第5図は、本発明の実施例■を説明するための0Ml5
を備えた半導体集積回路装置の要部断面図である。
を備えた半導体集積回路装置の要部断面図である。
第5図におい罠、19はn型のウェル領域4の所定主面
部に設けられたn″P型の半導体領域であり、ウェル領
域4と後述する配線と”a’x気的に接接するためのも
のである。20はp型のウェル領域5の所定主面部に設
けられたp+型の半導体領域であり、ウェル領域5と後
述する配線とを′RL気的忙接続するためのものである
。21は半導体領域19の所定上部の、絶縁膜6,13
を選択的に除去して設けられた接続孔、22は半導体領
域200所定上部の絶縁膜6,13を選択的に除去して
設けられた接続孔であり、それぞれと後述する配線とt
電気的に接続するためのものである。23は接続孔21
を介して半導体領域J9と電気的に接続して設けられた
配線であり、n型のウェル領域4Vc所定の電位を印加
するためのものである。
部に設けられたn″P型の半導体領域であり、ウェル領
域4と後述する配線と”a’x気的に接接するためのも
のである。20はp型のウェル領域5の所定主面部に設
けられたp+型の半導体領域であり、ウェル領域5と後
述する配線とを′RL気的忙接続するためのものである
。21は半導体領域19の所定上部の、絶縁膜6,13
を選択的に除去して設けられた接続孔、22は半導体領
域200所定上部の絶縁膜6,13を選択的に除去して
設けられた接続孔であり、それぞれと後述する配線とt
電気的に接続するためのものである。23は接続孔21
を介して半導体領域J9と電気的に接続して設けられた
配線であり、n型のウェル領域4Vc所定の電位を印加
するためのものである。
24は接続孔22’Y介し℃半導体領域20と布、気的
に接続して設けられた配線であり、p型のウェル領域5
に所定の電位を印加するためのものである。
に接続して設けられた配線であり、p型のウェル領域5
に所定の電位を印加するためのものである。
MISFETQ、、Q、のしきい値電圧は、絶縁膜(ゲ
ート絶縁膜)6,7の膜厚と基板(ウエル領域)不純物
#度、ゲート1!極と基板との仕事関数の差訃よび表面
電蓄濃度によつ又決まる第1の条件と、そのソース領域
となる半導体領域10゜11の基板(ウェル領域)に対
する電位によって決まる第2の条件とにより構成される
。従って、本実施例によれば、前記第1の条件を保持、
すなわち、製造プロセスの変更を施すことなく、前記第
2の条件、すなわち、ウェル領域4,5に印加する所定
の電位によって、異なる電気的特性を有するMISFE
TQpまたはMISFETQnを構成することができる
。これは、ウェル領域4゜5が、その他の領域と完全I
’c電気的に分離することができるので、実現すること
ができる。これによって、半導体集積回路装置の汎用性
を向上することができる。
ート絶縁膜)6,7の膜厚と基板(ウエル領域)不純物
#度、ゲート1!極と基板との仕事関数の差訃よび表面
電蓄濃度によつ又決まる第1の条件と、そのソース領域
となる半導体領域10゜11の基板(ウェル領域)に対
する電位によって決まる第2の条件とにより構成される
。従って、本実施例によれば、前記第1の条件を保持、
すなわち、製造プロセスの変更を施すことなく、前記第
2の条件、すなわち、ウェル領域4,5に印加する所定
の電位によって、異なる電気的特性を有するMISFE
TQpまたはMISFETQnを構成することができる
。これは、ウェル領域4゜5が、その他の領域と完全I
’c電気的に分離することができるので、実現すること
ができる。これによって、半導体集積回路装置の汎用性
を向上することができる。
次に、本発明の実施例■を説明する。
本実施例は、0Ml5を備えた半導体集積回路装置の集
積度を向上するためのものである。
積度を向上するためのものである。
第6図は、本発明の実施例■を説明するための0Ml8
を備えた半導体集積回路装置の要部断面図である。
を備えた半導体集積回路装置の要部断面図である。
第6図に2いて、25はM I S F E ’II’
が形成されるべき領域間の半導体基板1主面部に設はう
第1、かつ、第2の絶縁体領域3と接続1−る程度以上
の深さを有して設けられた溝であり、第1のIK!3縁
体領域を構成し、かつ、集積度を向上するためのもので
ある。この壽25は、前記実施例1>よび実施例■と同
様に、MISFETl”が形成されるべき所定導電型の
ウェル領域4.5を囲むように、半導体基板1の主面か
らその深さ方向に形成さ」1だものである。26は溝2
5に埋込まハて設けられた第1の絶縁体領域であり、第
2の絶縁体領域3とによってPJr定導電導電型ェル領
域4,5をその他の領域から完全に電気的に分離するた
めのものである。
が形成されるべき領域間の半導体基板1主面部に設はう
第1、かつ、第2の絶縁体領域3と接続1−る程度以上
の深さを有して設けられた溝であり、第1のIK!3縁
体領域を構成し、かつ、集積度を向上するためのもので
ある。この壽25は、前記実施例1>よび実施例■と同
様に、MISFETl”が形成されるべき所定導電型の
ウェル領域4.5を囲むように、半導体基板1の主面か
らその深さ方向に形成さ」1だものである。26は溝2
5に埋込まハて設けられた第1の絶縁体領域であり、第
2の絶縁体領域3とによってPJr定導電導電型ェル領
域4,5をその他の領域から完全に電気的に分離するた
めのものである。
次に、本実施例の具体的な#遣方法について説明する。
第7図および第8図は、本発明の実施例■を説明するた
めの各製造工程にかける0Ml5を備えた半導体集積回
路装置の要部断面図である。
めの各製造工程にかける0Ml5を備えた半導体集積回
路装置の要部断面図である。
前記実施例Iの第3図に示す工程の後に、第7図に示す
ように、MISFETが形成されるべき領域間の半導体
基板1主面部に@25を選択的に形成する。この溝25
は、集積度を向上し得るように異方性のドライエツチン
グによって形成し、第2のIP3縁体領域26と接続し
得るように0.6〜0.9〔μm〕程度以上の深さで形
成すればよいっ第7図に示す工程の後に、第8図に示す
ように、溝25に第1の絶縁体領域26を選択的に形成
する。そして、この後、通常の0Ml5を備えた半導体
集積回路装置の製造プロセスを用いると、前記第6図に
示す半導体集積回路装置は完成する。
ように、MISFETが形成されるべき領域間の半導体
基板1主面部に@25を選択的に形成する。この溝25
は、集積度を向上し得るように異方性のドライエツチン
グによって形成し、第2のIP3縁体領域26と接続し
得るように0.6〜0.9〔μm〕程度以上の深さで形
成すればよいっ第7図に示す工程の後に、第8図に示す
ように、溝25に第1の絶縁体領域26を選択的に形成
する。そして、この後、通常の0Ml5を備えた半導体
集積回路装置の製造プロセスを用いると、前記第6図に
示す半導体集積回路装置は完成する。
MISFETが形成されるべき所定導を型のウェル領域
の側面部を囲むように半導体基板内に設けられた第1の
絶縁体領域と、前記ウェル領域の底部を覆い、かつ、M
ISFETのソース領域およびドレイン領域と離隔して
半導体基板内部に設けられた第2の絶縁体領域とKよっ
て、その他の領域と電気的に分離された前記ウェル領域
を備えた半導体集積回路装置にかいて、以下に述べるよ
うな効果を得ることができる。
の側面部を囲むように半導体基板内に設けられた第1の
絶縁体領域と、前記ウェル領域の底部を覆い、かつ、M
ISFETのソース領域およびドレイン領域と離隔して
半導体基板内部に設けられた第2の絶縁体領域とKよっ
て、その他の領域と電気的に分離された前記ウェル領域
を備えた半導体集積回路装置にかいて、以下に述べるよ
うな効果を得ることができる。
+1)、MISFETのソース領域およびドレイン領域
と第2の絶縁体領域とを離隔1−ることにより、第2の
絶縁体領域の形成により生じる不均一な結晶構造部がソ
ース領域とドレイン領域との間を流れる電流経路となら
ないので、MISFETの電気的特性の劣化を防止する
ことができる。
と第2の絶縁体領域とを離隔1−ることにより、第2の
絶縁体領域の形成により生じる不均一な結晶構造部がソ
ース領域とドレイン領域との間を流れる電流経路となら
ないので、MISFETの電気的特性の劣化を防止する
ことができる。
(2)、(1)により、MI 5FETの電気的特性の
劣化を防止することができるので、半導体集積回路装置
の信頼性を向上することが可能になる。
劣化を防止することができるので、半導体集積回路装置
の信頼性を向上することが可能になる。
(3)、第1の絶縁体領域を異方性のドライエツチング
によって形成することにより、LOOO8技術による第
1の絶縁体領域に比べその占有面積を縮小することがで
きるので、半導体集積回路装置の集積度を向上すること
ができる。
によって形成することにより、LOOO8技術による第
1の絶縁体領域に比べその占有面積を縮小することがで
きるので、半導体集積回路装置の集積度を向上すること
ができる。
(4)、前記ウェル領域に所定の電位を印加することに
より、MISFETのしきい値電圧を可変し、同一構成
のML 5FETで異なる電気的特性をイυることかで
きるので、半導体集積回路@置の汎用性を向上すること
ができる。
より、MISFETのしきい値電圧を可変し、同一構成
のML 5FETで異なる電気的特性をイυることかで
きるので、半導体集積回路@置の汎用性を向上すること
ができる。
以上、本発明者によりてなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更し得ることは勿論である。例えば、前記実施例は
0Ml5Y備えた半導体集積回路装置に適用した場合に
ついて説明したが、−導1[、型のMISF’ET夕備
えた半導体集積回路装置VC適用してもよい。
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更し得ることは勿論である。例えば、前記実施例は
0Ml5Y備えた半導体集積回路装置に適用した場合に
ついて説明したが、−導1[、型のMISF’ET夕備
えた半導体集積回路装置VC適用してもよい。
また、前記実施例は、第2の絶縁体領域3をイオン注入
技術により形成した場合について説明したが、半導体基
板の所定主面部に設けた、例えば酸化シリコン等の絶縁
膜上K、例えは多結晶シリコン等の半導体層を形成した
後、この半導体層をレーザ光や電子線等の粒子PJt照
射して多結晶シリコン等を溶融し再結晶させる方法、あ
るいはグラファイトやランプ等を用いてストライプ状に
多結晶シリコン等を溶かし、その溶融領域を移動させて
ゆくゾーンメルト法等により、再結晶化して半導体領域
とすることにより、前記絶縁膜を第20給縁体領域3と
して用いてもよい。
技術により形成した場合について説明したが、半導体基
板の所定主面部に設けた、例えば酸化シリコン等の絶縁
膜上K、例えは多結晶シリコン等の半導体層を形成した
後、この半導体層をレーザ光や電子線等の粒子PJt照
射して多結晶シリコン等を溶融し再結晶させる方法、あ
るいはグラファイトやランプ等を用いてストライプ状に
多結晶シリコン等を溶かし、その溶融領域を移動させて
ゆくゾーンメルト法等により、再結晶化して半導体領域
とすることにより、前記絶縁膜を第20給縁体領域3と
して用いてもよい。
また、ザファイア(AJ t Us )やマグネシアス
ピネル(MgOAlt Us)またはアルカリ土類金属
酸化物(Oar、)の混晶等の絶縁性基板の所定主面部
にヘテpエピタキシャル成長技術等により半導体層を形
成することにより、前記絶縁性基板を第2の絶縁体領域
3として用いてもよい。
ピネル(MgOAlt Us)またはアルカリ土類金属
酸化物(Oar、)の混晶等の絶縁性基板の所定主面部
にヘテpエピタキシャル成長技術等により半導体層を形
成することにより、前記絶縁性基板を第2の絶縁体領域
3として用いてもよい。
第1図〜第4図は、本発明の実施例■を説明するための
0Ml5を備えた半導体集積回路装置の要部断面図、 第5図は、本発明の実施例Iを説明するための0Ml5
Y備えた半導体集積回路装置の要部断面図、 第6図〜第8図は、本発明の実施例■l説明するための
OM I S火備えた半導体集積回路装置の要部断面図
である。 図中、1・・・半導体基板、2,26・・・第1のiK
!!縁体領域、3・・・第2の絶縁体領域、4,5・・
・ウェル領域、6. 7. 12. 13. 18・・
・絶縁膜、8゜9・・・ゲート電極、10.11,19
,20・・・半導体領域、14,15,21,22・・
・接続孔、16゜17、 23.24・・・配線、25
・・・溝、Qp t Qn・・・MISFETである。 代理人 弁理士 高 橋 明 未′ \ソーノ
0Ml5を備えた半導体集積回路装置の要部断面図、 第5図は、本発明の実施例Iを説明するための0Ml5
Y備えた半導体集積回路装置の要部断面図、 第6図〜第8図は、本発明の実施例■l説明するための
OM I S火備えた半導体集積回路装置の要部断面図
である。 図中、1・・・半導体基板、2,26・・・第1のiK
!!縁体領域、3・・・第2の絶縁体領域、4,5・・
・ウェル領域、6. 7. 12. 13. 18・・
・絶縁膜、8゜9・・・ゲート電極、10.11,19
,20・・・半導体領域、14,15,21,22・・
・接続孔、16゜17、 23.24・・・配線、25
・・・溝、Qp t Qn・・・MISFETである。 代理人 弁理士 高 橋 明 未′ \ソーノ
Claims (1)
- 【特許請求の範囲】 1、基板の所定主面部に設けられた第1導il!型の半
導体領域が、その側面部を囲むように基板の主面部から
その深さ方向に設けられた第1の絶縁体領域と、その底
部を覆うように基板の主面と対向するその内部に設けら
れた第2の絶縁体領域とによって、その他の領域と電気
的に分離され、該第1導電型の半導体領域に、その所定
主面上部に絶縁膜を介して設けられたゲ□−ト電極と、
該ゲート電極両側部の第1導を型の半導体領域主面部に
前記第2の絶縁体領域と離隔して設けらすまた一対の第
2導電型の半導体領域とによって構成される絶縁ゲート
型電界効果トランジスタを具備してなることを特徴とす
る半導体集積回路装置。 2、前記基板は第1導電型の半導体基板であることt特
徴とする特許請求の範囲第1項記載の半導体集積回路装
置。 3、前記基板は第2ffi11.mの半導体基板である
ことを特徴とする特許請求の範囲第1項記載の半導体集
積回路装置。 4、前記基板は絶縁性基板であり、前記第2の絶縁体領
域は前記基板の一部であることを特徴とする特許請求の
範囲第1項記載の半導体集積回路装置。 5、前記第1の絶縁体領域は、異方性のドライエツチン
グによっ℃形成し℃なることt%徴と′1−る特許請求
の範囲第】項を已・し第4項のいずれか一項に記載の半
導体集積回路装置。 6、前記第1導を型の半導体領域は、所定の電位が印加
されるようになりていることt%徴とする特許請求の範
囲第1項ないし第4項のいずれか一項に記載の半導体集
積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58186719A JPS6079768A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58186719A JPS6079768A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6079768A true JPS6079768A (ja) | 1985-05-07 |
Family
ID=16193437
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58186719A Pending JPS6079768A (ja) | 1983-10-07 | 1983-10-07 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6079768A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02180067A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | 相補型半導体装置 |
JPH04214634A (ja) * | 1990-02-16 | 1992-08-05 | Hughes Aircraft Co | 高速シリコン・オン・絶縁体半導体集積回路装置の製造方法 |
JPH04269862A (ja) * | 1991-02-26 | 1992-09-25 | Fujitsu Ltd | 半導体装置 |
JP2006186403A (ja) * | 1997-04-28 | 2006-07-13 | Nippon Steel Corp | 半導体装置及びその製造方法 |
US7602007B2 (en) | 1997-04-28 | 2009-10-13 | Yoshihiro Kumazaki | Semiconductor device having controllable transistor threshold voltage |
JP2018032877A (ja) * | 2017-11-29 | 2018-03-01 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1983
- 1983-10-07 JP JP58186719A patent/JPS6079768A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02180067A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | 相補型半導体装置 |
JPH04214634A (ja) * | 1990-02-16 | 1992-08-05 | Hughes Aircraft Co | 高速シリコン・オン・絶縁体半導体集積回路装置の製造方法 |
JPH04269862A (ja) * | 1991-02-26 | 1992-09-25 | Fujitsu Ltd | 半導体装置 |
JP2006186403A (ja) * | 1997-04-28 | 2006-07-13 | Nippon Steel Corp | 半導体装置及びその製造方法 |
US7602007B2 (en) | 1997-04-28 | 2009-10-13 | Yoshihiro Kumazaki | Semiconductor device having controllable transistor threshold voltage |
US7808033B2 (en) | 1997-04-28 | 2010-10-05 | Yoshihiro Kumazaki | Shield plate electrode for semiconductor device |
US8253186B2 (en) | 1997-04-28 | 2012-08-28 | Intellectual Ventures I Llc | Semiconductor device having controllable transistor threshold voltage |
JP2018032877A (ja) * | 2017-11-29 | 2018-03-01 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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