KR940002839B1 - Soi형 반도체장치 및 그 제조방법 - Google Patents

Soi형 반도체장치 및 그 제조방법 Download PDF

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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

SOI형 반도체장치 및 그 제조방법
제1a도는 본 발명의 1실시예에 따른 SOI형 MOS반도체 장치를 나타낸 평면패턴도.
제1b도는 상기 제1a도의 Ⅰ-Ⅰ'선에 따른 단면도.
제2a도는 본 발명의 1실시예에 따른 SOI형 MOS반도체장치의 제조방법을 설명하기 위한 평면패턴도.
제2b도 상기 제2a도의 Ⅱ-Ⅱ'선에 따른 단면도.
제3a도는 본 발명의 1실시예에 따른 SOI형 MOS반도체장치의 제조방법을 설명하기 위한 평면패턴도.
제3b도는 상기 제3a도의 Ⅲ-Ⅲ'선에 따른 단면도.
제4도 내지 제6도는 각각 종래의 SOI형 반도체장치를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘기판 12 : 열산화막 또는 CVD산화막
13a,13b : 요부(凹部) 14a,14b : 도전체
15 : 단결정실리콘막 17 : 게이트산화막
18 : 게이트전극 19 : 층간절연막
20 : 접속구멍 21 : A l배선
[산업상의 이용분야]
본 발명은 SOI(Silicon on insulator)형 반도체장치 및 그 제조방법에 관한 것으로, 특히 초고속, 초고집적의 MOS집적회로에 사용되는 SOI형 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, SOI형 MOS트랜지스터는 제4도 또는 제5도에 나타낸 바와 같은 단면구조를 하고 있다. 여기에서, 참조부호 1은 실리콘기판, 2는 SiO2막, 3은 단결정실리콘막, 4는 n+영역, 5는 게이트절연막, 6은 다결정실리콘게이트, 7은 공핍층이다.
제4도는 단결정실리콘막(3)이 두꺼운 경우(채널아래에 공핍화되지 않은 영역이 남겨진 경우)의 MOS트랜지스터를 나타낸 것이다. 이 경우에는 게이트전계가 게이트산화막(5)과 공핍층(7)의 양쪽에 인가되기 때문에 채널영역의 전계강도가 커지게 된다. 이 때문에, 이 MOS트랜지스터는 단결정실리콘막(3)이 실리콘기판(벌크실리콘 : 1)보다 결정성이 나쁜만큼 전자의 전계효과 이동도가 떨어지고, 또 전류구동능력도 저하되는 결점이 있다.
제5도는 단결정실리콘막(3)이 500Å정도로 얇은 경우(채널아래가 모두 공핍화된 경우)의 MOS트랜지스터를 나타낸 것이다. 이 경우에는 단결정실리콘막(3)에 형성되는 공핍층이 아래측의 SiO2막(2)까지 뚫고 들어가기 때문에 SiO2막에 인가되는 전압이 커지게 된다. 이 때문에, 게이트절연막(5)에 인가되는 전압이 작아져 전자의 전계효과 이동도가 900~1000㎠/V·S로 벌크 MOS트랜지스터의 1.5배 이상으로 향상되는 이점이 있다.
그런데, 단결정실리콘막(3)이 얇은 MOS트랜지스터에서는, 이 단결정실리콘막(3)을 더욱 얇게 함으로써 전자의 전계효과이동도를 벌크내의 전자이동도(1350㎠/V·S)에 근접시키는 것이 가능하다. 이 방법에 관해서는, 요시미노부 등의 "박막 SOI를 이용한 고성능 SOI·MOSFET의 특성해석", 전자정보통신학회 기술연구보고(실리콘재료·디바이스), SDM87-154, P.13~P.18, 1988년 1월호에 상세히 기재되어 있다.
그렇지만, 단결정실리콘막(3)이 얇아지면, 제6도에 나타낸 바와 같이 RIE(Reac tiveion etching)등과 같은 이방성 에칭을 이용하여 드레인 또는 소오스로서의 n+영역(4)에 이르는 접속구멍을 층간절연막(8)에 형성하는 경우, n+(4)을 뚫고 들어가 SiO2막(2)까지 에칭되어 버릴 위험성이 대단히 높아지게 된다. 이렇게 되면, Al전극(9)과 n+영역(4)의 접속부분의 면적은, n+영역(4)을 뚫고 들어가지 않는 경우에 비해, 원주모양의 접속구멍의 반경을 r, 단결정실리콘막(3)의 막두께를 d로 할때 πr2-2πrd=πr2(1-2d)만큼 감소한다. 단, r＞2d로 한다. 즉, 단결정실리콘막(3)의 막두께(d)가 얇아지면 얇아질수록 Aℓ전극(9)과 n+영역(4)의 접속부분의 면적이 작아져 그 접속저항이 커지게 되는 결점이 있다. 한편, RIE 등 대신에 NH4F등에 의한 습식에칭을 이용하는 경우에는 접속정합의 여유를 충분히 취하지 않으면 안되므로, 고집적회에 대단히 불리하게 된다.
또, 단결정실리콘막(3)이 얇으면, 그곳에 형성되는 확산층도 필연적으로 얇아지기 때문에 확산층배선의 저항도 커지게 된다. 이 때문에, 단결정실리콘막(3)을 얇게 함으로써 전자의 전계효과이동도를 크게 하여 전류구동능력을 향상시키더라도, 집적회로로서의 고속동작을 기대할 수 없게 된다. 따라서, 확산층배선을 사용하는 것이 불가능하게 되어 Al배선이나 게이트 다결정실리콘만으로 집적회로를 구성하지 않으면 안되므로, 설계의 자유도가 제한되어 패턴이 커지게 되는 문제점이 있다.
이와 같이, 종래에는 단결정실리콘막이 얇아져서 접속구멍이 상기 단결정실리콘막에 형성되는 n+영역을 뚫고 들어가기 때문에, Al전극과 상기 n+영역과의 접속저항이 커지게 되는 문제점이 있었다. 또, 상기 단결정실리콘막에 형성되는 확산층배선의 배선저항의 증대로 인하여 확산층배선이 불가능하게 됨으로써 설계의 자유도가 제한되어 패턴이 커지게 되는 문제점이 있었다.
[발명의 목적]
본 발명의 상기한 문제점들을 해결하기 위해 발명된 것으로, 얇은 단결정실리콘막을 갖춘 SOI형 MOS집적회로에서도 접속저항을 크게 하지 않고, 또한 확산층배선의 배선저항을 크게 하지 않고서도 제적이 가능한 고속, 고성능, 고품질의 SOI형 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명의 SOI형 MOS 반도체장치는, 반도체기판과, 이 반도체기판상에 형성되며 표면에 요부를 갖춘 절연막, 상기 요부의 내부에 형성된 도전체, 상기 절연막상에 형성된 반도체막 및, 이 반도체막에 형성되는 반도체 소자를 갖추고서, 상기 도전체를 배선으로서 이용한 것을 특징으로 한다.
또, 반도체기판과, 이 반도체기판상에 형성되는 표면에 요부를 갖춘 절연막, 상기 요부의 내부에 형성된 도전체, 상기 절연막상에 형성된 반도체막, 상기 요부상의 상기 반도체막에 형성되는 불순물영역, 상기 반도체막상에 형성되어 상기 불순물영역에 도달하는 접속구멍을 갖춘 층간절연막, 및 상기 접속구멍내 및 상기 층간절연막상에 형성된 배선을 갖춘 것을 특징으로 한다.
그리고, 이와 같은 반도체장치의 제조방법으로서는, 반도체기판상에 절연막을 형성하는 공정과, 상기 절연막의 표면에 요부를 형성하는 공정, 상기 요부의 내부에 도전체를 매립하여 배선을 형성하는 공정, 상기 절연막상에 반도체막을 형성하는 공정 및, 상기 반도체막에 반도체소자를 형성하는 공정을 갖춘 것을 특징으로 한다.
또, 반도체기판상에 절연막을 형성하는 공정과, 상기 절연막의 표면에 요부를 형성하는 공정, 상기 요부의 내부에 도전체를 매립하는 공정, 상기 절연막상에 반도체막을 형성하는 공정, 상기 요부상의 상기 반도체막에 불순물영역을 형성하는 공정, 상기 반도체막상에 층간절연막을 형성하는 공정, 상기 불순물영역에 도달하는 접속구멍을 상기 층간절연막에 형성하는 공정 및, 상기 접속구멍내 및 상기 층간절연막상에 배선을 형성하는 공정을 갖춘 것을 특징으로 한다.
[작용]
이와 같은 구성에 의하면, 확산층배선이 반도체막아래의 절연막에 형성되기 때문에, 상기 반도체막이 얇게 형성되더라도 확산층배선의 배선저항이 커지게 되는 일은 없다. 또, 도전체가 매립된 요부상에 불순물영역이 형성되고, 또 적어도 이 불순물영역에 이르도록 접속구멍이 상기 요부상에 형성되기 때문에, 접속구멍이 상기 불순물영역을 뚫고 들어가 형성되더라도 상기 도전체가 존재하므로 그 아래의 절연막에는 도달하지 않게 된다. 그 결과, 접속부분의 면적이 작아지지 않게 되어 낮은 접속저항을 실현할 수 있게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.
제1a도는 본 발명의 1실시예를 따른 SOI형 MOS반도체장치의 평면패턴을 나타낸 것이다. 또 제1b도는 제1a도의 I-I'선에 따른 단면도를 나타낸 것이다.
실리콘기판(11)상에 막두께 약 1㎛의 열산화막 또는 CVD산화막(절연막 ; 12)이 형성되어 있다. 이 열산화막 또는 CVD산화막(12)에는 소정의 영역, 즉 접속구멍형성영역의 바로 아래에 요부(凹部 : 13a) 및 확산층배선형성영역에 요부(13b)가 각각 형성되어 있다. 이 요부(13a,13b)에는 도전체(예컨대 불순물이 도핑된 다결정실리콘 ; 14a,14b)가 매립되어 있다. 여기에서는 요부(13b)에 매립된 도전체(14b)에 의해 확산층배선이 형성된다. 또, 열산화막 또는 CVD산화막(12) 및 도전체(14a,14b)상에 500Å정도의 얇은 단결정 실리콘막(반도체막 ; 15)이 형성되어 있다. 그리고, 이 단결정실리콘막(15)에는 반도체소자, 예컨대 MOS트랜지스터가 형성되어 있다. 구체적으로는 요부(13a,13b)상의 단결정실리콘막(15)에는 소오스 또는 드레인으로서의 n+불순물영역(16)이 형성되어 있고, 이 n+불순물영역(16) 사이의 채널 영역상에는 게이트산화막(17)이 형성되어 있으며, 이 게이트산화막(17)상에는 게이트전극(18)이 형성되어 있다. 여기에서, 게이트전극(18)은 불순물이 도핑된 다결정실리콘으로 구성할 수 있다. 그리고, 이들 n+불순물영역(16), 게이트선화막(17) 및 게이트전극(18)에 의해 MOS트랜지스터가 구성된다. 더욱이, 전면에는 층간절연막(19)이 형성되어 있고, 이 층간절연막(19)에는 요부(13a)상에 접속구멍(20)이 형성되어 있다. 여기에서, 접속구멍(20)은 층간절연막(19)을 고나통하여 적어도 n+불순물영역(16)에 이르도록 형성된다. 더욱이, 접속구멍(20)내에 Al 배선(21)이 형성되어 n+불순물영역(16)과 Al배선(21)의 접속이 취해진다.
이어서 제1a 및 b도 내지 제3a 및 b도를 참조하면서 본 발명에 따른 SOI형 MOS반도체장치의 제조방법에 대해 상세히 설명한다. 여기에서, 제2b도는 제2a도의 Ⅱ-Ⅱ'선에 따른 단면도를 나타내고, 제3b도는 제3a도의 Ⅲ-Ⅲ'선에 따른 단면도를 나타내고 있다.
우선, 제2a 및 b도에 나타낸 바와 같이 실리콘기판(11)상에 막두께 약 1㎛의 열산화막 또는 CVD산화막(12)을 퇴적형성한 후, 접속구멍형성영역의 바로 아래 및 확산층배선형성영역으로 되는 부분의 열산화막 또는 CVD산화막(12)을 포토리소그래피공정에 의해 약 0.5㎛에칭하여 요부(13a,13b)를 형성한다. 더욱이, 전면에 제1다결정실리콘막을 퇴적형성한 후, 불순물을 도핑한다. 또, 전면에치백(etch-back)을 실시함으로써, 요부(13a,13b)에는 불순물이 도핑된 제1다결정실리콘(도전체 ; 14a,14b)이 매립된다.
이어서 제3a 및 b도에 나타낸 바와 같이 전면에 비결정실리콘막을 약 500Å퇴적형성한 후, 레이저어닐, 전자빔어닐 등에 의해 상기 비결정실리콘막을 결정화하여 단결정실리콘막(15)을 형성한다. 또, 이 단결정실리콘막(15)을 포토리소그래피공정을 이용하여 섬유모양으로 에칭함으로써, 소자능동영역을 형성한다. 더욱이, 열산화법을 이용하여 게이트산화막(17)을 형성한 후, 전면에는 제2다결정실리콘막을 퇴적형성한다. 또, 상기 제2다결정실리콘막을 도전체로 하기 위해 인(P)을 확산한 후, 포토리소그래피공정을 이용하여 게이트전극(18) 및 다결정실리콘배선(도시하지 않음)을 형성한다. 더욱이, 이 게이트전극(18)을 마스크로하여 인 또느 비소(As)를 이온주입하여 소오스 또는 드레인으로서의 n+불순물영역(16)을 형성한다.
이어서 제1a 및 b도에 나타낸 바와 같이 전면에 층간절연막(19)을 퇴적형성한 후, 포토리소그래피 공정을 이용하여 요부(13a)상의 층간절연막(19)에 접속구멍(20)을 형성한다. 또, 접속구멍(20)내에 Al배선(21)을 형성하여 n+불순물영역(16)과 Al배선(21)의 접속을 취한다.
이와 같은 구성에 의하면, 확산층배선은 얇게 형성된 단결정실리콘막(15)에 형성되지 않고 열산화막 또는 CVD산화막(12)에 형성된 요부(13b)에 형성되고 있다. 즉, 활산층배선은 열산화막 또는 CVD산화막(12)의 요부(13b)에 매립된 제1다결정실리콘(14b)에 의해 구성된다. 이에 따라, 확산층배선의 배선저항을 작게 하는 것이 가능하게 됨과 더불어 설계의 자유도가 향상되기 때문에 고집적화에 있어서도 유리 하게 된다.
또, Al배선(21)과 n+불순물영역(16)의 접속을 취하기 위한 접속구멍(20)의 바로 아래에는 제1다결정실리콘(14a)이 매립된 요부(13a)가 형성되어 있다. 이 때문에, RIE등에 의해 형성되는 접속구멍은 소오스 또는 드레인으로서의 n+불순물영역(16)을 뚫고 들어가 형성되더라도 요부(13a)에 제1다결정실리콘(14a)이 존재하기 때문에, 그 아래의 열산화막 또는 CVD산화막(12)에 도달하지 않게 된다. 따라서, Al배선(21)과 n+불순물영역(16)의 접속부분의 면적이 작아지지 않게 되어 Al배선(21)과 n+불순물영역(16)의 접속저항이 커지는 것을 방지할 수 있게 된다.
또한, 상기 실시예에서는 n채널 SOI형 MOS반도체장치에 대해 설명하였으나, P채널형 또는 상보형 MOS반도체장치에 있어서도 본 발명을 적용할 수 있다. 또 다결정실리콘(14a,14b)은 독자적으로 불순물을 도핑하여 형성하였으나, 이온주입법에 의해 n+불순물영역(16)의 형성과 동시에 형성해도 좋다. 더욱이, 요부(13a,13b)에 매립되는 도전체는 다결정실리콘에 한정되지 않고, 다결정실리콘, 비결정실리콘, 살리사이드, 폴리사이드, 고융점금속 등이어도 좋다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따른 SOI형 반도체장치 및 그 제조방법에 의하면, 다음과 같은 효과를 거둘 수 있다.
즉, 얇게 형성된 단결정실리콘막에 확산층배선을 형성하지 않고, 그 바로 아래의 절연막에 요부를 형성한후, 이 요부에 확산층배선을 형성하고 있기 때문에, 확산층배선의 배선저항이 작아짐과 더불어 설계의 자유도가 향상되어 고집적화에 있어서도 유리하게 된다.
또, 도전체가 매립된 요부상에 접속구멍을 형성하고 있기 때문에, 접속구멍이 소오스 또는 드레인으로서의 n+불순물영역을 뚫고 들어가 형성되더라도 접속부분의 면적이 작아지지 않게 된다.
즉, 얇은 단결정실리콘막을 갖춘 SOI형 MOS집적회로에서도 접속저항을 크게 하지 않고, 또한 확산층배선의 배선저항을 크게 하지 않고서도 제작이 가능한 고속, 고성능, 고품질의 SOI형 MOS반도체장치를 제공할 수 있게 된다.

Claims (4)

  1. 반도체기판(11)과, 이 반도체기판(11)상에 형성되며 표면에 요부(13)를 갖춘 절연막(12), 상기 요부(13b)의 내부에 형성된 도전체(14b), 상기 절연막(12)상에 형성된 반도체막(15) 및, 이 반도체막(15)에 형성되는 반도체소자를 갖추고서, 상기 도전체(14b)를 배선으로서 이용한 것을 특징으로 하는 SOI형 반도체 장치.
  2. 반도체기판(11)과, 이 반도체기판(11)상에 형성되면 표면에 요부(13a)를 갖춘 절연막(12), 상기 요부(13a)의 내부에 형성된 도전체(14a), 상기 절연막(12)상에 형성된 반도체막(15), 상기 요부(13a)상의 상기 반도체막(15)에 형성되는 불순물영역(16), 상기 반도체막(15)상에 형성되어 상기 불순물영역(16)에 도달하는 접속구멍(20)을 갖춘 층간절연막(19) 및, 상기 접속구멍(20)내 및 상기 층간절연막(19)상에 형성된 배선(21)을 갖춘 것을 특징으로 하는 SOI형 반도체장치.
  3. 반도체기판(11)상에 절연막(12)을 형성하는 공정과, 상기 절연막(12)의 표면에 요부(13b)를 형성하는 공정, 상기 요부(13b)의 내부에 도전체(14b)를 매립하여 배선을 형성하는 공정, 상기 절연막(12)상에 반도체막(15)을 형성하는 공정 및, 상기 반도체막(15)에 반도체소자를 형성하는 공정을 갖춘 것을 특징으로 하는 SOI형 반도체장치의 제조방법.
  4. 반도체기판(11)상에 절연막(12)을 형성하는 공정과, 상기 절연막(12)의 표면에 요부(13a)를 형성하는 공정, 상기 요부(13a)의 내부에 도전체(14a)를 매립하는 공정, 상기 절연막(12)상에 반도체막(15)을 형성하는 공정, 상기 요부(13a)상의 상기 반도체막(15)에 불순물영역(16)을 형성하는 공정, 상기 반도체막(15)상에 층간절연막(19)을 형성하는 공정, 상기 불순물영역(16)에 도달하는 접속구멍(20)을 상기 층간절연막(19)에 형성하는 공정 및, 상기 접속구멍(20)내 및 상기 층간절연막(19)상에 배선(21)을 형성하는 공정을 갖춘 것을 특징으로 하는 SOI형 반도체장치의 제조방법.
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