JPS59125663A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
- Publication number
- JPS59125663A JPS59125663A JP33883A JP33883A JPS59125663A JP S59125663 A JPS59125663 A JP S59125663A JP 33883 A JP33883 A JP 33883A JP 33883 A JP33883 A JP 33883A JP S59125663 A JPS59125663 A JP S59125663A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film
- semiconductor
- substrate
- thin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 67
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000010408 film Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000137 annealing Methods 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims 1
- 238000002844 melting Methods 0.000 claims 1
- 230000008018 melting Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 15
- 238000002425 crystallisation Methods 0.000 abstract description 9
- 230000008025 crystallization Effects 0.000 abstract description 8
- 239000012535 impurity Substances 0.000 abstract description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 3
- 238000009825 accumulation Methods 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 230000000087 stabilizing effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 14
- 239000013078 crystal Substances 0.000 description 8
- 239000011521 glass Substances 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 235000015210 Fockea angustifolia Nutrition 0.000 description 2
- 244000186654 Fockea angustifolia Species 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 210000004709 eyebrow Anatomy 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 241001670157 Gymnura Species 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 235000013305 food Nutrition 0.000 description 1
- 230000002068 genetic effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052596 spinel Inorganic materials 0.000 description 1
- 239000011029 spinel Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、薄膜トランジスタ（Ｔ ｘｖ Ｔ ） ：子
を含む薄膜半導体装置の製造方法に明（７、特に絶を保
材料基橡上の半樽体薄ｊ模を結晶化し刀で半尋体装眉の
製造方法に関するものである。
を含む薄膜半導体装置の製造方法に明（７、特に絶を保
材料基橡上の半樽体薄ｊ模を結晶化し刀で半尋体装眉の
製造方法に関するものである。
Ｓ ＯＩ （Ｓｅ＋ｎ１ｃｏｎｄｕｃｔｏｒ ｏｎ 工
ｎ５ｕｌａｔｏｒ）構造Ｇ１、半導体装置の高性能化、
高密４［化、低コスト化を可能にする技術として注目さ
ハている。
ｎ５ｕｌａｔｏｒ）構造Ｇ１、半導体装置の高性能化、
高密４［化、低コスト化を可能にする技術として注目さ
ハている。
その技術には、例えば、半導体単結晶基板」―の酸化膜
の上の半導体薄ｊ反全結晶化−する場合、酸化膜の窓を
通して基板を種結晶とする方法、ガラス等に周期的な溝
を掘りその？ｊηを成長核安定位１１代として堆積しり
薄膜を結晶化する、いわゆるグラフオエピタキシーと称
する方法などがある。後者に４、ガラス等の絶縁基肋上
に単結晶半導１本層が得られるという画期的なもので、
第１図にその工程例を示す。
の上の半導体薄ｊ反全結晶化−する場合、酸化膜の窓を
通して基板を種結晶とする方法、ガラス等に周期的な溝
を掘りその？ｊηを成長核安定位１１代として堆積しり
薄膜を結晶化する、いわゆるグラフオエピタキシーと称
する方法などがある。後者に４、ガラス等の絶縁基肋上
に単結晶半導１本層が得られるという画期的なもので、
第１図にその工程例を示す。
；第１図（ａ）は、例えばガラス基鈑１の表面に周期的
な溝３を形成した断面を示１′。？１η乙の形状に結晶
化する薄膜の結晶方位に依存し、例えば（１００）のと
１Ｌ矩形やストライプ状の平面形状で、矩形の断面形状
が選ばれる。溝ろの幅は通常数μｍ〜５０ ／１ｍ程度
に、深さｉ ０．１−１ ｌｔ ｎｌ程度に、フォー・
エッチやドライエッチなどで作成される。
な溝３を形成した断面を示１′。？１η乙の形状に結晶
化する薄膜の結晶方位に依存し、例えば（１００）のと
１Ｌ矩形やストライプ状の平面形状で、矩形の断面形状
が選ばれる。溝ろの幅は通常数μｍ〜５０ ／１ｍ程度
に、深さｉ ０．１−１ ｌｔ ｎｌ程度に、フォー・
エッチやドライエッチなどで作成される。
次に、第１図（ｂ）の様に、基板１の表面に非晶質シリ
コン（ａ−８ｉ）や多結晶シリコン（ｐ−８ｉ）等の半
導体薄膜２を堆積する。；゛Ｉ１１膜２の堆十七゛ユ、
Ｐ ＣＶ Ｄ （ＰｌａＢｍａ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｎｒ Ｄｅｐｏｓｉ−ｔｉｏｎ） 、 Ｍ Ｂ Ｅ
（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｊｔａｘｙ）
。
コン（ａ−８ｉ）や多結晶シリコン（ｐ−８ｉ）等の半
導体薄膜２を堆積する。；゛Ｉ１１膜２の堆十七゛ユ、
Ｐ ＣＶ Ｄ （ＰｌａＢｍａ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｎｒ Ｄｅｐｏｓｉ−ｔｉｏｎ） 、 Ｍ Ｂ Ｅ
（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｊｔａｘｙ）
。
ＩＩＢＤ（工ｏｎ Ｂｅａｍ Ｄｅｐｏｓｉｔｉｏｎ）
、減圧ＣＶＤ。
、減圧ＣＶＤ。
グロー放屯堆積法１等々、種々の方法によってなさね、
る。第１図（ｂ）の様な構造体に対し、次にレーザ、電
子線、ランプ光、ヒーター筒金用い友、いわゆるビーノ
・了ニール法で薄）摸２を急速に浴融・亀 再結晶化する。その際、基板１の溝６が再結晶成長核を
安定させる働きをして、再結品薄１模２０の結晶方向が
そろい、ガラス基板１上に１８晶膜が形成できることに
なる（第１図（Ｃ））。 その後、薄膜２０内に、ＴＰ
Ｔ、抵抗９ｇ川その１１ハの素子をつ〈シこむわけであ
るが、Ｑ膜２０の導：ｊＬ型や不純物密度は基本的に膜
同て均一であるので、例えばＦ型ウェル等を形成する揚
台に汀、改めて不純物選択添加をしなけｆｌ、ばならな
い。各素子の分離には、選択エッチ等で薄ｊ傾２０全島
状領域に分ける必要があり、こＪｌによる段差が、その
後の配線等の加工がしにくいことや、集イ・’ｉ ’＃
Ｎｌ同上に妨げになる欠点がある。基板１の溝３の存
在は、ｔ：Ｉ／Ｊ俟２０の膜厚不均一性や表ｍ１の凹凸
金生じさせる原因ともなるので、半導体装１６製造の１
・［“ヤ点からは必ずしも望捷しいものでは彦い。
る。第１図（ｂ）の様な構造体に対し、次にレーザ、電
子線、ランプ光、ヒーター筒金用い友、いわゆるビーノ
・了ニール法で薄）摸２を急速に浴融・亀 再結晶化する。その際、基板１の溝６が再結晶成長核を
安定させる働きをして、再結品薄１模２０の結晶方向が
そろい、ガラス基板１上に１８晶膜が形成できることに
なる（第１図（Ｃ））。 その後、薄膜２０内に、ＴＰ
Ｔ、抵抗９ｇ川その１１ハの素子をつ〈シこむわけであ
るが、Ｑ膜２０の導：ｊＬ型や不純物密度は基本的に膜
同て均一であるので、例えばＦ型ウェル等を形成する揚
台に汀、改めて不純物選択添加をしなけｆｌ、ばならな
い。各素子の分離には、選択エッチ等で薄ｊ傾２０全島
状領域に分ける必要があり、こＪｌによる段差が、その
後の配線等の加工がしにくいことや、集イ・’ｉ ’＃
Ｎｌ同上に妨げになる欠点がある。基板１の溝３の存
在は、ｔ：Ｉ／Ｊ俟２０の膜厚不均一性や表ｍ１の凹凸
金生じさせる原因ともなるので、半導体装１６製造の１
・［“ヤ点からは必ずしも望捷しいものでは彦い。
本発明は、斜上の従来の％７ 、ｌＪＩ；！結晶化法の
問題点に鑑みなされ食ものである。
問題点に鑑みなされ食ものである。
本発明に分いては、平温な暴板金用い、その七の第１半
導体薄膜を島状にすることにより生じた段差を、さらに
第１薄荻−］二の第２半層体薄膜の結晶化に有効に利用
するもので、基板の７ｋｆｉｔ不安であること、２種の
半導体膜（第１．第２）全利用できる等σ）利点がちる
。前記第１半導体薄膜は、Ａｌ１．ＩＴＯ等他の薄Ｊ’
、’；Ｌに変えることでも、生じる段差は利用できるの
で、総称して第１薄膜と呼ぶことにする。
導体薄膜を島状にすることにより生じた段差を、さらに
第１薄荻−］二の第２半層体薄膜の結晶化に有効に利用
するもので、基板の７ｋｆｉｔ不安であること、２種の
半導体膜（第１．第２）全利用できる等σ）利点がちる
。前記第１半導体薄膜は、Ａｌ１．ＩＴＯ等他の薄Ｊ’
、’；Ｌに変えることでも、生じる段差は利用できるの
で、総称して第１薄膜と呼ぶことにする。
以下に、図面を参照して本発明を詳述し、利点をさらに
明らかにしていく。
明らかにしていく。
釉′へ２し１にケよ、不発ヴ１の一実廁例を示す。
第２図（ａ） ｉｔ平面図であり、ガラス基板１上に第
１７１￥Ｉ漠１２金島状に残した状態を示す。第１薄膜
１２ケスドライブ状にパター二ングレ１と例であるが、
矩形（長方形）まｆｃ ｔｔ、ｌＸその組み合わせでも
よい。島状第１薄ｊ莫１２の：）０の幅は１〜５０μ７
１Ｌが選、げコ１５、特に、将来製作しようとする第２
半導体薄Ｊｉ〆の幅から、ひいては半導体装置の信造力
・ら定まるものである。第２図（ａ）では、島状第１薄
）厚１２ｉ−、ｊ規則的に配列きれｆｃ例を示したが、
」二記の要−ｋからこの形状（Ｉ；１定まってぐるもの
である。第１薄膜１２の厚みは００５〜２μｌｌ’Ｌ程
度に選ばれるが、これＳま第２薄膜の厚み（′ま７ヒｒ
よ半導体装置の半導体層の袈求厚み）の０．５〜２倍程
ｔｉに定まる。第１薄膜１２として、ａ −Ｓ ｉやｐ
−８ｉの如き半涜一体薄）漢は勿論使えるが、Ｕ米の配
線材料例えば、Ａｆｆｉ、ｗ、ＩＡｏ、ＩＴＯ等も、段
差全与えるものであｉｌ、は用いることができる。第１
薄膜１２０段差部６が、第２薄膜（半導体）のｉＪＴ結
晶核安定位＃１になるので、第１薄嘆１２の幻侑〕６（
Ｉま基板１０表面と直交している程望−ましい。そのた
め、島状第１薄膜１２を形：戊するために（ｒＩ′、イ
ぢフェッチ２反応性イオンエッチＡ９、方向性選択エッ
チが望ましく、こねらの方法により、げ、端面６と基板
表面とは７０’以」二に〕“ることができる。
１７１￥Ｉ漠１２金島状に残した状態を示す。第１薄膜
１２ケスドライブ状にパター二ングレ１と例であるが、
矩形（長方形）まｆｃ ｔｔ、ｌＸその組み合わせでも
よい。島状第１薄ｊ莫１２の：）０の幅は１〜５０μ７
１Ｌが選、げコ１５、特に、将来製作しようとする第２
半導体薄Ｊｉ〆の幅から、ひいては半導体装置の信造力
・ら定まるものである。第２図（ａ）では、島状第１薄
）厚１２ｉ−、ｊ規則的に配列きれｆｃ例を示したが、
」二記の要−ｋからこの形状（Ｉ；１定まってぐるもの
である。第１薄膜１２の厚みは００５〜２μｌｌ’Ｌ程
度に選ばれるが、これＳま第２薄膜の厚み（′ま７ヒｒ
よ半導体装置の半導体層の袈求厚み）の０．５〜２倍程
ｔｉに定まる。第１薄膜１２として、ａ −Ｓ ｉやｐ
−８ｉの如き半涜一体薄）漢は勿論使えるが、Ｕ米の配
線材料例えば、Ａｆｆｉ、ｗ、ＩＡｏ、ＩＴＯ等も、段
差全与えるものであｉｌ、は用いることができる。第１
薄膜１２０段差部６が、第２薄膜（半導体）のｉＪＴ結
晶核安定位＃１になるので、第１薄嘆１２の幻侑〕６（
Ｉま基板１０表面と直交している程望−ましい。そのた
め、島状第１薄膜１２を形：戊するために（ｒＩ′、イ
ぢフェッチ２反応性イオンエッチＡ９、方向性選択エッ
チが望ましく、こねらの方法により、げ、端面６と基板
表面とは７０’以」二に〕“ることができる。
第２図（ｂ） ｉ−ｓ、第２図（ａ）（平面１’ａ ）
の基１１′２１に絶縁膜４金全面堆積した断面である。
の基１１′２１に絶縁膜４金全面堆積した断面である。
÷色縁１１λ４４・よ、１俊化硅素、窒化硅素、に化ア
ルミニウム、もしくはそね、らの混合物から成るもので
、ＰＣＶＤ、ＯＶＤ。
ルミニウム、もしくはそね、らの混合物から成るもので
、ＰＣＶＤ、ＯＶＤ。
減圧ＣＶＤ、蒸着等衆知の方法で堆積さノする。、絶縁
膜４１は、後工程のビームアニールでビ・−ノ、全吸収
しにくく、かつら点の高いものが望ネれ、窒化硅素など
が望塘しい。第１薄膜１２０段差により、絶縁膜４の表
面には溝６が生じることになる。第２図（Ｃ）でケよ、
絶縁膜４の上に第２半導体薄膜２２全堆債した断面を示
す。第２薄１換２２はａ −Ｓ ｉやｐ−Ｂｉ等であシ
、必要に応じ不純物が添加されでいる。グズ）２ンｊｆ
７． ｌｌｊ’、３２２の堆ｆｉ ＆ｊ：、ＰＣＶＤｆ
初めとした衆知の方法が適用され、０．５〜１μｍ厚に
選はね、る。その後、ＣＷやパルスのレーザー・ビーム
、電子ビーム、ランプ光、ヒーター等によるビームアニ
ールがなされ、第２薄膜２２は急速に溶融・再納品化し
て、結晶薄膜１２２となる（−１２図（ｄ））。その際
、絶縁膜４の）２斧都５が成長核安定位置として何ノき
、第２薄＋ｐ ２２ ｉＬ粒径の大きな多結晶址１ヒは
（ｒｏｏ）面を主表面にもつ単結晶の結晶薄膜１２２と
なる。ビーム照射ヲ８０Ｊ ／ ｃａ〜１０ＯＪ ／
ｃｒ＆の高エネルギーで、またに第２薄膜２２を薄くし
て行なえば、薄１１シ２２は浴融・流動して絶縁膜４の
凹部３に１こまり、結晶状の島にすることが可能である
（第２図（ｅ））。ビー龜 ノ・アニール時の＠２薄ｊ換２２の蒸発防止、−または
ビーム入射を効率化するためなどで、第２抛］膜２２０
表面を窒化膜等の絶縁物で被うことも有効である。さら
に、第１薄膜１２が半導体の場合には、ビームアニール
時、もしくば２回目のビームアニールを行なえは、第１
ん１ｊｑ１２を溶融・再結晶化することができる。その
とき、絶縁膜４の第１Ｎ膜１２側端面６が成長核安γ位
１自として働き、第１薄膜１２も結晶化することができ
る。第１薄膜１２に所定の不純物を所定の′ぞ肢で添加
しておけば、第２結晶化薄膜１２２と異なる４電型捷た
は、密１ｉの半導体領域が絶縁１１９４で分離さｔ１７
女形で形成される。第１湧膜１２は上述の株に、半導体
薄膜が使えるわけであるが、段差全供給するのでりるか
ら、既に結晶化し７た半吻体薄月口またに半導体装置を
少なくとも−ＩＢつくりこんだ半導体薄膜でりっでもよ
い。まに５段差は一段に限らず、もつと多ぐしても、大
発明Ｕｉｉ用できることも明らかである。半導体装置の
構造上、絶ｉｔ ｇシミ ４の一部に窓を明けた力が、
後エイ呈に刹３りな場合にも、本発明は適用される。
膜４１は、後工程のビームアニールでビ・−ノ、全吸収
しにくく、かつら点の高いものが望ネれ、窒化硅素など
が望塘しい。第１薄膜１２０段差により、絶縁膜４の表
面には溝６が生じることになる。第２図（Ｃ）でケよ、
絶縁膜４の上に第２半導体薄膜２２全堆債した断面を示
す。第２薄１換２２はａ −Ｓ ｉやｐ−Ｂｉ等であシ
、必要に応じ不純物が添加されでいる。グズ）２ンｊｆ
７． ｌｌｊ’、３２２の堆ｆｉ ＆ｊ：、ＰＣＶＤｆ
初めとした衆知の方法が適用され、０．５〜１μｍ厚に
選はね、る。その後、ＣＷやパルスのレーザー・ビーム
、電子ビーム、ランプ光、ヒーター等によるビームアニ
ールがなされ、第２薄膜２２は急速に溶融・再納品化し
て、結晶薄膜１２２となる（−１２図（ｄ））。その際
、絶縁膜４の）２斧都５が成長核安定位置として何ノき
、第２薄＋ｐ ２２ ｉＬ粒径の大きな多結晶址１ヒは
（ｒｏｏ）面を主表面にもつ単結晶の結晶薄膜１２２と
なる。ビーム照射ヲ８０Ｊ ／ ｃａ〜１０ＯＪ ／
ｃｒ＆の高エネルギーで、またに第２薄膜２２を薄くし
て行なえば、薄１１シ２２は浴融・流動して絶縁膜４の
凹部３に１こまり、結晶状の島にすることが可能である
（第２図（ｅ））。ビー龜 ノ・アニール時の＠２薄ｊ換２２の蒸発防止、−または
ビーム入射を効率化するためなどで、第２抛］膜２２０
表面を窒化膜等の絶縁物で被うことも有効である。さら
に、第１薄膜１２が半導体の場合には、ビームアニール
時、もしくば２回目のビームアニールを行なえは、第１
ん１ｊｑ１２を溶融・再結晶化することができる。その
とき、絶縁膜４の第１Ｎ膜１２側端面６が成長核安γ位
１自として働き、第１薄膜１２も結晶化することができ
る。第１薄膜１２に所定の不純物を所定の′ぞ肢で添加
しておけば、第２結晶化薄膜１２２と異なる４電型捷た
は、密１ｉの半導体領域が絶縁１１９４で分離さｔ１７
女形で形成される。第１湧膜１２は上述の株に、半導体
薄膜が使えるわけであるが、段差全供給するのでりるか
ら、既に結晶化し７た半吻体薄月口またに半導体装置を
少なくとも−ＩＢつくりこんだ半導体薄膜でりっでもよ
い。まに５段差は一段に限らず、もつと多ぐしても、大
発明Ｕｉｉ用できることも明らかである。半導体装置の
構造上、絶ｉｔ ｇシミ ４の一部に窓を明けた力が、
後エイ呈に刹３りな場合にも、本発明は適用される。
以上の工程の後、第２結晶化薄、駁１２２（場合に一二
オ＋Ｊｆ第１結晶化薄転１２）にＴＰＴなど半導体素子
を作り込む工程がなされる。通常のモノリンツクエＣと
ほぼ同様な工程が適用されるので、特に説明は行なわな
い。
オ＋Ｊｆ第１結晶化薄転１２）にＴＰＴなど半導体素子
を作り込む工程がなされる。通常のモノリンツクエＣと
ほぼ同様な工程が適用されるので、特に説明は行なわな
い。
第６図及び第４図には、本発明の製造方法による薄膜半
導体装置の構造例を示す、、第６図は、第２図（ｄ）の
工程の後ＴＰＴを製作した例である。第１薄膜１２ば、
Ａｊ２．ｗ、Ｍｏ等の金属膜または導電性のｐ−８ｉや
ａ −Ｓ ｉ膜であシ、２つのＴＦＴ ＴｒＡとＴｒ
Ｂのゲート電極１２ａ、１２ｂとして用いられ、それ以
外の部分１２ｃは、例えば配線の一部となっている。絶
縁膜４の一部は、それぞれのＴＰＴのゲート絶縁膜４
ａ、 、 ４ ｂとして機能している。第２半導体薄膜
（結晶化）１２２には、ＴＰＴ ’ｒｒＡ、ＴｒＢの
チャンネル領域１２２ａ、１２２ｂ、ソース領域２２２
ａ、、２２２ｂ。
導体装置の構造例を示す、、第６図は、第２図（ｄ）の
工程の後ＴＰＴを製作した例である。第１薄膜１２ば、
Ａｊ２．ｗ、Ｍｏ等の金属膜または導電性のｐ−８ｉや
ａ −Ｓ ｉ膜であシ、２つのＴＦＴ ＴｒＡとＴｒ
Ｂのゲート電極１２ａ、１２ｂとして用いられ、それ以
外の部分１２ｃは、例えば配線の一部となっている。絶
縁膜４の一部は、それぞれのＴＰＴのゲート絶縁膜４
ａ、 、 ４ ｂとして機能している。第２半導体薄膜
（結晶化）１２２には、ＴＰＴ ’ｒｒＡ、ＴｒＢの
チャンネル領域１２２ａ、１２２ｂ、ソース領域２２２
ａ、、２２２ｂ。
ドレイン領域５２２ａ 、３２２ｂがっくりこ丑れてい
る。さらに、ＴｒＡとＴｒＢは、第２薄膜１２２の一部
全除去し、てできた四部７によって分離さ力、ている例
を示した。第２ｔＭｔ）換１２２の表面は、Ｓ ｒ ０
２などの絶縁膜１４で被われ、各コンタクト部にソース
電極２３ａ、２３ｂ、ドレイン電極２４ａ、２４ｂ等が
形成されている。Ｔｒ、へ。
る。さらに、ＴｒＡとＴｒＢは、第２薄膜１２２の一部
全除去し、てできた四部７によって分離さ力、ている例
を示した。第２ｔＭｔ）換１２２の表面は、Ｓ ｒ ０
２などの絶縁膜１４で被われ、各コンタクト部にソース
電極２３ａ、２３ｂ、ドレイン電極２４ａ、２４ｂ等が
形成されている。Ｔｒ、へ。
ＴｒＢｉ・ま、同一導電型チャンネルを有す場合を示り
、 ｆＣが、一方を逆導覗型チーヤンネルにすることも
できるのは、明らかなことである。
、 ｆＣが、一方を逆導覗型チーヤンネルにすることも
できるのは、明らかなことである。
第４図ｒま、第２図（ｅ） （ｉ ｙｃｔｒ、ＨＡ ２
図（ｄ）の−［程後、第２薄ｊ漠１２２の一部を除いた
）の工程後、第１曹膜” ト第２ ＠膜１２２ （半導
体１ｊＦｒ、） （１）そ第１ぞｈに、ＴＦＴ Ｔｒ
ｌ 、Ｔｒ２ ’；＜つくりこんだ例である。Ｔｒｌと
Ｔ ｒ ２ ！ｒ’ｉ、絶縁膜４で分離σハ、それぞれ
チャンネル領域１１２，１２２．ソース領域２１２ 、
’２２２ 、ドレイン領域３１２．．５２２゜ゲート
電極１６，２６．ゲート絶縁膜１４，２４゜ソース電極
１３，２３．及びドレイン電極１５゜２５から成ってい
る。第１薄膜１２と第２薄膜１２２の導′醍型を異なら
せておけば、チャンネルカット・（分離）を絶縁物４で
なさＪ’Ｌ ｆｃ相補型ＭＯＳトランジスタが可能とな
る。この構造例では、絶縁物分離ができる／辷め、集１
）を密度同上に有利である。
図（ｄ）の−［程後、第２薄ｊ漠１２２の一部を除いた
）の工程後、第１曹膜” ト第２ ＠膜１２２ （半導
体１ｊＦｒ、） （１）そ第１ぞｈに、ＴＦＴ Ｔｒ
ｌ 、Ｔｒ２ ’；＜つくりこんだ例である。Ｔｒｌと
Ｔ ｒ ２ ！ｒ’ｉ、絶縁膜４で分離σハ、それぞれ
チャンネル領域１１２，１２２．ソース領域２１２ 、
’２２２ 、ドレイン領域３１２．．５２２゜ゲート
電極１６，２６．ゲート絶縁膜１４，２４゜ソース電極
１３，２３．及びドレイン電極１５゜２５から成ってい
る。第１薄膜１２と第２薄膜１２２の導′醍型を異なら
せておけば、チャンネルカット・（分離）を絶縁物４で
なさＪ’Ｌ ｆｃ相補型ＭＯＳトランジスタが可能とな
る。この構造例では、絶縁物分離ができる／辷め、集１
）を密度同上に有利である。
以上の様に、本発明による製造方法によれば、（ｉ）配
線や電極捷たは素子の半導体領域等の一部として、第１
薄膜１２が利用できること、（１１）素子相互の分離に
は、従来法の四部分離や他の分離の他に、絶縁膜４が利
用できること、（ｉｉｉ） １回もしくいよ数回のビ
ーノ、アニールによってＮウェルとＰウェルがほぼ同一
平面に得られること、 などの利点の他に、 （ｉｖ） 平坦な水根１が使え、しかも結晶化薄膜が
得やすい という大きな利点を有する。
線や電極捷たは素子の半導体領域等の一部として、第１
薄膜１２が利用できること、（１１）素子相互の分離に
は、従来法の四部分離や他の分離の他に、絶縁膜４が利
用できること、（ｉｉｉ） １回もしくいよ数回のビ
ーノ、アニールによってＮウェルとＰウェルがほぼ同一
平面に得られること、 などの利点の他に、 （ｉｖ） 平坦な水根１が使え、しかも結晶化薄膜が
得やすい という大きな利点を有する。
その１ζｄ）、上に何段も積み重ねる３次元集仇回路に
適用されで、大きな効果を生じるものである。
適用されで、大きな効果を生じるものである。
即ち、第１１冑［」のＩＣの段差が第２層目ＩＣの、第
２層目ＩＣの段差が第３層目ＩＣの半導体薄ｊ漠の結晶
化に利用）きるというものである。
２層目ＩＣの段差が第３層目ＩＣの半導体薄ｊ漠の結晶
化に利用）きるというものである。
具体例においては、水根１としてガラスを例にとったが
、絶縁物コートされたＳｉウェハや金属（例えば５ＵＳ
）ウェハ、サファイアやスピネル。
、絶縁物コートされたＳｉウェハや金属（例えば５ＵＳ
）ウェハ、サファイアやスピネル。
−ヒラミックス等々のものが使える。’４ｋｓ 半導体
薄７膜もＳｌに限らず、ＧａＡｅ等のｍ −Ｖ ｉｙｔ
（−１ｎ−■化合物半導体Ｃ′こ適用さＩ］る。
薄７膜もＳｌに限らず、ＧａＡｅ等のｍ −Ｖ ｉｙｔ
（−１ｎ−■化合物半導体Ｃ′こ適用さＩ］る。
第１図（ａ）〜（Ｃ）は、従来法であるグラフォエビタ
ギンーについて説明する１ζめの１切面図、第２図（、
）〜（ｅ）は、本発明による製造工程利金１況明するた
ｄ）の図で、第２図（ａ）は平面図、第２図（ｂ）〜（
ｅ）は：彷面図であり、７Ａ３図及び第４図は、本発明
Ｔ適用して製造される薄膜半尋体装眉（１）断１ｆＪＩ
＋ｔ＋）遺伝である。 １・・・・・基 伽 ２・・・・・・半導体ｉ
ｔ４膜６・・−・・・酋 ４・・・・・絶
縁膜５．６・・・段差端面 １２・・・・・；イｌ
； １ ；ｉｔｊ膜２２・・・・・・第２早導体薄Ｈ，
１ １２２、２０・・・・結晶化薄＋１Ｑ 以上 出願人 株式会社 第二精工舎 代理人 弁理士 最上 務 第１図（α） 苧 □１ 第１図（−／１．） ？ 〜／ 第１図（こ） ？０ へ− 第２図（ｃＬ） 第２図Ｃ−ｅ） 第２図（Ｃ） 「 第２図（ｄ） 第２図（ｅ）
ギンーについて説明する１ζめの１切面図、第２図（、
）〜（ｅ）は、本発明による製造工程利金１況明するた
ｄ）の図で、第２図（ａ）は平面図、第２図（ｂ）〜（
ｅ）は：彷面図であり、７Ａ３図及び第４図は、本発明
Ｔ適用して製造される薄膜半尋体装眉（１）断１ｆＪＩ
＋ｔ＋）遺伝である。 １・・・・・基 伽 ２・・・・・・半導体ｉ
ｔ４膜６・・−・・・酋 ４・・・・・絶
縁膜５．６・・・段差端面 １２・・・・・；イｌ
； １ ；ｉｔｊ膜２２・・・・・・第２早導体薄Ｈ，
１ １２２、２０・・・・結晶化薄＋１Ｑ 以上 出願人 株式会社 第二精工舎 代理人 弁理士 最上 務 第１図（α） 苧 □１ 第１図（−／１．） ？ 〜／ 第１図（こ） ？０ へ− 第２図（ｃＬ） 第２図Ｃ−ｅ） 第２図（Ｃ） 「 第２図（ｄ） 第２図（ｅ）
Claims (2)
- （１） 主表面及び各端面が互いに直交する島状の複
数個の第１の薄膜を少なくとも表面が絶縁物から成る基
鈑−ヒに設ける工程と、絶綴膜を堆積して、前記第１を
等ｊｊｑの端面及び基鈑表面で門外れ、かつ前記絶縁膜
で波す力、た凹部を形成する工程と、前記絶縁％％上に
第２半導体薄膜を堆かする工程と、ビーム゛γニールに
より少なくとも前記第２薄膜を溶融・再結晶化して、少
なくとも前記凹部上の第２薄膜全結晶化する工程と、少
なくとも前記結晶化した第２薄膜内にトランジスタに作
り込む工程とから成る薄膜半導体装置の製造方法。 - （２）前＾巾第１薄膜が半導体薄膜であり、前記ビーム
了ニールにより第２薄膜と同時に前記第１薄ｊ漠を（谷
融・再結晶化する工程と、結晶化した第１Ｙ遼肛１と第
２薄１１曵のそｆぞれにトランジスタをｆ乍り込む工程
とを含む特許請求の範囲第１項記載の薄膜半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33883A JPS59125663A (ja) | 1983-01-05 | 1983-01-05 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33883A JPS59125663A (ja) | 1983-01-05 | 1983-01-05 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59125663A true JPS59125663A (ja) | 1984-07-20 |
| JPH0445975B2 JPH0445975B2 (ja) | 1992-07-28 |
Family
ID=11471090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33883A Granted JPS59125663A (ja) | 1983-01-05 | 1983-01-05 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125663A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993017458A1 (en) * | 1989-09-07 | 1993-09-02 | Tohru Yoshida | Soi-type semiconductor device and method of producing the same |
| JP2003234478A (ja) * | 2002-02-08 | 2003-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2003234477A (ja) * | 2002-02-08 | 2003-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2003338508A (ja) * | 2002-02-22 | 2003-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2004006726A (ja) * | 2002-03-26 | 2004-01-08 | Semiconductor Energy Lab Co Ltd | 半導体表示装置及び半導体表示装置の作製方法 |
| US7226817B2 (en) | 2001-12-28 | 2007-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing |
| US7615384B2 (en) | 2002-03-26 | 2009-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and method of manufacturing the same |
-
1983
- 1983-01-05 JP JP33883A patent/JPS59125663A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993017458A1 (en) * | 1989-09-07 | 1993-09-02 | Tohru Yoshida | Soi-type semiconductor device and method of producing the same |
| US7226817B2 (en) | 2001-12-28 | 2007-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing |
| JP2003234478A (ja) * | 2002-02-08 | 2003-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2003234477A (ja) * | 2002-02-08 | 2003-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US7709895B2 (en) | 2002-02-08 | 2010-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having insulating stripe patterns |
| JP2003338508A (ja) * | 2002-02-22 | 2003-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2004006726A (ja) * | 2002-03-26 | 2004-01-08 | Semiconductor Energy Lab Co Ltd | 半導体表示装置及び半導体表示装置の作製方法 |
| US7615384B2 (en) | 2002-03-26 | 2009-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0445975B2 (ja) | 1992-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6770534B2 (en) | Ultra small size vertical MOSFET device and method for the manufacture thereof | |
| US5420048A (en) | Manufacturing method for SOI-type thin film transistor | |
| US4383883A (en) | Method for fabricating semiconductor device | |
| KR100218500B1 (ko) | 실리콘막 및 그 제조 방법과 이를 포함하는 박막트랜지스터 및 그 제조방법 | |
| JPS59208783A (ja) | 薄膜トランジスタ | |
| JPH08288515A (ja) | 多結晶シリコン膜の形成方法および薄膜トランジスタの製造方法 | |
| US6458636B1 (en) | Method for forming polycrystalline silicon layer and method for fabricating thin film transistor | |
| JPH0475390A (ja) | 半導体記憶装置 | |
| KR20040029464A (ko) | 박막반도체장치 및 그 제조방법 | |
| JPS59125663A (ja) | 薄膜半導体装置の製造方法 | |
| US5949102A (en) | Semiconductor device having a gate electrode with only two crystal grains | |
| JPH1168109A (ja) | 多結晶薄膜の製造方法及び薄膜トランジスタの製造方法 | |
| JPS5893220A (ja) | 半導体単結晶膜の製造方法 | |
| KR100695144B1 (ko) | 단결정 실리콘 기판 및 그 제조방법 | |
| JPH01184957A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2741659B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0294559A (ja) | 半導体記憶装置およびその製造方法 | |
| JPS62202559A (ja) | 半導体装置及びその製造方法 | |
| JPS58132919A (ja) | 半導体装置の製造方法 | |
| JPH1079504A (ja) | 量子細線デバイス及びその製造方法 | |
| JPS5934626A (ja) | 半導体膜形成方法 | |
| KR0128522B1 (ko) | 저온 다결정질 실리콘 박막 구조 및 그 제조방법, 저온 다결정질 실리콘 박막 트랜지스터 및 그 제조 방법 | |
| JPS60249356A (ja) | 半導体装置の製造方法 | |
| JPH0777705A (ja) | 表示装置及びその製造方法 | |
| JPH04266032A (ja) | 薄膜トランジスタ |