JPH1079504A - 量子細線デバイス及びその製造方法 - Google Patents
量子細線デバイス及びその製造方法Info
- Publication number
- JPH1079504A JPH1079504A JP23481796A JP23481796A JPH1079504A JP H1079504 A JPH1079504 A JP H1079504A JP 23481796 A JP23481796 A JP 23481796A JP 23481796 A JP23481796 A JP 23481796A JP H1079504 A JPH1079504 A JP H1079504A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- plane
- wire device
- forming
- quantum wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 シリコン基板上に量子細線構造を形成した量
子細線デバイスを提供することであり、及びその量子細
線デバイスを製造する方法を提供する。 【解決手段】 量子細線構造のＭＯＳＦＥＴ１０は、ｐ
型シリコン基板１２の（１００）面上に（１１１）面１
４Ａ、１４Ｂを溝面とするＶ字溝１４を複数本隣接して
平行に形成し、谷と山とを交互に配列したアレイ構造
と、その上に、順次、成膜されたＳｉＯ2 膜１６及びポ
リシリコン層１８からなるゲート構造を有する。また、
ＭＯＳＦＥＴ１０は、ｎ型の不純物濃度のやや濃い（ｎ
＋）のＬＤＤ領域２０Ａ、２０Ｂ、及びｎ型の高濃度不
純物領域（ｎ＋＋）のソース領域２２、ドレイン領域２
４を有し、又ポリシリコン層１８のサイドにはＳｉ3 Ｎ
4 膜からなるサイドウォール２６を有する。アレイ構造
は、例えばＴＭＡＨ（Tetra Methyl Ammonium Hydride
）や、アルカリ性エッチング液等を面方位依存性の異
方性エッチングにより形成される。
子細線デバイスを提供することであり、及びその量子細
線デバイスを製造する方法を提供する。 【解決手段】 量子細線構造のＭＯＳＦＥＴ１０は、ｐ
型シリコン基板１２の（１００）面上に（１１１）面１
４Ａ、１４Ｂを溝面とするＶ字溝１４を複数本隣接して
平行に形成し、谷と山とを交互に配列したアレイ構造
と、その上に、順次、成膜されたＳｉＯ2 膜１６及びポ
リシリコン層１８からなるゲート構造を有する。また、
ＭＯＳＦＥＴ１０は、ｎ型の不純物濃度のやや濃い（ｎ
＋）のＬＤＤ領域２０Ａ、２０Ｂ、及びｎ型の高濃度不
純物領域（ｎ＋＋）のソース領域２２、ドレイン領域２
４を有し、又ポリシリコン層１８のサイドにはＳｉ3 Ｎ
4 膜からなるサイドウォール２６を有する。アレイ構造
は、例えばＴＭＡＨ（Tetra Methyl Ammonium Hydride
）や、アルカリ性エッチング液等を面方位依存性の異
方性エッチングにより形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン基板上に
量子細線構造を備える量子細線デバイス及びその製造方
法に関し、更に詳細には、高速動作性を備え、かつ経済
的なシリコン製量子細線デバイス、及び、信頼性の高い
シリコン製量子細線デバイスを容易にかつ安定して製造
する方法に関するものである。
量子細線構造を備える量子細線デバイス及びその製造方
法に関し、更に詳細には、高速動作性を備え、かつ経済
的なシリコン製量子細線デバイス、及び、信頼性の高い
シリコン製量子細線デバイスを容易にかつ安定して製造
する方法に関するものである。
【０００２】
【従来の技術】量子細線デバイスは、従来、化合物半導
体基板の上に相互に性質の異なる薄膜半導体層をエピタ
キシャル成長させてヘテロジャンクションを形成し、形
成したヘテロジャンクション間に設けられたゲートに適
当な電圧を印加させることにより、デバイスを動作させ
ている。分子線エピタキシャル成長法、有機金属気相成
長法、及び原子層エピタキシャル成長法などの発展に伴
い、量子細線デバイスは、従来は、トランジスタとして
よりは、寧ろ量子細線レーザ、量子箱レーザを始めとす
る半導体レーザの分野で、研究が進み、開発されて来
た。
体基板の上に相互に性質の異なる薄膜半導体層をエピタ
キシャル成長させてヘテロジャンクションを形成し、形
成したヘテロジャンクション間に設けられたゲートに適
当な電圧を印加させることにより、デバイスを動作させ
ている。分子線エピタキシャル成長法、有機金属気相成
長法、及び原子層エピタキシャル成長法などの発展に伴
い、量子細線デバイスは、従来は、トランジスタとして
よりは、寧ろ量子細線レーザ、量子箱レーザを始めとす
る半導体レーザの分野で、研究が進み、開発されて来
た。
【０００３】
【発明が解決しようとする課題】しかし、量子細線デバ
イスを製造するに当たり、上述したように、化合物半導
体をエピタキシャル成長させて量子細線構造を作製する
従来の方法は、工業化する上で、次のような問題があっ
た。第１には、経済性に見合った速い成長速度で、しか
も良質の非常に薄い化合物半導体層を安定してエピタキ
シャル成長させることは、技術的に極めて難しく、従っ
て、量産性及び経済性に難点があることである。第２に
は、化合物半導体層の成膜装置及びエッチング装置等の
加工装置は、取扱いが難しく、また市場の大きいシリコ
ン半導体装置の製造装置に比べて、出荷台数が少なく、
従って高価なことである。第３には、化合物半導体のウ
エハは、口径がシリコンウエハの２０ｃｍサイズに比べ
て小さく、従って量子細線デバイスの製造効率が低く、
また価格もシリコンウエハに比べて高いことである。以
上の理由から、従来のように化合物半導体から量子細線
デバイスを製造していたのでは、製造コストを低減する
ことは難しい。
イスを製造するに当たり、上述したように、化合物半導
体をエピタキシャル成長させて量子細線構造を作製する
従来の方法は、工業化する上で、次のような問題があっ
た。第１には、経済性に見合った速い成長速度で、しか
も良質の非常に薄い化合物半導体層を安定してエピタキ
シャル成長させることは、技術的に極めて難しく、従っ
て、量産性及び経済性に難点があることである。第２に
は、化合物半導体層の成膜装置及びエッチング装置等の
加工装置は、取扱いが難しく、また市場の大きいシリコ
ン半導体装置の製造装置に比べて、出荷台数が少なく、
従って高価なことである。第３には、化合物半導体のウ
エハは、口径がシリコンウエハの２０ｃｍサイズに比べ
て小さく、従って量子細線デバイスの製造効率が低く、
また価格もシリコンウエハに比べて高いことである。以
上の理由から、従来のように化合物半導体から量子細線
デバイスを製造していたのでは、製造コストを低減する
ことは難しい。
【０００４】そこで、本発明の目的は、シリコン基板上
に量子細線構造を形成した量子細線デバイスを提供する
ことであり、及びその量子細線デバイスを製造する方法
を提供することである。
に量子細線構造を形成した量子細線デバイスを提供する
ことであり、及びその量子細線デバイスを製造する方法
を提供することである。
【０００５】
【課題を解決するための手段】本発明者は、シリコン基
板の（１００）面上に面方位依存性の異方性エッチング
を施してＶ字溝のアレイを形成することにより、シリコ
ン基板上に量子細線構造を形成し、高速動作可能なＭＯ
ＳＦＥＴを実現できることに着目し、本発明を完成する
に到った。
板の（１００）面上に面方位依存性の異方性エッチング
を施してＶ字溝のアレイを形成することにより、シリコ
ン基板上に量子細線構造を形成し、高速動作可能なＭＯ
ＳＦＥＴを実現できることに着目し、本発明を完成する
に到った。
【０００６】上記目的を達成するために、本発明に係る
量子細線デバイスは、シリコン基板の（１００）面上
に、相互に交差する２個の（１１１）面を有する断面Ｖ
字状の溝を複数本隣接して平行に形成し、谷と山とを交
互に配列したアレイ構造と、アレイ構造上に、順次、成
膜された絶縁膜及びゲート電極層とを備えていることを
特徴としている。本発明の好適な実施態様では、一の溝
を形成する２個の溝面の成す谷の角度、及び、一の溝の
溝面と隣の溝の溝面とが交差して成す山の角度が、それ
ぞれ、６６°〜７６°の範囲にあり、一の溝の溝面と
（１００）面とが成す角度が５０°〜６０°の範囲にあ
る。更に好適には、一の溝を形成する２個の溝面の成す
谷の角度、及び、一の溝の溝面と隣の溝の溝面とが交差
して成す山の角度が、それぞれ、６９°〜７３°の範囲
にあり、一の溝の溝面と（１００）面とが成す角度が５
２°〜５８°の範囲にある。
量子細線デバイスは、シリコン基板の（１００）面上
に、相互に交差する２個の（１１１）面を有する断面Ｖ
字状の溝を複数本隣接して平行に形成し、谷と山とを交
互に配列したアレイ構造と、アレイ構造上に、順次、成
膜された絶縁膜及びゲート電極層とを備えていることを
特徴としている。本発明の好適な実施態様では、一の溝
を形成する２個の溝面の成す谷の角度、及び、一の溝の
溝面と隣の溝の溝面とが交差して成す山の角度が、それ
ぞれ、６６°〜７６°の範囲にあり、一の溝の溝面と
（１００）面とが成す角度が５０°〜６０°の範囲にあ
る。更に好適には、一の溝を形成する２個の溝面の成す
谷の角度、及び、一の溝の溝面と隣の溝の溝面とが交差
して成す山の角度が、それぞれ、６９°〜７３°の範囲
にあり、一の溝の溝面と（１００）面とが成す角度が５
２°〜５８°の範囲にある。
【０００７】また、上記量子細線デバイスを製造する本
発明に係る方法は、所定間隔で相互に平行に形成された
多条パターンのマスクを備えたシリコン基板の（１０
０）面上に、多条パターンをマスクにして面方位依存性
の異方性エッチングを施してＶ字状の溝を露出した（１
００）面にエッチングし、Ｖ字状の溝のアレイ構造を形
成することを特徴としている。
発明に係る方法は、所定間隔で相互に平行に形成された
多条パターンのマスクを備えたシリコン基板の（１０
０）面上に、多条パターンをマスクにして面方位依存性
の異方性エッチングを施してＶ字状の溝を露出した（１
００）面にエッチングし、Ｖ字状の溝のアレイ構造を形
成することを特徴としている。
【０００８】本発明方法の好適な実施態様は、多条パタ
ーン形成用マスク層をシリコン基板の（１００）面上に
成膜する工程と、Ｖ字状の溝の溝幅と同じ幅の帯条のマ
スク層及び（１００）面の帯状の露出面を交互に備えた
多条パターンを形成するように、マスク層をホトリソグ
ラフィ法によりパターニングする工程と、多条パターン
をマスクとして使用して、シリコン基板の露出した（１
００）面に面方位依存性の異方性エッチングを施して、
相互に交差する２個の（１１１）面を有するＶ字状の溝
の第１の列を形成する工程と、第１の列のＶ字状の溝の
（１１１）面に熱酸化処理を施して絶縁膜を成膜する工
程と、マスク層を除去してシリコン基板の（１００）面
を露出させる工程と、次いで、成膜した絶縁膜をマスク
にして、露出しているシリコン基板の（１００）面に面
方位依存性の異方性エッチングを施して、相互に交差す
る２個の（１１１）面を有するＶ字状の溝を第１の列の
Ｖ字状の溝にそれぞれ隣接して形成する工程と、第１の
列のＶ字状の溝の（１１１）面から絶縁膜を除去する工
程と、全てのＶ字状の溝の（１１１）面に熱酸化処理を
施して絶縁膜を形成し、その上にゲート電極層を形成す
る工程とを備えている。
ーン形成用マスク層をシリコン基板の（１００）面上に
成膜する工程と、Ｖ字状の溝の溝幅と同じ幅の帯条のマ
スク層及び（１００）面の帯状の露出面を交互に備えた
多条パターンを形成するように、マスク層をホトリソグ
ラフィ法によりパターニングする工程と、多条パターン
をマスクとして使用して、シリコン基板の露出した（１
００）面に面方位依存性の異方性エッチングを施して、
相互に交差する２個の（１１１）面を有するＶ字状の溝
の第１の列を形成する工程と、第１の列のＶ字状の溝の
（１１１）面に熱酸化処理を施して絶縁膜を成膜する工
程と、マスク層を除去してシリコン基板の（１００）面
を露出させる工程と、次いで、成膜した絶縁膜をマスク
にして、露出しているシリコン基板の（１００）面に面
方位依存性の異方性エッチングを施して、相互に交差す
る２個の（１１１）面を有するＶ字状の溝を第１の列の
Ｖ字状の溝にそれぞれ隣接して形成する工程と、第１の
列のＶ字状の溝の（１１１）面から絶縁膜を除去する工
程と、全てのＶ字状の溝の（１１１）面に熱酸化処理を
施して絶縁膜を形成し、その上にゲート電極層を形成す
る工程とを備えている。
【０００９】好適には、上記マスク層としてＳｉ3 Ｎ4
膜を使用する。また、異方性エッチングには、ＴＭＡＨ
（Tetra Methyl Ammonium Hydride ）や、アルカリ性エ
ッチング液等を使用する。
膜を使用する。また、異方性エッチングには、ＴＭＡＨ
（Tetra Methyl Ammonium Hydride ）や、アルカリ性エ
ッチング液等を使用する。
【００１０】本発明方法では、谷と山とを交互に備えた
アレイ構造のシリコン基板の（１００）面上への形成に
際して、結晶面方位の違いによりエッチング速度が異な
る異方性エッチングを使用することにより、アレイ構造
を安定かつ均一に形成することができる。
アレイ構造のシリコン基板の（１００）面上への形成に
際して、結晶面方位の違いによりエッチング速度が異な
る異方性エッチングを使用することにより、アレイ構造
を安定かつ均一に形成することができる。
【００１１】
【発明の実施の形態】以下に、実施例を挙げ、添付図面
を参照して、本発明の実施の形態を具体的かつ詳細に説
明する。量子細線デバイスの実施例 本実施例は、本発明に係る量子細線デバイスをＭＯＳＦ
ＥＴに適用した実施例である。図１（ａ）は、本実施例
の量子細線構造を有するＭＯＳＦＥＴのゲートから下部
の断面構造であって、ソース領域とドレイン領域とを結
ぶ方向に対して直交する方向に沿った断面の模式図であ
る。図１（ｂ）は、本実施例の量子細線構造を斜め上か
ら立体的に見た斜視図である。本実施例のＭＯＳＦＥＴ
１０は、図１（ａ）に示すように、ｐ型シリコン基板１
２の（１００）面上に断面Ｖ字状の溝１４（以下、Ｖ字
溝１４と言う）を複数本隣接して平行に形成して、山と
谷とを交互に配列したアレイ構造と、その上に、順次、
成膜されたＳｉＯ2 膜１６及びポリシリコン層１８から
なるゲート構造を有する。また、ＭＯＳＦＥＴ１０は、
図１（ａ）の断面構造に直交する方向に見て、図１
（ｂ）に示すように、ｎ型の不純物濃度のやや濃い（ｎ
＋）のＬＤＤ領域２０Ａ、２０Ｂ、及びｎ型の高濃度不
純物領域（ｎ＋＋）のソース領域２２、ドレイン領域２
４を有し、又ポリシリコン層１８のサイドにはＳｉ3 Ｎ
4 膜からなるサイドウォール２６を有する。
を参照して、本発明の実施の形態を具体的かつ詳細に説
明する。量子細線デバイスの実施例 本実施例は、本発明に係る量子細線デバイスをＭＯＳＦ
ＥＴに適用した実施例である。図１（ａ）は、本実施例
の量子細線構造を有するＭＯＳＦＥＴのゲートから下部
の断面構造であって、ソース領域とドレイン領域とを結
ぶ方向に対して直交する方向に沿った断面の模式図であ
る。図１（ｂ）は、本実施例の量子細線構造を斜め上か
ら立体的に見た斜視図である。本実施例のＭＯＳＦＥＴ
１０は、図１（ａ）に示すように、ｐ型シリコン基板１
２の（１００）面上に断面Ｖ字状の溝１４（以下、Ｖ字
溝１４と言う）を複数本隣接して平行に形成して、山と
谷とを交互に配列したアレイ構造と、その上に、順次、
成膜されたＳｉＯ2 膜１６及びポリシリコン層１８から
なるゲート構造を有する。また、ＭＯＳＦＥＴ１０は、
図１（ａ）の断面構造に直交する方向に見て、図１
（ｂ）に示すように、ｎ型の不純物濃度のやや濃い（ｎ
＋）のＬＤＤ領域２０Ａ、２０Ｂ、及びｎ型の高濃度不
純物領域（ｎ＋＋）のソース領域２２、ドレイン領域２
４を有し、又ポリシリコン層１８のサイドにはＳｉ3 Ｎ
4 膜からなるサイドウォール２６を有する。
【００１２】本実施例において、Ｖ字溝１４は、エッチ
ング速度が結晶方位の違いによって異なる面方位依存性
の異方性エッチングをシリコン基板１２の（１００）面
上に施すことにより形成された、相互に交差する２個の
（１１１）面を有する溝である。一のＶ字溝１４を形成
する２個の溝面１４Ａ、１４Ｂの成す谷の角度α、及
び、一のＶ字溝１４の溝面１４Ｂと隣のＶ字溝１５（Ｖ
字溝１４と同じ断面形状である）の溝面１５Ａとが交差
して成す山の角度βが、それぞれ、ほぼ７０．６°であ
り、Ｖ字溝１４、１５の溝面１４Ａ〜１５Ｂと（１０
０）面との成す角度γは、ほぼ５４．７°である。Ｖ字
溝の列を構成する一つの山と隣の山との間隔は約０．１
５μm であり、Ｖ字溝１４、１５の深さは約０．１５μ
m である。
ング速度が結晶方位の違いによって異なる面方位依存性
の異方性エッチングをシリコン基板１２の（１００）面
上に施すことにより形成された、相互に交差する２個の
（１１１）面を有する溝である。一のＶ字溝１４を形成
する２個の溝面１４Ａ、１４Ｂの成す谷の角度α、及
び、一のＶ字溝１４の溝面１４Ｂと隣のＶ字溝１５（Ｖ
字溝１４と同じ断面形状である）の溝面１５Ａとが交差
して成す山の角度βが、それぞれ、ほぼ７０．６°であ
り、Ｖ字溝１４、１５の溝面１４Ａ〜１５Ｂと（１０
０）面との成す角度γは、ほぼ５４．７°である。Ｖ字
溝の列を構成する一つの山と隣の山との間隔は約０．１
５μm であり、Ｖ字溝１４、１５の深さは約０．１５μ
m である。
【００１３】本実施例では、ｎチャネルのＭＯＳＦＥＴ
を例に挙げてＭＯＳＦＥＴ１０の構造を説明している
が、本発明は、ｐチャネルのＭＯＳＦＥＴにも勿論のこ
ととして適用できる。ｐチャネルの場合には、シリコン
基板１２がｐ型に代えてｎ型基板になり、ＬＤＤ領域２
０、ソース２２及びドレイン２４が、それぞれ、ｎ型か
らｐ型に変わる。また、本実施例のＭＯＳＦＥＴのゲー
ト電極層は、ポリシリコンで形成されているが、ポリシ
リコンに代えてタングステン等の金属膜で形成してもよ
い。また、ＬＤＤ構造がない場合も同様に適用可能であ
る。更には、ソース２２、ドレイン２４が対称な構造の
場合は、相互に入れ換えて良い。又、ＬＤＤ領域２０
Ａ、Ｂについても同様である。
を例に挙げてＭＯＳＦＥＴ１０の構造を説明している
が、本発明は、ｐチャネルのＭＯＳＦＥＴにも勿論のこ
ととして適用できる。ｐチャネルの場合には、シリコン
基板１２がｐ型に代えてｎ型基板になり、ＬＤＤ領域２
０、ソース２２及びドレイン２４が、それぞれ、ｎ型か
らｐ型に変わる。また、本実施例のＭＯＳＦＥＴのゲー
ト電極層は、ポリシリコンで形成されているが、ポリシ
リコンに代えてタングステン等の金属膜で形成してもよ
い。また、ＬＤＤ構造がない場合も同様に適用可能であ
る。更には、ソース２２、ドレイン２４が対称な構造の
場合は、相互に入れ換えて良い。又、ＬＤＤ領域２０
Ａ、Ｂについても同様である。
【００１４】量子細線デバイスの製造方法の実施例 本実施例は、上述のＭＯＳＦＥＴを例にした量子細線デ
バイスの本発明に係る製造方法の実施例である。 （１）Ｓｉ3 Ｎ4 膜のパターニング工程 先ず、シリコン基板１２の（１００）面上にＳｉ3 Ｎ4
膜を堆積する。次いで、ホトリソグラフィ法によりパタ
ーニングして、図２（ａ）に示すように、所定の幅（一
つのＶ字溝の幅で、約０．１５μm ）の帯条のマスク層
１１と、マスク層１１と同じ幅の帯状の（１００）面の
露出面１３を交互に備えた多条パターンを形成するよう
に、ホトリソグラフィ法によりＳｉ3 Ｎ4 膜をパターニ
ングする。 （２）第１の列のＶ字溝の形成工程 ＴＭＡＨ（Tetra Methyl Ammonium Hydride ）やアルカ
リ性エッチング液等を使用して、多条パターン１１をマ
スクにして面方位依存性の異方性エッチングを（１０
０）面の露出面１３に施して、図２（ｂ）に示すよう
に、相互に交差する２個の（１１１）面１４Ａ、１４Ｂ
を溝面として有するＶ字溝１４の第１の列を形成する。 （３）ＳｉＯ2 膜の成膜工程 次に、図２（ｃ）に示すように、第１の列のＶ字溝１４
の（１１１）面１４Ａ、１４Ｂに熱酸化処理を施して、
エッチングマスク用のＳｉＯ2 膜１７を成膜する。
バイスの本発明に係る製造方法の実施例である。 （１）Ｓｉ3 Ｎ4 膜のパターニング工程 先ず、シリコン基板１２の（１００）面上にＳｉ3 Ｎ4
膜を堆積する。次いで、ホトリソグラフィ法によりパタ
ーニングして、図２（ａ）に示すように、所定の幅（一
つのＶ字溝の幅で、約０．１５μm ）の帯条のマスク層
１１と、マスク層１１と同じ幅の帯状の（１００）面の
露出面１３を交互に備えた多条パターンを形成するよう
に、ホトリソグラフィ法によりＳｉ3 Ｎ4 膜をパターニ
ングする。 （２）第１の列のＶ字溝の形成工程 ＴＭＡＨ（Tetra Methyl Ammonium Hydride ）やアルカ
リ性エッチング液等を使用して、多条パターン１１をマ
スクにして面方位依存性の異方性エッチングを（１０
０）面の露出面１３に施して、図２（ｂ）に示すよう
に、相互に交差する２個の（１１１）面１４Ａ、１４Ｂ
を溝面として有するＶ字溝１４の第１の列を形成する。 （３）ＳｉＯ2 膜の成膜工程 次に、図２（ｃ）に示すように、第１の列のＶ字溝１４
の（１１１）面１４Ａ、１４Ｂに熱酸化処理を施して、
エッチングマスク用のＳｉＯ2 膜１７を成膜する。
【００１５】（４）Ｓｉ3 Ｎ4 膜の除去工程 次いで、（図３（ｄ）に示すように、Ｓｉ3 Ｎ4 膜１１
を除去して、Ｖ字溝１４の間に（１００）面を露出させ
る。 （５）第２の列のＶ字溝の形成工程 続いて、ＳｉＯ2 膜１７をマスクとし、シリコン基板１
２の露出している（１００）面１９に、（２）第１の列
のＶ字溝の形成工程と同様にして、面方位依存性の異方
性エッチングを施して、第１の列のＶ字溝１４にそれぞ
れ隣接して、相互に交差する２個の（１１１）面１５
Ａ、１５Ｂを有する第２の列のＶ字溝１５を形成する
（図３（ｅ）参照）。 （６）ＳｉＯ2 膜の除去工程 次いで、図３（ｆ）に示すように、ＳｉＯ2 膜１７を除
去すると、相互に交差する２個の（１１１）面１４Ａ、
１４Ｂ及び１５Ａ、１５Ｂをそれぞれ有し、同じ断面形
状を有するＶ字溝１４及び１５が、シリコン基板１２の
（１００）面上に現れる。（１１１）面１４Ａ、１４
Ｂ、１５Ａ及び１５と（１００）面との成す角度γは、
ほぼ５４．７°であり、Ｖ字溝１４を形成する２個の溝
面１４Ａ、１４Ｂの成す谷の角度α、及び、一のＶ字溝
１４の溝面１４Ｂと隣のＶ字溝１５の溝面１５Ａとが交
差して成す山の角度βは、それぞれ、ほぼ７０．６°で
ある。Ｖ字溝の形成に際し、結晶方位によりエッチング
レートが異なる面方位依存性の異方性エッチングを適用
しているので、（１１１）面の溝面を有するＶ字溝が、
均一にかつ安定してシリコン基板の（１００）面に形成
できる。
を除去して、Ｖ字溝１４の間に（１００）面を露出させ
る。 （５）第２の列のＶ字溝の形成工程 続いて、ＳｉＯ2 膜１７をマスクとし、シリコン基板１
２の露出している（１００）面１９に、（２）第１の列
のＶ字溝の形成工程と同様にして、面方位依存性の異方
性エッチングを施して、第１の列のＶ字溝１４にそれぞ
れ隣接して、相互に交差する２個の（１１１）面１５
Ａ、１５Ｂを有する第２の列のＶ字溝１５を形成する
（図３（ｅ）参照）。 （６）ＳｉＯ2 膜の除去工程 次いで、図３（ｆ）に示すように、ＳｉＯ2 膜１７を除
去すると、相互に交差する２個の（１１１）面１４Ａ、
１４Ｂ及び１５Ａ、１５Ｂをそれぞれ有し、同じ断面形
状を有するＶ字溝１４及び１５が、シリコン基板１２の
（１００）面上に現れる。（１１１）面１４Ａ、１４
Ｂ、１５Ａ及び１５と（１００）面との成す角度γは、
ほぼ５４．７°であり、Ｖ字溝１４を形成する２個の溝
面１４Ａ、１４Ｂの成す谷の角度α、及び、一のＶ字溝
１４の溝面１４Ｂと隣のＶ字溝１５の溝面１５Ａとが交
差して成す山の角度βは、それぞれ、ほぼ７０．６°で
ある。Ｖ字溝の形成に際し、結晶方位によりエッチング
レートが異なる面方位依存性の異方性エッチングを適用
しているので、（１１１）面の溝面を有するＶ字溝が、
均一にかつ安定してシリコン基板の（１００）面に形成
できる。
【００１６】次いで、図４（ｇ）に示すように、Ｖ字溝
１４、１５の溝面１４Ａ、１４Ｂ、１５Ａ、１５Ｂに熱
酸化処理を施し、ゲートＳｉＯ2 膜１６を成膜し、その
上部にゲート電極層としてポリシリコン層１８を成膜し
て、ゲート部を形成する。形成したゲート部に対してホ
トリソグラフィ法によりパターニングして、ソース領
域、ドレイン領域及びＬＤＤ領域のポリシリコン層１８
を除去し、ｎ型のＬＤＤ領域２０Ａ、２０Ｂをインプラ
ンテーションによって形成する。続いて、Ｓｉ3 Ｎ4 か
らなるサイドウォール２６を形成し、更に、インプラン
テーションによりソース２２、ドレイン２４のｎ＋＋領
域を形成する。図１（ｂ）の矢視Ｉ−Ｉのソース領域２
２での断面では、図４（ｈ）に示すようなアレイ構造に
なっている。
１４、１５の溝面１４Ａ、１４Ｂ、１５Ａ、１５Ｂに熱
酸化処理を施し、ゲートＳｉＯ2 膜１６を成膜し、その
上部にゲート電極層としてポリシリコン層１８を成膜し
て、ゲート部を形成する。形成したゲート部に対してホ
トリソグラフィ法によりパターニングして、ソース領
域、ドレイン領域及びＬＤＤ領域のポリシリコン層１８
を除去し、ｎ型のＬＤＤ領域２０Ａ、２０Ｂをインプラ
ンテーションによって形成する。続いて、Ｓｉ3 Ｎ4 か
らなるサイドウォール２６を形成し、更に、インプラン
テーションによりソース２２、ドレイン２４のｎ＋＋領
域を形成する。図１（ｂ）の矢視Ｉ−Ｉのソース領域２
２での断面では、図４（ｈ）に示すようなアレイ構造に
なっている。
【００１７】
【発明の効果】本発明の構成によれば、相互に交差する
２個の（１１１）面を有する断面Ｖ字状の溝を複数本隣
接して平行に形成して、谷と山とを交互に配列したアレ
イ構造を、面方位依存性の異方性エッチングにより、シ
リコン基板の（１００）面上に形成することにより、シ
リコン基板に量子細線構造を形成した量子細線デバイス
を実現している。本量子細線デバイスは、面方位依存性
の異方性エッチングを用いているので、（１１１）面が
それぞれ交差して形成する頂角ほぼ７０．６°の山と底
角ほぼ７０．６°の谷とを交互に配列したアレイ構造を
備えている。従って、本量子細線デバイスは、山の頂角
が９０°である既知の量子細線構造に比べて、頂角が小
さいので、電界集中が起こり易く、サブスレッシュホー
ルドスイングが、６４ｍＶ／decadeより小さく、キャリ
アの集中により移動度も上がり、高速動作が可能なトラ
ンジスタを実現できる。また、面方位依存性の異方性エ
ッチングによりアレイ構造をシリコン基板上に形成して
いるので、従来の化合物半導体による量子細線デバイス
に比べて、山と谷とを交互配列した結晶性の良好なアレ
インチャネル部を安定して、かつ均一に形成できる。ま
た、本発明方法は、シリコン半導体装置用の製造装置及
び製造技術を適用しているので、化合物半導体による量
子細線デバイス製造に比べて、経済的である。
２個の（１１１）面を有する断面Ｖ字状の溝を複数本隣
接して平行に形成して、谷と山とを交互に配列したアレ
イ構造を、面方位依存性の異方性エッチングにより、シ
リコン基板の（１００）面上に形成することにより、シ
リコン基板に量子細線構造を形成した量子細線デバイス
を実現している。本量子細線デバイスは、面方位依存性
の異方性エッチングを用いているので、（１１１）面が
それぞれ交差して形成する頂角ほぼ７０．６°の山と底
角ほぼ７０．６°の谷とを交互に配列したアレイ構造を
備えている。従って、本量子細線デバイスは、山の頂角
が９０°である既知の量子細線構造に比べて、頂角が小
さいので、電界集中が起こり易く、サブスレッシュホー
ルドスイングが、６４ｍＶ／decadeより小さく、キャリ
アの集中により移動度も上がり、高速動作が可能なトラ
ンジスタを実現できる。また、面方位依存性の異方性エ
ッチングによりアレイ構造をシリコン基板上に形成して
いるので、従来の化合物半導体による量子細線デバイス
に比べて、山と谷とを交互配列した結晶性の良好なアレ
インチャネル部を安定して、かつ均一に形成できる。ま
た、本発明方法は、シリコン半導体装置用の製造装置及
び製造技術を適用しているので、化合物半導体による量
子細線デバイス製造に比べて、経済的である。
【図１】図１（ａ）は本実施例の量子細線構造を有する
ＭＯＳＦＥＴのゲートから下部の断面構造であって、ソ
ース領域及びドレイン領域を結ぶ方向に直交する方向に
沿った断面の模式図であり、図１（ｂ）は本実施例の量
子細線構造を斜め上から立体的に見た斜視図である。
ＭＯＳＦＥＴのゲートから下部の断面構造であって、ソ
ース領域及びドレイン領域を結ぶ方向に直交する方向に
沿った断面の模式図であり、図１（ｂ）は本実施例の量
子細線構造を斜め上から立体的に見た斜視図である。
【図２】図２（ａ）から（ｃ）は、それぞれ、本発明に
係る量子細線デバイスの工程毎の基板断面図である。
係る量子細線デバイスの工程毎の基板断面図である。
【図３】図３（ｄ）から（ｆ）は、それぞれ、図２
（ｃ）に続く、本発明に係る量子細線デバイスの工程毎
の基板断面図である。
（ｃ）に続く、本発明に係る量子細線デバイスの工程毎
の基板断面図である。
【図４】図４（ｇ）は、図３（ｆ）に続く、本発明に係
る量子細線デバイスの工程の基板断面図、及び、図４
（ｈ）は、図１（ｂ）の矢視Ｉ−Ｉでの基板断面図であ
る。
る量子細線デバイスの工程の基板断面図、及び、図４
（ｈ）は、図１（ｂ）の矢視Ｉ−Ｉでの基板断面図であ
る。
１０……本実施例のＭＯＳＦＥＴ、１１……マスク層、
１２……ｐ型シリコン基板、１３……露出した（１０
０）面、１４……Ｖ字溝、１４Ａ、１４Ｂ……Ｖ字溝の
溝面、１５……Ｖ字溝、１５Ａ、１５Ｂ……Ｖ字溝の溝
面、１６……ＳｉＯ2 膜、１７……ＳｉＯ2 膜、１８…
…ポリシリコン層、１９……露出した（１００）面、２
０……ＬＤＤ領域、２２……ソース領域、２４……ドレ
イン領域、２６……サイドウォール。
１２……ｐ型シリコン基板、１３……露出した（１０
０）面、１４……Ｖ字溝、１４Ａ、１４Ｂ……Ｖ字溝の
溝面、１５……Ｖ字溝、１５Ａ、１５Ｂ……Ｖ字溝の溝
面、１６……ＳｉＯ2 膜、１７……ＳｉＯ2 膜、１８…
…ポリシリコン層、１９……露出した（１００）面、２
０……ＬＤＤ領域、２２……ソース領域、２４……ドレ
イン領域、２６……サイドウォール。
Claims (7)
- 【請求項１】 シリコン基板の（１００）面上に、相互
に交差する２個の（１１１）面を有する断面Ｖ字状の溝
を複数本隣接して平行に形成し、谷と山とを交互に配列
したアレイ構造と、 アレイ構造上に、順次、成膜された絶縁膜及びゲート電
極層とを備えていることを特徴とする量子細線デバイ
ス。 - 【請求項２】 一の溝を形成する２個の溝面の成す谷の
角度、及び、一の溝の溝面と隣の溝の溝面とが交差して
成す山の角度が、それぞれ、６６°〜７６°の範囲にあ
り、一の溝の溝面と（１００）面とが成す角度が５０°
〜６０°の範囲にあることを特徴とする請求項１に記載
の量子細線デバイス。 - 【請求項３】 一の溝を形成する２個の溝面の成す谷の
角度、及び、一の溝の溝面と隣の溝の溝面とが交差して
成す山の角度が、それぞれ、６９°〜７３°の範囲にあ
り、一の溝の溝面と（１００）面とが成す角度が５２°
〜５８°の範囲にあることを特徴とする請求項２に記載
の量子細線デバイス。 - 【請求項４】 請求項１に記載の量子細線デバイスを製
造する方法であって、 所定間隔で相互に平行に形成された多条パターンのマス
クを備えたシリコン基板の（１００）面上に、多条パタ
ーンをマスクにして面方位依存性の異方性エッチングを
施してＶ字状の溝を露出した（１００）面にエッチング
し、Ｖ字状の溝のアレイ構造を形成することを特徴とす
る量子細線デバイスの製造方法。 - 【請求項５】 多条パターン形成用マスク層をシリコン
基板の（１００）面上に成膜する工程と、 Ｖ字状の溝の溝幅と同じ幅の帯条のマスク層及び（１０
０）面の帯状の露出面を交互に備えた多条パターンを形
成するように、マスク層をホトリソグラフィ法によりパ
ターニングする工程と、 多条パターンをマスクとして使用して、シリコン基板の
露出した（１００）面に面方位依存性の異方性エッチン
グを施して、相互に交差する２個の（１１１）面を有す
るＶ字状の溝の第１の列を形成する工程と、 第１の列のＶ字状の溝の（１１１）面に熱酸化処理を施
して絶縁膜を成膜する工程と、 マスク層を除去してシリコン基板の（１００）面を露出
させる工程と、 次いで、成膜した絶縁膜をマスクにして、露出している
シリコン基板の（１００）面に面方位依存性の異方性エ
ッチングを施して、相互に交差する２個の（１１１）面
を有するＶ字状の溝を第１の列のＶ字状の溝にそれぞれ
隣接して形成する工程と、 第１の列のＶ字状の溝の（１１１）面から絶縁膜を除去
する工程と、 全てのＶ字状の溝の（１１１）面に熱酸化処理を施して
絶縁膜を形成し、その上にゲート電極層を形成する工程
とを備えることを特徴とする請求項４に記載の量子細線
デバイスの製造方法。 - 【請求項６】 面方位依存性の異方性エッチングでは、
ＴＭＡＨ（Tetra Methyl Ammonium Hydride ）を含むア
ルカリ性エッチング液を使用することを特徴とする請求
項５に記載の量子細線デバイスの製造方法。 - 【請求項７】 多条パターン形成用マスク層がＳｉ3 Ｎ
4 膜であることを特徴とする請求項５又は６に記載の量
子細線デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23481796A JPH1079504A (ja) | 1996-09-05 | 1996-09-05 | 量子細線デバイス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23481796A JPH1079504A (ja) | 1996-09-05 | 1996-09-05 | 量子細線デバイス及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079504A true JPH1079504A (ja) | 1998-03-24 |
Family
ID=16976857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23481796A Pending JPH1079504A (ja) | 1996-09-05 | 1996-09-05 | 量子細線デバイス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079504A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131032A (ja) * | 2006-11-21 | 2008-06-05 | Internatl Business Mach Corp <Ibm> | 立体的形状の活性領域を含むｃｍｏｓ構造体 |
| US8013320B2 (en) * | 2006-03-03 | 2011-09-06 | Panasonic Corporation | Nitride semiconductor device and method for fabricating the same |
| CN103080649A (zh) * | 2010-06-02 | 2013-05-01 | Ifp新能源公司 | 用于化学回路燃烧回路的颗粒分离装置 |
| WO2015008548A1 (ja) * | 2013-07-16 | 2015-01-22 | 株式会社 東芝 | 半導体装置の製造方法 |
-
1996
- 1996-09-05 JP JP23481796A patent/JPH1079504A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8013320B2 (en) * | 2006-03-03 | 2011-09-06 | Panasonic Corporation | Nitride semiconductor device and method for fabricating the same |
| JP2008131032A (ja) * | 2006-11-21 | 2008-06-05 | Internatl Business Mach Corp <Ibm> | 立体的形状の活性領域を含むｃｍｏｓ構造体 |
| CN103080649A (zh) * | 2010-06-02 | 2013-05-01 | Ifp新能源公司 | 用于化学回路燃烧回路的颗粒分离装置 |
| AU2011260164B2 (en) * | 2010-06-02 | 2016-06-09 | IFP Energies Nouvelles | Particle separation device for chemical looping combustion loop |
| WO2015008548A1 (ja) * | 2013-07-16 | 2015-01-22 | 株式会社 東芝 | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9917200B2 (en) | Nanowire transistor structures with merged source/drain regions using auxiliary pillars | |
| JP2986373B2 (ja) | ダブルゲートｍｏｓｆｅｔおよびその製造方法 | |
| DE102012217491B4 (de) | Transistor, verfahren zur herstellung eines transistors und verfahren zurverringerung der parasitären kapazität in einem multi-gate-feldeffekttransistor | |
| US20160190317A1 (en) | Hetero-channel finfet | |
| US9449820B2 (en) | Epitaxial growth techniques for reducing nanowire dimension and pitch | |
| WO2019095874A1 (zh) | 场效应晶体管结构及其制备方法 | |
| US20180219026A1 (en) | Structure and method to form defect free high-mobility semiconductor fins on insulator | |
| US9455347B1 (en) | Mandrel removal last in lateral semiconductor growth and structure for same | |
| JPS63263766A (ja) | バイポーラ・トランジスタ・デバイスの製造方法 | |
| US20070063221A1 (en) | Method and structure using a pure silicon dioxide hardmask for gate patterning for strained silicon MOS transistors | |
| US11271091B2 (en) | Fin structure for vertical field effect transistor having two-dimensional shape in plan view | |
| JPH1079504A (ja) | 量子細線デバイス及びその製造方法 | |
| US9754969B2 (en) | Dual-material mandrel for epitaxial crystal growth on silicon | |
| JP2741659B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS62232142A (ja) | 半酸化物分離デバイスを製作するための方法 | |
| JPH09191104A (ja) | 単一電子素子 | |
| US10734518B2 (en) | Substantially defect free relaxed heterogeneous semiconductor fins on bulk substrates | |
| EP4297095A1 (en) | Multifaceted semicondcutor device for a gate-all-around integrated device | |
| JPH05190854A (ja) | 半導体装置の製造方法 | |
| JP2005085777A (ja) | 半導体微細構造の製造方法および半導体デバイス | |
| JPH05343687A (ja) | 薄膜トランジスタ | |
| JPH0240924A (ja) | 半導体装置の製造方法 | |
| JPS595645A (ja) | 半導体装置の製造方法 | |
| JPH0832062A (ja) | 量子細線デバイスの形成方法 | |
| JPS62195146A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040802 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20061017 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061208 |
|
| A02 | Decision of refusal |
Effective date: 20070403 Free format text: JAPANESE INTERMEDIATE CODE: A02 |