JPS63263766A - バイポーラ・トランジスタ・デバイスの製造方法 - Google Patents
バイポーラ・トランジスタ・デバイスの製造方法Info
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- JPS63263766A JPS63263766A JP63032010A JP3201088A JPS63263766A JP S63263766 A JPS63263766 A JP S63263766A JP 63032010 A JP63032010 A JP 63032010A JP 3201088 A JP3201088 A JP 3201088A JP S63263766 A JPS63263766 A JP S63263766A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66272—Silicon vertical transistors
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明はスペーシングが最小限の、高性能高実装密度
のバイポーラ・トランジスタ、ならびに絶縁領域によっ
てデバイスを自己整合させるためのマスキング工程を１
回使用し、かつ分子線エピタキシ結晶成長法を用いる、
上記トランジスタの製造方法に関するものである。
のバイポーラ・トランジスタ、ならびに絶縁領域によっ
てデバイスを自己整合させるためのマスキング工程を１
回使用し、かつ分子線エピタキシ結晶成長法を用いる、
上記トランジスタの製造方法に関するものである。
Ｂ、従来技術
米国特許第４４２８１１１号が興味深いのは、これが分
子線エピタキシを使用する方法に関するものだからであ
る。この特許には、コレクタ層、ベース層およびエミツ
タ層を先ず分子線エピタキシ（ＭＢＥ）を使用して成長
させるという、高速バイポーラ・トランジスタの製造方
法が記載されている。これは、メサ・エッチを行なって
、ベース・エミッタ領域を絶縁し、ＭＢＥを使用して接
触層をこの絶縁領域上に成長させ、薄いベース層と接触
させる。接触層を選択的にエッチして、エミツタ層を露
出させ、金属を堆積させて、エミッタ、ベースおよびコ
レクタの接点を形成するものである。
子線エピタキシを使用する方法に関するものだからであ
る。この特許には、コレクタ層、ベース層およびエミツ
タ層を先ず分子線エピタキシ（ＭＢＥ）を使用して成長
させるという、高速バイポーラ・トランジスタの製造方
法が記載されている。これは、メサ・エッチを行なって
、ベース・エミッタ領域を絶縁し、ＭＢＥを使用して接
触層をこの絶縁領域上に成長させ、薄いベース層と接触
させる。接触層を選択的にエッチして、エミツタ層を露
出させ、金属を堆積させて、エミッタ、ベースおよびコ
レクタの接点を形成するものである。
米国特許第４５７１８１７号には、密接して配置された
接点を、バイポーラ・トランジスタのベースおよびエミ
ッタなどの半導体領域に隣接して形成し、その結果接点
と介在接合部との間の横方向電圧降下を最小限とする手
段および方法が記載されている。これによれば、エミッ
タおよびベース、ならびにこれらに対する接点は自己整
合される。
接点を、バイポーラ・トランジスタのベースおよびエミ
ッタなどの半導体領域に隣接して形成し、その結果接点
と介在接合部との間の横方向電圧降下を最小限とする手
段および方法が記載されている。これによれば、エミッ
タおよびベース、ならびにこれらに対する接点は自己整
合される。
このことは１枚またはそれ以上の数の中間誘電体層によ
って分離された、２枚のポリレイヤを利用した構造によ
って達成される。２枚のポリレイヤの上方のものは、接
点形状および分離部を画定する選択的エツチング・マス
クとして機能する。２枚のポリレイヤの下方のものは、
ベース領域に対するポリコンタクトおよび拡散源となる
部分、ならびにエミッタ領域に対するポリコンタクトお
よび拡散源となる第２の部分を有している。イオン衝撃
に関して単一のマスクを使用し、ポリレイヤの部分のエ
ッチ速度を変更する。このマスクはその後のエッチ工程
とともに、エミッタの幅および絶縁部を画定し、かつベ
ース・エミッタの接点分離部を画定する。この処理は自
己整合である。
って分離された、２枚のポリレイヤを利用した構造によ
って達成される。２枚のポリレイヤの上方のものは、接
点形状および分離部を画定する選択的エツチング・マス
クとして機能する。２枚のポリレイヤの下方のものは、
ベース領域に対するポリコンタクトおよび拡散源となる
部分、ならびにエミッタ領域に対するポリコンタクトお
よび拡散源となる第２の部分を有している。イオン衝撃
に関して単一のマスクを使用し、ポリレイヤの部分のエ
ッチ速度を変更する。このマスクはその後のエッチ工程
とともに、エミッタの幅および絶縁部を画定し、かつベ
ース・エミッタの接点分離部を画定する。この処理は自
己整合である。
下記の参照文献が興味深いのは、これらがバイポーラの
製造中の側壁法を示すものだからである。
製造中の側壁法を示すものだからである。
米国特許第４５８６９８８号は、ベース・フィンガ、ベ
ース拡散部を形成するチッ化チタン・コーティング、お
よびチッ化シリコン・コーティングを含むトランジスタ
を開示している。
ース拡散部を形成するチッ化チタン・コーティング、お
よびチッ化シリコン・コーティングを含むトランジスタ
を開示している。
帯状体で構成されたサンドイッチの縁部には、付加的な
マスキングを行なうことなく、堆積および異方性腐食に
よって自動的に形成されるシリコン・バンクの境界が設
けられる。エミッタ・フィンガを多結晶シリコン層によ
ってオーバーハングさせ、この多結晶シリコン層からこ
れらのフィンガのドーピングを行なう。
マスキングを行なうことなく、堆積および異方性腐食に
よって自動的に形成されるシリコン・バンクの境界が設
けられる。エミッタ・フィンガを多結晶シリコン層によ
ってオーバーハングさせ、この多結晶シリコン層からこ
れらのフィンガのドーピングを行なう。
これによれば、自動的に、かつマスクの整合を行なわず
に、エミッタとベースのフィンガを最小限の保護距離で
、堅固に合致させる可能性も得られる。
に、エミッタとベースのフィンガを最小限の保護距離で
、堅固に合致させる可能性も得られる。
仏国特許出願第２５４９−２９３号は、表面にエミッタ
およびベースのためのフィンガを形成する、伝導形が交
互となっている帯域を有する半導体ウェハからなってい
るトランジスタを記載している。ベース・フィンガは少
なくとも、金属シリコン化合物（特に、チッ化チタン）
からなる第１伝導ストリツプと、第２の絶縁ストリップ
とによってサンドイッチを形成する。絶縁バンクがサン
ドイッチの側壁を支持し、ベースおよびエミッタのフィ
ンガの端部を覆うのに十分なところまで延びている。
およびベースのためのフィンガを形成する、伝導形が交
互となっている帯域を有する半導体ウェハからなってい
るトランジスタを記載している。ベース・フィンガは少
なくとも、金属シリコン化合物（特に、チッ化チタン）
からなる第１伝導ストリツプと、第２の絶縁ストリップ
とによってサンドイッチを形成する。絶縁バンクがサン
ドイッチの側壁を支持し、ベースおよびエミッタのフィ
ンガの端部を覆うのに十分なところまで延びている。
エミッタのフィンガは２つの隣接する絶縁ストリップ上
を延びている、少なくとも１枚の伝導層によって覆われ
ている。
を延びている、少なくとも１枚の伝導層によって覆われ
ている。
米国防衛刊行物（Ｄｅｆｅｎｓｉｖｅ Ｐｕｂｌｉｃａ
ｔｉｏｎ） Ｔ１０４１０２には、ベースの外因性領域
に対するポリシリコン接点によってベースをコレクタ接
点から分離している浅い埋込酸化物を有する深い埋込酸
化物によって絶縁されたバイポーラ・トランジスタが記
載されており、ポリシリコンはエミッタおよびエミッタ
接点と自己整合させられる。
ｔｉｏｎ） Ｔ１０４１０２には、ベースの外因性領域
に対するポリシリコン接点によってベースをコレクタ接
点から分離している浅い埋込酸化物を有する深い埋込酸
化物によって絶縁されたバイポーラ・トランジスタが記
載されており、ポリシリコンはエミッタおよびエミッタ
接点と自己整合させられる。
米国特許第４５２１９５２号はシリコン・デバイスに対
するケイ化金属接点を開示しており、各種の半導体デバ
イスのほとんどすべてに対して広い用途を持っているこ
とが、記載されている。実質的な側部構成部を有するこ
の接点は、バイポーラ・トランジスタ用のベース接点と
して特に有利なものである。
するケイ化金属接点を開示しており、各種の半導体デバ
イスのほとんどすべてに対して広い用途を持っているこ
とが、記載されている。実質的な側部構成部を有するこ
の接点は、バイポーラ・トランジスタ用のベース接点と
して特に有利なものである。
ＩＢＭテクニカル・ディスクロージャ・プルテン、Ｖｏ
ｌ、２７、Ｎｏ、２．１９８４年７月、ｐｐ、１００８
−１００９の「自己整合バイポーラ・トランジスタ（Ｓ
ｅｌｆ−ａｌｉｇｎｅｄ ＢｉｐｏｌａｒＴｒａｎｓｉ
ｓｔｏｒ） Ｊという、シェパード（Ｓｈｅｐａｒｄ
）の文献も、バイポーラ・トランジスタの側壁構造を記
載している。
ｌ、２７、Ｎｏ、２．１９８４年７月、ｐｐ、１００８
−１００９の「自己整合バイポーラ・トランジスタ（Ｓ
ｅｌｆ−ａｌｉｇｎｅｄ ＢｉｐｏｌａｒＴｒａｎｓｉ
ｓｔｏｒ） Ｊという、シェパード（Ｓｈｅｐａｒｄ
）の文献も、バイポーラ・トランジスタの側壁構造を記
載している。
以下の参照文献は、トランジスタ加工法の現状を示す典
型的なものである。
型的なものである。
米国特許第４５０８５７９号。
米国特許第４５７２７８５号。
米国特許第４４３３４７０号。
米国特許第４２５２５８２号。
米国特許第４３７８８３０号。
米国特許第４３９２１４９号。
Ｃ０発明が解決しようという問題点
この発明の目的は、ベースの幅が狭い、改良されたバイ
ポーラ・トランジスタの構造を提供することである。
ポーラ・トランジスタの構造を提供することである。
この発明の他の目的は、分子線エピタキシによって半導
体基板上に成長させられたコレクタ、ベースおよびエミ
ッタの層を有する、改良されたバイポーラ・トランジス
タを提供することである。
体基板上に成長させられたコレクタ、ベースおよびエミ
ッタの層を有する、改良されたバイポーラ・トランジス
タを提供することである。
この発明のさらに他の目的は、エミッタ領域および絶縁
領域が１回のマスキング工程によって画定され、完全な
自己整合をもたらす、改良されたバイポーラ・トランジ
スタを提供することである。
領域が１回のマスキング工程によって画定され、完全な
自己整合をもたらす、改良されたバイポーラ・トランジ
スタを提供することである。
Ｄ０問題点を解決するための手段
この発明は完全に整合したデバイスおよび絶縁の領域を
有するバイポーラ・トランジスタを製造する方法を提供
するものである。トランジスタは、コレクタ、ベースお
よびエミッタの層が分子線エピタキシ手法によって、半
導体基板上に順次形成される方法を使用して製造される
。
有するバイポーラ・トランジスタを製造する方法を提供
するものである。トランジスタは、コレクタ、ベースお
よびエミッタの層が分子線エピタキシ手法によって、半
導体基板上に順次形成される方法を使用して製造される
。
エミツタ層は絶縁層によって覆われ、次いで、フォトレ
ジスト層が絶縁層上に形成される。
ジスト層が絶縁層上に形成される。
フォトレジスト層はマスクされ、露出され、現像されて
、デバイスのエミッタ領域と絶縁領域の両方を形成する
ためのエッチ・マスクとして使用されるパターンをもた
らす。したがって、絶縁領域、エミッタ領域、ならびに
ベースおよびコレクタの領域が形成される。
、デバイスのエミッタ領域と絶縁領域の両方を形成する
ためのエッチ・マスクとして使用されるパターンをもた
らす。したがって、絶縁領域、エミッタ領域、ならびに
ベースおよびコレクタの領域が形成される。
Ｅ、実施例
第１図には、半導体基板１０を含む、この発明の製造法
の開始時に用いられる構造の略断面図が示されている。
の開始時に用いられる構造の略断面図が示されている。
基板１０は説明のため、および例として選択されたもの
であって、ｐ型の単結晶シリコンである。次いで、ｎ
＋ ／ ｎコレクタ層１２、ｐ＋ベース層１４およびｎ
＋／ｎエミッタ層１６を含む薄いデバイス層が、周知の
最新の分子線エピタキシ（ＭＢＥ）手法を使用したＭＢ
Ｅ成長によって形成される。
であって、ｐ型の単結晶シリコンである。次いで、ｎ
＋ ／ ｎコレクタ層１２、ｐ＋ベース層１４およびｎ
＋／ｎエミッタ層１６を含む薄いデバイス層が、周知の
最新の分子線エピタキシ（ＭＢＥ）手法を使用したＭＢ
Ｅ成長によって形成される。
次に、二酸化シリコン（ＳｉＯ２）の層１８、チッ化シ
リコン（Ｓｉ３Ｎ＋）の層２０およびフォトレジスト材
料の層２２が付着される。フォトレジスト層はマスクさ
れ、露出され、現像されて、第２図に示すようなデバイ
ス領域用のパターンを形成する。チッ化物層２０および
酸化物層１８を、パターン化されたフォトレジストをマ
スクとして使用してエッチし、絶縁領域２４およびエミ
ッタ領域２６を形成し、これらの領域を第３図に示すよ
うに堆積によって、タングステンーチッ化タングステン
−タングステンのスタックを用いて充填する。
リコン（Ｓｉ３Ｎ＋）の層２０およびフォトレジスト材
料の層２２が付着される。フォトレジスト層はマスクさ
れ、露出され、現像されて、第２図に示すようなデバイ
ス領域用のパターンを形成する。チッ化物層２０および
酸化物層１８を、パターン化されたフォトレジストをマ
スクとして使用してエッチし、絶縁領域２４およびエミ
ッタ領域２６を形成し、これらの領域を第３図に示すよ
うに堆積によって、タングステンーチッ化タングステン
−タングステンのスタックを用いて充填する。
ブロック・アウト・マスクを使用して、エッチ工程を行
ない、タングステンおよびチッ化タングステンを絶縁領
域２４から除去し、かつトレンチ２８を周知のエッチ法
によって、チャネル・ストップ・インブラントを含めて
、下方の基板１０内に形成する。トレンチ２８に二酸化
シリコン絶縁材料を充填したのち、平坦化する。このこ
とによって、第４図に示すように、エミッタ領域２６が
絶縁領域２８と自己整合させられる。
ない、タングステンおよびチッ化タングステンを絶縁領
域２４から除去し、かつトレンチ２８を周知のエッチ法
によって、チャネル・ストップ・インブラントを含めて
、下方の基板１０内に形成する。トレンチ２８に二酸化
シリコン絶縁材料を充填したのち、平坦化する。このこ
とによって、第４図に示すように、エミッタ領域２６が
絶縁領域２８と自己整合させられる。
チッ化物層２０および酸化物層１８を次いで、エツチン
グによって、エミッタ領域２６および絶縁領域２８の間
から除去する。次いで、ドーパント・レベル選択エッチ
を用いてＮ ｎ ＋ ／ ｎエミツタ層１６をエッチし
、かつｐ十ベース層１４をエッチする。側壁３０を第５
図に示すように、シリコン材料２８から成長させる。
グによって、エミッタ領域２６および絶縁領域２８の間
から除去する。次いで、ドーパント・レベル選択エッチ
を用いてＮ ｎ ＋ ／ ｎエミツタ層１６をエッチし
、かつｐ十ベース層１４をエッチする。側壁３０を第５
図に示すように、シリコン材料２８から成長させる。
インブラント・ブロック・アウト・マスクを使用して、
外因性ベース領域３２および外因性コレクタ領域３４を
別々に、インプランテーシヨンおよびアニール・サイク
ルによって形成する。外因性ベース領域３２はホウ素ま
たはガリウムであってもかまわす゛、また外因性コレク
タ領域３４はヒ素またはリンであってもかまわない。次
いで、ケイ化物技術を使用して、第６図に示すように、
ベースおよびコレクタの接点３６を形成する。
外因性ベース領域３２および外因性コレクタ領域３４を
別々に、インプランテーシヨンおよびアニール・サイク
ルによって形成する。外因性ベース領域３２はホウ素ま
たはガリウムであってもかまわす゛、また外因性コレク
タ領域３４はヒ素またはリンであってもかまわない。次
いで、ケイ化物技術を使用して、第６図に示すように、
ベースおよびコレクタの接点３６を形成する。
第７図は、エミッタ、ベースおよびコレクタの接点窓を
開け、かつ接点の金属酸化物被膜４０と相互接続部を形
成したのち、化学蒸着によって酸化物３８を形成したの
ちの最終構造の略断面図である。
開け、かつ接点の金属酸化物被膜４０と相互接続部を形
成したのち、化学蒸着によって酸化物３８を形成したの
ちの最終構造の略断面図である。
第６図は、エミッタ８１、ベース８２およびコレクタ８
３、ならびにそれぞれの接点位置５０．５２および５４
とトレンチ幅８４を含む、デバイスの関係を示す略平面
図である。
３、ならびにそれぞれの接点位置５０．５２および５４
とトレンチ幅８４を含む、デバイスの関係を示す略平面
図である。
Ｆ０発明の効果
上記のように、この発明はベース幅が狭い、改良された
バイポーラ・トランジスタの構造を提供するものである
。
バイポーラ・トランジスタの構造を提供するものである
。
第１図ないし第７図は、この発明によるバイポーラ・ト
ランジスタの製造工程および構造を示す略断面図である
。 第６図は、エミッタ、ベースおよびコレクタ、ならびに
それぞれの接点位置を含む、デバイスの関係を示す略平
面図である。 １０・・・・半導体基板、１２・・・・ｎ＋／ｎコレク
タ層、１４・・・・ｐ＋ベース層、１６・・・・ｎ＋／
ｎエミッタ層、１８゛・・・・二酸化シリコン層、２０
・・・・チッ化シリコン層、２２・・・・フォトレジス
ト層、２４・・・・絶縁領域、２６・・・・エミッタ領
域、２８・・・・トレンチ、３０・・・・側壁、３２・
・・・外因性ベース領域、３４・・・・外因性コレクタ
領域、３８・・・・接点、３８・・・・酸化物、４０・
・・・金属酸化物、５０．５２．５４・・・・接点位置
。 出願人 インターナシｅナル・ビジネス・マシーンズ
・コーポレーシロン 代理人 弁理士 山 本 仁 朗（外１名） ＦＩＧ、Ｉ ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、４ ＦＩＧ、５ ＦＩＧ、６ ６フ ” ０二ニツク Ｓ（
ランジスタの製造工程および構造を示す略断面図である
。 第６図は、エミッタ、ベースおよびコレクタ、ならびに
それぞれの接点位置を含む、デバイスの関係を示す略平
面図である。 １０・・・・半導体基板、１２・・・・ｎ＋／ｎコレク
タ層、１４・・・・ｐ＋ベース層、１６・・・・ｎ＋／
ｎエミッタ層、１８゛・・・・二酸化シリコン層、２０
・・・・チッ化シリコン層、２２・・・・フォトレジス
ト層、２４・・・・絶縁領域、２６・・・・エミッタ領
域、２８・・・・トレンチ、３０・・・・側壁、３２・
・・・外因性ベース領域、３４・・・・外因性コレクタ
領域、３８・・・・接点、３８・・・・酸化物、４０・
・・・金属酸化物、５０．５２．５４・・・・接点位置
。 出願人 インターナシｅナル・ビジネス・マシーンズ
・コーポレーシロン 代理人 弁理士 山 本 仁 朗（外１名） ＦＩＧ、Ｉ ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、４ ＦＩＧ、５ ＦＩＧ、６ ６フ ” ０二ニツク Ｓ（
Claims (1)
- 【特許請求の範囲】 （ａ）第１の導電型の基板上に、デバイス・コレクタ層
を与えるようにエピタキシャル半導体材料からなる第１
の層を形成し、 （ｂ）上記第１の層上に、デバイス・ベース層を与える
ように第２の導電型半導体材料から成る第２の層を形成
し、 （ｃ）上記第２の層上に、デバイス・エミッタ層を与え
るように第１の導電型半導体材料からなる第３の層を形
成し、 （ｄ）上記第３の層上に、絶縁材料からなる第４の層を
形成し、 （ｅ）上記第４の層上に、上記第４の層とは異なる絶縁
材料からなる第５の層を形成し、（ｆ）上記第５の層上
に、フォトレジスト材料からなる第６の層を形成し、 （ｇ）上記第６の層を、マスク、露光および現像して上
記第６の層に、上記第５の層上にトランジスタ・デバイ
ス領域を画定するためのパターン化された開口を形成し
、 （ｈ）上記パターン化された第６の層をエッチ・マスク
として使用することにより、上記第４および第５の層の
対応する部分をエッチング除去してトレンチ領域を形成
し、 （ｉ）上記トレンチ領域を、金属および金属ケイ化物で
充填し、 （ｊ）上記トレンチ領域の一部をマスクしてエッチング
することにより、上記トレンチ領域の選択された領域か
ら金属および金属ケイ化物をエッチング除去することに
より、選択されなかった上記トレンチ領域中の金属およ
び金属ケイ化物をデバイス・エミッタ領域として残し、 （ｋ）上記選択されたトレンチ領域において、上記基板
中に到達するように上記第１、第２および第３の層をさ
らにエッチングし、 （ｌ）上記さらにエッチングされた上記選択されたトレ
ンチ領域に、上記デバイス・エミッタ領域と自己整合で
あるデバイス分離領域を形成するために絶縁材料を充填
し、 （ｍ）上記分離領域と上記エミッタ領域の間に外因性ベ
ースおよびコレクタ領域を形成する工程を有するバイポ
ーラ・トランジスタ・デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US37916 | 1987-04-13 | ||
| US07/037,916 US4738624A (en) | 1987-04-13 | 1987-04-13 | Bipolar transistor structure with self-aligned device and isolation and fabrication process therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263766A true JPS63263766A (ja) | 1988-10-31 |
| JPH0622240B2 JPH0622240B2 (ja) | 1994-03-23 |
Family
ID=21897044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63032010A Expired - Lifetime JPH0622240B2 (ja) | 1987-04-13 | 1988-02-16 | バイポーラ・トランジスタ・デバイスの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4738624A (ja) |
| EP (1) | EP0288691B1 (ja) |
| JP (1) | JPH0622240B2 (ja) |
| DE (1) | DE3869181D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4897703A (en) * | 1988-01-29 | 1990-01-30 | Texas Instruments Incorporated | Recessed contact bipolar transistor and method |
| US4985744A (en) * | 1988-01-29 | 1991-01-15 | Texas Instruments Incorporated | Method for forming a recessed contact bipolar transistor and field effect transistor |
| US4957875A (en) * | 1988-08-01 | 1990-09-18 | International Business Machines Corporation | Vertical bipolar transistor |
| US5144403A (en) * | 1989-02-07 | 1992-09-01 | Hewlett-Packard Company | Bipolar transistor with trench-isolated emitter |
| JPH0812865B2 (ja) * | 1989-06-06 | 1996-02-07 | 株式会社東芝 | バイポーラトランジスタとその製造方法 |
| JPH0812866B2 (ja) * | 1989-07-07 | 1996-02-07 | 株式会社東芝 | バイポーラ型半導体装置 |
| US5132765A (en) * | 1989-09-11 | 1992-07-21 | Blouse Jeffrey L | Narrow base transistor and method of fabricating same |
| US5008207A (en) * | 1989-09-11 | 1991-04-16 | International Business Machines Corporation | Method of fabricating a narrow base transistor |
| US5268314A (en) * | 1990-01-16 | 1993-12-07 | Philips Electronics North America Corp. | Method of forming a self-aligned bipolar transistor |
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| JPH06132298A (ja) * | 1992-10-14 | 1994-05-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5389553A (en) * | 1993-06-30 | 1995-02-14 | National Semiconductor Corporation | Methods for fabrication of transistors |
| US5583059A (en) * | 1994-06-01 | 1996-12-10 | International Business Machines Corporation | Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI |
| JPH08236537A (ja) * | 1994-12-22 | 1996-09-13 | Motorola Inc | エピ層を用いない高性能高電圧バイポーラ・トランジスタ |
| JP3263299B2 (ja) * | 1995-12-04 | 2002-03-04 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US6894328B2 (en) * | 2002-08-13 | 2005-05-17 | Newport Fab, Llc | Self-aligned bipolar transistor having recessed spacers and method for fabricating same |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US104102A (en) * | 1870-06-14 | Improvement in elevating apparatus | ||
| US4135954A (en) * | 1977-07-12 | 1979-01-23 | International Business Machines Corporation | Method for fabricating self-aligned semiconductor devices utilizing selectively etchable masking layers |
| US4238278A (en) * | 1979-06-14 | 1980-12-09 | International Business Machines Corporation | Polycrystalline silicon oxidation method for making shallow and deep isolation trenches |
| US4252582A (en) * | 1980-01-25 | 1981-02-24 | International Business Machines Corporation | Self aligned method for making bipolar transistor having minimum base to emitter contact spacing |
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| US4338138A (en) * | 1980-03-03 | 1982-07-06 | International Business Machines Corporation | Process for fabricating a bipolar transistor |
| US4378630A (en) * | 1980-05-05 | 1983-04-05 | International Business Machines Corporation | Process for fabricating a high performance PNP and NPN structure |
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| US4433470A (en) * | 1981-05-19 | 1984-02-28 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing semiconductor device utilizing selective etching and diffusion |
| US4428111A (en) * | 1981-12-07 | 1984-01-31 | Bell Telephone Laboratories, Incorporated | Microwave transistor |
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| FR2549293B1 (fr) * | 1983-07-13 | 1986-10-10 | Silicium Semiconducteur Ssc | Transistor bipolaire haute frequence et son procede de fabrication |
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| GB2180991B (en) * | 1985-08-28 | 1988-11-23 | Mitsubishi Electric Corp | Method for forming silicide electrode in semiconductor device |
| US4696097A (en) * | 1985-10-08 | 1987-09-29 | Motorola, Inc. | Poly-sidewall contact semiconductor device method |
-
1987
- 1987-04-13 US US07/037,916 patent/US4738624A/en not_active Expired - Fee Related
-
1988
- 1988-02-16 JP JP63032010A patent/JPH0622240B2/ja not_active Expired - Lifetime
- 1988-03-04 DE DE8888103370T patent/DE3869181D1/de not_active Expired - Fee Related
- 1988-03-04 EP EP88103370A patent/EP0288691B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4738624A (en) | 1988-04-19 |
| EP0288691A1 (en) | 1988-11-02 |
| JPH0622240B2 (ja) | 1994-03-23 |
| EP0288691B1 (en) | 1992-03-18 |
| DE3869181D1 (de) | 1992-04-23 |
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