JP2669377B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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-
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にバイポーラトランジスタの製造方法に関す
る。
係わり、特にバイポーラトランジスタの製造方法に関す
る。
【０００２】
【従来の技術】ＧＨｚ帯の通信技術などに適用される半
導体集積回路としては、高速動作が可能なバイポーラト
ランジスタが広く使用されている。一般にバイポーラト
ランジスタの高速化としては、キャリアが通過する真性
ベース領域の薄膜化が不可欠であることが知られてい
る。さらにエミッタ、ベース、コレクタ領域やこれらの
電極に付随する寄生抵抗の低減および寄生容量の低減が
必要である。特に寄生容量の低減については、トランジ
スタを微細化することが重要となる。このために精度の
高い微細加工技術が必要である。このために精度が高い
微細加工技術が必要であるが、微細加工技術のみに依存
しないでデバイス特性を改善する手法として、エミッタ
領域とベースコンタクト領域もしくはベース電極とを自
己整合（Ｓｅｌｆ−Ａｌｉｇｎ）により形成する技術が
知られている。
導体集積回路としては、高速動作が可能なバイポーラト
ランジスタが広く使用されている。一般にバイポーラト
ランジスタの高速化としては、キャリアが通過する真性
ベース領域の薄膜化が不可欠であることが知られてい
る。さらにエミッタ、ベース、コレクタ領域やこれらの
電極に付随する寄生抵抗の低減および寄生容量の低減が
必要である。特に寄生容量の低減については、トランジ
スタを微細化することが重要となる。このために精度の
高い微細加工技術が必要である。このために精度が高い
微細加工技術が必要であるが、微細加工技術のみに依存
しないでデバイス特性を改善する手法として、エミッタ
領域とベースコンタクト領域もしくはベース電極とを自
己整合（Ｓｅｌｆ−Ａｌｉｇｎ）により形成する技術が
知られている。
【０００３】この自己整合バイポーラトランジスタの構
造及び製造方法に関しては、ＩＥＥＥ Ｔｒａｎｓａｃ
ｔｉｏｎｓ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏ
ｌ．ＥＤ−２８ ｐｐ．１０１０−１０１３，１９８１
に記載された技術が基本になっており、現在までに数多
くのバリエーションがある。なかでもＣＭＯＳを同一基
板上に形成した集積回路（ＢｉーＣＭＯＳ）に対しても
利用できる典型的なバイポーラトランジスタの製造方法
を図５および図６を参照して説明する。
造及び製造方法に関しては、ＩＥＥＥ Ｔｒａｎｓａｃ
ｔｉｏｎｓ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏ
ｌ．ＥＤ−２８ ｐｐ．１０１０−１０１３，１９８１
に記載された技術が基本になっており、現在までに数多
くのバリエーションがある。なかでもＣＭＯＳを同一基
板上に形成した集積回路（ＢｉーＣＭＯＳ）に対しても
利用できる典型的なバイポーラトランジスタの製造方法
を図５および図６を参照して説明する。
【０００４】Ｐ型単結晶シリコン基体１にＮ+ 型埋め込
み層２と図示されていないＰ+ 型埋め込み層（埋め込み
ボロン層）を形成し、その上にエピタキシャル成長によ
りＮ型単結晶シリコン層３を形成してシリコン基板を構
成する（図５（Ａ））。次に選択酸化（ＬＯＣＯＳ）法
で、単結晶シリコン層３の平坦な表面から内部に一部埋
設する素子分離酸化膜（フィールド酸化膜）４を形成す
る。その後、Ｎ型不純物を導入してコレクタ引き出し領
域５を形成する（図５（Ｂ））。そしてウエハー全面に
ＣＶＤ法によりシリコン酸化膜６を成長し、バイポーラ
トランジスタ形成領域７が露出するようにシリコン酸化
膜６を選択的に除去する（図５（Ｃ））。次に、ＣＶＤ
法によりＰ型ポリシリコン層８を形成し、その上に絶縁
膜９を形成する。その後、ポリシリコン層８を十分にＰ
型化するために、９００℃〜９５０℃の熱処理を１０分
〜３０分間施し、ポリシリコン層８内部のボロンを活性
化する。このとき、Ｎ型単結晶シリコン層３のバイポー
ラトランジスタ形成領域７、すなわちバイポーラトラン
ジスタのベース、エミッタを形成する領域７の全面に、
表面から深さ５０ｎｍ〜１００ｎｍのＰ型不純物領域４
０を形成する。このＰ型不純物領域４０は、バイポーラ
トランジスタの真性ベース領域とベース電極とを電気的
に接続するリンクベースとなる（図５（Ｄ））。次に、
ポリシリコン層８と絶縁膜９をパターニングしてベース
電極１１を形状形成する（図５（Ｄ））。次に、絶縁膜
９およびベース電極１１を選択的にそれぞれ異方性のド
ライエッチングを行なって開口部４１すなわちエミッタ
コンタクト孔４１を形成する。このエミッタコンタクト
孔４１は真性ベース領域の形状およびエミッタ領域の形
状を決定するから精度よく形成しなければならない。し
たがって異方性のドライエッチングで垂直な壁面の孔と
する必要がある。
み層２と図示されていないＰ+ 型埋め込み層（埋め込み
ボロン層）を形成し、その上にエピタキシャル成長によ
りＮ型単結晶シリコン層３を形成してシリコン基板を構
成する（図５（Ａ））。次に選択酸化（ＬＯＣＯＳ）法
で、単結晶シリコン層３の平坦な表面から内部に一部埋
設する素子分離酸化膜（フィールド酸化膜）４を形成す
る。その後、Ｎ型不純物を導入してコレクタ引き出し領
域５を形成する（図５（Ｂ））。そしてウエハー全面に
ＣＶＤ法によりシリコン酸化膜６を成長し、バイポーラ
トランジスタ形成領域７が露出するようにシリコン酸化
膜６を選択的に除去する（図５（Ｃ））。次に、ＣＶＤ
法によりＰ型ポリシリコン層８を形成し、その上に絶縁
膜９を形成する。その後、ポリシリコン層８を十分にＰ
型化するために、９００℃〜９５０℃の熱処理を１０分
〜３０分間施し、ポリシリコン層８内部のボロンを活性
化する。このとき、Ｎ型単結晶シリコン層３のバイポー
ラトランジスタ形成領域７、すなわちバイポーラトラン
ジスタのベース、エミッタを形成する領域７の全面に、
表面から深さ５０ｎｍ〜１００ｎｍのＰ型不純物領域４
０を形成する。このＰ型不純物領域４０は、バイポーラ
トランジスタの真性ベース領域とベース電極とを電気的
に接続するリンクベースとなる（図５（Ｄ））。次に、
ポリシリコン層８と絶縁膜９をパターニングしてベース
電極１１を形状形成する（図５（Ｄ））。次に、絶縁膜
９およびベース電極１１を選択的にそれぞれ異方性のド
ライエッチングを行なって開口部４１すなわちエミッタ
コンタクト孔４１を形成する。このエミッタコンタクト
孔４１は真性ベース領域の形状およびエミッタ領域の形
状を決定するから精度よく形成しなければならない。し
たがって異方性のドライエッチングで垂直な壁面の孔と
する必要がある。
【０００５】この際にＮ型真性ベース領域となる部分の
リングベース４０すなわちＰ型不純物領域４０を深さ方
向に全部取り除く必要があるために実際に形成されたＰ
型不純物領域４０の深さだけ基板（単結晶シリコン層）
の表面箇所４１Ａをエッチング除去して掘り下げる。そ
して露出した単結晶シリコン層３のＮ型コレクタ領域と
なる部分にボロンをイオン注入してＰ型真性ベース領域
４７を形成する（図６（Ａ））。
リングベース４０すなわちＰ型不純物領域４０を深さ方
向に全部取り除く必要があるために実際に形成されたＰ
型不純物領域４０の深さだけ基板（単結晶シリコン層）
の表面箇所４１Ａをエッチング除去して掘り下げる。そ
して露出した単結晶シリコン層３のＮ型コレクタ領域と
なる部分にボロンをイオン注入してＰ型真性ベース領域
４７を形成する（図６（Ａ））。
【０００６】その後、ベース電極１１の側壁に絶縁膜の
サイドウォール１８を形成する（図６（Ｂ））。次に、
Ｎ型エミッタ電極２２を形成し、エミッタ電極２２から
Ｎ型不純物を拡散させてＮ型エミッタ領域２３を形成す
る（図６（Ｃ））。次に、層間絶縁膜２４を形成し、こ
こにスルーホールを形成し、アルミなどの金属配線２５
をそれぞれ形成する（図６（Ｄ））。
サイドウォール１８を形成する（図６（Ｂ））。次に、
Ｎ型エミッタ電極２２を形成し、エミッタ電極２２から
Ｎ型不純物を拡散させてＮ型エミッタ領域２３を形成す
る（図６（Ｃ））。次に、層間絶縁膜２４を形成し、こ
こにスルーホールを形成し、アルミなどの金属配線２５
をそれぞれ形成する（図６（Ｄ））。
【０００７】
【発明が解決しようとする課題】しかしながら上記製造
方法では、エミッタコンタクト開口時にＮ型真性ベース
領域となるリングベースを取り除くために基板表面から
リングベース（Ｐ型不純物領域）の深さに合わせて５０
ｎｍ〜１００ｎｍの深さ精度よくエッチングしなくては
ならないが、実際にはウエハー面内での基板掘れ量を所
定の深さに制御することが極めて困難であり、歩留よく
良好なデバイス特性を得にくい欠点を有する。
方法では、エミッタコンタクト開口時にＮ型真性ベース
領域となるリングベースを取り除くために基板表面から
リングベース（Ｐ型不純物領域）の深さに合わせて５０
ｎｍ〜１００ｎｍの深さ精度よくエッチングしなくては
ならないが、実際にはウエハー面内での基板掘れ量を所
定の深さに制御することが極めて困難であり、歩留よく
良好なデバイス特性を得にくい欠点を有する。
【０００８】その理由は、現在の異方性ドライエッチン
グ技術では、ポリシリコンと単結晶シリコンとのエッチ
ング速度差がほとんどないため、厚いＰ型ポリシリコン
ベース電極１１にエミッタコンタクト孔４１を形成し単
結晶シリコン基板の表面箇所４１Ａを掘り下げたエッチ
ングの終点検出が困難であることや、ウエハー面内での
基板掘れ量が異方性ドライエッチングの面内均一性に大
きく依存するからである。
グ技術では、ポリシリコンと単結晶シリコンとのエッチ
ング速度差がほとんどないため、厚いＰ型ポリシリコン
ベース電極１１にエミッタコンタクト孔４１を形成し単
結晶シリコン基板の表面箇所４１Ａを掘り下げたエッチ
ングの終点検出が困難であることや、ウエハー面内での
基板掘れ量が異方性ドライエッチングの面内均一性に大
きく依存するからである。
【０００９】基板掘れ量が少ないと、真性ベース領域に
リングベース領域のボロンが残留してしまい、真性ベー
ス領域が厚くなってバイポーラトランジスタの高周波特
性が劣化する。
リングベース領域のボロンが残留してしまい、真性ベー
ス領域が厚くなってバイポーラトランジスタの高周波特
性が劣化する。
【００１０】一方、基板掘れ量が大きすぎると真性ベー
ス領域とリングベースとが離れてしまい、ベースオープ
ンもしくはベース抵抗の増大を招く。
ス領域とリングベースとが離れてしまい、ベースオープ
ンもしくはベース抵抗の増大を招く。
【００１１】さらに異方性のドライエッチングだけでエ
ミッタコンタクト孔を形成するため、真性ベース領域に
エッチングダメージを及ぼし、デバイス特性の劣化を引
き起こしやすい欠点を有する。
ミッタコンタクト孔を形成するため、真性ベース領域に
エッチングダメージを及ぼし、デバイス特性の劣化を引
き起こしやすい欠点を有する。
【００１２】したがって本発明の目的は、表面にエッチ
ングダメージを発生していない基板表面から所定の深さ
形状の真性ベース領域を形成し、この真性ベース領域を
信頼性よくベース電極に接続することが可能なバイポー
ラトランジスタを得る半導体装置の製造方法を提供する
ことである。
ングダメージを発生していない基板表面から所定の深さ
形状の真性ベース領域を形成し、この真性ベース領域を
信頼性よくベース電極に接続することが可能なバイポー
ラトランジスタを得る半導体装置の製造方法を提供する
ことである。
【００１３】
【課題を解決するための手段】本発明の特徴は、シリコ
ン基板のバイポーラトランジスタ形成領域の第１導電型
の主面より内部に一部埋設する埋設シリコン酸化膜を選
択的に形成し、前記埋設シリコン酸化膜を除去すること
により凹部を形成し、前記凹部の端部分を有して構成さ
れた間隙に第２導電型のポリシリコン膜を埋め込むこと
により第２導電型の真性ベース領域とベース電極とを電
気的に接続するリンクベースを形成する半導体装置の製
造方法にある。ここで前記埋設シリコン酸化膜はバーズ
ビーク状の突出端部を有し、前記間隙はこの突出端部を
除去したことにより形状形成されることが好ましい。
ン基板のバイポーラトランジスタ形成領域の第１導電型
の主面より内部に一部埋設する埋設シリコン酸化膜を選
択的に形成し、前記埋設シリコン酸化膜を除去すること
により凹部を形成し、前記凹部の端部分を有して構成さ
れた間隙に第２導電型のポリシリコン膜を埋め込むこと
により第２導電型の真性ベース領域とベース電極とを電
気的に接続するリンクベースを形成する半導体装置の製
造方法にある。ここで前記埋設シリコン酸化膜はバーズ
ビーク状の突出端部を有し、前記間隙はこの突出端部を
除去したことにより形状形成されることが好ましい。
【００１４】また、前記埋設シリコン酸化膜は前記バイ
ポーラトランジスタ形成領域を区画する素子分離酸化膜
と同一工程で形成されることができる。この場合、前記
埋設シリコン酸化膜上に設けられたベース電極もしくは
ベース電極材に、該埋設シリコン酸化膜に達するエミッ
タコンタクト孔を異方性のドライエッチングで形成し、
しかる後、該埋設シリコン酸化膜をウエットエッチング
で全部除去することが好ましい。
ポーラトランジスタ形成領域を区画する素子分離酸化膜
と同一工程で形成されることができる。この場合、前記
埋設シリコン酸化膜上に設けられたベース電極もしくは
ベース電極材に、該埋設シリコン酸化膜に達するエミッ
タコンタクト孔を異方性のドライエッチングで形成し、
しかる後、該埋設シリコン酸化膜をウエットエッチング
で全部除去することが好ましい。
【００１５】あるいは、前記埋設シリコン酸化膜は、前
記バイポーラトランジスタ形成領域を区画する素子分離
酸化膜とは別の工程で形成され、前記埋設シリコン酸化
膜の膜厚は前記素子分離酸化膜の膜厚より薄くすること
ができる。この場合、前記シリコン基板のバイポーラト
ランジスタ形成領域の全面上にシリコン酸化膜を形成
し、該シリコン酸化膜上にベース電極もしくはベース電
極材を形成し、該ベース電極もしくはベース電極材に該
シリコン酸化膜に達するエミッタコンタクト孔を異方性
のドライエッチングで形成し、該エミッタコンタクト孔
下の該シリコン酸化膜の箇所をウエットエッチングで除
去し、これにより露出した前記バイポーラトランジスタ
形成領域の箇所に前記埋設シリコン酸化膜を形成するこ
とが好ましい。
記バイポーラトランジスタ形成領域を区画する素子分離
酸化膜とは別の工程で形成され、前記埋設シリコン酸化
膜の膜厚は前記素子分離酸化膜の膜厚より薄くすること
ができる。この場合、前記シリコン基板のバイポーラト
ランジスタ形成領域の全面上にシリコン酸化膜を形成
し、該シリコン酸化膜上にベース電極もしくはベース電
極材を形成し、該ベース電極もしくはベース電極材に該
シリコン酸化膜に達するエミッタコンタクト孔を異方性
のドライエッチングで形成し、該エミッタコンタクト孔
下の該シリコン酸化膜の箇所をウエットエッチングで除
去し、これにより露出した前記バイポーラトランジスタ
形成領域の箇所に前記埋設シリコン酸化膜を形成するこ
とが好ましい。
【００１６】
【作用】以上のように本発明では、バイポーラトランジ
スタ形成領域に埋設シリコン酸化膜を選択的に形成し、
この埋設シリコン酸化膜を除去することにより形成され
た間隙にポリシリコン膜を埋め込むことにより真性ベー
ス領域とベース電極とを電気的に接続するリンクベース
を形成するものであるから、真性ベース領域を形成する
箇所に、真性ベース領域とベース電極とを接続するリン
クベースとなる不純物領域を一度も形成しないで工程を
進め、真性ベース領域を形成するに際してリンクベース
の不純物領域を除去するために基板を掘る必要がなく、
リンクベースとなる不純物領域が残って真性ベース領域
の深さ方向が所定形状に形成されない不都合は発生しな
いし、あるいは真性ベース領域とリンクベースとが離間
してオープンもしくは高抵抗になる不都合も発生しな
い。
スタ形成領域に埋設シリコン酸化膜を選択的に形成し、
この埋設シリコン酸化膜を除去することにより形成され
た間隙にポリシリコン膜を埋め込むことにより真性ベー
ス領域とベース電極とを電気的に接続するリンクベース
を形成するものであるから、真性ベース領域を形成する
箇所に、真性ベース領域とベース電極とを接続するリン
クベースとなる不純物領域を一度も形成しないで工程を
進め、真性ベース領域を形成するに際してリンクベース
の不純物領域を除去するために基板を掘る必要がなく、
リンクベースとなる不純物領域が残って真性ベース領域
の深さ方向が所定形状に形成されない不都合は発生しな
いし、あるいは真性ベース領域とリンクベースとが離間
してオープンもしくは高抵抗になる不都合も発生しな
い。
【００１７】
【実施例】以下、図面を参照して本発明を説明する。
【００１８】図１および図２は本発明の第１の実施例の
製造方法を工程順に示した断面図である。
製造方法を工程順に示した断面図である。
【００１９】まず図１（Ａ）において、Ｐ型単結晶シリ
コン基体１にイオン注入等の技術を用いて、Ｎ+ 型埋め
込み層（埋め込み砒素層）２と図示されていないＰ+ 型
埋め込み層（埋め込みボロン層）を形成する。このＰ+
型埋め込み層はバイポーラトランジスタを電気的に素子
分離する層でありバイポーラトランジスタの周囲に形成
される。その後、エピタキシャル成長により、０．５μ
ｍ〜２．０μｍ厚さのＮ型単結晶シリコン層（シリコン
エピタキシャル層）３を形成してシリコン基板を構成す
る。次に、図示されていないが、Ｎ型単結晶シリコン層
３の内部にイオン注入等の公知の技術を用いてＰ+ 型埋
め込み層の上部にＰ型ウエルを形成する。そしてその表
面にシリコン酸化膜（図示省略）を下地にして耐酸化性
膜パターンとしてシリコン窒化膜パターン２１を形成す
る。
コン基体１にイオン注入等の技術を用いて、Ｎ+ 型埋め
込み層（埋め込み砒素層）２と図示されていないＰ+ 型
埋め込み層（埋め込みボロン層）を形成する。このＰ+
型埋め込み層はバイポーラトランジスタを電気的に素子
分離する層でありバイポーラトランジスタの周囲に形成
される。その後、エピタキシャル成長により、０．５μ
ｍ〜２．０μｍ厚さのＮ型単結晶シリコン層（シリコン
エピタキシャル層）３を形成してシリコン基板を構成す
る。次に、図示されていないが、Ｎ型単結晶シリコン層
３の内部にイオン注入等の公知の技術を用いてＰ+ 型埋
め込み層の上部にＰ型ウエルを形成する。そしてその表
面にシリコン酸化膜（図示省略）を下地にして耐酸化性
膜パターンとしてシリコン窒化膜パターン２１を形成す
る。
【００２０】次に図１（Ｂ）において、シリコン窒化膜
パターン２１をマスクにして酸化性雰囲気中で高温熱処
理を行なう公知の技術である選択酸化（ＬＯＣＯＳ）法
で、シリコン基板の平坦な主面、すなわち単結晶シリコ
ン層３の平坦な表面から内部に一部埋設する素子分離酸
化膜（フィールド酸化膜）４を３００〜４００ｎｍの厚
さに形成する。これによってＮ型単結晶シリコン層３の
バイポーラトランジスタが形成される領域７がＰ型単結
晶シリコン基体１、Ｐ+ 型埋め込み層、Ｐ型ウエルとで
電気的に素子分離される。
パターン２１をマスクにして酸化性雰囲気中で高温熱処
理を行なう公知の技術である選択酸化（ＬＯＣＯＳ）法
で、シリコン基板の平坦な主面、すなわち単結晶シリコ
ン層３の平坦な表面から内部に一部埋設する素子分離酸
化膜（フィールド酸化膜）４を３００〜４００ｎｍの厚
さに形成する。これによってＮ型単結晶シリコン層３の
バイポーラトランジスタが形成される領域７がＰ型単結
晶シリコン基体１、Ｐ+ 型埋め込み層、Ｐ型ウエルとで
電気的に素子分離される。
【００２１】この選択酸化法で素子分離酸化膜４を形成
する際に、素子分離酸化膜４により区画されたＮ型単結
晶シリコン層のバイポーラトランジスタ形成領域７の中
央部分にも素子分離酸化膜４と同様の、平坦な表面から
内部に一部埋設する膜厚３００〜４００ｎｍの厚い埋設
シリコン酸化膜１４を形成する。素子分離酸化膜４と同
様に埋設シリコン酸化膜１４の端部１４Ｅは徐々に膜厚
が減少する突出部となっている。一般にこの端部をバー
ズビークと称している。
する際に、素子分離酸化膜４により区画されたＮ型単結
晶シリコン層のバイポーラトランジスタ形成領域７の中
央部分にも素子分離酸化膜４と同様の、平坦な表面から
内部に一部埋設する膜厚３００〜４００ｎｍの厚い埋設
シリコン酸化膜１４を形成する。素子分離酸化膜４と同
様に埋設シリコン酸化膜１４の端部１４Ｅは徐々に膜厚
が減少する突出部となっている。一般にこの端部をバー
ズビークと称している。
【００２２】次に図１（Ｂ）で２点鎖線で示したシリコ
ン窒化膜パターン２１を除去した後、コレクタ電極を引
き出す領域にイオン注入等の技術を用いて、例えばリン
などのＮ型の不純物を注入し、９００℃〜１０００℃の
窒素雰囲気で１０分〜３０分熱処理を施すことによっ
て、低抵抗のＮ+ 型コレクタ引き出し領域５を形成す
る。
ン窒化膜パターン２１を除去した後、コレクタ電極を引
き出す領域にイオン注入等の技術を用いて、例えばリン
などのＮ型の不純物を注入し、９００℃〜１０００℃の
窒素雰囲気で１０分〜３０分熱処理を施すことによっ
て、低抵抗のＮ+ 型コレクタ引き出し領域５を形成す
る。
【００２３】次に図１（Ｃ）において、ウエハー全面に
ＣＶＤ法により膜厚５０ｎｍ〜１００ｎｍの薄いシリコ
ン酸化膜６を成長する。その後、微細加工技術を用い
て、厚い埋設シリコン酸化膜１４上を含めたバイポーラ
トランジスタ形成領域７上、すなわちバイポーラトラン
ジスタのベース、エミッタを形成する領域上のシリコン
酸化膜６を選択的に除去する。この除去は基板表面にプ
ラズマドライエッチングによるダメージが入らないよう
に、最終的にはウエットエッチングを用いる。
ＣＶＤ法により膜厚５０ｎｍ〜１００ｎｍの薄いシリコ
ン酸化膜６を成長する。その後、微細加工技術を用い
て、厚い埋設シリコン酸化膜１４上を含めたバイポーラ
トランジスタ形成領域７上、すなわちバイポーラトラン
ジスタのベース、エミッタを形成する領域上のシリコン
酸化膜６を選択的に除去する。この除去は基板表面にプ
ラズマドライエッチングによるダメージが入らないよう
に、最終的にはウエットエッチングを用いる。
【００２４】次に図１（Ｄ）において、ＣＶＤ法により
ベース電極となるポリシリコン層８を３００ｎｍ〜４０
０ｎｍの膜厚で成長する。このポリシリコン層８にはＰ
型の不純物を導入する必要がある。このためにはＣＶＤ
成長時にボロンがポリシリコン層中に含まれるようにす
るか、あるいは不純物を含まないポリシリコン層を成長
した後にイオン注入法でＰ型不純物を導入する。
ベース電極となるポリシリコン層８を３００ｎｍ〜４０
０ｎｍの膜厚で成長する。このポリシリコン層８にはＰ
型の不純物を導入する必要がある。このためにはＣＶＤ
成長時にボロンがポリシリコン層中に含まれるようにす
るか、あるいは不純物を含まないポリシリコン層を成長
した後にイオン注入法でＰ型不純物を導入する。
【００２５】そしてエミッタ電極とベース電極とを絶縁
するために、例えばシリコン窒化膜９などの絶縁膜を成
長する。その後、ポリシリコン層８が十分にＰ型になる
ように、９００℃〜９５０℃の熱処理を１０分〜３０分
施し、ポリシリコン層８内部のボロンを活性化する。こ
のとき、Ｎ型単結晶シリコン層３のバイポーラトランジ
スタ形成領域７のうち厚い埋設シリコン酸化膜１４の周
囲の箇所に、表面から深さ５０ｎｍ〜１００ｎｍのＰ型
不純物領域１０が形成される。このＰ型不純物領域１０
は、バイポーラトランジスタの真性ベース領域とベース
電極とを電気的に接続するリンクベースの一部となる。
するために、例えばシリコン窒化膜９などの絶縁膜を成
長する。その後、ポリシリコン層８が十分にＰ型になる
ように、９００℃〜９５０℃の熱処理を１０分〜３０分
施し、ポリシリコン層８内部のボロンを活性化する。こ
のとき、Ｎ型単結晶シリコン層３のバイポーラトランジ
スタ形成領域７のうち厚い埋設シリコン酸化膜１４の周
囲の箇所に、表面から深さ５０ｎｍ〜１００ｎｍのＰ型
不純物領域１０が形成される。このＰ型不純物領域１０
は、バイポーラトランジスタの真性ベース領域とベース
電極とを電気的に接続するリンクベースの一部となる。
【００２６】次に図１（Ｅ）において、ポリシリコン層
８と絶縁膜９を微細加工技術でパターニングしてベース
電極１１を形状形成する。
８と絶縁膜９を微細加工技術でパターニングしてベース
電極１１を形状形成する。
【００２７】次に図２（Ａ）において、絶縁膜９および
ベース電極１１を選択的にそれぞれ異方性のドライエッ
チングして埋設シリコン酸化膜１４の上面の中央部に達
する開口部１２を形成する。この開口部１２はエミッタ
電極を接続させる穴、すなわちエミッタコンタクト孔１
２となる。この異方性のドライエッチングにおいて埋設
シリコン膜１４がエッチングストッパーとなる。
ベース電極１１を選択的にそれぞれ異方性のドライエッ
チングして埋設シリコン酸化膜１４の上面の中央部に達
する開口部１２を形成する。この開口部１２はエミッタ
電極を接続させる穴、すなわちエミッタコンタクト孔１
２となる。この異方性のドライエッチングにおいて埋設
シリコン膜１４がエッチングストッパーとなる。
【００２８】そしてウエットエッチングにより埋設シリ
コン酸化膜１４を全部除去する。これにより基板表面よ
り内部に凹部１３が形成され、この凹部１３の側部はベ
ース電極１１と接続するＰ型不純物領域１０により構成
され、底部は単結晶シリコン層３のＮ型の部分、すなわ
ちあとからの工程でこの部分にＰ型不純物を導入してＰ
型真性ベース領域となる部分で構成されている。またこ
の凹部１３およびＰ型ポリシリコンベース電極１１の底
面端部分からなる楕円形断面の空洞の形状は埋設シリコ
ン酸化膜１４の形状のリプリカ状であるから、その空洞
の端部は埋設シリコン酸化膜１４の突出状端部（バーズ
ビーク）１４Ｅに対応した形状の間隙１３Ｅとなってい
る。
コン酸化膜１４を全部除去する。これにより基板表面よ
り内部に凹部１３が形成され、この凹部１３の側部はベ
ース電極１１と接続するＰ型不純物領域１０により構成
され、底部は単結晶シリコン層３のＮ型の部分、すなわ
ちあとからの工程でこの部分にＰ型不純物を導入してＰ
型真性ベース領域となる部分で構成されている。またこ
の凹部１３およびＰ型ポリシリコンベース電極１１の底
面端部分からなる楕円形断面の空洞の形状は埋設シリコ
ン酸化膜１４の形状のリプリカ状であるから、その空洞
の端部は埋設シリコン酸化膜１４の突出状端部（バーズ
ビーク）１４Ｅに対応した形状の間隙１３Ｅとなってい
る。
【００２９】本実施例では、リンクベースとなるＰ型不
純物領域１０がＰ型真性ベース領域となる部分まで存在
していないからこれを取り除く必要がなく、このために
基板を掘る必要がない。またこれから真性ベース領域を
形成する基板表面に異方性ドライエッチングによるダメ
ージが入らない。
純物領域１０がＰ型真性ベース領域となる部分まで存在
していないからこれを取り除く必要がなく、このために
基板を掘る必要がない。またこれから真性ベース領域を
形成する基板表面に異方性ドライエッチングによるダメ
ージが入らない。
【００３０】その後、ＣＶＤ法により基板全面にポリシ
リコン膜１５を成長する。このポリシリコン膜１５は、
ＣＶＤ成長時もしくはその後のイオン注入によりボロン
を導入してＰ型となっており、そして開口部１２より横
方向に後退している間隙１３Ｅの上下璧から成長したポ
リシリコン膜１５により間隙１３Ｅが充填できるような
膜厚に成長する。
リコン膜１５を成長する。このポリシリコン膜１５は、
ＣＶＤ成長時もしくはその後のイオン注入によりボロン
を導入してＰ型となっており、そして開口部１２より横
方向に後退している間隙１３Ｅの上下璧から成長したポ
リシリコン膜１５により間隙１３Ｅが充填できるような
膜厚に成長する。
【００３１】次に図２（Ｂ）において、等方性ドライエ
ッチングによりＰ型ポリシリコン膜１５を、間隙１３Ｅ
内に位置する部分１６のみを残余させて他の不要の部分
を除去する。この等方性ドライエッチングは低エネルギ
ーであるから、真性ベース領域を形成する底部にダメー
ジを及ぼすことはない。これによりエミッタコンタクト
孔１２下の凹部１３の底部のＮ型の部分が再度露出す
る。そしてイオン注入技術などにより凹部１３の底部に
ボロンを注入しその後の活性化熱処理により導入して所
定の深さの真性ベース領域１７を形成する。そしてこの
真性ベース領域１７下のＮ型単結晶シリコン層３の箇所
がＮ型コレクタ領域となる。
ッチングによりＰ型ポリシリコン膜１５を、間隙１３Ｅ
内に位置する部分１６のみを残余させて他の不要の部分
を除去する。この等方性ドライエッチングは低エネルギ
ーであるから、真性ベース領域を形成する底部にダメー
ジを及ぼすことはない。これによりエミッタコンタクト
孔１２下の凹部１３の底部のＮ型の部分が再度露出す
る。そしてイオン注入技術などにより凹部１３の底部に
ボロンを注入しその後の活性化熱処理により導入して所
定の深さの真性ベース領域１７を形成する。そしてこの
真性ベース領域１７下のＮ型単結晶シリコン層３の箇所
がＮ型コレクタ領域となる。
【００３２】この際に間隙１３Ｅ内に存在するＰ型ポリ
シリコン膜１６の真性ベース領域１７に接続する端部分
を通してもボロンが導入され真性ベース領域１４とＰ型
ポリシリコン膜１６との接続を確実にする。これにより
間隙１３Ｅに残余するＰ型ポリシリコン膜１６がリンク
ベースの他部となる。すなわちこの実施例におけるバイ
ポーラトランジスタの真性ベース領域とベース電極とを
電気的に接続するリンクベースはＰ型不純物領域１０と
間隙１３ＥのＰ型ポリシリコン膜１６とから構成され
る。一方、間隙１３ＥのＰ型ポリシリコン膜１６はベー
ス電極１１と真性ベース領域１７にそれぞれ直接接続し
ているから、Ｐ型ポリシリコン膜１６のみでリングベー
スを構成しているとみることもできる。
シリコン膜１６の真性ベース領域１７に接続する端部分
を通してもボロンが導入され真性ベース領域１４とＰ型
ポリシリコン膜１６との接続を確実にする。これにより
間隙１３Ｅに残余するＰ型ポリシリコン膜１６がリンク
ベースの他部となる。すなわちこの実施例におけるバイ
ポーラトランジスタの真性ベース領域とベース電極とを
電気的に接続するリンクベースはＰ型不純物領域１０と
間隙１３ＥのＰ型ポリシリコン膜１６とから構成され
る。一方、間隙１３ＥのＰ型ポリシリコン膜１６はベー
ス電極１１と真性ベース領域１７にそれぞれ直接接続し
ているから、Ｐ型ポリシリコン膜１６のみでリングベー
スを構成しているとみることもできる。
【００３３】次に図２（Ｃ）において、ベース電極１１
とこれから形成するエミッタ電極とを電気的に絶縁する
ために、エッチバック法とよばれる一般に広く知られた
方法を用いて、ベース電極１１の側壁にシリコン酸化膜
等の絶縁膜のサイドウォール１８を１００ｎｍ〜２００
ｎｍの厚さ（横方向の厚さ）に形成する。
とこれから形成するエミッタ電極とを電気的に絶縁する
ために、エッチバック法とよばれる一般に広く知られた
方法を用いて、ベース電極１１の側壁にシリコン酸化膜
等の絶縁膜のサイドウォール１８を１００ｎｍ〜２００
ｎｍの厚さ（横方向の厚さ）に形成する。
【００３４】次に図２（Ｄ）において、砒素もしくはリ
ンなどのＮ型不純物を高濃度にドープしたポリシリコン
膜を１００ｎｍ〜２００ｎｍの膜厚で基板に成長する。
あるいは、Ｎ型不純物をドープしていないポリシリコン
膜を１００ｎｍ〜２００ｎｍの膜厚で成長後、イオン注
入で砒素もしくはリンなどのＮ型不純物をポリシリコン
膜に導入する。その後、微細加工技術をもちいてこのＮ
型ポリシリコン膜をパターニングしてエミッタ電極２２
を形成する。そして、窒素雰囲気中で９００℃〜１００
０℃、１０秒〜３０秒間のランプアニールを行い、エミ
ッタ電極２２からＮ型不純物を拡散させてＮ型エミッタ
領域２３を形成する。
ンなどのＮ型不純物を高濃度にドープしたポリシリコン
膜を１００ｎｍ〜２００ｎｍの膜厚で基板に成長する。
あるいは、Ｎ型不純物をドープしていないポリシリコン
膜を１００ｎｍ〜２００ｎｍの膜厚で成長後、イオン注
入で砒素もしくはリンなどのＮ型不純物をポリシリコン
膜に導入する。その後、微細加工技術をもちいてこのＮ
型ポリシリコン膜をパターニングしてエミッタ電極２２
を形成する。そして、窒素雰囲気中で９００℃〜１００
０℃、１０秒〜３０秒間のランプアニールを行い、エミ
ッタ電極２２からＮ型不純物を拡散させてＮ型エミッタ
領域２３を形成する。
【００３５】次に図２（Ｅ）において、シリコン酸化膜
などの層間絶縁膜２４を形成し、ここにスルーホールを
形成し、エミッタ電極２２、ベース電極１１、Ｎ+ 型コ
レクタ引き出し領域５に接続するアルミなどの金属配線
２５をそれぞれ形成する。
などの層間絶縁膜２４を形成し、ここにスルーホールを
形成し、エミッタ電極２２、ベース電極１１、Ｎ+ 型コ
レクタ引き出し領域５に接続するアルミなどの金属配線
２５をそれぞれ形成する。
【００３６】図３および図４は本発明の第２の実施例の
製造方法を工程順に示した断面図である。尚、図３およ
び図４において図１および図２と同一もしくは類似の箇
所は同じ符号で示してあるから重複する説明はなるべく
省略する。
製造方法を工程順に示した断面図である。尚、図３およ
び図４において図１および図２と同一もしくは類似の箇
所は同じ符号で示してあるから重複する説明はなるべく
省略する。
【００３７】まず図３（Ａ）および（Ｂ）の工程は図１
（Ａ）、（Ｂ）および（Ｃ）の工程と類似している。し
かし図３（Ａ）、（Ｂ）では図１の埋設シリコン膜１４
が形成されていないで、膜厚５０ｎｍ〜１００ｎｍの薄
いシリコン酸化膜６は全面に形成されたままである。
（Ａ）、（Ｂ）および（Ｃ）の工程と類似している。し
かし図３（Ａ）、（Ｂ）では図１の埋設シリコン膜１４
が形成されていないで、膜厚５０ｎｍ〜１００ｎｍの薄
いシリコン酸化膜６は全面に形成されたままである。
【００３８】次に図３（Ｃ）において、図１（Ｂ）と同
様にベ−ス電極となるＰ型ポリシリコン層８およびその
上のシリコン窒化膜などの絶縁膜９を形成し、ポリシリ
コン層８が十分にＰ型になるよう、９００℃〜９５０℃
の熱処理を１０分〜３０分間行う。しかしこの第２の実
施例ではＮ型単結晶シリコン層のバイポーラトランジス
タ形成領域７の全面上にシリコン酸化膜６が形成されて
いるから上記熱処理を行っても、第１の実施例の図１
（Ｄ）のＰ型不純物領域１０は形成されない。
様にベ−ス電極となるＰ型ポリシリコン層８およびその
上のシリコン窒化膜などの絶縁膜９を形成し、ポリシリ
コン層８が十分にＰ型になるよう、９００℃〜９５０℃
の熱処理を１０分〜３０分間行う。しかしこの第２の実
施例ではＮ型単結晶シリコン層のバイポーラトランジス
タ形成領域７の全面上にシリコン酸化膜６が形成されて
いるから上記熱処理を行っても、第１の実施例の図１
（Ｄ）のＰ型不純物領域１０は形成されない。
【００３９】次に図３（Ｄ）において、絶縁膜９および
Ｐ型ポリシリコン層８をそれぞれ異方性プラズマドライ
エッチングで選択的に除去して、開口部３２すなわちエ
ミッタコンタクト孔３２を形成する。この異方性プラズ
マドライエッチングにおいてシリコン酸化膜６がエッチ
ングストッパーとなる。そして最終的にウエットエッチ
ングでシリコン酸化膜６を選択的に除去する。この際に
シリコン酸化膜６が横方向にもエッチング除去されて間
隙６Ｒが形成される。この第２の実施例でも先の第１の
実施例と同様に、リングベースとなるＰ型不純物領域が
Ｐ型真性ベース領域となる部分に存在していないからこ
れを取り除く必要がなく、このために基板を掘る必要が
ない。ま真性ベースが形成される基板表面に異方性プラ
ズマドライエッチングによるダメージが入らない。
Ｐ型ポリシリコン層８をそれぞれ異方性プラズマドライ
エッチングで選択的に除去して、開口部３２すなわちエ
ミッタコンタクト孔３２を形成する。この異方性プラズ
マドライエッチングにおいてシリコン酸化膜６がエッチ
ングストッパーとなる。そして最終的にウエットエッチ
ングでシリコン酸化膜６を選択的に除去する。この際に
シリコン酸化膜６が横方向にもエッチング除去されて間
隙６Ｒが形成される。この第２の実施例でも先の第１の
実施例と同様に、リングベースとなるＰ型不純物領域が
Ｐ型真性ベース領域となる部分に存在していないからこ
れを取り除く必要がなく、このために基板を掘る必要が
ない。ま真性ベースが形成される基板表面に異方性プラ
ズマドライエッチングによるダメージが入らない。
【００４０】次に図３（Ｅ）において、シリコン窒化膜
９をマスクにして再度、９５０℃〜１０００℃の酸化性
雰囲気中の高温熱処理である選択酸化（ＬＯＣＯＳ）法
により間隙３３Ｅを含むエミッタコンタクト孔３２の内
部下に基板に一部埋設しかつ端部にバーズビーク３４Ｅ
を有する膜厚１００ｎｍ〜２００ｎｍの埋設シリコン酸
化膜３４を形成する。この埋設シリコン酸化膜３４は第
１の実施例の埋設シリコン酸化膜１４の約半分の膜厚で
ある。
９をマスクにして再度、９５０℃〜１０００℃の酸化性
雰囲気中の高温熱処理である選択酸化（ＬＯＣＯＳ）法
により間隙３３Ｅを含むエミッタコンタクト孔３２の内
部下に基板に一部埋設しかつ端部にバーズビーク３４Ｅ
を有する膜厚１００ｎｍ〜２００ｎｍの埋設シリコン酸
化膜３４を形成する。この埋設シリコン酸化膜３４は第
１の実施例の埋設シリコン酸化膜１４の約半分の膜厚で
ある。
【００４１】またこの熱酸化の際にエミッタコンタクト
孔３２の側壁となるＰ型ポリシリコン層８も酸化されて
そこにシリコン酸化膜３５が形成される。この熱処理に
よりＰ型ポリシリコン層８は再度活性化されるが、この
層は基板に接していないから基板にＰ型不純物領域は形
成されない。
孔３２の側壁となるＰ型ポリシリコン層８も酸化されて
そこにシリコン酸化膜３５が形成される。この熱処理に
よりＰ型ポリシリコン層８は再度活性化されるが、この
層は基板に接していないから基板にＰ型不純物領域は形
成されない。
【００４２】次の図４（Ａ）において、埋設シリコン酸
化膜３４をウエットエッチングで除去して基板に凹部３
３を形成する。この際に側壁のシリコン酸化膜３５も除
去され、またシリコン酸化膜６の横方向のエッチングも
進み間隙６Ｒの奥行が素子分離酸化膜４の近傍まで伸長
する。また第１の実施例と同様に、埋設シリコン酸化膜
３４のバーズビーク端部３４Ｅにリプリカ状に対応した
間隙３３Ｅも形成される。その後、ＣＶＤ法により基板
全面にポリシリコン膜を成長する。このポリシリコン膜
は、ＣＶＤ成長時もしくはその後のイオン注入によりボ
ロンを導入してＰ型となっており、間隙３３Ｅおよび６
Ｒの上下璧から成長したこのポリシリコン膜によってこ
れら間隙を充填できる膜厚に成長する。
化膜３４をウエットエッチングで除去して基板に凹部３
３を形成する。この際に側壁のシリコン酸化膜３５も除
去され、またシリコン酸化膜６の横方向のエッチングも
進み間隙６Ｒの奥行が素子分離酸化膜４の近傍まで伸長
する。また第１の実施例と同様に、埋設シリコン酸化膜
３４のバーズビーク端部３４Ｅにリプリカ状に対応した
間隙３３Ｅも形成される。その後、ＣＶＤ法により基板
全面にポリシリコン膜を成長する。このポリシリコン膜
は、ＣＶＤ成長時もしくはその後のイオン注入によりボ
ロンを導入してＰ型となっており、間隙３３Ｅおよび６
Ｒの上下璧から成長したこのポリシリコン膜によってこ
れら間隙を充填できる膜厚に成長する。
【００４３】その後、等方性ドライエッチングによりこ
のＰ型ポリシリコン膜を、間隙３３Ｅ、６Ｒ内に位置す
る部分３６を残余させて他の不要の部分を除去する。こ
の等方性ドライエッチングは低エネルギーであるから、
真性ベース領域を形成する凹部底面にダメージを及ぼす
ことはない。これによりエミッタコンタクト孔３２下の
凹部３３の底部はＮ型の部分が再度露出する。
のＰ型ポリシリコン膜を、間隙３３Ｅ、６Ｒ内に位置す
る部分３６を残余させて他の不要の部分を除去する。こ
の等方性ドライエッチングは低エネルギーであるから、
真性ベース領域を形成する凹部底面にダメージを及ぼす
ことはない。これによりエミッタコンタクト孔３２下の
凹部３３の底部はＮ型の部分が再度露出する。
【００４４】そしてイオン注入技術などにより凹部３３
の底部にボロンを注入しその後の活性化熱処理により導
入して所定の深さの真性ベース領域３７を形成する。そ
してこの真性ベース領域３７下のＮ型単結晶シリコン層
３の箇所がＮ型コレクタ領域となる。
の底部にボロンを注入しその後の活性化熱処理により導
入して所定の深さの真性ベース領域３７を形成する。そ
してこの真性ベース領域３７下のＮ型単結晶シリコン層
３の箇所がＮ型コレクタ領域となる。
【００４５】この際に間隙３３Ｅに存在するＰ型ポリシ
リコン膜３６の真性ベース領域３７に接続する端部分を
通してもボロンが導入され真性ベース領域３７とＰ型ポ
リシリコン膜３６との接続を確実にする。これにより間
隙３３Ｅもしくは間隙３３Ｅ、６Ｒに残余するＰ型ポリ
シリコン膜３６がリンクベースとなる。すなわちバイポ
ーラトランジスタの真性ベース領域とベース電極とを電
気的に接続するリンクベースは間隙３３Ｅおよびその近
傍のＰ型ポリシリコン膜３６により構成される。
リコン膜３６の真性ベース領域３７に接続する端部分を
通してもボロンが導入され真性ベース領域３７とＰ型ポ
リシリコン膜３６との接続を確実にする。これにより間
隙３３Ｅもしくは間隙３３Ｅ、６Ｒに残余するＰ型ポリ
シリコン膜３６がリンクベースとなる。すなわちバイポ
ーラトランジスタの真性ベース領域とベース電極とを電
気的に接続するリンクベースは間隙３３Ｅおよびその近
傍のＰ型ポリシリコン膜３６により構成される。
【００４６】次に図４（Ｂ）においてサイドウォール１
８を形成し、図４（Ｃ）においてＮ型ポリシリコン膜に
よるエミッタ電極２２を形成した後ランプアニールによ
りＮ型エミッタ領域２３を形成し、図４（Ｄ）において
Ｐ型ポリシリコン層８およびシリコン窒化膜９をパター
ニングしてベース電極１１を形状形成し、図４（Ｅ）に
おいて層間絶縁膜２４を形成し、そこにスルーホールを
形成し、エミッタ電極２２、ベース電極１１、Ｎ+ 型コ
レクタ引き出し領域５に接続するアルミなどの金属配線
２５をそれぞれ形成するが、これらの工程は、ベース電
極１１を形状形成する時点を除いて、先の第１の実施例
と同様であるから重複する説明は省略する。
８を形成し、図４（Ｃ）においてＮ型ポリシリコン膜に
よるエミッタ電極２２を形成した後ランプアニールによ
りＮ型エミッタ領域２３を形成し、図４（Ｄ）において
Ｐ型ポリシリコン層８およびシリコン窒化膜９をパター
ニングしてベース電極１１を形状形成し、図４（Ｅ）に
おいて層間絶縁膜２４を形成し、そこにスルーホールを
形成し、エミッタ電極２２、ベース電極１１、Ｎ+ 型コ
レクタ引き出し領域５に接続するアルミなどの金属配線
２５をそれぞれ形成するが、これらの工程は、ベース電
極１１を形状形成する時点を除いて、先の第１の実施例
と同様であるから重複する説明は省略する。
【００４７】第１の実施例では素子分離酸化膜４と埋込
シリコン酸化膜１４とを同一の選択酸化工程で形成して
おり、一方、第２の実施例では素子分離酸化膜４と埋込
シリコン酸化膜３４とをそれぞれ別の選択酸化工程で形
成している。
シリコン酸化膜１４とを同一の選択酸化工程で形成して
おり、一方、第２の実施例では素子分離酸化膜４と埋込
シリコン酸化膜３４とをそれぞれ別の選択酸化工程で形
成している。
【００４８】したがってこの点に関しては第１の実施例
の方が工数を低減できるから有利である。しかしながら
第２の実施例では素子分離酸化膜の素子分離に必要な膜
厚形状に関係なく、バイポーラトランジスタの必要とす
る特性に合わせて埋込シリコン酸化膜の膜厚形状を得る
ことができる利点を有する。例えば第２の実施例では埋
込シリコン酸化膜が薄く形成することによりリングベー
スの長さを縮小することができ、これによりベース抵抗
をより低減することが可能となる。
の方が工数を低減できるから有利である。しかしながら
第２の実施例では素子分離酸化膜の素子分離に必要な膜
厚形状に関係なく、バイポーラトランジスタの必要とす
る特性に合わせて埋込シリコン酸化膜の膜厚形状を得る
ことができる利点を有する。例えば第２の実施例では埋
込シリコン酸化膜が薄く形成することによりリングベー
スの長さを縮小することができ、これによりベース抵抗
をより低減することが可能となる。
【００４９】
【発明の効果】以上説明したように本発明の製造方法で
は、真性ベース領域を形成する箇所に、真性ベース領域
とベース電極とを接続するリンクベースとなる不純物領
域を一度も形成しないで工程を進め、埋込シリコン酸化
膜を除去した凹部側面に選択的に形成されたポリシリコ
ンをリングベースとして真性ベース領域と接続している
から、真性ベース領域を形成するに際してリンクベース
の不純物領域を除去するために基板を掘る必要がなく、
リンクベースとなる不純物領域が残って真性ベース領域
の深さ方向が所定形状に形成されない不都合は発生しな
いし、あるいは真性ベース領域とリンクベースとが離間
してオープンもしくは高抵抗になる不都合も発生しな
い。これにより歩留よく良好なデバイス特性をもつバイ
ポーラトランジスタを得ることができる。
は、真性ベース領域を形成する箇所に、真性ベース領域
とベース電極とを接続するリンクベースとなる不純物領
域を一度も形成しないで工程を進め、埋込シリコン酸化
膜を除去した凹部側面に選択的に形成されたポリシリコ
ンをリングベースとして真性ベース領域と接続している
から、真性ベース領域を形成するに際してリンクベース
の不純物領域を除去するために基板を掘る必要がなく、
リンクベースとなる不純物領域が残って真性ベース領域
の深さ方向が所定形状に形成されない不都合は発生しな
いし、あるいは真性ベース領域とリンクベースとが離間
してオープンもしくは高抵抗になる不都合も発生しな
い。これにより歩留よく良好なデバイス特性をもつバイ
ポーラトランジスタを得ることができる。
【図１】本発明の第１の実施例を製造工程順に示した断
面図である。
面図である。
【図２】図１の続きの工程を順に示した断面図である。
【図３】本発明の第２の実施例を製造工程順に示した断
面図である。
面図である。
【図４】図３の続きの工程を順に示した断面図である。
【図５】従来技術をを製造工程順に示した断面図であ
る。
る。
【図６】図５の続きの工程を順に示した断面図である。
１ Ｐ型単結晶シリコン基体 ２ Ｎ+ 型埋め込み層 ３ Ｎ型単結晶シリコン層（シリコンエピタキシャル
層） ４ 素子分離酸化膜（フィールド酸化膜） ５ Ｎ+ 型コレクタ引き出し領域 ６ シリコン酸化膜 ６Ｒ 間隙 ７ バイポーラトランジスタ形成領域 ８ Ｐ型ポリシリコン層 ９ シリコン窒化膜 １０ Ｐ型不純物領域 １１ ベース電極 １２ 開口部（エミッタコンタクト孔） １３ 凹部 １３Ｅ 間隙 １４ 埋設シリコン酸化膜 １４Ｅ 埋設シリコン酸化膜の突出端部（バーズビー
ク） １５ Ｐ型ポリシリコン膜 １６ 間隙１３Ｅ内のＰ型ポリシリコン膜 １７ Ｐ型真性ベース領域 １８ サイドウォール絶縁膜 ２１ シリコン窒化膜パターン ２２ エミッタ電極 ２３ Ｎ型エミッタ領域 ２４ 層間絶縁膜 ２５ 金属配線 ３２ 開口部（エミッタコンタクト孔） ３３ 凹部 ３３Ｅ 間隙 ３４ 埋設シリコン酸化膜 ３４Ｅ 埋設シリコン酸化膜の突出端部（バーズビー
ク） ３５ シリコン酸化膜 ３６ 間隙３３Ｅ、６Ｒ内のＰ型ポリシリコン膜 ３７ 真性ベース領域 ４０ Ｐ型不純物領域 ４１ 開口部（エミッタコンタクト孔） ４１Ａ 掘り下げられる表面箇所
層） ４ 素子分離酸化膜（フィールド酸化膜） ５ Ｎ+ 型コレクタ引き出し領域 ６ シリコン酸化膜 ６Ｒ 間隙 ７ バイポーラトランジスタ形成領域 ８ Ｐ型ポリシリコン層 ９ シリコン窒化膜 １０ Ｐ型不純物領域 １１ ベース電極 １２ 開口部（エミッタコンタクト孔） １３ 凹部 １３Ｅ 間隙 １４ 埋設シリコン酸化膜 １４Ｅ 埋設シリコン酸化膜の突出端部（バーズビー
ク） １５ Ｐ型ポリシリコン膜 １６ 間隙１３Ｅ内のＰ型ポリシリコン膜 １７ Ｐ型真性ベース領域 １８ サイドウォール絶縁膜 ２１ シリコン窒化膜パターン ２２ エミッタ電極 ２３ Ｎ型エミッタ領域 ２４ 層間絶縁膜 ２５ 金属配線 ３２ 開口部（エミッタコンタクト孔） ３３ 凹部 ３３Ｅ 間隙 ３４ 埋設シリコン酸化膜 ３４Ｅ 埋設シリコン酸化膜の突出端部（バーズビー
ク） ３５ シリコン酸化膜 ３６ 間隙３３Ｅ、６Ｒ内のＰ型ポリシリコン膜 ３７ 真性ベース領域 ４０ Ｐ型不純物領域 ４１ 開口部（エミッタコンタクト孔） ４１Ａ 掘り下げられる表面箇所
Claims (9)
- 【請求項１】 シリコン基板のバイポーラトランジスタ
形成領域の第１導電型の主面より内部に一部埋設し、か
つバーズビーク状の突出端部を有する埋設シリコン酸化
膜を選択的に形成し、前記埋設シリコン酸化膜を除去す
ることにより凹部を形成し、前記凹部の端部分を有して
構成され、かつ前記突出端部を除去したことにより形状
形成された間隙に第２導電型のポリシリコン膜を埋め込
むことにより第２導電型の真性ベース領域とベース電極
とを電気的に接続するリンクベースを形成することを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記埋設シリコン酸化膜は前記バイポー
ラトランジスタ形成領域を区画する素子分離酸化膜と同
一工程で形成されることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 前記埋設シリコン酸化膜は、前記バイポ
ーラトランジスタ形成領域を区画する素子分離酸化膜と
は別の工程で形成されることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項４】 前記埋設シリコン酸化膜の膜厚は前記素
子分離酸化膜の膜厚より薄いことを特徴とする請求項３
記載の半導体装置の製造方法。 - 【請求項５】 前記埋設シリコン酸化膜上に設けられた
ベース電極もしくはベース電極材に、該埋設シリコン酸
化膜に達するエミッタコンタクト孔を異方性のドライエ
ッチングで形成し、しかる後、該埋設シリコン酸化膜を
ウエットエッチングで全部除去することを特徴とする請
求項１もしくは請求項２記載の半導体装置の製造方法。 - 【請求項６】 前記シリコン基板のバイポーラトランジ
スタ形成領域の全面上にシリコン酸化膜を形成し、該シ
リコン酸化膜上にベース電極もしくはベース電極材を形
成し、該ベース電極もしくはベース電極材に該シリコン
酸化膜に達するエミッタコンタクト孔を異方性のドライ
エッチングで形成し、該エミッタコンタクト孔下の該シ
リコン酸化膜の箇所をウエットエッチングで除去し、こ
れにより露出した前記バイポーラトランジスタ形成領域
の箇所に前記埋設シリコン酸化膜を形成することを特徴
とする請求項１、請求項３もしくは請求項４記載の半導
体装置の製造方法。 - 【請求項７】 シリコン基板のバイポーラトランジスタ
形成領域の第１導電型の主面より内部に一部埋設する埋
設シリコン酸化膜を選択的に、かつ前記バイポーラトラ
ンジスタ形成領域を区画する素子分離酸化膜の形成と同
一工程で形成し、前記埋設シリコン酸化膜を除去するこ
とにより凹部を形成し、前記凹部の端部分を有して構成
された間隙に第２導電型のポリシリコン膜を埋め込むこ
とにより第２導電型の真性ベース領域とベース電極とを
電気的に接続するリンクベースを形成することを特徴と
する半導体装置の製造方法。 - 【請求項８】 前記埋設シリコン酸化膜はバーズビーク
状の突出端部を有し、前記間隙はこの突出端部を除去し
たことにより形状形成されることを特徴とする請求項７
記載の半導体装置の製造方法。 - 【請求項９】 前記埋設シリコン酸化膜上に設けられた
ベース電極もしくはベース電極材に、該埋設シリコン酸
化膜に達するエミッタコンタクト孔を異方性のドライエ
ッチングで形成し、しかる後、該埋設シリコン酸化膜を
ウエットエッチングで全部除去することを特徴とする請
求項７もしくは請求項８記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013133A JP2669377B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
| US08/593,416 US5843828A (en) | 1995-01-30 | 1996-01-29 | Method for fabricating a semiconductor device with bipolar transistor |
| DE69613495T DE69613495T2 (de) | 1995-01-30 | 1996-01-30 | Halbleiterbauelement mit Bipolartransistor und dessen Herstellungsverfahren |
| EP96101285A EP0724298B1 (en) | 1995-01-30 | 1996-01-30 | Semiconductor device with bipolar transistor and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013133A JP2669377B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08203915A JPH08203915A (ja) | 1996-08-09 |
| JP2669377B2 true JP2669377B2 (ja) | 1997-10-27 |
Family
ID=11824669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7013133A Expired - Lifetime JP2669377B2 (ja) | 1995-01-30 | 1995-01-30 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5843828A (ja) |
| EP (1) | EP0724298B1 (ja) |
| JP (1) | JP2669377B2 (ja) |
| DE (1) | DE69613495T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1152462A1 (de) * | 2000-05-05 | 2001-11-07 | Infineon Technologies AG | Verfahren zur Herstellung eines Bipolartransistors |
| US6713361B2 (en) * | 2000-09-27 | 2004-03-30 | Texas Instruments Incorporated | Method of manufacturing a bipolar junction transistor including undercutting regions adjacent to the emitter region to enlarge the emitter region |
| JP2004022720A (ja) * | 2002-06-14 | 2004-01-22 | Renesas Technology Corp | 半導体装置 |
| TW563244B (en) * | 2002-10-25 | 2003-11-21 | Vanguard Int Semiconduct Corp | Deep trench isolation structure of high voltage device and its manufacturing method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4483726A (en) * | 1981-06-30 | 1984-11-20 | International Business Machines Corporation | Double self-aligned fabrication process for making a bipolar transistor structure having a small polysilicon-to-extrinsic base contact area |
| JP2728671B2 (ja) * | 1988-02-03 | 1998-03-18 | 株式会社東芝 | バイポーラトランジスタの製造方法 |
| US4994400A (en) * | 1989-01-27 | 1991-02-19 | Tektronix, Inc. | Method of fabricating a semiconductor device using a tri-layer structure and conductive sidewalls |
| US5008207A (en) * | 1989-09-11 | 1991-04-16 | International Business Machines Corporation | Method of fabricating a narrow base transistor |
| JPH0785476B2 (ja) * | 1991-06-14 | 1995-09-13 | インターナショナル・ビジネス・マシーンズ・コーポレイション | エミッタ埋め込み型バイポーラ・トランジスタ構造 |
| JP2850666B2 (ja) * | 1992-09-24 | 1999-01-27 | 日本電気株式会社 | 自己整合型バイポーラトランジスタおよびその製造方法 |
| JP2630237B2 (ja) * | 1993-12-22 | 1997-07-16 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
1995
- 1995-01-30 JP JP7013133A patent/JP2669377B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-29 US US08/593,416 patent/US5843828A/en not_active Expired - Fee Related
- 1996-01-30 EP EP96101285A patent/EP0724298B1/en not_active Expired - Lifetime
- 1996-01-30 DE DE69613495T patent/DE69613495T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69613495D1 (de) | 2001-08-02 |
| US5843828A (en) | 1998-12-01 |
| EP0724298A2 (en) | 1996-07-31 |
| JPH08203915A (ja) | 1996-08-09 |
| EP0724298A3 (en) | 1996-11-06 |
| EP0724298B1 (en) | 2001-06-27 |
| DE69613495T2 (de) | 2002-04-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970603 |