JPH0945760A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0945760A JPH0945760A JP19144695A JP19144695A JPH0945760A JP H0945760 A JPH0945760 A JP H0945760A JP 19144695 A JP19144695 A JP 19144695A JP 19144695 A JP19144695 A JP 19144695A JP H0945760 A JPH0945760 A JP H0945760A
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Abstract
(57)【要約】
【課題】 本発明の課題はトレンチの上部にシリコン酸
化膜を庇状に設けることで、トレンチの底部にのみ絶縁
不純物領域を安定して形成することである。 【解決手段】 シリコン基板１の主面に第１の絶縁膜、
高濃度に不純物を含む多結晶シリコン膜を順次堆積し、
シリコン基板１の主面より所要の深さのトレンチ７を形
成し、酸化を行うことで、多結晶シリコン５から増速酸
化により庇状のシリコン酸化膜９を突出させ、その突出
したシリコン酸化膜９をマスクとしてイオン注入するこ
とによりトレンチの底部にのみ絶縁膜不純物領域１０を
形成させることができる。
化膜を庇状に設けることで、トレンチの底部にのみ絶縁
不純物領域を安定して形成することである。 【解決手段】 シリコン基板１の主面に第１の絶縁膜、
高濃度に不純物を含む多結晶シリコン膜を順次堆積し、
シリコン基板１の主面より所要の深さのトレンチ７を形
成し、酸化を行うことで、多結晶シリコン５から増速酸
化により庇状のシリコン酸化膜９を突出させ、その突出
したシリコン酸化膜９をマスクとしてイオン注入するこ
とによりトレンチの底部にのみ絶縁膜不純物領域１０を
形成させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にトレンチによる素子分離法に関する。
法に関し、特にトレンチによる素子分離法に関する。
【０００２】
【従来の技術】近年、半導体集積回路は高集積化され、
半導体素子の微細化が推し進められている。素子間の分
離法も素子分離領域の微細化のため、選択酸化法からト
レンチによる素子分離法へと移行してきている。バイポ
ーラプロセスではトレンチの深さは５μｍ程度が必要
で、例えばＰ型のシリコン基板を用いるＮＰＮ型バイポ
ーラトランジスタの場合、トレンチの底部には、Ｎ型反
転層によるチャンネル形成を阻止するためにＰ+ 型の不
純物領域が形成される。この不純物領域の形成には通
常、イオン注入が用いられるが、ウェハ内の位置によっ
て注入角度が異なったり、トレンチにＶ字型に傾斜がつ
くことで確実にトレンチの底部にのみイオン注入するこ
とは困難であり、トレンチの側面にも不純物が導入され
やすい。この不純物が基板とつながるＰ型領域を形成す
るためのコレクタ領域と基板との間に余分な容量をつく
ることになり、良好なデバイス特性を得ることができな
いという問題があった。
半導体素子の微細化が推し進められている。素子間の分
離法も素子分離領域の微細化のため、選択酸化法からト
レンチによる素子分離法へと移行してきている。バイポ
ーラプロセスではトレンチの深さは５μｍ程度が必要
で、例えばＰ型のシリコン基板を用いるＮＰＮ型バイポ
ーラトランジスタの場合、トレンチの底部には、Ｎ型反
転層によるチャンネル形成を阻止するためにＰ+ 型の不
純物領域が形成される。この不純物領域の形成には通
常、イオン注入が用いられるが、ウェハ内の位置によっ
て注入角度が異なったり、トレンチにＶ字型に傾斜がつ
くことで確実にトレンチの底部にのみイオン注入するこ
とは困難であり、トレンチの側面にも不純物が導入され
やすい。この不純物が基板とつながるＰ型領域を形成す
るためのコレクタ領域と基板との間に余分な容量をつく
ることになり、良好なデバイス特性を得ることができな
いという問題があった。
【０００３】これに対して、特開昭６３−１１１６４３
号に開示されている公知の製造方法がある。この公知例
を従来技術として図４（Ａ）から図５（Ｄ）に示す。こ
の従来技術は、トレンチによる素子分離構造の形成法の
一例をＮＰＮバイポーラトランジスタの場合について例
示するものである。
号に開示されている公知の製造方法がある。この公知例
を従来技術として図４（Ａ）から図５（Ｄ）に示す。こ
の従来技術は、トレンチによる素子分離構造の形成法の
一例をＮＰＮバイポーラトランジスタの場合について例
示するものである。
【０００４】まず、図４（Ａ）に示すように、Ｐ型のシ
リコン基板１上に、Ｎ+ 型の埋め込み層２を形成し、Ｎ
型のエピタキシャル層３を積層する。続いて、Ｎ型エピ
タキシャル層３の表面からＰ型のシリコン基板１に届く
深さ５μｍ程度のトレンチ７が、フォトリソグラフィ技
術を用い、異方性の強いＲＩＥ法等により得られる。
リコン基板１上に、Ｎ+ 型の埋め込み層２を形成し、Ｎ
型のエピタキシャル層３を積層する。続いて、Ｎ型エピ
タキシャル層３の表面からＰ型のシリコン基板１に届く
深さ５μｍ程度のトレンチ７が、フォトリソグラフィ技
術を用い、異方性の強いＲＩＥ法等により得られる。
【０００５】次に、図４（Ｂ）に示すように、トレンチ
上部でオーバーハング形状をしたシリコン酸化膜１２を
常圧ＣＶＤ法により形成する。トレンチの底部および側
面にも同時に、イオン注入におけるチャネリングを防止
するためのシリコン酸化膜１２が形成される。前記シリ
コン酸化膜１２によりトレンチ上部の開口幅は狭くなる
ので、前記シリコン酸化膜１２をマスクとしてＰ型の不
純物をイオン注入すれば、トレンチの側面へは不要なイ
オン注入は行なわれない。
上部でオーバーハング形状をしたシリコン酸化膜１２を
常圧ＣＶＤ法により形成する。トレンチの底部および側
面にも同時に、イオン注入におけるチャネリングを防止
するためのシリコン酸化膜１２が形成される。前記シリ
コン酸化膜１２によりトレンチ上部の開口幅は狭くなる
ので、前記シリコン酸化膜１２をマスクとしてＰ型の不
純物をイオン注入すれば、トレンチの側面へは不要なイ
オン注入は行なわれない。
【０００６】その結果、図５（Ｃ）に示すように、トレ
ンチ７の底のみチャネルストップ領域となる高濃度不純
物領域１０を形成することができる。
ンチ７の底のみチャネルストップ領域となる高濃度不純
物領域１０を形成することができる。
【０００７】更に、図５（Ｄ）に示すように、シリコン
酸化膜１２を適宜除去した後、再び酸化することにより
素子分離用酸化膜１１が形成される。その後、トレンチ
７を、多結晶シリコンあるいは絶縁膜等の物質で埋設し
て、所要の素子分離構造を形成することができる。
酸化膜１２を適宜除去した後、再び酸化することにより
素子分離用酸化膜１１が形成される。その後、トレンチ
７を、多結晶シリコンあるいは絶縁膜等の物質で埋設し
て、所要の素子分離構造を形成することができる。
【０００８】
【発明が解決しようとする課題】上述した従来のトレン
チによる素子分離構造の形成法では、側面へのイオン注
入を防ぐために用いる酸化膜に、常圧のＣＶＤによるオ
ーバーハング形状の酸化膜を利用しているが、常圧ＣＶ
Ｄは温度、ガス条件の制御性が不十分なためオーバーハ
ング形状が不安定であり、トレンチ上部にできる空隙の
距離を制御するのは容易ではない。そのため、チャンネ
ルストップ領域を形成するためのＰ+ 型不純物領域を、
安定したプロファイルにできないという問題点があっ
た。また、従来の方法では、トレンチ幅が変化した場
合、トレンチ底部に成長するシリコン酸化膜１１の膜厚
が変化するため、イオン注入の条件が一定とならず、例
えば微細化の目的と、トレンチの寄生容量低減の目的で
異なるトレンチを同時に形成する場合、適切な条件が設
定できないという問題点があった。
チによる素子分離構造の形成法では、側面へのイオン注
入を防ぐために用いる酸化膜に、常圧のＣＶＤによるオ
ーバーハング形状の酸化膜を利用しているが、常圧ＣＶ
Ｄは温度、ガス条件の制御性が不十分なためオーバーハ
ング形状が不安定であり、トレンチ上部にできる空隙の
距離を制御するのは容易ではない。そのため、チャンネ
ルストップ領域を形成するためのＰ+ 型不純物領域を、
安定したプロファイルにできないという問題点があっ
た。また、従来の方法では、トレンチ幅が変化した場
合、トレンチ底部に成長するシリコン酸化膜１１の膜厚
が変化するため、イオン注入の条件が一定とならず、例
えば微細化の目的と、トレンチの寄生容量低減の目的で
異なるトレンチを同時に形成する場合、適切な条件が設
定できないという問題点があった。
【０００９】そこで本発明は、トレンチの上部に庇状の
シリコン酸化膜を設けることによって、トレンチの底部
にのみ絶縁不純物領域を安定な状態で形成するようにし
た半導体装置の製造方法を提供することを目的とする。
シリコン酸化膜を設けることによって、トレンチの底部
にのみ絶縁不純物領域を安定な状態で形成するようにし
た半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上述した公知のトレンチ
による素子分離構造の形成法に対して、本発明の半導体
の製造方法は、半導体基板の主面に絶縁膜および多結晶
シリコン膜を体積する工程と前記多結晶シリコンに不純
物を注入する工程とトレンチ形成後の側面酸化工程にお
いて、前記多結晶シリコンを増速酸化することにより庇
状のシリコン酸化膜を突出させる工程と、その突出した
シリコン酸化膜をマスクにしてチャンネルストップ領域
を形成するためのＰ型の不純物のイオン注入を行う工程
とを有している。
による素子分離構造の形成法に対して、本発明の半導体
の製造方法は、半導体基板の主面に絶縁膜および多結晶
シリコン膜を体積する工程と前記多結晶シリコンに不純
物を注入する工程とトレンチ形成後の側面酸化工程にお
いて、前記多結晶シリコンを増速酸化することにより庇
状のシリコン酸化膜を突出させる工程と、その突出した
シリコン酸化膜をマスクにしてチャンネルストップ領域
を形成するためのＰ型の不純物のイオン注入を行う工程
とを有している。
【００１１】
【発明の実施の形態】以下、本発明をＮＰＮバイポーラ
トランジスタの場合に関して、添付の図面（図１ないし
図３）を参照して説明する。
トランジスタの場合に関して、添付の図面（図１ないし
図３）を参照して説明する。
【００１２】まず本発明の第１の実施の形態は、図１
（ａ）に示すように、Ｐ型のシリコン基板１上に、Ｎ+
型の埋め込み層２を形成し、Ｎ型のエピタキシャル層３
を積層する。さらに、シリコン窒化膜４、０．３μｍ程
度の多結晶シリコン膜５を順次積層し、多結晶シリコン
５を増速酸化できるように多結晶シリコン膜５に不純
物、例えばリンを５×１０15ｃｍ-2イオン注入する。こ
の多結晶シリコン膜５はトレンチ内に絶縁膜を埋設して
エッチバックする際、オーバーエッチを多結晶シリコン
５の膜厚以下に抑えることで、トレンチのくぼみ段差を
迎えることができるという効果がある。続いて、０．５
μｍ程度のシリコン窒化膜６を積層させる。シリコン窒
化膜６から上記Ｐ型のシリコン基板１に至る深さ５μｍ
程度のトレンチ７が、例えばＲＩＥ法等によりフォトリ
ソグラフィ技術を用いて形成される。
（ａ）に示すように、Ｐ型のシリコン基板１上に、Ｎ+
型の埋め込み層２を形成し、Ｎ型のエピタキシャル層３
を積層する。さらに、シリコン窒化膜４、０．３μｍ程
度の多結晶シリコン膜５を順次積層し、多結晶シリコン
５を増速酸化できるように多結晶シリコン膜５に不純
物、例えばリンを５×１０15ｃｍ-2イオン注入する。こ
の多結晶シリコン膜５はトレンチ内に絶縁膜を埋設して
エッチバックする際、オーバーエッチを多結晶シリコン
５の膜厚以下に抑えることで、トレンチのくぼみ段差を
迎えることができるという効果がある。続いて、０．５
μｍ程度のシリコン窒化膜６を積層させる。シリコン窒
化膜６から上記Ｐ型のシリコン基板１に至る深さ５μｍ
程度のトレンチ７が、例えばＲＩＥ法等によりフォトリ
ソグラフィ技術を用いて形成される。
【００１３】次に、図１（ｂ）に示すように、例えば９
００°Ｃ ２０分のウェット酸化を行うことで、多結晶
シリコン膜５の側面には増速酸化により、０．２μｍ程
度トレンチの内側に向かって庇状に突出したシリコン酸
化膜９が形成され、同時にシリコン基板１およびＮ+ 型
の埋め込み層２、Ｎ型のエピタキシャル層３のトレンチ
内が酸化されて０．１μｍ程度のシリコン酸化膜８が形
成され、この膜がイオン注入する際のチャネリングを防
止する。その後、ボロンを、例えば４０ｋｅＶ、１×１
０14ｃｍ-2程度の条件でイオン注入する。このイオン注
入の条件は、トレンチ底部の０．１μｍのシリコン酸化
膜８を十分突き抜け、かつ、トレンチ上部の突き出した
膜厚０．３μｍのシリコン酸化膜９を突き抜けない条件
である。また、トレンチの幅が変わったり、異なるトレ
ンチ幅を同時に用いても、トレンチ底部および側面の酸
化膜厚は変わらないので、前記イオン注入の条件を変え
る必要はない。
００°Ｃ ２０分のウェット酸化を行うことで、多結晶
シリコン膜５の側面には増速酸化により、０．２μｍ程
度トレンチの内側に向かって庇状に突出したシリコン酸
化膜９が形成され、同時にシリコン基板１およびＮ+ 型
の埋め込み層２、Ｎ型のエピタキシャル層３のトレンチ
内が酸化されて０．１μｍ程度のシリコン酸化膜８が形
成され、この膜がイオン注入する際のチャネリングを防
止する。その後、ボロンを、例えば４０ｋｅＶ、１×１
０14ｃｍ-2程度の条件でイオン注入する。このイオン注
入の条件は、トレンチ底部の０．１μｍのシリコン酸化
膜８を十分突き抜け、かつ、トレンチ上部の突き出した
膜厚０．３μｍのシリコン酸化膜９を突き抜けない条件
である。また、トレンチの幅が変わったり、異なるトレ
ンチ幅を同時に用いても、トレンチ底部および側面の酸
化膜厚は変わらないので、前記イオン注入の条件を変え
る必要はない。
【００１４】トレンチ７の上部に庇状に突出した前記シ
リコン酸化膜９の存在により、トレンチ上部の開口幅は
狭くなるので、図２（ｃ）に示すように、前記シリコン
酸化膜９をマスクとしてチャネルストップ領域を形成す
るためのＰ型の不純物をイオン注入する際、トレンチ７
の側面へ不要な不純物が注入されず、トレンチの底部に
のみ不純物が注入されて、高濃度不純物領域１０が形成
される。その後、トレンチ７を、例えば多結晶シリコン
あるいは絶縁膜等の材料で埋没して、素子分離領域を得
ることができる。ただし、この埋設工程の際、シリコン
酸化膜９があると開口幅が狭いために、まずトレンチ上
部でふさがるのでトレンチ内部に空洞が生じやすいた
め、トレンチ幅は１μｍ以上で充填の材料にはＬＰＣＶ
Ｄ法等によるリフロー性のあるＢＰＳＧ膜を用いると良
い。 実施の形態 第２の実施の形態は、本発明の第１の実施の形態におけ
る図１（ａ）から図２（ｃ）までと全く同じ工程を行っ
た後、シリコン酸化膜８および庇状のシリコン酸化膜９
を除去した後、再び酸化することにより、図３に示すよ
うに、素子分離用酸化膜１１が形成される。この追加工
程により、トレンチ７を多結晶シリコンおよび絶縁膜等
の材料で充填することが容易となるＵ字型形状にするこ
とができる。その結果、この製造方法では、トレンチ幅
は０．５μｍ程度の狭いトレンチにも適用できる。
リコン酸化膜９の存在により、トレンチ上部の開口幅は
狭くなるので、図２（ｃ）に示すように、前記シリコン
酸化膜９をマスクとしてチャネルストップ領域を形成す
るためのＰ型の不純物をイオン注入する際、トレンチ７
の側面へ不要な不純物が注入されず、トレンチの底部に
のみ不純物が注入されて、高濃度不純物領域１０が形成
される。その後、トレンチ７を、例えば多結晶シリコン
あるいは絶縁膜等の材料で埋没して、素子分離領域を得
ることができる。ただし、この埋設工程の際、シリコン
酸化膜９があると開口幅が狭いために、まずトレンチ上
部でふさがるのでトレンチ内部に空洞が生じやすいた
め、トレンチ幅は１μｍ以上で充填の材料にはＬＰＣＶ
Ｄ法等によるリフロー性のあるＢＰＳＧ膜を用いると良
い。 実施の形態 第２の実施の形態は、本発明の第１の実施の形態におけ
る図１（ａ）から図２（ｃ）までと全く同じ工程を行っ
た後、シリコン酸化膜８および庇状のシリコン酸化膜９
を除去した後、再び酸化することにより、図３に示すよ
うに、素子分離用酸化膜１１が形成される。この追加工
程により、トレンチ７を多結晶シリコンおよび絶縁膜等
の材料で充填することが容易となるＵ字型形状にするこ
とができる。その結果、この製造方法では、トレンチ幅
は０．５μｍ程度の狭いトレンチにも適用できる。
【００１５】
【発明の効果】以上説明したように、本発明はトレンチ
形成後のトレンチ側面酸化工程において、積層膜中の不
純物を含んだ多結晶シリコン膜を増速酸化することによ
りシリコン酸化膜を庇状に突き出させ、そのシリコン酸
化膜の形状を従来より制御性よく安定して形成できるの
で、これをマスクとしてＰ型の不純物を注入する事によ
って、底部にのみ、安定した不純物プロファイルをもつ
絶縁不純物領域を形成することができるという効果を有
する。また、トレンチの幅が変わったり、異なるトレン
チ幅を同時に用いても、イオン注入の条件が変わらず安
定に製造できるという効果を有する。
形成後のトレンチ側面酸化工程において、積層膜中の不
純物を含んだ多結晶シリコン膜を増速酸化することによ
りシリコン酸化膜を庇状に突き出させ、そのシリコン酸
化膜の形状を従来より制御性よく安定して形成できるの
で、これをマスクとしてＰ型の不純物を注入する事によ
って、底部にのみ、安定した不純物プロファイルをもつ
絶縁不純物領域を形成することができるという効果を有
する。また、トレンチの幅が変わったり、異なるトレン
チ幅を同時に用いても、イオン注入の条件が変わらず安
定に製造できるという効果を有する。
【図１】（ａ）及び（ｂ）は、それぞれ本発明の第１の
実施の形態を説明するために工程順に並べた半導体チッ
プの縦断面図である。
実施の形態を説明するために工程順に並べた半導体チッ
プの縦断面図である。
【図２】（ｃ）は、本発明の第１の実施の形態を説明す
るための半導体チップの縦断面図である。
るための半導体チップの縦断面図である。
【図３】本発明の第２の実施の形態を説明するための半
導体チップの縦断面図である。
導体チップの縦断面図である。
【図４】（Ａ）及び（Ｂ）は、それぞれ従来の半導体装
置の製造方法を説明するために工程順に並べた半導体チ
ップの縦断面図である。
置の製造方法を説明するために工程順に並べた半導体チ
ップの縦断面図である。
【図５】（Ｃ）及び（Ｄ）は、それぞれ従来の半導体装
置の製造方法を説明するために工程順に並べた半導体チ
ップの縦断面図である。
置の製造方法を説明するために工程順に並べた半導体チ
ップの縦断面図である。
１ Ｐ型シリコン基板 ２ Ｎ+ 型の埋め込み層 ３ Ｎ型のエピタキシャル層 ４、６ シリコン窒化膜 ５ 多結晶シリコン膜 ７ トレンチ ８、９、１２ シリコン酸化膜 １０ 高濃度不純物領域 １１ 素子分離酸化膜
Claims (2)
- 【請求項１】 半導体素子のトレンチ分離構造の形成に
おいて、シリコン基板の主面に第１の絶縁膜、高濃度に
不純物を含む多結晶シリコン膜、第２の絶縁膜を順次堆
積する工程と、フォトリソグラフィーにより、前記第２
の絶縁膜および前記多結晶シリコン膜および前記第１の
絶縁膜および前記シリコン基板をエッチングしてトレン
チを形成する工程と、前記シリコン基板のトレンチ内を
酸化して第１のシリコン酸化膜を形成すると同時に前記
多結晶シリコン膜の増速酸化によりトレンチの内側の第
２のシリコン酸化膜を庇状に突出させる工程と、前記第
２の絶縁膜および前記第２のシリコン酸化膜をマスクに
して前記トレンチの底部に第１導電型の不純物を注入す
る工程と、上記トレンチ内に第３の絶縁膜を埋め込む工
程とからなることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記トレンチの底部に第１導電型の不純
物を注入する工程の後、前記第１および第２のシリコン
酸化膜を選択的に除去する工程と、前記トレンチ内と前
記多結晶シリコン膜の側面に第３のシリコン酸化膜を形
成する工程とを含むことを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7191446A JP2783200B2 (ja) | 1995-07-27 | 1995-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7191446A JP2783200B2 (ja) | 1995-07-27 | 1995-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945760A true JPH0945760A (ja) | 1997-02-14 |
| JP2783200B2 JP2783200B2 (ja) | 1998-08-06 |
Family
ID=16274765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7191446A Expired - Lifetime JP2783200B2 (ja) | 1995-07-27 | 1995-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2783200B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010219429A (ja) * | 2009-03-18 | 2010-09-30 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111643A (ja) * | 1986-10-30 | 1988-05-16 | Sony Corp | 半導体装置の製造方法 |
| JPS63136646A (ja) * | 1986-11-28 | 1988-06-08 | Hitachi Ltd | 半導体装置の製造法 |
-
1995
- 1995-07-27 JP JP7191446A patent/JP2783200B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111643A (ja) * | 1986-10-30 | 1988-05-16 | Sony Corp | 半導体装置の製造方法 |
| JPS63136646A (ja) * | 1986-11-28 | 1988-06-08 | Hitachi Ltd | 半導体装置の製造法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010219429A (ja) * | 2009-03-18 | 2010-09-30 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2783200B2 (ja) | 1998-08-06 |
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Legal Events
| Date | Code | Title | Description |
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